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Hintergrund
der Erfindung
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Gebiet der
Erfindung
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Die
Erfindung bezieht sich auf ein(e) Kommunikationsschnittstellensystem,
Verfahren und Vorrichtung sowie spezieller auf ein universelles,
integriertes Modul zur Anbindung eines Steuerungsmoduls an andere
Module.
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Bisheriger
Stand der Technik
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In
der Vergangenheit wurden bereits Schnittstellen eingeführt, die
ein Steuerungsmodul an andere Module anbinden. Allerdings gab es
bislang keine universelle Schnittstelle, die eine Anbindung über eine
Mehrzahl von Kommunikationsprotokollen ermöglicht wie mit der vorliegenden
Erfindung betrachtet. Die frühere
Patentanmeldung
DE 19933257 beschreibt
eine Kommunikationsschnittstellenvorrichtung, die mit E/A-Geräten kommuniziert,
welche unterschiedliche Konfigurationen aufweisen.
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Die
Erfindung ist definiert wie in Anspruch 1 beschrieben.
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Kurze Beschreibung
der Zeichnungen
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1 ist
eine Tabelle;
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2a und 2b sind
Zeitablaufdiagramme;
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3 ist
eine Tabelle;
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4 ist
ein Zeitablaufdiagramm;
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5 ist
ein Zeitablaufdiagramm;
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6 ist
eine Tabelle;
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7 ist
ein Zeitablaufdiagramm;
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8 ist
ein Zeitablaufdiagramm;
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9 ist
ein Zeitablaufdiagramm;
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10 ist
ein Zeitablaufdiagramm;
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11 ist
ein Zeitablaufdiagramm;
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12 ist
ein Zeitablaufdiagramm;
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13 ist
ein Zeitablaufdiagramm;
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14 ist
ein Zeitablaufdiagramm; und
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15a und 15b sind
Blockdiagramme.
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Ausführliche
Beschreibung der bevorzugten Ausführungsform
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Die
Schnittstelle gemäß der vorliegenden
Erfindung ermöglicht
die serielle Kommunikation mit Erweiterungsmodulen (EM). Eine CPU
der Schnittstelle steuert die gesamte an die Erweiterungsmodule
(EM) gerichtete und von dort kommende Kommunikation und wird als „Master-Funktion" bezeichnet. Das
Erweiterungsmodul (EM) beinhaltet einen ASIC-Baustein, um dieses
serielle Kommunikationsprotokoll zu realisieren, der als „Slave-Funktion" bzw. „Slave-ASIC" bezeichnet wird.
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Die
E/A-Erweiterungsbus-Signale, die von dem Erweiterungsmodul (EM)
erkannt werden, sind in der nachstehenden Tabelle erläutert. Die
Verbindungen vom PC zu dem Erweiterungsmodul (EM) und zwischen den
Erweiterungsmodulen sind Eins-zu-Eins-Verbindungen mit einem 10-Pin-Header.
Für die
Belegung der Anschlussstifte des E/A-Erweiterungsbus siehe 1.
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Die
weiteren Diagramme in den 2a–2b stellen
eine Lesezyklussequenz bzw. eine Schreibzyklussequenz des Erweiterungsbusses
dar. Eine Bustransaktion wird durch einen kurzen niedrigen („active
low") Impuls im
XA OD-Signal veranlasst. In 2a ist:
- MA[2:0]
- – Moduladresse, die von der
CPU angesprochen wird
- W
- – Transaktionsart, die von
der CPU angefordert wird, Lesen/Schreiben-Bit (1 => Schreiben, 0 => Lesen)
- RA[3:0]
- – Registeradresse, die von
der CPU angesprochen wird
- CP[1:0]
- – Steuerungsregister-Paritätsbits,
die von der CPU generiert werden
- W[7:0]
- – Daten, die von der CPU an
das Erweiterungsmodul (EM) geschrieben werden
- DP[1:0]
- – Datenparität, die von
der CPU generiert wird
- Ack[1:0]
- – Bestätigungsbits, die von dem Slave an
die CPU zurückgesendet
werden
– A1: „0" steht für einen
erfolgreichen Schreibzyklus (keine Paritätsfehler)
– „1" steht für eine ungültige Schreiben-Transaktion, es wurde
ein Datenparitätsfehler
erkannt
– A0:
standardmäßig eine
1
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In 2b:
- MA[2:0]
- – Moduladresse, die von der
CPU angesprochen wird
- W
- – Transaktionsart, die von
der CPU angefordert wird, Lesen/Schreiben-Bit (1 => Schreiben, 0 => Lesen)
- RA[3:0]
- – Registeradresse, die von
der CPU angesprochen wird
- CP[1:0]
- – Steuerungsregister-Paritätsbits,
die von der CPU generiert werden
- R[7:0]
- – Daten, die von dem Erweiterungsmodul (EM)
an die CPU geschrieben werden
- DP[1:0]
- – Datenparität, die von
dem Erweiterungsmodul generiert wird
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Jedes
Erweiterungsmodul (EM) implementiert eine elektrische Schnittstelle
zum E/A-Erweiterungsbus, die aus Abschlussschaltkreisen und Bustreiberschaltkreisen
besteht. Dies erlaubt es, eine +5-V-Stromversorgung an einer beliebigen
Stelle in den kettenartig aufgebauten E/A-Bus einzubauen und gewährt einen
gewissen Schutz des SLAVE ASIC E/A. Unter der Maßgabe, dass das EMD-Signal ein
bidirektionales Signal ist, wird in den Bustreiberschaltkreisen
eine Steuerungsschaltung bereitgestellt, um Fehler durch Überlastung
des Busses zu vermeiden. Drei Steuerungssignale (MSTR_IN, MY_SLAVE_OUT
und NEXT SLAVE OUT) werden verwendet, um die EMD-Bustreiberschaltkreise zu aktivieren/deaktivieren.
Für nähere Einzelheiten
zu den Abschlussschaltkreisen siehe 3. 3 stellt
die Konfiguration der EMD-Bustreiberschaltkreise
für drei
Erweiterungsmodule (EM) dar.
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Ein
Bustreiberschaltkreis wird bereitgestellt, der eine Enable-Leitung
im Niedrigzustand („active low")aufweist. Der Slave-ASIC
generiert drei (3) Steuerungssignale, um die Bustreiber ordnungsgemäß zu aktivieren/deaktivieren.
Das Steuerungssignal MSTR IN aktiviert die Bustreiberschaltkreise
A und B. Dies ermöglicht,
das EMD-Signal in den ASIC des Erweiterungsmoduls (EM) sowie in
den ASIC des in Abwärtsrichtung
nächstfolgenden
Erweiterungsmoduls einzuspeisen. Das Signal MSTR IN wird aktiviert,
wenn das XAS-Signal
erkannt wird, und wird deaktiviert, bevor eine Antwort von einem
Erweiterungsmodul (EM) erfolgt. Die Signale MY SLAVE OUT und NEXT
SLAVE OUT steuern die EMD-Antwortsignale von den Erweiterungsmodulen
(EM) entsprechend der physischen Adressposition des jeweiligen Erweiterungsmoduls.
Beispielsweise steuert das Signal MY SLAVE OUT das EMD-Signal als
einen Ausgang des Erweiterungsmoduls (EM), das von der CPU angesprochen
wurde. Das Signal NEXT SLAVE OUT leitet das EMD-Antwortsignal durch das Erweiterungsmodul
(EM) hindurch, wenn das von der CPU angesprochene Erweiterungsmodul
eine höhere
Adresse hat als das Erweiterungsmodul oder diesem in Abwärtsrichtung
nachgeschaltet ist. Weder das MY_SLAVE_OUT-noch das NEXT SLAVE OUT-Signal wird
bestätigt,
wenn die CPU ein Erweiterungsmodul (EM) mit einer niedrigeren Adresse
anspricht. Alle drei Steuerungssignale werden unmittelbar inaktiv
gesetzt, sobald das XOD-Signal erkannt wird.
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In
einer spezifischen Ausführungsform
der Erfindung kann das erste Slave-Design in einem 128 Macrocell
CPLD mit VHDL als Design-Hilfsmittel entwickelt werden. Das CPLD-Design
wird in ein ASIC-Design überführt. Der
ASIC ist so ausgelegt, dass er insgesamt 44 Pins aufweist, von denen
36 für E/A
nutzbar und 8 für
Stromversorgung und Erde vorgesehen sind. Die Betriebsfrequenz des
SLAVE-ASIC kann maximal 4,125 MHz betragen, was ausreichend gut
innerhalb der ASIC-Kapazität
liegt. Die folgende Tabelle definiert die erforderlichen Eingänge und
Ausgänge
des Slave-ASIC. Für
nähere
Informationen zum ASIC siehe 4 (Spezifikation des
SLAVE-ASIC-Herstellers).
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Das
vorstehend beschriebene E/A-Gerät eignet
sich für
alle E/A-Konfigurationen von Erweiterungsmodulen. Das bedeutet,
dass die Erfindung eine universelle Schnittstelle bereitstellt.
Dies wird dadurch erzielt, dass im ASIC zwei Betriebsmodi implementiert
sind. Die Unterschiede in der ASIC-Funktion liegen in der Implementierung
der Datenports EXT0 und EXT1.
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Der
Slave-ASIC hat zwei Betriebsmodi, um alle E/A-Konfigurationen von Erweiterungsmodulen zu
unterstützen.
Im Betriebsmodus „0" bildet der EXT0-Bus
ein 8-Bit-Eingangsregister
und der EXT1-Bus ein 8-Bit-Ausgangsregister im Niedrigzustand. Der
EXT0-Datenbus und der EXT1-Datenbus sind direkt an den digitalen
Eingang/Ausgang (E/A) des Erweiterungsmoduls (EM) angebunden. Der
Betriebsmodus „0" wird für Erweiterungsmodule
mit 8 Eingängen/8
Ausgängen
(8IN/8OUT) oder weniger verwendet. Im Betriebsmodus „1" wird der EXT0-Bus als
bidirektionaler 8-Bit-Datenbus im Hochzustand und der EXT1-Bus als
8 Bits für
Adressierung und Steuerung genutzt. Für den Betrieb im Betriebsmodus „1" sind externe Register sowie
Decodierschaltungen erforderlich. Der Betriebsmodus „1" wird verwendet,
wenn das Erweiterungsmodul (EM) mit mehr als 8 Eingängen und
8 Ausgängen
(8IN/8OUT) konfiguriert ist, oder für ein intelligentes Modul.
Das ID REG-Signal wird beim Einschalten von jedem Erweiterungsmodul
(EM) decodiert, um den Betriebsmodus des Moduls festzulegen. Außerdem wird
das ID_REG-Signal von der CPU gelesen, um den Typ des Erweiterungsmoduls
(EM) zu ermitteln.
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Die
Polarität
des Datenports EXT0 ist hoch („active
high"), sowohl im
Betriebsmodus „0" als auch im Betriebsmodus „1". Der Datenport EXT1
dagegen ist im Betriebsmodus „0" im Niedrigzustand
(„active low"), während im
Betriebsmodus „1" die Steuerungsleitungen
im Niedrigzustand und die Adressleitungen im Hochzustand sind.
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Im
Betrieb implementiert der Slave-ASIC eine Zustandsautomaten-Architektur,
um für
eine ordnungsgemäße Kommunikation
und Steuerung zu sorgen. Beim ersten Einschalten setzt die CPU ein aktives
XOD-Signal ab. Durch die Erkennung des XOD-Signals wird der Zustandsautomat
in seinen Ausgangszustand versetzt und wird der Datenport EXT1 gelöscht, wenn
der Betriebsmodus „0" ist, oder wird das
externe Ausgangsregister gelöscht,
wenn der Betriebsmodus „1" ist. Außerdem ermittelt
der Slave-ASIC beim ersten Einschalten seine Moduladresse (MA IN),
seinen Betriebsmodus („0" oder „1") und gibt die nächste Moduladresse
(MA OUT) weiter, indem er seine eigene Moduladresse um eins (1)
erhöht.
Wenn das XOD-Signal
freigegeben wird, überwacht
der Zustandsautomat des Slave-ASIC aus seinem Ausgangszustand kontinuierlich
das XAS-Signal.
Eine Bustransaktion wird veranlasst, wenn das XAS-Signal aktiviert
wird und an der ersten Anstiegsflanke des EMC0-Taktes in den Zustand
0 übergeht. Bei
Zustand 0 wird der Zustandsautomat in einen bekannten Zustand gesetzt
und geht an der nächsten Anstiegsflanke
des EMC0-Taktes in den Zustand 1 über. Wenn zu einem beliebigen
Zeitpunkt das XOD-Signal aktiviert wird, wird der Datenport EXT1 asynchron
zurückgesetzt
und kehrt der Zustandsautomat wieder in seinen Ausgangszustand zurück. Bei Betrieb
im Betriebsmodus „1" wird das externe
Ausgangsregister asynchron gelöscht
und kehrt der Zustandsautomat in seinen Ausgangszustand zurück. Das
nächste
auftretende XAS-Signal versetzt den Zustandsautomaten synchron in
einen bekannten Zustand.
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5 veranschaulicht
eine Schreiben-Transaktion im Betriebsmodus „0". Wie in der 5 dargestellt
geht, sobald ein gültiges
XAS-Signal erkannt wird, der Slave-ASIC an der ersten Anstiegsflanke
des EMC0-Taktes in den Zustand 0 des Steuerungs-Zustandsautomaten über. Bei
Zustand 0 wird das MSTR_IN-Signal bestätigt und wird das EMD-Signal
als ein Eingang des Slave-ASIC aktiviert. Der Steuerungs-Zustandsautomat beginnt
damit, Daten in das Steuerungsregister zu verschieben, die an der
Anstiegsflanke des EMC0-Taktes 1 (Zustand 1) beginnen und an der
Anstiegsflanke des EMC0-Taktes 10 (Zustand 10) enden. Bei Zustand
4 (EMC0-Takt 4) stellt der Slave-ASIC fest, ob die von der CPU eingetragene
Moduladresse (MA) der Moduladresse (MA IN) entspricht, die beim
Einschalten angegeben wurde, und wenn dies der Fall ist, wird „My addr" bestätigt. Falls
die Adressen nicht übereinstimmen,
wird „My_addr" nicht bestätigt und
durchläuft
der Zustandsautomat die übrigen
Zustände,
um für
eine ordnungsgemäße EMD-Bustreibersteuerung und
Steuerungsregister-Paritätsprüfungen zu
sorgen. Bei Zustand 10 stellt der Slave-ASIC die Art der auszuführenden
Transaktion fest und geht im nächsten
EMC0-Takt entweder in den Schreiben-Zustandsautomaten oder in den
Lesen-Zustandsautomaten über. Während einer
Schreiben-Transaktion trägt
der Slave-ASIC Schreiben-Daten ein, die bei Zustand 11 (EMC0-Takt
11) beginnen und bei Zustand 20 (EMC0-Takt 20) enden. Außerdem wird
während
des Zustands 11 die Parität
des Steuerungsregisters geprüft,
und wenn hierbei ein Fehler im Steuerungsregister festgestellt wird,
kehrt beim nächsten EMC0-Takt
der Schreiben-Zustandsautomat in einen Ruhezustand und der Steuerungs-Zustandsautomat in
seinen Ausgangszustand zurück.
Der Datenport EXT1 wird nicht gestört und das Bussteuerungssignal
MSTR IN wird deaktiviert. Wenn jedoch kein Paritätsfehler im Steuerungsregister
festgestellt wird, werden die Schreiben-Daten entsprechend eingetragen.
Bei Zustand 20 wird das Bussteuerungssignal MSTR IN freigegeben
und bei Zustand 21 bereitet der Zustandsautomat die EMD-Bussteuerungssignale
für eine
Antwort an die CPU vor. Wenn „My
addr" gültig ist,
wird das Bussteuerungssignal MY SLAVE OUT bestätigt. Ist „My addr" nicht gültig, wird das Bussteuerungssignal
NEXT_SLAVE_OUT nur bestätigt,
wenn die CPU ein Modul mit einer höheren Adresse angesprochen
hat. Bei Zustand 22 prüft
der Slave-ASIC die Parität
der Schreiben-Daten.
Wenn dabei ein Paritätsfehler
in den Schreiben-Daten erkannt wird, gibt der Slave-ASIC eine ungültige (11) Bestätigung an
die CPU zurück
und stellt an dem Datenport EXT1 keine neuen Daten bereit. Wenn
kein Paritätsfehler
festgestellt wird, gibt der Slave-ASIC eine gültige (01) Bestätigung an
die CPU zurück,
decodiert die Registeradresse (RA) und aktiviert am Datenport EXT1
neue Daten, wenn die Registeradresse „C" (hexadezimal) decodiert wurde. Wenn
ein anderes Register decodiert wurde, übermittelt der Zustandsautomat
eine gültige
Bestätigung
an die CPU, stellt jedoch am Datenport EXT1 keine neuen Daten bereit.
Dies gilt jedoch nur im Betriebsmodus „0". An der Anstiegsflanke des EMC0-Taktes
24 kehrt der Schreiben-Zustandsautomat in einen Ruhezustand und
der Steuerungs-Zustandsautomat in seinen Ausgangszustand zurück.
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6 stellt
eine Lesen-Transaktion im Betriebsmodus „0" dar, bei der die CPU die Registeradresse
RA 8 (hexadezimal) anspricht. Der Steuerungs-Zustandsautomat arbeitet
in derselben Weise wie in der vorstehend beschriebenen Schreiben-Bustransaktion, nur
dass er bei Zustand 10 jetzt in den Lesen-Zustandsautomaten übergeht. Bei Zustand 11 gibt
der Lesen-Zustandsautomat
das EMD-Bussteuerungssignal MSTR_IN frei, wählt den bidirektionalen EMD-Port
(EMD TRI EN) als Ausgang und prüft
die Parität
im Steuerungsregister. Wenn ein Paritätsfehler erkannt wird, kehrt
an der nächsten
Anstiegsflanke des EMC0-Taktes der Lesen-Zustandsautomat in den
Ruhezustand und der Steuerungs-Zustandsautomat in seinen Ausgangszustand
zurück.
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Wenn
kein Paritätsfehler
erkannt wird, geht der Lesen-Zustandsautomat
an der nächsten
Anstiegsflanke des EMC0-Taktes zum Zustand 12 über. Bei Zustand 12 bereitet
der Zustandsautomat die EMD-Bussteuerungssignale für eine Antwort
an die CPU vor, indem das Bussteuerungssignal MY_SLAVE_OUT bestätigt wird.
Außerdem
wird bei Zustand 12 auch die Registeradresse (RA) decodiert, um
die Datenquelle zu ermitteln. Wenn die Decodierung der Registeradresse „0" ergibt, wird das
ID BUF-Datensignal aktiviert, wenn die RA-Decodierung „8" ergibt, wird der EXT0-Datenbus aktiviert, und
wenn eine beliebige andere Adresse decodiert wird, wird der hexadezimale
Wert „FF" aktiviert. An der
fallenden Flanke des EMC0-Taktes 12 wird das Register „R" mit den entsprechenden
Daten entweder vom EXT0-Datenbus oder aus dem ID BUF oder mit dem
Standardwert „FF" geladen. Für den in 2 dargestellten Fall werden die EXT0-Daten
in das Register „R" geladen. An der
nächsten
Anstiegsflanke des EMC0-Taktes (Zustand 13) verschiebt der Lesen-Zustandsautomat
das Lesen-Datenbit
7 auf die EMD-Leitung und das letzte Lesen-Bit 0 in die Anstiegsflanke
des EMC0-Taktes 20 (Zustand 20). Der Slave-ASIC generiert zwei (2) Paritätsbits,
PR1 und PR0, zu den 8 Bits Lesen-Daten und verschiebt diese Daten
bei den Zuständen
21 und 22 auf die EMD-Leitung. Bei Zustand 23 werden alle EMD-Bussteuerungssignale
freigegeben und kehrt der Lesen-Zustandsautomat
in einen Ruhezustand sowie der Steuerungs-Zustandsautomat in seinen Ausgangszustand
zurück.
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Bezug
nehmend auf 7 wird nun der Betrieb im Betriebsmodus „1" erläutert.
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Der
EXT1-Bus wird im ASIC-Betriebsmodus „1" als Steuerungsport verwendet. Die in 7 dargestellte
Tabelle beschreibt jedes Bit des EXT1-Datenports, wenn der ASIC-Betriebsmodus „1" eingestellt ist.
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Bei
einer Schreiben-Transaktion im Betriebsmodus „1" funktionieren der Steuerungsregister-Zustandsautomat
und der Schreiben-Zustandsautomat genau wie im Betriebsmodus „0", jedoch unterscheiden
sich die Nutzung des externen Ports und die verfügbaren Register verglichen
mit dem Betriebsmodus „0". Im Betriebsmodus „1" wird der EXT1-Datenport als
der Steuerungsport für
die externe Decodierschaltung verwendet und ist der EXT0-Datenport
ein bidirektionaler Datenport. Die Schreiben-Daten werden im EXT0-Datenport
an der Anstiegsflanke des EMC-Taktes 21 aktiviert und sind für drei (3)
Taktzeiträume
gültig.
Die Registeradresse (RA[3:O]) wird an der fallenden Flanke der EMC0-Takte
5, 6, 7 bzw. 8 auf den EXT1-Datenport getaktet. Alle 16 Registeradressen
(RA) stehen für
externe Decodierung zur Verfügung.
Das WRSTRB-Signal wird an der fallenden Flanke des ECM0-Taktes 22
bestätigt
und an der fallenden Flanke des EMC0-Taktes 23 gelöscht. Das Busy
(„Belegt") -Signal wird an
der fallenden Flanke des EMC0-Taktes
16 bestätigt
und an der fallenden Flanke des EMC0-Taktes 24 gelöscht. Wenn in dem WRITE („Schreiben") -Byte ein Paritätsfehler
erkannt wird, behalten sowohl die ASIC-Register als auch die externen
Register ihre zuletzt empfangenen Werte bei. Genauere Informationen
zum zeitlichen Ablauf enthalten die 8 und 9 in
einer detaillierten Darstellung des Betriebsmodus „1", Zeitablauf der Schreiben-Transaktion.
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Bei
einer Lesen-Transaktion im Betriebsmodus „1" funktionieren der Steuerungsregister-Zustandsautomat
und der Lesen-Zustandsautomat
genau wie im Betriebsmodus „0", jedoch unterscheiden sich
die Nutzung des externen Ports und die verfügbaren Register verglichen
mit dem Betriebsmodus „0". Im Betriebsmodus „1" wird der EXT1-Datenport als
der Steuerungsport für
die externe Decodierschaltung verwendet und ist der EXT0-Datenport
ein bidirektionaler Datenport. Außerdem kann die CPU im Betriebsmodus „1" auf alle 16 Register
zugreifen, wobei das Register „0" weiterhin das ID-Register bleibt.
Genauere Informationen zur zeitlichen Steuerung des Steuerungsports
EXT1 und des Datenports EXT0 enthalten die 10 und 11.
Die 10 und 11 veranschaulichen
den Zeitablauf einer Lesen-Transaktion im Betriebsmodus „1".
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Definition des ID-Registers:
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Das
ID-Register wird von der Registeradresse (RA) 00 (hexadezimal) angesprochen.
Der Slave-ASIC trägt
in Bit 7 eine „0" ein, die übrigen sieben (7)
Bits werden entsprechend dem Modultyp fest zugewiesen. Entsprechend
der Definition des ID-Registers
arbeitet der Slave-ASIC nur bei den ID-Registerwerten 01, 04 und 05 (hexadezimal)
im Betriebsmodus „0". Bei allen anderen
ID-Registerwerten gilt der Betriebsmodus „1".
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Die 12 bis 14 zeigen
Lesen- und Schreiben-Bustransaktionen
im Betriebsmodus „1", die jeweils verschiedene
Paritätsfehler
aufweisen. Die Abbildungen veranschaulichen die Funktion/Reaktion
des Busses unter diesen Bedingungen. Bustransaktionen im Betriebsmodus „0" reagieren auf diese
Fehler in derselben Weise. 12 stellt
einen Paritätsfehler
im Steuerungsregister während
einer Schreiben-Transaktion
im Betriebsmodus „1" dar. 13 stellt
einen Paritätsfehler
im Schreiben-Register während
einer Schreiben-Transaktion im Betriebsmodus „1" dar. 14 stellt
einen Paritätsfehler
im Steuerungsregister während
einer Lesen-Transaktion im Betriebsmodus „1" dar.
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Die 15a und 15b zeigen
die beiden Betriebsmodi in Form von Blockdiagrammen. Wie in 15a zu sehen, befindet sich der Slave-ASIC im
Betriebsmodus „1". In diesem Betriebsmodus
wird eine erste Busleitung als ein Ausgang festgelegt und stellt
der zweite Bus Steuerungsleitungen bereit, über die Steuerungssignale an
die angeschlossenen Module gesendet werden. In 15b ist derselbe Slave-ASIC in den Betriebsmodus „0" geschaltet. In diesem
Betriebsmodus bleibt der erste Bus ein Busausgang. Der zweite Bus
wird jedoch als Buseingang geschaltet. Auf diese Weise realisiert
die Erfindung die universelle Schnittstelle für eine Mehrzahl von Betriebsmodi,
wie sie in der vorstehenden Beschreibung der Betriebsmodi betrachtet
werden.