DE60022361T2

DE60022361T2 - Paralleler analog-digital-wandler

Info

Publication number: DE60022361T2
Application number: DE60022361T
Authority: DE
Inventors: Erik Jan EKLUND
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-06-23
Filing date: 2000-06-21
Publication date: 2006-05-18
Anticipated expiration: 2020-06-22
Also published as: TW498621B; CA2374357A1; KR20020013934A; SE516156C2; EP1205030B1; JP2003502979A; AU6035500A; SE9902416D0; CN1145263C; SE9902416L; US6392575B1; CN1358352A; DE60022361D1; HK1047825A1; WO2000079684A1; EP1205030A1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft einen parallelen Analog-Digital-Wandler und ein Verfahren zum Umwandeln von Analogwerten in Digitalwerte in parallelen, unabhängig arbeitenden Verfahren.
STAND DER TECHNIK
In drahtlosen Kommunikationseinrichtungen müssen ankommende Signale häufig in eine Digitalform umgewandelt werden. Auch müssen aus der Einrichtung auszugebende Digitalsignale häufig in eine Analogform umgewandelt werden. Ein Schaltschema einer bei einer derartigen Kommunikation benutzten typischen einfachen Schaltung ist in 1 dargestellt. Ein Analog-Digital-Wandler (ADC – analog-to-digital converter) 1 ist mit einer Leitung 5 verbunden und gibt Digitaldaten an einen Signalprozessor 9 ab, der mit nicht gezeigten Benutzerschaltungen kommuniziert, um Informationen dahin weiterzuleiten. In wirklichen Ausführungsformen weist der ADC eine Übertragungsfunktion auf, die immer Fehler enthält. Die Fehler ergeben eine verschlechterte Leistung hinsichtlich des Signal-Rausch-Verhältnisses (SNR – signal-to-noise ratio) und ungewollten freien Dynamikbereichs (SFDR – spurious free dynamic range). Bei einer typischen Anwendung ist die Leitung 5 mit irgendeiner Vorrichtung 8 zum Hochfrequenzempfang verbunden, die eine Antenne 10 benutzt.
Für einige Anwendungen kann ein einziger Analog-Digital-Wandler zu langsam sein. Dann wird eine Mehrzahl von einzelnen oder individuellen, ADC-Zellen oder ADC-Kanälen genannten ADC angeordnet, die die aufeinanderfolgenden Abtastwerte in einem zyklischen Vorgang umwandeln, wobei die Umwandlung in jeder Zelle parallel zu oder zeitlich gemultiplext mit der Umwandlung in anderen Zellen durchgeführt wird, wobei der Umwandlungsvorgang für die aufeinander abgetasteten Analogwerte zu aufeinanderfolgenden Zeiten beginnt. Eine solche zusammengesetzte Vorrichtung wird eine parallele ADC-Vorrichtung genannt (PSA-ADC), siehe z.B. US-Patent 5,585,796 für Christer M. Svensson et al.. In 2 ist schematisch eine solche parallele ADC-Vorrichtung mit m parallelen Kanälen dargestellt. Das Eingangs-Analogsignal V_S wird durch sich nacheinander schließende Schalter in Abtast- und Halteschaltungen 11₁ , 11₂ , ..., 11_m abgetastet, jeweils eine für ADC 13₁ , 13₂ , ..., 13_m , die durch Taktsignale in einer Zeitsteuereinheit 15 gesteuert werden, um den in der entsprechenden Abtast- und Halteschaltung zu haltenden bzw. zu speichernden Momentanwert von V_S herzustellen. Der mit einer Abtast- und Halteschaltung verbundene ADC vergleicht den darin gehaltenen Wert mit Bezugswerten. Die ADC liefern die Ausgangsworte auf Ausgangsleitungen an einen Multiplexer 17 ab, von dem ein Fluß von Digitalworten als Ausgabe der Gesamtvorrichtung erhalten wird. Die Bandbreite der gesamten Signalinformationen von der zusammengesetzten Vorrichtung wird daher ein Mehrfaches der Bandbreite von einem einzigen ADC-Kanal sein.
In 3 ist ein Zeitdiagramm des Umwandlungsverfahren in der zusammengesetzten ADC-Vorrichtung der 2 dargestellt. Es wird beobachtet, daß es für jeden ADC eine Zeitperiode mit Länge t_c gibt, in der die Umwandlung eines Abtastwerts ausgeführt wird, gefolgt durch eine bei 19 abgedeutete kurze Zwischenzeitperiode, die eine Länge gleich 0 aufweisen kann.
Jeder Kanal wiederholt den Umwandlungsvorgang mit einer Frequenz f_c, wobei die Umwandlungszeit t_c kleiner als 1/f_c, d.h. 1/f_c > t_c. Die Umwandlungsfrequenz der gesamten Vorrichtung beträgt dann f_c.tot = m·f_c. Bei einer ADC-Vorrichtung ist eine ausreichende Anzahl paralleler Zellen angeordnet, um diese Gesamt-Umwandlungsfrequenz so hoch wie erforderlich zu machen.
Die schräge Linie in 3 zeigt den Zeitversatz der ADC-Zellen, wobei die Startzeiten zwischen aufeinanderfolgenden Zellen die Neigung bestimmen, die dann gleich 1/(m·f_c) ist. Wenn eine ADC-Vorrichtung eine Gesamtumwandlungsfrequenz von f_c.tot aufweisen soll und die Umwandlungszeit t_c für eine Einzelzelle beträgt, ist die erforderliche Anzahl m paralleler Zellen gegeben durch: m = f_c.tot/f_c = f_c.tot·(1/f_c) > f_c.tot·t_c und wird allgemein als die kleinste ganze Zahl ausgewählt, die diese Bedingung erfüllen.
Die Zellen in einer solchen parallelen ADC-Vorrichtung arbeiten stets in einer vorbestimmten Reihenfolge. Weiterhin werden die einzelnen Wandler in einer parallelen ADC-Vorrichtung jeweils irgendwelche charakteristischen oder systematischen Fehler wie beispielsweise Jitter und Stärkungsfehler aufweisen, die sich von den Eigenschaften des systematischen Fehlers der anderen Wandlerelemente unterscheiden. Dadurch werden unerwünschte Töne in Ausgangssignal der parallelen ADC-Vorrichtung erzeugt, wie beispielsweise Töne mit einer Frequenz entsprechend x·f_c ± f_in, wobei x eine ganze Zahl und f_in eine Frequenz ist, die einen Fehler in den einzelnen ADC-Kanälen darstellt. Dieses Muster wird im allgemeinen der Dynamikbereich der zusammengesetzten ADC-Vorrichtung beschränkt.
KURZE BESCHREIBUNG DER ERFINDUNG
Es ist eine Aufgabe der Erfindung, eine parallele ADC-Vorrichtung mit einem erhöhten Dynamikbereich bereitzustellen.
Es ist eine weitere Aufgabe, eine parallele ADC-Vorrichtung bereitzustellen, bei der die Amplitude von durch Unterschiede in den Eigenschaften der ADC-Elemente verursachten unerwünschten Tönen verringert wird.
In einer parallelen ADC-Vorrichtung ist eine Anzahl von Element-Wandlervorrichtungen vorgesehen, die parallel arbeiten, um aus periodisch mit einer vorbestimmten Abtastperiode oder Abtastfrequenz aus einem Eingangs-Analogsignal abgetasteten Analogwerten Digitalwerte zu bestimmen. Die Anzahl von Elementvorrichtungen und die Abtastperiode/Frequenz werden so ausgewählt, daß in jedem Moment mindestens eine Element-Wandlervorrichtung nicht aktiv ist und keine Umwandlung durchführt. Nach der durch eine Elementvorrichtung durchgeführten Umwandlung wird der nächste Abtastwert durch diese Elementvorrichtung oder durch eine vorher ruhende Elementvorrichtung umgewandelt. Diese Auswahl der nächsten Elementvorrichtung zur Durchführung einer Umwandlung wird durch einen Wahlgenerator gesteuert, der irgendein Signalmuster bereitstellt. Mit diesem Signalmuster wird ein Wähler gesteuert, der die eigentliche Auswahl durchführt. Der Wahlgenerator kann eine Folge von zufallsmäßig verteilten Nummern oder eine Folge mit einer langen Wiederholzeit, wie sie beispielsweise von einem Pseudozufallsgenerator erhalten wird, bereitstellen. Auch kann in manchen Fällen eine Folge mit einer kurzen Periode wie beispielsweise 0, 1, 0, 1, ... benutzt werden.
Durch Steuern der Wahl der nächsten Elementvorrichtung zur Durchführung einer Umwandlung auf zufällige Weise oder auf irgendeine systematische Weise mit ausreichender Periode wird das Muster im zusammengesetzten Ausgangssignal der parallelen ADC-Vorrichtung mit unerwünschten Tönen in Rauschen umgeformt. Die Gesamtenergie des durch die Unterschiede der Umwandlungseigenschaften der Elementvorrichtung voneinander verursachten Fehlers ist annähernd die gleiche wie für einen ADC ohne ruhende Elementvorrichtung, aber der Fehler ist im Frequenzbereich verteilt. In manchen Fällen kann das durch die Differenzen verursachte Rauschen sogar geringer als das Quantisierungsrauschen sein.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird nunmehr mittels nichtbegrenzter Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen ist:
1 ein Schaltschema von Vorrichtungen zum Empfangen von Funksignalen,
2 ein Blockschaltbild einer parallelen ADC-Vorrichtung,
3 ein Diagramm der Umwandlungszeiten der Zellen in einer parallelen ADC-Vorrichtung,
4 ein Blockschaltbild einer parallelen ADC-Vorrichtung mit einem ruhenden Umwandlungskanal,
5 ein Diagramm der Umwandlungszeiten der Zellen in der parallelen ADV-Vorrichtung der 4,
6 ein Blockschaltbild einer in der parallelen ADC-Vorrichtung der 4 benutzten Zeitsteuereinheit,
7 ein simuliertes Histogramm von aus einem parallelen ADC ohne ruhenden Kanal erhaltenen Ausgangscodes, und
8 ein simuliertes Histogramm von aus einem parallelen ADC mit einem ruhenden Kanal erhaltenen Ausgangscodes.
BESCHREIBUNG BEVORUZGTER AUSFÜHRUNGSFORMEN
In 4 ist schematisch eine parallele ADC-Vorrichtung dargestellt, die im allgemeinen der in Verbindung mit 2 beschriebenen Vorrichtung des Standes der Technik ähnelt, aber (m + 1) parallele Kanäle aufweist. In den Figuren ist m als gleich Vier gewählt worden, aber im allgemeinen Fall kann m jede beliebige Zahl größer als 1 sein. Das Eingangs-Analogsignal V_S wird durch Abtast- und Halteschaltungen 11₁ , 11₂ , ..., 11_m+1 abgetastet, jeweils eine für jeden ADC 13₁ , 13₂ , ..., 13_m+1 , die durch Taktsignale an einer Zeitsteuereinheit 15' gesteuert werden, um den in der jeweiligen Abtast- und Halteschaltung zu haltenden bzw. speichernden Momentanwert des Analogsignals herzustellen. Die Taktsignale werden mit gleichförmiger Rate erzeugt, um das Analog-Eingangssignal zu periodisch auftretenden Zeiten abzutasten. Von dem mit einer Abtast- und Halteschaltung verbundenen ADC wird der darin gehaltene Wert mit Bezugswerten verglichen. Die ADC liefern die Ausgangsworte auf Ausgangsleitungen an einem Multiplexer 17 ab, von dem ein Fluß von Digitalworten mit der gleichen Rate wie der Abtastrate als Ausgabe der Gesamtvorrichtung erhalten wird, wobei jedes Ausgangs-Digitalwort das Eingangs-Analogsignal zu einer Zeit darstellt, die eine vorbestimmte Periode ist, die Latenz- bzw. Verzögerungsperiode der Umwandlungsvorrichtung, vor Abgabe des Ausgangsworts.
In 5 ist ein Zeitdiagramm dargestellt, das den Umwandlungsvorgang beispielhaft zeigt. Insbesondere ist zu beobachten, daß es für jeden ADC eine Zeitperiode mit einer Länge t_c gibt, in der die Umwandlung eines Abtastwerts ausgeführt wird. Jeder Kanal kann daher den Umwandlungsvorgang mit einer Höchstfrequenz f_c,max = 1/t_c wiederholen. Es arbeiten jedoch in jedem Moment nur m ADC-Zellen parallel, was bedeutet, daß in jedem Moment immer irgendeine der ADC-Zellen ruht. Die Umwandlungsfrequenz der Gesamtvorrichtung beträgt dann f_c,tot ≥ m·f_c.max und wird durch die Neigung der schrägen Linie in 3 bestimmt. Jede Einzelzelle arbeitet, außer zu solchen Zeiten, wenn sie ruht, mit einer Rate f_c = f_c.tot/m ≤ f_c,max. Eine Bedingung über die Anzahl (m + 1) von Zellen wird aus dieser Ungleichheit erhalten: m ≥ f_c.tot/f_c,max = f_c.tot·f_c und daher ist m + 1 ≥ f_c.tot·f_c + 1. Die Anzahl (m + 1) von Zellen kann im allgemeinen als die kleinste ganze Zahl ausgewählt werden, die diese Bedingung erfüllt.
Im Beispiel der 5, wo fünf parallele Kanäle benutzt werden und daher m = 4 ist, werden die Taktsignale zum Beginnen der Umwandlung mit regelmäßiger Rate zu den Zeiten t₁, t₂, t₃, ... gegeben. Kanal 1 beginnt die Umwandlung eines Abtastwerts zur Zeit t₁, Kanal 2 beginnt die Umwandlung zur nachfolgenden Zeit t₂, Kanal 3 beginnt die Umwandlung zur Zeit t₃ und Kanal 4 beginnt die Umwandlung zur Zeit t₄. Zur nächsten Zeit t₅ ist die Umwandlung im Kanal 1 beendet und Kanal 5 hat noch nicht begonnen und daher können sowohl Kanal 1 als auch 5 zur Umwandlung des nächsten analogen Abtastwerts benutzt werden. Die Kanalwahl wird dann in einem ersten Fall auf systematische Weise und in einem zweiten Fall auf zufallsmäßige Weise oder zumindestens auf pseudozufallsmäßige Weise auf Grundlage des Signals von einem entsprechenden Generator von Zufalls- oder Pseudozufallszahlen durchgeführt werden.
Ein Pseudozufallszahlengenerator kann auf herkömmliche Weise als eine Folge von Schieberegistern hergestellt werden, die miteinander auf vorbestimmte Wiese verbunden sind, um einen Generator einer Pseudozufalls-Binärfolge zu erhalten, einen PRBS-Generator (Pseudo Random Binary Sequence). Wenn der Generator ein Ausgangssignal erzeugt, das eine logische 1 anzeigt, wird z.B. der Kanal gewählt, der für die kürzeste Zeit bereit gewesen ist, einen neuen Abtastwert zu empfangen. Wenn der Generator ein Ausgangssignal erzeugt, das eine logische 0 anzeigt, kann der Kanal gewählt werden, der für die längste Zeit bereit gewesen ist, einen neuen Abtastwert zu empfangen.
So muß die Zeitsteuereinheit der 4 einen die Wahl steuernden Generator umfassen. Im Blockschaltbild der Zeitsteuereinheit in 6 ist der Generator ein Zufallszahlengenerator 21, der eine zufallsmäßig verteilte Folge von binären „Einsen" und „Nullen" bereitstellt. Diese Bit werden zu den durch Taktsignale an einem Signalgenerator 23 definierten Zeiten bereitgestellt. Auch steuern die Taktsignale vier Register 25; 25₁ , 25₂ , 25₃ , 25₄ , die in einer zyklischen Folge die Nummern der aktiven Kanäle halten, die in jedem Moment eine Umwandlungsoperation durchführen. Ein 1:4-Wähler 27 und ein 4:1-Wähler 29 sind mit den Eingangs- bzw. Ausgangsseiten der vier Register 25 für aktive Kanäle verbunden. Die Steuereingänge der Wähler 27, 29 sind mit dem Taktsignalgenerator 23 und werden durch das Taktsignal angesteuert, um die Wähler zyklisch um einen Schritt für jeden Taktimpuls zu ändern.
Ein weiteres Register 31 hält stets die Nummer des Kanals der gegenwärtig inaktiv ist bzw. ruht. Die Ausgangsseite des Registers für den ruhenden Kanal ist mit einem Eingang eines 2:1-Wählers 33 verbunden, der auch an dem anderen Eingang eine Leitung am Ausgang des 4:1-Wählers 29 an der Ausgangsseite der Register 25 empfängt. Dieser 2:1-Wäher ist zur Weiterleitung einer Kanalnummer von einem seiner Eingänge nach Ansteuerung durch das Signal von Wahlgenerator 21 gesteuert, so daß er für eine binäre „0" die Nummer auf dem Eingang vom 4:1-Wähler 29 und für eine binäre „1" die Nummer am Eingang von Register 31 für den ruhenden Kanal weiterleitet. Die ausgewählte Kanalnummer wird vom Ausgang des 2:1-Wählers 33 weitergeleitet, um über eine Verzögerungsschaltung 35 einen 1:5-Wähler 37 anzusteuern, dessen Eingang mit dem Taktsignalgenerator 23 und die fünf Ausgänge mit den Abtast- und Halteschaltungen 11₁ , ..., verbunden sind, siehe 4.
Um einen Austausch des Inhalts der Register für den ruhenden Kanal und des Registers, das den Kanal hält, der gegenwärtig seine Umwandlungsoperation beendet hat, zu erlauben, ist ein Zwischenregister 35 vorgesehen, in dem die Nummer des gegenwärtig durch zwei Wähler 27, 29 ausgewählten Kanals gespeichert ist. Die Eingangsseite des Zwischenregisters 35 ist damit mit der Ausgangsseite des 4:1-Registers an der Ausgangsseite der Register 25 verbunden. Die Ausgangsseite des Zwischenregisters 31 ist durch eine Steuerschaltung 41 mit dem Register 31 für den Ruhekanal verbunden, wobei die Steuerschaltung 41 mit dem Wahlgenerator 21 verbunden ist, um auch die Bitfolge zu empfangen. Die Ausgangsseite des Registers 31 für den Ruhekanal ist auch über eine Steuerschaltung 43 mit der Eingangsseite des 1:4-Wählers 27 an der Eingangsseite der Register 25 verbunden.
Die Funktionsweise der Zeitsteuereinheit 15 ist wie folgt. Wenn ein neuer Taktimpuls durch den Taktsignalgenerator 23 ausgegeben wird, durchläuft das Taktsignal den Ausgangs-1:5-Wähler 37 zu dessen j-ten Ausgang und zu der Abtast- und Halteschaltung 11_j für den ausgewählten Kanal. Das startet den Umwandlungsvorgang im j-ten Kanal. Zur gleichen Zeit verschiebt der Taktimpuls 2 Wähler 27, 29 an den Eingangs- und Ausgangsseiten der Register 25 für aktive Kanäle in zyklischer Reihenfolge mit zum nächsten Register 25_i . Dann wird von den zwei Wählern das Register 25_i ausgewählt, das seine Umwandlungszeit eine kurze Zeitperiode vor dem Taktimpuls beendet hat. Die in diesem Register 25_i gespeicherte Kanalnummer wird dem Eingang des 2:1-Wählers 33 zugeführt, an dessen anderem Eingang die Nummer des Ruhekanals von Register 31 bereitgestellt wird. Die Position des 2:1-Wählers 33 wird durch das Ausgangssignal des Generators 21 gesteuert, der bei Empfang des Taktimpulses ein neues Bit ausgibt. Die gewählte Nummer des bereitstehenden Kanals und des ruhenden Kanals wird durch die Verzögerungsschaltung 35 für den Ausgangswähler 37 bereitgestellt und ändert dessen Stellung auf den richtigen Ausgang. Die Nummer des bereitstehenden Kanals ist dann in das Zwischenregister 39 einkopiert worden. Nach Ansteuerung durch die Steuereinheiten 41, 43 als Reaktion auf das Ausgangsbit des Wahlgenerators 21 nur für ein eine logische „1" bedeutendes Bit wird die im Register 31 für den ruhenden Kanal gespeicherte Kanalnummer in das Register 25_i einkopiert, nach Auswahl durch den Wähler 27 an der Eingangsseite der aktiven Kanalregister 25, und danach wird die im Zwischenregister 39 gespeicherte Kanalnummer in das Register 31 für den ruhenden Kanal eingespeichert.
Wie oben erwähnt weist eine parallele ADC-Vorrichtung systematische Fehler wie beispielsweise Jitter und Verstärkungsfehler auf, d.h. die einzelnen ADC weisen voneinander unterschiedliche Eigenschaften auf, wobei z.B. die Verstärkung für die einzelnen ADC unterschiedlich ist. Die systematischen Fehler oder Differenzen verursachen unerwünschte Töne in dem Ausgangssignal der zusammengesetzten ADC-Vorrichtung. Durch diese Töne wird der Dynamikbereich der parallelen ADC-Vorrichtung beschränkt. Wenn der nächste Kanal, der eine Umwandlung durchführen soll, zufallsmäßig oder auf irgendeine systematische Weise mit einer ausreichenden Periode zwischen mindestens zwei einzelnen ADC ausgewählt wird, wird das Muster unerwünschter Töne, das eine Signalverzerrung genannt werden kann, in Rauschen umgeformt. Die Gesamtenergie des Fehlers ist immer noch annähernd die gleiche, aber dessen Eigenschaften sind vollständig geändert worden. Der Fehler ist nunmehr im Frequenzbereich verteilt und ist nicht an irgendwelchen Spitzen angesammelt. In manchen Fällen kann das Rauschen niedriger als das Quantisierungsrauschen sein und ist dann praktisch verschwunden. Dies ist durch die Histogramme der 7 und 8 dargestellt. So ist in 7 ein simuliertes Histogramm von Ausgangscodes gezeichnet, die von einem herkömmlichen parallelen ADC erhalten werden, der nach der Darstellung in 2 konfiguriert ist. Es ist zu beobachten, daß einige Ausgangscodes wie schon in der Einführung besprochen auf wiederholte Weise häufiger oder seltener auftreten. Der Begriff „Ausgangscodes" bezieht sich auf die digitalen Ausgangswerte der ADC-Vorrichtung. Das Histogramm von Ausgangscodes von 8 wird durch Simulieren eines parallelen ADC mit einem auf die oben beschriebene Weise funktionierenden ruhenden Kanal unter Verwendung des gleichen Eingangssignals wie bei dem Histogramm der 7 erhalten. Es ist ersichtlich, daß das Histogramm viel glatter als das der 7 ist und daß es insbesondere keine Werte gibt, die viel häufiger oder seltener als andere Werte auftreten.

Claims

Parallele Wandlervorrichtung mit einer vorbestimmten Anzahl von Element-Wandlervorrichtungen, die parallel arbeiten, um aus einem Analogsignal aus nacheinander zu periodisch mit einer vorbestimmten Abtastperiode wiederholten Zeiten abgetasteten Analogwerten Digitalwerte zu bestimmen, wobei jede Elementvorrichtung zur Bereitstellung, nach einer Umwandlungszeitperiode, die kleiner gleich der Abtastperiode ist, eines Digitalwertes angeordnet ist, der einen analogen Abtastwert darstellt, für einen Ausgang der parallelen Umwandlervorrichtung dadurch gekennzeichnet, daß die vorbestimmte Anzahl und die Abtastperiode so ausgewählt sind, daß in jedem Moment mindestens eine Element-Wandlervorrichtung (13) ruht und nicht einen Digitalwert aus einem Analogwert bestimmt, und daß ein Wahlgenerator (21) zur Bereitstellung eines Ausgangssignals für einen Wähler (37) verbunden ist, wobei der Wähler angeordnet ist, nach einer Umwandlungsperiode einer Element-Wandlervorrichtung (13) eine der Element-Wandlervorrichtungen (13), die ruht, auf zufallsmäßige oder pseudozufallsmäßige Weise zu wählen, um die Bestimmung eines Digitalwertes aus einem nächsten Analogwert zu beginnen.
Verfahren zum Umwandeln eines Analogsignals in eine Folge von Digitalwerten, mit folgenden Schritten: Abtasten zu periodisch mit einer vorbestimmten Abtastperiode wiederholten Zeiten des Analogsignals zur Bereitstellung von Analogwerten, Bestimmen eines Digitalwertes für jeden Analogwert, wobei die Bestimmung in einer vorbestimmten Anzahl unabhängig arbeitender paralleler Vorgänge geliefert wird, wobei jede Bestimmung eines Digitalwertes in einem der parallelen Vorgänge, die eine vorbestimmte Umwandlungszeitperiode erfordern, die kleiner gleich der Abtastperiode ist, Kombinieren der bestimmten Digitalwerten in eine Folge, gekennzeichnet durch Wählen, in dem Moment, wenn ein Analogwert abgetastet wird und ein nächster der parallelen Vorgänge (13) beginnen soll, einen Digitalwert zu bestimmen, auf zufallsmäßige oder pseudozufallsmäßige Weise unter den mindestens zwei der parallelen Vorgänge, die gegenwärtig nicht einen Digitalwert bestimmen, des nichtgewählten parallelen Vorganges oder der Vorgänge, die keine Bestimmung eines Digitalswerts durchführen, bis wieder ein Analogwert abgetastet wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Wählen unter einem der parallelen Vorgänge durchgeführt wird, der die Bestimmung eines Digitalwerts in einer Abtastperiode vor dem Moment beendet hat und mindestens einem der parallelen Vorgänge, der während der Abtastperiode keine Digitalwertbestimmung durchgeführt hat.