DE60000750T2

DE60000750T2 - Phasenregelkreis

Info

Publication number: DE60000750T2
Application number: DE60000750T
Authority: DE
Inventors: David E. Mcneill; Andy Turudic
Original assignee: Triquint Semiconductor Inc
Current assignee: Qorvo US Inc
Priority date: 1999-02-17
Filing date: 2000-02-07
Publication date: 2003-07-17
Anticipated expiration: 2020-02-08
Also published as: JP2000244315A; EP1030451A1; DE60000750D1; EP1030451B1; US6359948B1

Description

Die vorliegende Erfindung betrifft eine phasenverkoppelte Schleife.
Die US-A-4 590 602 zeigt eine Taktrückgewinnungsschaltung mit einem weiten Bereich und einer veränderbaren Rate für NRZ-Daten mit einer PLL und einem Frequenzsynthesizer, die beide an der Steuerung eines gemeinsamen VCO in einer einzigen Schleifenausbildung beteiligt sind. Schmale PLL-Bandbreiten und eine kurze Erfassungszeit können dadurch erreicht werden, dass der Frequenzsynthesizer zunächst zur Steuerung des VCO zur Erzeugung einer Schätzung der Datenfrequenz dient, die genau innerhalb der Bandbreite der PLL liegt. Sobald diese VCO-Frequenz erreicht ist, sperrt die PLL die Frequenzsynthesizer-Steuerung des VCO und bewirkt die Feinabstimmsteuerung der VCO-Ausgangsfrequenz selbst. Die Ausführung mit einer einzigen Schleife wird durch einen Breitbereichs-VCO erreicht, der einen Smallbereichs-VCO, einen Frequenzteiler und eine Selbst-Einstellschaltung enthält.
Die EP-A-0 841 754 zeigt einen digital gesteuerten Oszillator (DCO = digitally- controlled oscillator), wie er in einem Taktgenerator oder in einer Taktrückgewinnungsschaltung in einer integrierten Schaltung benutzt werden kann. Der DCO ist ein einstufiger Oszillator mit einer variablen Last, die als eine binär-gewichtete Anordnung von geschalteten Kondensatoren ausgebildet sein kann. Jeder Kondensator enthält eine mit einem gemeinsamen Punkt (X) verbundene Platte und eine Platte, die ein Signal entsprechend einem Bit eines digitalen Steuerworts (DCOCW = digital control word) empfängt. Der gemeinsame Kondensatorpunkt (X) ist außerdem mit dem Eingang eines Schmitt-Triggers verbunden, der ein Ausgangstastsignal (OUT-CLK) und ein Rückkopplungssignal erzeugt, das einer Logik zugeführt wird, die den gemeinsamen Punkt der Kondensatoren invertiert. Die Schaltzeit an dem Eingang des Schmitt-Triggers ist abhängig von der durch die Anordnung von geschalteten Kondensatoren dargestellten variablen Last, die durch das digitale Steuerwort (DCOCW) gesteuert wird. Als Ergebnis wird das Taktsignal (OUTCLK) durch eine einzige Stufe des DCO digital synthetisiert oder synthetisch hergestellt. Eine Taktgeneratorschaltung mit einer digitalen phasenverkoppelten Schleife (PLL) mit einem Phasendetektor, einem digitalen Schleifenfilter in Kombination mit dem DCO und einem programmierbaren Frequenzteiler zur Bildung eines Rückkopplungswegs von dem Ausgang des DCO zu dem Phasendetektor wird dort ebenfalls gezeigt.
Die JP-A-0 254 021 zeigt ein System, in dem mit einem bestimmten Referenztakt jede Frequenzstufe den Takt teilt und ein Multiplexer einen von ihnen wählt und als Ausgang ausgibt. Dann delektiert ein Endpunkt-Detektiermittel einen Endpunkt, der das Ende der Periode eines Ausgangs darstellt. Ein Endpunktsignal wird an dem Ende der Periode ausgegeben, um Initialisierungsmittel zu aktivieren und dadurch jede Frequenzteilerstufe zu initialisieren. Bevor das Endpunktsignal ausgegeben wird, wenn ein sogenanntes Strobe für die Umschaltung der Frequenzteilung von einer externen Software kommt, wird sie in einem sogenannten Latch (Zwischenspeicher) gespeichert, um den Multiplexer umzuschalten, wenn das Endpunktsignal ankommt.
Die US-A- 4 087 677 zeigt ein System, in dem in dem Senderteil ein Multiplexer die ersten digitalen Daten und die ersten Fernschreibsignale zur Bildung von ersten digitalen Datensignalen multiplexiert. Die ersten digitalen Signale werden durch einen Viterbi-Coder in zweite digitale Datensignale umgesetzt, die eine andere Form haben als die ersten digitalen Datensignale. Ein durch die zweiten digitalen Datensignale gesteuerter PSK-Modulator liefert ein erstes PSK-Signal für die Übertragung. In dem Empfängerteil empfängt ein PSK-Demodulator ein zweites PSK-Signal mit dritten digitalen Datensignalen mit gemultiplexten, zweiten, digitalen Daten und zweiten Fernschreibsignalen mit den dritten digitalen Datensignalen, die aus dem zweiten PSK-Signal extrahiert werden. Ein Viterbi-Decoder konvertiert die dritten digitalen Datensignale in vierte digitale Datensignale mit einer anderen digitalen Form als die dritten digitalen Datensignale. Ein PSK-Demultiplexer wird zur Trennung der zweiten digitalen Daten und der zweiten Fernschreibsignale für die Anwendung durch die vierten digitalen Datensignale gesteuert. Die Anordnung zur Extrahierung der dritten digitalen Datensignale aus den zweiten PSK-Signalen enthält den PSK- Demodulator und eine phasenverkoppelte Schleife vom Typ Costas mit einem ziffergesteuerten Oszillator, einem digitalen Phasenschieber, einer Akkumulatoranordnung mit drei Akkumulatoren, die verschiedene Daten und Fehler akkumulieren, eine Taktrückgewinnungsschaltung und ein Schleifenfilter, das den ziffergesteuerten Oszillator steuert.
Die Schaltungen mit der phasenverkoppelten Schleife (PLL) dienen für eine Vielzahl von Zwecken, einschließlich Signaldemodulation, Frequenzsynthese, Impulssynchronisierung von Signalen von den Massenspeichergeräten und einer Regeneration der sogenannten "clean"-Signale. Eine PLL-Schaltung vergleicht im allgemeinen ein Signal mit veränderbarer Frequenz mit einem Referenzsignal zur Ermittlung einer Frequenzdifferenz, die dann zu dem Generator für das Signal mit veränderbarer Frequenz zurückgeführt wird, um die beiden Signale miteinander zu synchronisieren.
Häufig liegen logische Schaltungselemente wie Frequenzteiler zwischen wenigstens einer der zwei Signalquellen und dem Frequenzkomparator. Jedes derartige dazwischen geschaltete logische Schaltungselement, bekannt als ein Regenerator, hat eine Unsicherheit in dem Timing seines Ausgangssignals und trägt dadurch zu einer Gesamtunsicherheit des Signaltimings in der PLL- Schaltung bei und trägt dadurch auch zu Zeitfehlern oder sogenanntem Jitter in der phasenverkoppelten Schleife bei.
Um die Vielseitigkeit oder Flexibilität der Schaltung mit der phasenverkoppelten Schleife zu erhöhen, ist es erwünscht, eine Flexibilität in den Frequenzteilerverhältnissen einzuführen, die zur Erzeugung der Signale für den Frequenzkomparator dienen. Das erfordert die Einführung von Multiplexern nach den Frequenzteilern, um das Signal mit dem gewünschten Frequenzteilerverhältnis zu wählen. Diese Multiplexer sind ebenfalls Regeneratoren und tragen ferner zu den Zeitfehlern oder dem Jitter der Schaltung mit der phasenverkoppelten Schleife bei.
Die vorliegende Erfindung versucht, eine verbesserte Schaltung mit einer phasenverkoppelten Schleife zu schaffen.
Gemäß einem Aspekt der vorliegenden Erfindung ist eine phasenverkoppelte Schleife gemäß Anspruch 1 vorgesehen.
Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zur Synchronisierung eines Signals mit veränderbarer Frequenz gemäß Anspruch 7 vorgesehen.
Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Frequenzteiler gemäß Anspruch 12 vorgesehen.
Die bevorzugte Ausführungsform kann eine Schaltung mit einer phasenverkoppelten Schleife mit wählbaren Frequenzteilerverhältnissen und verringerten Zeitfehlern liefern.
In einer Ausführungsform enthält die Schaltung mit der phasenverkoppelten Schleife einen Oszillator mit veränderbarer Frequenz, der ein erstes Oszillatorsignal erzeugt, eine Referenzsignalquelle, die ein zweites Oszillatorsignal erzeugt, einen Steuerblock, der ein Auswahlsignal erzeugt, und einen Frequenzteiler, der als ein Eingangssignal das erste oder das zweite Oszillatorsignal empfängt. Der Frequenzteiler empfängt außerdem das Auswahlsignal von dem Steuerblock. Der Frequenzteiler erzeugt mehrere frequenzgeteilte Signale aufgrund des Eingangs und wählt ein ausgewähltes Signal der mehreren frequenzgeteilten Signale als ein Ausgangssignal abhängig von dem gewählten Signal. Der Frequenzteiler synchronisiert außerdem das Ausgangssignal auf sein Eingangssignal. Die phasenverkoppelte Schleife enthält außerdem einen Frequenzkomparator, der das Ausgangssignal des Frequenzteilers und ein Signal empfängt, das aus dem ersten oder dem zweiten Oszillatorsignal abgeleitet ist. Der Frequenzkomparator vergleicht das Ausgangssignal des Frequenzteilers mit dem von dem ersten oder dem zweiten Oszillatorsignal abgeleiteten Signal und liefert ein Rückkopplungssignal zu dem Oszillator mit der veränderbaren Frequenz, das diesen Vergleich darstellt.
Ein Vorteil der bevorzugten Ausführungsform besteht darin, dass, während ein programmierbaren Frequenzteiler zur Maximierung der Flexibilität der Schaltung mit der phasenverkoppelten Schleife benutzt wird, die Anzahl der durch den Frequenzteiler eingeführten Regeneratoren effektiv aus eins begrenzt ist, wodurch die durch den Frequenzteiler bewirkten Zeitfehler oder das Jitter verringert werden.
Eine Ausführungsform der vorliegenden Erfindung wird an nur einem Beispiel mit Bezug auf die beigefügte Zeichnung beschrieben:
Fig. 1 ist ein Blockschaltbild einer Ausführungsform einer Schaltung mit einer phasenverkoppelten Schleife,
Fig. 2 ist ein Blockschaltbild einer Ausführungsform einer Referenztaktquelle zur Anwendung in der Schaltung mit der phasenverkoppelten Schleife, und
Fig. 3 ist ein Blockschaltbild eines Frequenzteilers zur Anwendung in der Schaltung mit der phasenverkoppelten Schleife.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung und ihre Vorfeile werden am besten anhand der Fig. 1, 2 und 3 der Zeichnung verständlich.
Fig. 1 zeigt ein Blockschaltbild einer Schaltung 10 mit einer phasenverkoppelten Schleife (PLL). Die PLL-Schaltung 10 enthält einen spannungsgesteuerten Oszillator (VCO) 12, eine Referenztaktquelle 14, einen programmierbaren Frequenzteiler 16, einen Frequenzkomparator 18 und einen Steuerblock 20.
Die Referenztaktquelle 14 liefert ein Referenztaktsignal REF zu dem Frequenzkomparator 18.
In einer in Fig. 2 dargestellten Ausführungsform enthält die Referenztaktquelle 14 einen Oszillator 22 und einen Frequenzteiler 24. Der Frequenzteiler 24 verringert die Frequenz des Ausgangssignals von dem Oszillator 22 um ein vorbestimmtes Verhältnis. Der Frequenzteiler 24 kann ein programmierbarer Frequenzteiler sein, der in einer zu dem im folgenden beschriebenen Frequenzteiler 16 ähnlichen Weise aufgebaut ist, wobei der Frequenzteiler 24 ein Verhältnis-Auswahlsignal RSEL2 von dem Steuerblock 20 empfängt.
Der spannungsgesteuerte Oszillator 12 liefert ein Schwingungssignal (S1) mit veränderbarer Frequenz zu dem Frequenzteiler 16. Der VCO 12 kann ein üblicher spannungsgesteuerter Oszillator sein, dessen Aufbau im Stand der Technik bekannt ist, oder ein beliebiger anderer Typ eines gesteuerten Oszillators mit veränderbarer Frequenz sein.
Der Frequenzteiler 16 verringert die Frequenz des Signals von dem VCO 12 um ein gewähltes Verhältnis, das durch ein Verhältnis-Wahlsignal RSEL1 von dem Steuerblock 20 bestimmt ist. Dieses Verhältnis ist vorzugsweise so gewählt, dass die Frequenz des Ausgangssignals von dem Frequenzteiler 16 im wesentlichen mit der Frequenz des Ausgangssignals von der Referenztaktquelle 14 oder einer ihrer Harmonischen übereinstimmt. Der Ausgang des Frequenzteilers 16 (S2) wird dem Frequenzkomparator 18 zugeführt. Der Aufbau und die Wirkungsweise des Frequenzteilers 16 werden im folgenden näher beschrieben.
Der Frequenzkomparator 18 vergleicht die Frequenz des Referenztaktsignals REF und des Signals S2 mit der veränderbaren Frequenz. Das kann durch einen kontinuierlichen Vergleich der Phasen der beiden Signale in einer für den Fachmann auf dem Gebiet der phasenverkoppelten Schleife bekannten Art erfolgen. Alternativ kann jedes andere bekannte Frequenzvergleichsverfahren angewendet werden. Das resultierende Frequenzfehlersignal FERR wird als Rückkopplungssignal dem VCO 12 zur Einstellung der Frequenz seines Ausgangssignals zugeführt. Auf diese Weise wird der VCO 12 so eingestellt, dass er ein Ausgangssignal mit einer Frequenz erzeugt, die einem Vielfachen der Frequenz des Referenztaktsignals REF so nahe wie möglich ist.
Fig. 3 zeigt ein Blockschaltbild des Frequenzteilers 16. Der Frequenzteiler 16 enthält einen optionalen Vorteilerblock 25 und eine Reihe von Frequenzteilerblöcken 26a bis 26f. Das Ausgangssignal S1 von dem VCO 12 wird optional einem Vorteilerblock 25 zugeführt, der die Frequenz des Signals S1 um ein vorbestimmtes Verhältnis teilt. In diesem Beispiel wird ein Vorteilerblock 25 mit einem Teilerverhältnis von vier benutzt. Das ist jedoch so zu verstehen, dass der Vorteilerblock 25 für den Betrieb der hier beschriebenen bevorzugten Ausführungsform nicht wesentlich ist.
Das Ausgangssignal S3 von dem Vorteilerblock 25 wir dem Takteingang des Frequenzteilerblocks 26a zugeführt. Alternativ wird, wenn keine Frequenzvorteilung benötigt wird, das Signal S1 direkt dem Dateneingang des Frequenzteilerblocks 26a zugeführt. Jeder Frequenzteilerblock 26a bis 26f verringert zur Erzeugung eines Ausgangssignals die Frequenz seines Eingangssignals um ein vorbestimmtes Verhältnis, wie zum Beispiel zwei.
In dem in Fig. 3 dargestellten Beispiel ist jeder Frequenzteilerblock 26a bis 26f ein D-Flip-Flop, dessen invertiertes Ausgangssignal mit seinem Dateneingangssignal D verknüpft ist. In dieser Anordnung erzeugt jeder Frequenzteilerblock 26a bis 26f ein Ausgangssignal Q mit einer Frequenz gleich der Hälfte der Frequenz seines Takteingangssignals. Somit empfängt jeder Frequenzteilerblock 26b bis 26f als sein Takteingangssignal das Ausgangssignal Q von dem vorangehenden Frequenzteilerblock 26a bis 26e in Reihe. In diesem Beispiel hat das Ausgangssignal Q von dem Frequenzteilerblock 26f eine Frequenz, die gleich der durch 64 geteilten Frequenz des Signals S3 ist.
Wenngleich D-Flip-Flops zur Erläuterung einer Ausführungsform benutzt wurden, sei bemerkt, dass jeder Frequenzteilerblock 26a bis 26f eine beliebige andere logische Schaltung sein kann, einschließlich, aber nicht darauf beschränkt, ein JK-Flip-Flop, das so konfiguriert ist, um die Frequenz eines Eingangssignals um ein vorbestimmtes Verhältnis zu verringern.
In einer alternativen Ausführungsform kann eine synchrone Teilerkette ausgeführt werden. In dieser Ausführungsform werden alle Frequenzteilerblöcke 26a bis 26f durch ein gemeinsames Taktsignal wie das Signal S3 getaktet. Jeder Frequenzteilerblock 26b bis 26f kann dann die Ausgangssignale von allen vorangehenden Frequenzteilerblöcken in der Kette empfangen. Jeder Frequenzteilerblock 26b bis 26f kann durch Anwendung einer geeigneten logischen Schaltung aufgebaut werden, um seinen Ausgang zu "toggeln" (hin- und herzuschalten), wenn die Ausgangssignale von allen vorangehenden Frequenzteilerblöcken HIGH oder "1" sind. Es sei erwähnt, dass dieser Typ einer synchronen Teilerkette, die dem Fachmann auf diesen Gebiet hinreichend bekannt ist, eine Verringerung in der Frequenz um einen Faktor von zwei bei jedem Frequenzteilerblock in der Kette bewirkt. Jedoch können die Vorteile der bevorzugten Ausführungsform mit oder ohne eine synchrone Teilerkette erreicht werden.
Es sei außerdem erwähnt, dass das Teilerverhältnis jedes Frequenzteilerblocks nicht dasselbe sein muss wie das aller anderen Frequenzteilerblöcke. Zum Beispiel kann ein Teilerblock um 3 in einer oder mehreren Frequenzteiterblöcken 26a bis 26f benutzt werden. Zusätzlich kann die Zahl der Frequenzteilerblöcke zur Anpassung an eine bestimmte Ausführung geändert werden, um zum Beispiel ein größeres Gesamtfrequenzteilerverhältnis zu erreichen oder um die Anzahl der integrierten Schaltungsbauteile zu verringern, die den Frequenzteiler 16 bilden.
Das Signal S3 und die Ausgangssignale von den Frequenzteilerblöcken 26a, 26b und 26c werden den Dateneingängen eines 4-zu-1-Multiplexers 28 zugeführt. Die Auswahlsignale RSEL1(A) und RSEL1(B) von dem Steuerblock 20 bestimmen, welches der Eingangssignale als Ausgang des Multiplexers 28 durchgelassen wird.
Ebenso werden die Ausgänge der Frequenzteilerblöcke 26d, 26e und 26f drei der Dateneingänge eines 4-zu-1-Multiplexers 30 zugeführt. Die Auswahlsignale RSEL1(C) und RSEL1(D) von dem Steuerblock 20 bestimmen, welches der Eingangssignale als das Ausgangssignal des Multiplexers 30 durchgelassen wird. Das ist so zu verstehen, dass für Zwecke der Wirtschaftlichkeit in der Signalweiterleitung das Signal RSEL1(C) identisch zu dem Signal RSEL1(A) und das Signal RSEL1(D) identisch zu dem Signal RSEL1(B) sein kann.
Die Ausgangssignale von den Multiplexern 28 und 30 werden den Eingängen eines 2-zu-1-Multiplexers 32 zugeführt. Das Auswahlsignal RSEL1(E) von dem Steuerblock 20 bestimmt, welches der Eingangssignale als das Ausgangssignal S2 des Frequenzteilers 16 durchgelassen wird.
Der Ausgang des Multiplexers 32 wird von einer Neu-Timing-Einheit 33 empfangen. Die Neu-Timing-Einheit 33 kann zum Beispiel ein Flip-Flop oder ein anderer Signal-Latching (Vorspeicherungs)-Mechanismus sein, der ein Ausgangssignal 52 erzeugt, das dem von dem Multiplexer 32 empfangenen Eingangssignal entspricht. Die Neu-Timing-Einheit 33 empfängt außerdem ein Taktsignal, das den Ausgang der Neu-Timing-Einheit 33 mit dem Signal S1 von dem VCO 12 synchronisiert. In diesem Beispiel ist das durch die Neu-Timing- Einheit 33 empfangene Taktsignal das Ausgangssignal S3 von dem Vorteilerblock 25. Das ist jedoch so zu verstehen, dass das Signal S1 von dem VCO 12 als ein Taktsignal für die Neu-Timing-Einheit 33 benutzt werden kann, insbesondere in einer Ausführungsform, in der der Voraussageblock 25 nicht ausgeführt ist.
Die Multiplexer 28, 30 und 32 ermöglichen, dass der Steuerblock 20 eines der sieben verschiedenen Frequenzteilerverhältnisse für den Ausgang des Frequenzteilers 16 wählt. Zwei Stufen des Multiplexing sind hier dargestellt, da einige Technologien integrierter Schaltungen das Stapeln einer begrenzten Zahl von logischen Werten ermöglichen und dadurch die Maximalgröße eines einzigen Multiplexers auf 4-zu-1, oder in manchen Fällen auf 2-zu-1 begrenzen.
Das ist daher so zu verstehen, dass es in einigen Technologien möglich sein kann, alternativ die Multiplexer 28, 30 und 32 als einen einzigen 8-zu-1 (oder 7- zu-1)- Multiplexer auszubilden. Alternativ kann in einigen Technologien jeder Multiplexer 28 oder 30 als drei 2-zu-1-Multipelxer ausgebildet sein.
Unabhängig von den Ausführungen ist das so zu verstehen, dass die durch die beschriebenen Ausführungsformen gebildeten und im folgenden beschriebenen Vorteile dadurch erreicht werden können, indem ein Synchronisiertaktsignal zu einer Neu-Timing-Einheit 33 geliefert wird, die auf den letzten Ausgangsmultiplexer 32 folgt.
Die Anwendung eines Taktsignals zur Synchronisierung oder zum Neu-Timing des Ausgangs des Frequenzteilers 16 verringert effektiv die Zahl der Regeneratoren zwischen dem Signal S3 und dem Frequenzkomparator 18 auf eins, nämlich die Neu-Timing-Einheit 33. In der Ausführungsform, in der der Voraussageblock 25 nicht ausgeführt ist, wird die Zahl der Regeneratoren zwischen dem VCO 12 und dem Frequenzkomparator 18 effektiv auf eins verringert. Das verringert nennenswert die Unsicherheit in dem Timing des Ausgangssignals S2 von dem Frequenzteiler 16 und verringert dadurch die Zeitfehler oder das Jitter in der PLL-Schaltung 10. Somit liefert die PLL- Schaltung 10 die Vorteile der Flexibilität in dem benutzten Frequenzteilerverhältnis und eines sehr niedrigen Werts der Zeitfehler oder des Jitters.
Das ist so zu verstehen, dass in manchen logischen Aufbautechnologien, wie einer Source-gekoppelten FET-Logik (SCFL = source coupled FET logic), jedes der hier beschriebenen Signale ein komplementäres differentielles Paar von logischen Signalen sein kann. Außerdem sollte das so verstanden werden, dass verschiedene Änderungen, Substitutionen und Abwandlungen darin durchgeführt werden können, ohne von dem Schutzumfang der Erfindung abzuweichen, wie sie in den beigefügten Ansprüchen definiert ist.

Claims

1. Phasenverkoppelte Schleife mit:

einem Frequenzteiler (16) zum Empfang eines Schwingungssignals (S1, S3) mit variabler Frequenz von einem spannungsgesteuerten Oszillator (12) und einem Frequenzkomparator (18) zum Empfang eines Ausgangssignals (S2) von dem Frequenzteiler (16),

wobei der Frequenzteiler einen ersten Frequenzteilerblock (26a) zum Empfang des Schwingungssignals (S1, S3) mit variabler Frequenz und zur Ausgabe eines ersten frequenzgeteilten Signals zu einem zweiten Frequenzteilerblock (26b), wenigstens einen Multiplexer (28, 32) zum Empfang des Schwingungssignals (S1, S3), des ersten frequenzgeteilten Signals und eines zweiten frequenzgeteilten Signals von dem zweiten Frequenzteilerblock (26b) und eine einzige Neu-Timing-Einheit (33) zwischen dem spannungsgesteuerten Oszillator (12) und dem Frequenzkomparator (18) enthält, und wobei die Neu-Timing-Einheit einen Ausgang von dem wenigstens einen Multiplexer (28, 33) empfängt, um das Schwingungssignal (S1, S3) als ein Neu-Timing-Signal zu empfangen und das Ausgangssignal (S2) zu dem Frequenzkomparator (18) auszugeben.

2. Phasenverkoppelte Schleife nach Anspruch 1 mit einer Steuereinheit (20) zur Steuerung des Betriebs des oder jedes Multiplexers (28, 33), um das von dem Frequenzteiler (16) ausgegebene, frequenzgeteilte Signal zu wählen.

3. Phasenverkoppelte Schleife nach Anspruch 1 oder 2 mit einer Vorteiler- Einheit (25) an dem Ausgang des spannungsgesteuerten Oszillators (12) zur Vorteilung des Signals von dem spannungsgesteuerten Oszillator vor der Eingabe zu dem ersten Frequenzteilerblock (26a).

4. Phasenverkoppelte Schleife nach Anspruch 1, 2 oder 3 mit einer Reihe von miteinander in Reihe geschalteten n Frequenzteilerblöcken (26a-26f), wobei der Ausgang eines der Frequenzteilerblöcke mit dem oder einem der Multiplexer (28, 32) und mit dem Eingang eines in der Reihenschaltung folgenden Frequenzteilerblocks verbunden ist.

5. Phasenverkoppelte Schleife nach einem der vorangehenden Ansprüche mit einer Referenz-Takteinheit (14) mit einer Taktfrequenz-Teilereinheit (24) zur Teilung des Taktsignals, wobei die Takteinheit mit dem Frequenzkomparator (18) verbunden ist.

6. Phasenverkoppelte Schleife nach Anspruch 5, wobei die oder eine Steuereinheit (20) die Taktfrequenz-Teilereinheit (24) und dadurch die Frequenz des dem Frequenzkomparator zugeführten Taktsignals steuert.

7. Verfahren zur Verringerung von Zeitfehlern in einem durch eine phasenverkoppelte Schleife synchronisierten Ausgangssignal mit:

Bereitstellung eines Frequenzteilers (16) mit einem ersten Frequenzteilerblock (26a), einem zweiten Frequenzteilerblock (26b), einem oder mehreren Multiplexern (28, 32) und einer Neu-Timing Einheit (33),

Bereitstellung eines Frequenzkomparators (18),

Empfang eines Schwingungssignals (S1, S3) an dem ersten Frequenzteilerblock von einem spannungsgesteuerten Oszillator (12),

Empfang eines ersten frequenzgeteilten Signals an dem zweiten Frequenzteilerblock von dem ersten Frequenzteilerblock,

Empfang des ersten frequenzgeteilten Signals, eines zweiten frequenzgeteilten Signals von dem zweiten Frequenzteilerblock an einem oder mehreren Multiplexern und des Schwingungssignals,

Empfang des Schwingungssignals (S1, S3) an einem Ausgang von einem oder mehreren Multiplexern bei der Neu-Timing-Einheit,

Verwendung des empfangenen Schwingungssignals (S1, S3) zum Neu- Timing des empfangenen Ausgangs von dem einen oder mehreren Multiplexern und

Empfang eines Ausgangssignals (S2) von der Neu-Timing-Einheit an dem Frequenzkomparator.

8. Verfahren nach Anspruch 7 mit dem Schritt der Steuerung des Betriebs des oder jedes Multiplexers (28, 32), um so eine Frequenz des Ausgangssignals von der Neu-Timing-Einheit auszuwählen.

9. Verfahren nach Anspruch 7 oder 8 mit dem Schritt der Vorteilung des Signals von dem spannungsgesteuerten Oszillator vor der Eingabe in den ersten Frequenzteilerblock (26a).

10. Verfahren nach Anspruch 7, 8 oder 9 mit folgenden Schritten:

Empfang eines Signals zur Wahl des Frequenzteilerverhältnisses an dem oder einem der Multiplexer (28, 32) und

Wahl des ersten oder des zweiten frequenzgeteilten Signals als ein Ausgangssignal durch den oder einen der Multiplexer (28, 32) durch das Signal für die Wahl des Frequenzteilerverhältnisses.

11. Verfahren nach einem der Ansprüche 7 bis 10 mit dem Schritt der Vorteilung des durch die Neu-Timing-Einheit empfangenen Schwingungssignals.

12. Frequenzteiler mit:

einem Eingangsanschluss zum Empfang eines Schwingungseingangssignals,

mehreren in Reihe geschalteten Frequenzteilerblöcken (26a-26f), wobei jeder der Frequenzteilerblöcke ein Blockausgangssignal mit einer Frequenz kleiner als die Frequenz des Schwingungseingangssignals um ein gewähltes Frequenzteilerverhältnis erzeugt, wobei ein erster der Frequenzteilerblöcke (26a) mit dem Eingangsanschluss verbunden ist und das Eingangssignal empfängt und jeder darauffolgende Frequenzteilerblock (26b-26f) ein Blockeingangssignal von einem vorangehenden Frequenzteilerblock empfängt,

einem Multiplexersystem (28, 32) zum Empfang mehrerer Blockausgangssignale und zum Empfang eines Auswahlsignals und zur Lieferung eines ausgewählten Signals der Blockausgangssignale als ein Ausgangssignal des Multiplexersystems durch das Auswahlsignal und

einer einzigen Neu-Timing-Einheit (33), die mit dem Multiplexersystem und mit dem Eingangsanschluss verbunden ist, wobei die Neu-Timing-Einheit (33) ein neu-getimetes Ausgangssignal des Frequenzteilers erzeugt und das neu-getimete Ausgangssignal des Frequenzteilers mit der Neu-Timing- Einheit (33) mit dem Schwingungseingangssignal synchronisiert ist.

13. Frequenzteiler nach Anspruch 12 mit einem Frequenz-Vorteilerblock zwischen dem Eingangsanschluss und dem ersten Frequenzteilerblock und mit einem Frequenzverringerungsverhältnis größer als drei.

14. Frequenzteiler nach Anspruch 12 oder 13, wobei jeder der Frequenzteilerblöcke (26a-26f) und/oder die Neu-Timing-Einheit (33) ein Flip-Flop enthält.