DE4319977A1 - Circuit arrangement for suppressing dynamic interference in digital circuits - Google Patents
Circuit arrangement for suppressing dynamic interference in digital circuitsInfo
- Publication number
- DE4319977A1 DE4319977A1 DE19934319977 DE4319977A DE4319977A1 DE 4319977 A1 DE4319977 A1 DE 4319977A1 DE 19934319977 DE19934319977 DE 19934319977 DE 4319977 A DE4319977 A DE 4319977A DE 4319977 A1 DE4319977 A1 DE 4319977A1
- Authority
- DE
- Germany
- Prior art keywords
- gate
- input
- multiplexer
- output
- circuit arrangement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 230000003111 delayed effect Effects 0.000 claims description 8
- 230000001629 suppression Effects 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000036039 immunity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
Description
Die Erfindung betrifft eine Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen, insbesondere in integrierten Schaltkreisen, an deren Eingängen dem Nutzsignal hochfrequente Störungen unbekannter Störimpulsrichtung und Störimpulsamplitude überlagert sind, wobei die Amplitude der Störung Werte annehmen kann, die größer als der logische Hub der zu entstörenden Schaltung sind.The invention relates to a circuit arrangement for suppression of dynamic interference in digital circuits, especially in integrated circuits, at their inputs the useful signal high-frequency interference of unknown interference pulse direction and interference pulse amplitude are superimposed, the Amplitude of the disturbance can assume values greater than that logical stroke of the circuit to be suppressed.
Die zu unterdrückenden Störsignale, die im vorliegenden Fall in ihrem Energiegehalt gegenüber dem Nutzsignal klein sind, können dabei sowohl am logischen Eingang auftreten als auch mit gleicher Wirkung über das Versorgungssystem eingekoppelt werden.The interference signals to be suppressed, which in the present case in their energy content compared to the useful signal can be small occur both at the logical input and with the same Effect can be coupled via the supply system.
Derartige Störimpulse treten als Reflexionen oder Überkopplungen zwischen Verbindungsleitungen, Stromstöße bzw. Potentialverschiebungen in Versorgungsspannungs- und Masseleitungen auf.Such interference pulses occur as reflections or overcouplings between connecting lines, current surges or potential shifts in supply voltage and ground lines.
Störungen in beide Richtungen entstehen beispielsweise, wenn schaltkreisinternes Masse- und Betriebsspannungspotential durch steile Flanken von schaltenden Interfacestufen, insbesondere durch die damit in Zusammenhang stehenden Stromspitzen durch die Induktivtät von Masse- oder Betriebsspannungspin des Schaltkreises, stark angehoben oder abgesenkt werden, so daß internes und externes Pegelbezugssystem stark voneinander abweichen. Eine Anhebung des internen Pegelsystems, ausgelöst von der Entladung der an den Ausgängen angeschlossenen Lastkapazitäten, kommt dann einem LOW-Impuls bzw. einer Folge von LOW-Impulsen gleich, während Aufladevorgänge an Lastkapazitäten wie HIGH-Impulse an den Eingängen des Schaltkreises wirken.For example, interference in both directions occurs when circuit-internal ground and operating voltage potential steep flanks of switching interface stages, in particular through the related current peaks the inductance of ground or operating voltage pin Circuit, be raised or lowered so that internal and external level reference system differ greatly. An increase in the internal level system triggered from the discharge of the load capacities connected to the outputs, then comes a LOW pulse or a sequence of LOW pulses equal during charging processes at load capacities how HIGH pulses work at the inputs of the circuit.
Herstellungsempfehlungen für den Einsatz von digitalen Schaltkreisen dienen der Reduzierung von Störquellen durch z. B. Limitierung der Anzahl gleichzeitig schaltender Endstufen und/oder Verwendung einer relativ großen Anzahl von Pins eines ASIC zum Zwecke der Stromversorgung (NEC Design Manual CMOS-5 ASIC Family, 1.2 Micron Technology-Product Description).Manufacturing recommendations for the use of digital circuits serve to reduce sources of interference by e.g. B. Limitation of the number of simultaneously switching power amplifiers and / or Using a relatively large number of pins one ASIC for the purpose of power supply (NEC Design Manual CMOS-5 ASIC Family, 1.2 Micron Technology-Product Description).
Zur Störunterdrückung mit schaltungstechnischen Mitteln ist bekannt, Empfängerschaltungen mit verändertem Schaltpunkt, beispielsweise eine Schmitt-Trigger-Schaltung, zur Erhöhung der statischen und damit auch dynamischen Störsicherheit zu verwenden (Patentschrift DD 288 040 A5). Der Einsatz von Schmitt-Triggern führt jedoch nur dann zur wirksamen Störunterdrückung, wenn der Störimpulsspitzenwert die Schaltschwelle nicht unter- (LOW-Störung) bzw. überschreitet (HIGH-Störung).For interference suppression using circuitry means known receiver circuits with a changed switching point, for example a Schmitt trigger circuit to increase the static and thus dynamic interference immunity (Patent specification DD 288 040 A5). The use of Schmitt triggers only leads to effective interference suppression, if the interference peak value does not fall below the switching threshold (LOW fault) or exceeds (HIGH fault).
Weiterhin bekannt ist der Einsatz von Monoflops zur Filterung einer definierten Flanke, d. h. einer LH- oder HL-Flanke. Während in DE 29 48 551 A1 und DE 38 29 760 A1 das Monoflop zur Formung von Taktimpulsen benutzt wird, dient es in DE 41 141 176 A1 zur Störunterdrückung, indem lediglich Impulse einer durch die Eigenschaften des Monoflops bestimmten Zeitdauer an dessen Ausgang eine Ausgangsreaktion hervorrufen.The use of monoflops for filtering is also known a defined edge, d. H. an LH or HL edge. While in DE 29 48 551 A1 and DE 38 29 760 A1 the monoflop Forming clock pulses is used, it is used in DE 41 141 176 A1 for interference suppression by only impulses of a determined by the properties of the monoflop whose output provoke an initial reaction.
In DE 33 19 616 A1 wird weiterhin eine Schaltungsanordnung beschrieben, bei der zwei getrennte, auf jeweils eine definierte Flankenrichtung sensible Monoflops verwendet werden, deren Ausgangssignale über eine kombinatorische Schaltung verbunden sind. Diese Lösung sichert die Entprellung eines gestörten Eingangssignals, ist jedoch nicht geeignet, einen gestörten stationären Pegel ohne Änderung des Ausgangssignals wiederzugeben. In DE 33 19 616 A1 there is also a circuit arrangement described, in which two separate, each one defined Flank direction sensitive monoflops are used, whose Output signals connected via a combinatorial circuit are. This solution ensures the debouncing of a disturbed Input signal, however, is not suitable for a disturbed reproduce stationary level without changing the output signal.
Es ist deshalb Aufgabe der Erfindung, eine Schaltungsanordnung zur Unterdrückung von dynamischen Störungen in digitalen Schaltungen, insbesondere in integrierten Schaltkreisen, anzugeben, mit der ein am logischen Eingang anliegender oder über das Stromversorgungssystem eingekoppelter kurzseitiger Störimpuls, dessen Amplitude größer als der logischen Hub sein kann, unabhängig von der Flankenrichtung des Nutzsignals elminiert wird, wobei die angegebene Schaltungsanordnung mit möglichst geringen Flächenbedarf integrierbar sein soll.It is therefore an object of the invention to provide a circuit arrangement for the suppression of dynamic interference in digital circuits, in particular in integrated circuits, with the one at the logical input or via the Power supply system coupled short-sided interference pulse, whose amplitude can be larger than the logical stroke, independently is eliminated from the edge direction of the useful signal, the specified circuit arrangement with the smallest possible Space requirements should be integrable.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß das von einer Störung überlagerte Eingangssignal an den Eingang eines Verzögerungsgliedes, an einen ersten Eingang eines ersten Gatters, vorzugsweise eines NAND- bzw. AND-Gatters, und an einen ersten Eingang eines zweiten Gatters, vorzugsweise eines NOR- bzw. OR-Gatters, angelegt ist, daß der das verzögerte Eingangssignal führende Ausgang des Verzögerungsgliedes mit einem zweiten Eingang des ersten Gatters und einem zweiten Eingang des zweiten Gatters sowie mit dem Steuereingang eines 2-Bit-Multiplexer verbunden ist, daß der Ausgang des ersten Gatters mit dem ersten Dateneingang des Multiplexers und der Ausgang des zweiten Gatters mit dem zweiten Dateneingang des Multiplexers verbunden ist und daß der Multiplexer derart gesteuert wird, daß am Ausgang des Multiplexers bis zum Ablauf der Verzögerungszeit die Daten erscheinen, die dem stationären Zustand des Eingangssignals entsprechen.According to the invention the object is achieved in that the input signal superimposed on a fault to the input of a Delay element, to a first input of a first Gate, preferably a NAND or AND gate, and on a first input of a second gate, preferably one NOR or OR gate, is created that the delayed Input signal leading output of the delay element a second input of the first gate and a second Input of the second gate and with the control input one 2-bit multiplexer is connected to the output of the first Gate with the first data input of the multiplexer and Output of the second gate with the second data input of the multiplexer is connected and that the multiplexer is such is controlled that at the output of the multiplexer up to Expiry of the delay time the data appear that the correspond to the steady state of the input signal.
Für den Fall, daß das erste Gatter ein NAND-Gatter und das zweite Gatter ein NOR-Gatter ist, wird bei LOW-Pegel am Steuereingang des Multiplexers dessen erster Dateneingang sensitiviert und bei HIGH-Pegel am Steuereingang des Multiplexers dessen zweiter Dateneingang zum das störbefreite negierte Ausgangssignal bereitstellenden Ausgang des Multiplexers durchgeschaltet.In the event that the first gate is a NAND gate and the second gate is a NOR gate, is at LOW level at the control input of the multiplexer whose first data input is sensitized and at HIGH level at the control input of the multiplexer whose second data input to the interference-free negated output signal providing output of the multiplexer switched through.
Für den Fall, daß das erste Gatter ein AND-Gatter und das zweite Gatter ein OR-Gatter, ist wird das störbefreite Signal nichtnegiert bereitgestellt.In the event that the first gate is an AND gate and the second gate is an OR gate, is the interference-free signal provided not negated.
Bei der beschriebenen Verwendung eines AND- und eines OR-Gatters ergibt sich in CMOS-Schaltungstechnik eine vorteilhafte, Transistoraufwand reduzierende Ausgestaltung dadurch, daß der Multiplexer in Transfergate-Technik ausgeführt ist und daß der zur Steuerung der Transfergates des Multiplexers dienende Inverter sowohl zur Bildung des negierten Adreßsignals für die Transfergates des Multiplexers als auch zur Bildung der logischen AND- und OR-Funktion vorgesehen ist.In the described use of an AND and an OR gate In CMOS circuit technology there is an advantageous Design that reduces transistor expenditure, that the multiplexer is carried out using transfer gate technology is and that to control the transfer gates of the multiplexer Serving inverters both to form the negated Address signal for the transfer gates of the multiplexer as well is provided to form the logical AND and OR function.
In weiterer Ausgestaltung der Erfindung ist vorgesehen, daß das Verzögerungsglied aus der logischen Reihenschaltung eines die Verzögerungszeit maßgeblich bestimmenden Teils und eines Inverters besteht und daß am Ausgang des die Verzögerungszeit maßgeblich bestimmenden Teils eine Kapazität angeordnet ist, die zumindest durch die Eingangskapazität des nachfolgenden Inverters gebildet wird.In a further embodiment of the invention it is provided that the delay element from the logical series connection of a the deciding time and a decisive part Inverter exists and that at the output of the delay time a decisive determining part is arranged a capacitance, which is at least determined by the input capacitance of the subsequent one Inverters is formed.
Zur Erhöhung des sicheren Funktionsverhaltens der Schaltung ist es zweckmäßig, den Ladezustand der Kapazität durch eine Schmitt-Trigger-Schaltung auszuwerten.To increase the safe functional behavior of the circuit it is useful to check the state of charge of the capacity evaluate a Schmitt trigger circuit.
Weiterhin ist es zweckmäßig, daß das die Verzögerungszeit maßgeblich bestimmende Teil aus drain- und gateseitig verbundenen komplementären Schalttransistoren sowie deren sourceseitige Reihenschaltung mit den Umladestrom der Kapazität bestimmenden Stromquellentransistoren besteht.It is also expedient that the delay time significantly determining part from drain and gates connected complementary switching transistors and their source side Series connection with the charge transfer current determining the capacity Current source transistors exist.
Eine weitere Ausgestaltung besteht darin, daß das die Verzögerungszeit maßgeblich bestimmende Teil durch einen Inverter oder durch die logische Reihenschaltung einer ungeraden Anzahl von Invertern gebildet ist. Another embodiment is that the delay time decisive determining part by an inverter or by connecting an odd number in series is formed by inverters.
Die Erfindung soll nachstehend anhand eines Ausführungsbeispiels näher erläutert werden. Die dazu gehörigen Zeichnungen zeigen inThe invention is intended to be explained below using an exemplary embodiment are explained in more detail. The associated drawings show in
Fig. 1 die erfindungsgemäße Schaltungsanordnung in Form eines schematischen Schaltbildes, Fig. 1, the circuit arrangement of the invention in form of a schematic diagram,
Fig. 2 eine Ausgestaltung der erfindungsgemäßen Schaltungsanordnung in CMOS-Schaltungstechnik und Fig. 2 shows an embodiment of the circuit arrangement according to the invention in CMOS circuit technology and
Fig. 3 eine weitere Ausgestaltung mit geringem Transistoraufwand. Fig. 3 shows a further embodiment with little transistor complexity.
Das von einem kurzzeitigen Impls überlagerte Eingangssignal ue ist an den Eingang eines Verzögerungslieds 1, an den ersten Eingang eines ersten Gatters 2 und an den ersten Eingang eines zweiten Gatters 3 angelegt. Der das verzögerte Eingangssignal uv führende Ausgang des Verzögerungsgliedes 1 ist mit dem zweiten Eingang des ersten Gatters 2 und dem zweiten Eingang des zweiten Gatters 3 sowie mit dem Steuereingang S eines nachfolgenden 2-Bit-Multiplexers 4 verbunden, während der Ausgang des ersten Gatters 2 mit dem Dateneingang A des Multiplexers 4 und der Ausgang des zweiten Gatters 3 mit dem zweiten Dateneingang B des Multiplexers 4 verbunden ist.The input signal ue superimposed by a brief impls is applied to the input of a delay element 1 , to the first input of a first gate 2 and to the first input of a second gate 3 . The output of the delay element 1 carrying the delayed input signal uv is connected to the second input of the first gate 2 and the second input of the second gate 3 and to the control input S of a subsequent 2-bit multiplexer 4 , while the output of the first gate 2 is connected to the data input A of the multiplexer 4 and the output of the second gate 3 is connected to the second data input B of the multiplexer 4 .
Ist das Gatter 2 ein NAND-Gatter und das zweite Gatter 3 ein NOR-Gatter, kann sich ein Signalwechsel des Eingangssignals ue von HIGH nach LOW am Ausgang des ersten Gatters 2 unmittelbar als LH-Wechsel durchsetzen, während der Pegelwechsel am Ausgang des zweiten Gatters 3 erst dann erfolgt, wenn die durch das Verzögerungsglied 1 bestimmte Verzögerungszeit tv abgelaufen ist. Der den Gattern 2 und 3 nachgeschaltete Multiplexer 4 wird durch das Ausgangsglied des Verzögerungsgliedes 1, welches vor Ablauf der Verzögerungszeit tv den Vorzustand des Eingangssignals ue repräsentiert, derart gesteuert, daß der alte Zustand am Ausgang des Multiplexers 4 solange erhalten bleibt, wie das durch die Verzögerungszeit tv des Verzögerungsglieds 1 vorgegeben wurde.If the gate 2 is a NAND gate and the second gate 3 is a NOR gate, a signal change of the input signal ue from HIGH to LOW at the output of the first gate 2 can immediately assert itself as an LH change, while the level change at the output of the second gate 3 only takes place when the delay time tv determined by the delay element 1 has expired. The multiplexer 4 connected downstream of the gates 2 and 3 is controlled by the output element of the delay element 1 , which represents the pre-state of the input signal ue before the delay time tv has expired, in such a way that the old state at the output of the multiplexer 4 is maintained as long as that by Delay time tv of delay element 1 was specified.
Der Ruhezustand der Schaltungsanordnung ist immer dann erreicht, wenn das am Ausgang des Verzögerungsgliedes 1 entstehend verzögerte Eingangssignal uv dem Eingangssignal ue entspricht.The idle state of the circuit arrangement is always reached when the delayed input signal uv at the output of the delay element 1 corresponds to the input signal ue.
Wenn das Eingangssignal ue für eine Zeitdauer, die kleiner als die Laufzeit des Eingangssignals um durch das Verzögerungsglied 1 ist, vom quasistationären Pegel abweicht, sind folgende Fälle der Störunterdrückung zu unterscheiden:If the input signal ue deviates from the quasi-stationary level for a period of time that is shorter than the transit time of the input signal by the delay element 1 , the following cases of interference suppression must be distinguished:
Fall 1: Stationärer Pegel der Eingangsspannung ue = LOW; Störung ist ein kurzer HIGH-ImpulsCase 1: Stationary level of the input voltage ue = LOW; Disorder is a short HIGH pulse
Da auch der Pegel der verzögerten Eingangsspannung uv = LOW ist, schaltet der Multiplexer 4 für die Verzögerungszeit tv des Verzögerungsgliedes 1 auch über den Zeitpunkt des Störungsbeginns hinaus - bis maximal zum Ablauf der Verzögerungszeit tv - wie zu Beginn des Störimpulses weiterhin den Ausgang des ersten Gatters 2 auf den Ausgang des Multiplexers 4. Kurze HIGH-Impulse im Eingangssignal ue bewirken demzufolge keine Änderung des sich während dieser Zeit fest auf HIGH-Pegel befindlichen Ausgangssignal ua.Since the level of the delayed input voltage uv = LOW, the multiplexer 4 for the delay time tv of the delay element 1 also switches beyond the time of the start of the fault - up to a maximum of the delay time tv - as at the beginning of the interference pulse, the output of the first gate 2 to the output of the multiplexer 4 . Short HIGH pulses in the input signal ue consequently do not change the output signal, which is permanently at a HIGH level, during this time.
Fall 2: Stationärer Pegel der Eingangsspannung ue = HIGH; Störung ist ein kurzer LOW-ImpulsCase 2: Stationary level of the input voltage ue = HIGH; Disorder is a short LOW pulse
Da auch der Pegel der verzögerten Eingangsspannung uv = HIGH ist, schaltet der Multiplexer 4 für die Verzögerungszeit tv des Verzögerungsgliedes 1 auch über den Zeitpunkt des Störungsbeginns hinaus - bis maximal zum Ablauf der Verzögerungszeit tv - wie zum Beginn des Störimpulses weiterhin den Ausgang des zweiten Gatters 3 auf den Ausgang des Multiplexers 4. Kurze LOW-Impulse im Eingangssignal ue bewirken demzufolge keine Änderung des sich während dieser Zeit fest auf LOW-Pegel befindlichen Ausgangssignals ua. Since the level of the delayed input voltage uv = HIGH, the multiplexer 4 also switches the output of the second gate for the delay time tv of the delay element 1 beyond the time of the start of the fault - up to a maximum of the delay time tv - as well as at the start of the fault pulse 3 to the output of the multiplexer 4 . Short LOW pulses in the input signal ue consequently do not cause any change in the output signal, which is permanently at LOW level, during this time.
Ist die Impulsdauer am Eingang ue länger als die Verzögerungszeit tv des Verzögerungsgliedes 1, so sind die Eingangsspannung ue und die verzögerte Eingangsspannung uv wieder identisch und die Schaltung erkennt den Eingangswechsel, da nun ein Umschalten des Multiplexers 4 auf den anderen Gatterausgang erfolgt, der bereits denjenigen logischen Pegel führt, der dem neuen logischen Zustand am Schaltungseingang entspricht.If the pulse duration at the input ue is longer than the delay time tv of the delay element 1 , then the input voltage ue and the delayed input voltage uv are identical again and the circuit recognizes the input change, since the multiplexer 4 now switches to the other gate output, which is already the one logic level, which corresponds to the new logic state at the circuit input.
In Fig. 2 ist die vorteilhaft in CMOS-Schaltungstechnik intergrierbare Schaltung 5 dargestellt, die sich an eine Eingangsstufe 6 anschließt, von der die Störung empfangen wird bzw. in der die Störung selbst entsteht. Die Eingangsstufe kann z. B. ein CMOS-Pegelwandler sein. FIG. 2 shows the circuit 5 which can advantageously be integrated in CMOS circuit technology and which connects to an input stage 6 , from which the interference is received or in which the interference itself arises. The input stage can e.g. B. a CMOS level converter.
Das Verzögerungsglied 1 besteht aus einem die Verzögerungszeit tv maßgeblich bestimmenden Teil 7 und einem Inverter 8. Das Teil 7 ist in Kombination mit einer angeschlossenen Kapazität C, die gegebenenfalls lediglich durch die Gate-Kapazität des nachgeschalteten Inverters 8 gebildet wird, sehr stromarm ausgeführt, wodurch der Hauptteil der Verzögerungszeit tv erreicht wird. Die Ladezeit bzw. Entladezeit der Kapazität C wird durch die im Pentodenbereich und damit als Stromquellen arbeitenden Transistoren 9 bzw. 10 bestimmt, die mit einem entsprechenden B/L-Verhältnis auszustatten sind, während die Schalttransistoren 11 und 12 einen Inverter zum Durchschalten der Eingangsspannung ue bilden. Um zusätzliche Störsicherheit zu schaffen, ist der Inverter 8 als Schmitt-Trigger ausgebildet.The delay element 1 consists of a part 7 which decisively determines the delay time tv and an inverter 8 . The part 7 , in combination with a connected capacitance C, which is possibly only formed by the gate capacitance of the downstream inverter 8 , is designed to be very low-current, as a result of which the main part of the delay time tv is achieved. The charging or discharging time of the capacitance C is determined by the transistors 9 and 10 working in the pentode region and thus as current sources, which are to be provided with a corresponding B / L ratio, while the switching transistors 11 and 12 have an inverter for switching the input voltage form. In order to create additional interference immunity, the inverter 8 is designed as a Schmitt trigger.
Während das erste Gatter 2 (NAND-Funktion) mit dem Ausgang NA und das zweite Gatter 3 (NOR-Funktion) mit dem Ausgang NO in konventioneller statischer CMOS-Schaltungstechnik ausgeführt sind, besteht der Multiplexer 4 aus zwei Transfergates 13 und 14, zu deren korrekter Steuerung der zusätzliche Inverter 15 notwendig ist.While the first gate 2 (NAND function) with the NA output and the second gate 3 (NOR function) with the NO output are implemented in conventional static CMOS circuit technology, the multiplexer 4 consists of two transfer gates 13 and 14 , to which correct control of the additional inverter 15 is necessary.
Um den Charakter einer Eingangsstufe mit entsprechender Treiberfähigkeit wieder herzustellen, ist an den Ausgang des Multiplexers 4 eine Treiberstufe 16 angeschlossen. In order to restore the character of an input stage with appropriate driver capability, a driver stage 16 is connected to the output of the multiplexer 4 .
Bei der Verwendung von NAND- bzw. NOR-Gatter für die Gatter 2 bzw. 3 wird das Nutzsignal zwischen ue und ua negiert. Wird für das Gatter 2 ein AND-Gatter und für das Gatter 3 ein OR-Gatter eingesetzt, ist die Gesamtübertragungsfunktion für die Nutzsignale nichtinvertierend. In Fig. 3 ist eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung dargestellt, die ein OR- und ein AND-Gatter enthält, bei der sich eine Reduzierung des Transistoraufwandes ergibt. Die AND-Verknüpfung erfolgt mit einem Transfergate 17 und einem Transistor 18, die OR-Verküpfung mit einem Transfergate 19 und einem Transistor 20, wobei die Komplettierung der OR- bzw. AND-Funktion mittels des für den Multiplexer 4 notwendigen Inverter 15 vorgenommen wird.When using NAND or NOR gates for gates 2 and 3 , the useful signal between ue and others is negated. If an AND gate is used for gate 2 and an OR gate for gate 3 , the overall transfer function for the useful signals is non-inverting. FIG. 3 shows an embodiment of the circuit arrangement according to the invention which contains an OR and an AND gate, which results in a reduction in the transistor outlay. The AND operation is carried out with a transfer gate 17 and a transistor 18 , the OR operation with a transfer gate 19 and a transistor 20 , the OR or AND function being completed by means of the inverter 15 required for the multiplexer 4 .
BezugszeichenlisteReference list
1 Verzögerungsglied
2 Gatter
3 Gatter
4 2-Bit-Multiplexer
S Steuereingang
A Dateneingang
B Dateneingang
5 Schaltung
6 Eingangsstufe
7 Teil
C Kapazität
8 Inverter
9 Stromquellentransistor
10 Stromquellentransistor
11 Schalttransistor
12 Schalttransistor
13 Transfergate
14 Transfergate
15 Inverter
16 Treiberstufe
17 Transfergate
18 Transistor
19 Transfergate
20 Transistor
NA Ausgang
NO Ausgang
ue Eingangssignal
ua Ausgangssignal
uv verzögertes Eingangssignal
tv Verzögerungszeit 1 delay element
2 gates
3 gates
4 2-bit multiplexers
S control input
A Data input
B Data input
5 circuit
6 entry level
7 part
C capacity
8 inverters
9 current source transistor
10 current source transistor
11 switching transistor
12 switching transistor
13 transfer gate
14 transfer gate
15 inverters
16 driver stage
17 transfer gate
18 transistor
19 transfer gate
20 transistor
NA exit
NO output
ue input signal
including output signal
uv delayed input signal
tv delay time
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19934319977 DE4319977A1 (en) | 1993-06-11 | 1993-06-11 | Circuit arrangement for suppressing dynamic interference in digital circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19934319977 DE4319977A1 (en) | 1993-06-11 | 1993-06-11 | Circuit arrangement for suppressing dynamic interference in digital circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE4319977A1 true DE4319977A1 (en) | 1994-12-15 |
Family
ID=6490485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19934319977 Ceased DE4319977A1 (en) | 1993-06-11 | 1993-06-11 | Circuit arrangement for suppressing dynamic interference in digital circuits |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE4319977A1 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19812420A1 (en) * | 1998-03-20 | 1999-09-23 | Moeller Gmbh | Adjustable debouncing |
| DE19855195A1 (en) * | 1998-11-30 | 2000-06-15 | Siemens Ag | Short-term voltage spike filtering arrangement in digital integrated circuit |
| WO2018044725A1 (en) * | 2016-08-31 | 2018-03-08 | Square, Inc. | Transition glitch suppression circuit |
| US9917577B1 (en) | 2016-08-31 | 2018-03-13 | Square, Inc. | Brown-out detector and power-on-reset circuit |
| US9941884B2 (en) | 2016-08-31 | 2018-04-10 | Square, Inc. | AC coupled level shifting circuit |
| US10474846B1 (en) | 2017-08-31 | 2019-11-12 | Square, Inc. | Processor power supply glitch detection |
| US10476607B2 (en) | 2017-09-30 | 2019-11-12 | Square, Inc. | Wireless signal noise reduction |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948551A1 (en) * | 1979-12-03 | 1981-06-04 | Robert Bosch Gmbh, 7000 Stuttgart | Logic circuit for switch or memory - detects binary state change at output using two exclusive=OR gates |
| DE3319616A1 (en) * | 1982-07-08 | 1984-01-12 | Teldix Gmbh, 6900 Heidelberg | Circuit arrangement for generating noise-free switching pulses |
| DD258737A3 (en) * | 1985-12-18 | 1988-08-03 | Textima Veb K | CIRCUIT ARRANGEMENT FOR DISCONNECTING LOCK CONTACTS |
| DE3712558A1 (en) * | 1985-12-18 | 1988-11-03 | Univ Dresden Tech | Circuit arrangement for detecting noise pulses |
| DE3829760A1 (en) * | 1988-09-01 | 1990-03-15 | Siemens Ag | CLOCK-CONTROLLED REGISTER |
| DD288040A5 (en) * | 1989-09-26 | 1991-03-14 | Veb Forschungszentrum Mikroelektronik Dresden,De | PROGRAMMABLE ARRANGEMENT FOR GENERATING LEVEL CONVERSION CIRCUITS IN ASIC'S |
| DE4114176A1 (en) * | 1990-05-24 | 1991-11-28 | Int Rectifier Corp | LEVEL SLIDE CIRCUIT |
-
1993
- 1993-06-11 DE DE19934319977 patent/DE4319977A1/en not_active Ceased
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948551A1 (en) * | 1979-12-03 | 1981-06-04 | Robert Bosch Gmbh, 7000 Stuttgart | Logic circuit for switch or memory - detects binary state change at output using two exclusive=OR gates |
| DE3319616A1 (en) * | 1982-07-08 | 1984-01-12 | Teldix Gmbh, 6900 Heidelberg | Circuit arrangement for generating noise-free switching pulses |
| DD258737A3 (en) * | 1985-12-18 | 1988-08-03 | Textima Veb K | CIRCUIT ARRANGEMENT FOR DISCONNECTING LOCK CONTACTS |
| DE3712558A1 (en) * | 1985-12-18 | 1988-11-03 | Univ Dresden Tech | Circuit arrangement for detecting noise pulses |
| DE3829760A1 (en) * | 1988-09-01 | 1990-03-15 | Siemens Ag | CLOCK-CONTROLLED REGISTER |
| DD288040A5 (en) * | 1989-09-26 | 1991-03-14 | Veb Forschungszentrum Mikroelektronik Dresden,De | PROGRAMMABLE ARRANGEMENT FOR GENERATING LEVEL CONVERSION CIRCUITS IN ASIC'S |
| DE4114176A1 (en) * | 1990-05-24 | 1991-11-28 | Int Rectifier Corp | LEVEL SLIDE CIRCUIT |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19812420A1 (en) * | 1998-03-20 | 1999-09-23 | Moeller Gmbh | Adjustable debouncing |
| DE19855195A1 (en) * | 1998-11-30 | 2000-06-15 | Siemens Ag | Short-term voltage spike filtering arrangement in digital integrated circuit |
| DE19855195C2 (en) * | 1998-11-30 | 2001-02-08 | Siemens Ag | Arrangement for filtering short-term voltage pulses in a digital circuit |
| WO2018044725A1 (en) * | 2016-08-31 | 2018-03-08 | Square, Inc. | Transition glitch suppression circuit |
| US9917577B1 (en) | 2016-08-31 | 2018-03-13 | Square, Inc. | Brown-out detector and power-on-reset circuit |
| US9941884B2 (en) | 2016-08-31 | 2018-04-10 | Square, Inc. | AC coupled level shifting circuit |
| CN110168935A (en) * | 2016-08-31 | 2019-08-23 | 平方股份有限公司 | Translation exception suppression circuit |
| US10474846B1 (en) | 2017-08-31 | 2019-11-12 | Square, Inc. | Processor power supply glitch detection |
| US10476607B2 (en) | 2017-09-30 | 2019-11-12 | Square, Inc. | Wireless signal noise reduction |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3689296T2 (en) | Output circuit with level stabilization. | |
| DE3708499C2 (en) | ||
| DE69614177T2 (en) | Circuit with high dielectric strength and voltage level shifter | |
| DE69720128T2 (en) | Fast, low-consumption chopper comparator with trouble-free function by varying the logical threshold value of the inverters | |
| DE2660843C2 (en) | Logical circuit arrangement designed as a synchronous binary counter | |
| DE2714715B2 (en) | Circuit arrangement which generates an output pulse with each change of state of a binary input signal fed to it | |
| DE2625007A1 (en) | ADDRESS BUFFER CIRCUIT IN A SEMICONDUCTOR MEMORY | |
| DE2556828C3 (en) | Dynamic shift register made of insulated-film field effect transistors | |
| DE1512403A1 (en) | Memory circuit | |
| DE3050199T1 (en) | DYNAMIC RATIOLESS CIRCUITRY FOR RANDOM LOGIC APPLICATIONS | |
| DE69218746T2 (en) | Power-on reset circuit | |
| DE2346568C3 (en) | Hybrid two-stroke locking circuit with intermediate storage | |
| DE4319977A1 (en) | Circuit arrangement for suppressing dynamic interference in digital circuits | |
| DE3837821A1 (en) | CMOS PRECISION SCHMITT TRIGGER | |
| DE4318378A1 (en) | Circuit arrangement for the suppression of dynamic interference in digital circuits, in particular in integrated circuits | |
| DE19949144C1 (en) | Digital driver circuit for IC device has input stages, delay stage, intermediate stage and output stage provided by chain of CMOS-inverters | |
| EP0834117A1 (en) | Circuit for comparing two electrical quantities provided by a first neuron mos field effect transistor and a reference source | |
| DE102008059120B4 (en) | A method for controlling a delay time of a pulse delay circuit and pulse delay circuit for applying such a method | |
| DE2734987B2 (en) | Flip-flop read amplifiers for integrated memory devices | |
| DE19905053C2 (en) | comparator circuit | |
| EP0855798B1 (en) | Circuit arrangement for generating an output signal | |
| DE19950359A1 (en) | I/O buffer for transmission bus of high frequency and low oscillation voltage e.g. GTL-plus bus uses active pull-up components for improving ring-back effect | |
| DE3741029C2 (en) | ||
| DE69412778T2 (en) | Decoding circuit insensitive to supply voltage fluctuations | |
| DE2824862C2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8181 | Inventor (new situation) |
Free format text: SORST, MANFRED, 01159 DRESDEN, DE GIESELER, MICHAEL, DR., 01189 DRESDEN, DE |
|
| 8110 | Request for examination paragraph 44 | ||
| 8127 | New person/name/address of the applicant |
Owner name: ZENTRUM MIKROELEKTRONIK DRESDEN GMBH, 01109 DRESDE |
|
| 8131 | Rejection |