DE4233569A1

DE4233569A1 - Informationsverarbeitungsgeraet

Info

Publication number: DE4233569A1
Application number: DE4233569A
Authority: DE
Inventors: Hideo Oyamada; Minoru Shiga
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-14
Filing date: 1992-09-29
Publication date: 1993-04-15
Anticipated expiration: 2012-09-30
Also published as: DE4233569C2; US5452443A; JPH05128080A

Description

Die Erfindung betrifft ein Informationsverarbeitungs gerät nach dem Oberbegriff des Anspruchs 1.

Fig. 7 zeigt ein allgemeines busgekoppeltes Mehrrech nersystem. Dieses weist einen Prozessor-Modul 1, ei nen gemeinsamen Speicher 2, eine Eingabe/Ausgabe- Steuereinheit 3 und einen Systembus 4 zu deren Kopp lung auf. Der Prozessor-Modul 1 benutzt gewöhnlich den gemeinsamen Speicher 2 und die Eingabe/Ausgabe- Steuereinheit 3 über den Systembus 4. Wenn daher in irgendeinem Prozessor-Modul 1 ein Fehler auftritt, wird der gemeinsame Speicher 2 außer Betrieb gesetzt und auch das System wird störungsanfällig. Demgemäß ist es notwendig, Fehler der Prozessor-Modulen zu erfassen.

Fig. 8 ist ein Blockdiagramm des Prozessor-Moduls in einem Informationsverarbeitungsgerät, das in der US-PS 45 41 094 offenbart ist. Hierin besteht der Prozessor-Modul 1 aus den in gleicher Weise ausgebil deten Karten 1a und 1b. Auf den Karten 1a und 1b be finden sich Prozessoren 10a und 10b, die in gleicher Weise arbeiten. Weiterhin sind Speicher 11a und 11b zum Speichern der Daten vorgesehen. Bus-Schnittstel len 12a und 12b dienen zur Übertragung von Daten zwi schen internen Bussen 17a, 17b und dem Systembus 4. Vergleichsschaltungen 13a und 13b erfassen und ver gleichen die Signale der internen Busse 17a und 17b. Puffer 14a und 14b verbinden die Prozessor-Busse 16a, 16b jeweils mit der Vergleichsschaltung 13b bzw. 13a. Puffer 15a und 15b verbinden die Prozessor-Busse 16a, 16b jeweils mit dem internen Bus 17a bzw. 17b. Puffer 18a und 18b verbinden die Ausgänge der Prozessor-Bus se 16a, 16b mit jeweils dem Puffer 14b bzw. 14a. Die Speicher 11a und 11b sind Halbspeicher, die logisch aus einem Speicher für beide bestehen.

Die Wirkungsweise des Informationsverarbeitungsgera tes nach Fig. 8 wird nun erläutert. Wenn die Prozes soren 10a und 10b Daten aus den Speichern 11a bzw. 11b auslesen, senden die Prozessoren 10a und 10b die Adressendaten zu den Prozessor-Bussen 16a bzw. 16b. Die Speicher 11a und 11b und die Vergleichsschaltun gen 13a und 13b empfangen diese Daten und die Ver gleichsschaltungen 13a und 13b vergleichen die Adres sendaten mit anderen Adressendaten, die von anderen Karten über die Puffer 14b bzw. 14a empfangen werden. Wenn die von den Prozessoren 10a und 10b gesandte Adresse die Seite des Speichers 11a anzeigt, sendet der Speicher 11a die Daten über den Puffer 15a zum Prozessor 10a und sendet die Daten auch über die Puf fer 14a und 18b zum Prozessor 10b. Wenn die von den Prozessoren 10a und 10b gesandte Adresse die Seite des Speichers 11b anzeigt, sendet der Speicher 11b die Daten über die Puffer 14b und 18a zum Prozessor 10a und sendet die Daten auch über den Puffer 15b zum Prozessor 10b. Wenn die Prozessoren 10a und 10b die Daten in die Speicher 11a und 11b einschreiben, wer den die Adressendaten in gleicher Weise gesandt wie beim Lesen der Daten. Wenn die von den Prozessoren 10a und 10b gesandten Daten die Seite des Speichers 11a anzeigen, senden die Prozessoren 10a und 10b die Daten zu den Prozessor-Bussen 16a bzw. 16b. Der Spei cher 11a empfängt die Daten über den Puffer 15a und die Vergleichsschaltung 13a vergleicht die über den Puffer 14a empfangenen Daten mit den vom Prozessor 10a empfangenen Daten, und die Vergleichsschaltung 13b vergleicht die über den Puffer 14b empfangenen Daten mit den vom Prozessor 10b empfangenen Daten, und sie stellen Fehler fest. Wenn die von den Prozes soren 10a und 10b erfaßten Daten nicht in den Spei chern 11a und 11b sind, werden die Adressen und die Daten über das Bus-System 4 zum geteilten Speicher 2 gesandt. Der geteilte Speicher 2 sendet die Daten zu den Prozessoren 10a, 10b und den Speichern 11a und 11b. Die Vergleichsschaltungen 13a und 13b verglei chen die Adressen und Daten, die von den Prozessoren 10a, 10b, den Speichern 11a, 11b und dem geteilten Speicher 2 gesandt wurden, und sie stellen Fehler fest.

Fig. 9 zeigt ein Blockdiagramm eines bekannten Infor mationsverarbeitungsgerätes, das in der japanischen Patentveröffentlichung Nr. 59-4054 offenbart ist. Hierin haben die Bezugszeichen 1 bis 4 die gleiche Bedeutung wie in Fig. 8. Ein Fehlerüberwachungskreis 5 dient zur Überwachung aller Prozessor-Modulen. Über eine Querverbindungsleitung 6 kommuniziert der Pro zessor-Modul 1 mit dem Fehlerüberwachungskreis 5. Der Fehlerüberwachungskreis 5 weist einen Überwachungs zähler auf. Jeder Prozessor-Modul liest periodisch den Fehlerüberwachungskreis 5 aus und erhöht den In halt des Zählers. Ein anderer Prozessor-Modul liest das Ergebnis des Fehlerüberwachungskreises 5 in einer längeren Periode als der obigen Hochzählperiode aus. Wenn der Auslesewert gleich dem vorher ausgelesenen Wert ist, wird entschieden, daß in dem entsprechenden Prozessor-Modul ein Fehler aufgetreten ist.

Wie vorbeschrieben ist, nimmt bei dem bekannten In formationsverarbeitungsgerät, da die verglichenen Prozessoren auf der getrennten Karte angeordnet sind, durch Vorsehen vieler Puffer zwischen den Prozessoren bzw. den Vergleichsschaltungen und durch die größeren Abstände zwischen den Karten die Verzögerungszeit zu. Da es aus dem genannten Grund schwierig ist, die Taktperiode zu verkürzen, ergibt sich das Problem, daß eine hohe Arbeitsfrequenz und eine hohe Arbeits geschwindigkeit nicht erhalten werden können. Da auch die Vergleichsschaltungen und die Bus-Schnittstellen verdoppelt sind, ergibt sich das andere Problem, daß die Hardware sehr groß wird.

Bei dem anderen, in Fig. 9 gezeigten Informationsver arbeitungsgerät muß der Fehlerüberwachungskreis in der Mitte des Systems angeordnet werden. In diesem Fall tritt das andere Problem auf, daß die Querver bindungsleitung im System vorgesehen werden muß, da der zur Fehlerfeststellung durchgeführte Verkehr für jeden Prozessor-Modul erfolgt.

Es ist die Aufgabe der vorliegenden Erfindung, ein Informationsverarbeitungsgerät anzugeben, bei dem die Erkennung von Fehlern der Hochgeschwindigkeits-Pro zessoren durch Verwendung von weniger Hardware er folgt.

Die Aufgabe der vorliegenden Erfindung besteht auch darin, ein Informationsverarbeitungsgerät zu schaf fen, bei dem Fehler der anderen Prozessoren durch Verwendung weniger Bus-Lasten erfaßt werden.

Das Informationsverarbeitungsgerät nach der Erfindung weist einen Startkreis auf zum Betrieb des zweiten Prozessors um eine Taktperiode nach dem ersten Pro zessor, und ein Vergleichsglied mit einem Puffer zum Vergleich des Ausgangssignals des ersten Prozessors mit dem des zweiten Prozessors, das um eine Taktperi ode verzögert ist, und es stellt einen Fehler zwischen ihnen fest, um den Einfluß des Puffers zur Verbindung von zwei Prozessoren und der Leitungsver zögerung zu vermeiden. Das Informationsverarbeitungs gerät weist (a) einen ersten Prozessor, der mit einer vorgegebenen Sequenz arbeitet, (b) einen zweiten Pro zessor, der mit Verzögerung in der gleichen Weise wie der erste Prozessor arbeitet, und (c) ein Vergleichs glied zum Vergleich der Ausgangssignale des ersten und des zweiten Prozessors und zur Feststellung eines Fehlers auf.

Daß Informationsverarbeitungsgerät nach der Erfindung weist einen Überwachungsschaltkreis in jedem Prozes sor-Modul auf, wobei jeder Überwachungsschaltkreis ein Zeitglied zur Messung einer verstrichenen Zeit, ein Register zum Halten eines den Betrieb seines ei genen Prozessors anzeigenden Kennzeichens und einen Detektor zur Feststellung des Fehlers seines eigenen Prozessors oder eines anderen Prozessor-Moduls ent hält. Das Register wird durch das Auslesen aus einem anderen Prozessor-Modul zurückgesetzt und durch das Schreiben von seinem eigenen Prozessor-Modul gesetzt.

Bei dem Informationsverarbeitungsgerät nach der vor liegenden Erfindung wird angenommen, daß der zweite Prozessor normal arbeitet, wenn das vom ersten Pro zessor-Modul gesetzte Kennzeichen vom zweiten Prozes sor-Modul zurückgesetzt wird. Wenn aber das vom er sten Prozessor-Modul gesetzte Kennzeichen nicht vom zweiten Prozessor-Modul zurückgesetzt wird, entschei det der erste Prozessor-Modul, daß ein Fehler im zweiten Prozessor-Modul aufgetreten ist.

Das Informationsverarbeitungsgerät nach der vorlie genden Erfindung weist (a) einen ersten Prozessor- Modul mit einem Überwachungsschaltkreis enthaltend ein Register, das ein für jede vorbestimmte Periode gesetztes Kennzeichen speichert, zur Erfassung des nicht zurückgesetzten Kennzeichens, um den Fehler des zweiten Prozessors festzustellen, und (b) einen zwei ten Prozessor-Modul mit einem Überwachungsschaltkreis zum Zurücksetzen des Kennzeichens des ersten Prozes sor-Moduls auf.

Bei dem Informationsverarbeitungsgerät nach der Er findung überwacht der zweite Prozessor-Modul den er sten Prozessor-Modul, so daß das Kennzeichen, das vom ersten Prozessor-Modul gesetzt und vom zweiten Pro zessor-Modul zurückgesetzt wird, vom ersten Prozes sor-Modul nicht wieder gesetzt wird.

Das Informationsverarbeitungsgerät nach der vorlie genden Erfindung umfaßt (a) einen ersten Prozessor- Modul enthaltend ein Register zum Speichern eines Kennzeichens, das für jede vorbestimmte Einheitsperi ode gesetzt wird, und (b) einen zweiten Prozessor- Modul enthaltend einen Überwachungsschaltkreis zum Auslesen eines Kennzeichens des ersten Prozessor-Mo duls bei einer vorbestimmten Periode, die länger ist als die Einheitsperiode, und zur Feststellung eines Fehlers des ersten Prozessor-Moduls.

Bei dem Informationsverarbeitungsgerät nach der vor liegenden Erfindung arbeitet der erste Prozessor als Prozessor und der zweite Prozessor arbeitet als Feh lerdetektor. Das Vergleichsglied mit seinem Puffer verzögert das Ausgangssignal des ersten Prozessors und vergleicht es mit dem Ausgangssignal des zweiten Prozessors. Der erste Prozessor führt den nächsten Arbeitsschritt unmittelbar nach dem Aussenden seines Ausgangssignals zum Vergleichsglied mit dem Puffer aus, ohne das Vergleichsergebnis abzuwarten.

Bei dem Informationsverarbeitungsgerät nach der vor liegenden Erfindung mißt das Zeitglied des ersten Prozessor-Moduls die Zeit. Wenn das Zeitglied die Periode T feststellt, erzeugt es ein Unterbrechungs signal im Prozessor und versucht, ein Kennzeichen zu setzen in Abhängigkeit von der Instruktion durch den Prozessor. Beim Informationsverarbeitungsgerät nach der vorliegenden Erfindung setzt der Überwachungs schaltkreis des zweiten Prozessor-Moduls das Kennzei chen innerhalb der Periode T zurück. Wenn der Detek tor im Überwachungsschaltkreis des ersten Prozessor- Moduls feststellt, daß das Kennzeichen im Betriebs zustand (gesetzter Zustand) ist, entscheidet der er ste Prozessor-Modul, daß ein Fehler im zweiten Pro zessor-Modul aufgetreten ist, zum Beispiel der Pro zessor-Modul hat das Recht, ein Kennzeichen in allen Prozessor-Modulen zu lesen.

Beim Informationsverarbeitungsgerät nach der vorlie genden Erfindung liest, wenn das Zeitglied im Über wachungsschaltkreis des zweiten Prozessor-Moduls feststellt, daß keine Periode größer ist als die Pe riode T, der Detektor im Überwachungs-Schaltkreis die Kennzeichen der Register in allen Prozessor-Modulen und entscheidet, daß ein Fehler in dem ersten Prozes sor-Modul aufgetreten ist, in welchen das Kennzeichen nicht einen Betriebszustand (gesetzter Zustand) ange zeigt hat.

Die Erfindung wird im folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines Informa tionsverarbeitungsgerätes nach einem ersten Ausführungsbeispiel der Erfin dung,

Fig. 2 eine detailliertes Blockschaltbild eines Vergleichsgliedes mit einem Puf fer für das erste Ausführungsbeispiel,

Fig. 3 ein Zeitdiagramm für das Informations verarbeitungsgerät nach dem ersten Ausführungsbeispiel,

Fig. 4 ein Blockschaltbild eines Informa tionsverarbeitungsgerätes nach einem zweiten Ausführungsbeispiel der Erfin dung,

Fig. 5 ein Zeitdiagramm, das einen normalen Betrieb beim zweiten Ausführungsbei spiel der Erfindung zeigt,

Fig. 6 ein Zeitdiagramm zur Feststellung ei nes Fehlers beim zweiten Ausführungs beispiel der Erfindung,

Fig. 7 ein Blockschaltbild eines bekannten Informationsverarbeitungsgerätes,

Fig. 8 ein Blockschaltbild eines Teils des bekannten Informationsverarbeitungs geräts, und

Fig. 9 ein Blockschaltbild eines anderen be kannten Informationsverarbeitungsge räts.

Erstes Ausführungsbeispiel

Fig. 1 enthält ein Blockdiagramm eines busgekoppelten Multi-Prozessors nach der vorliegenden Erfindung. Die Bezugszeichen 1 bis 4, 10 bis 12 und 17 haben die gleiche Bedeutung wie beim bekannten Informationsver arbeitungsgerät. Ein Serienbus 7 dient zur Übermitt lung der Fehlerinformationen und so weiter. Im Pro zessor-Modul 1 steuert eine Startkreis 30 die Verzö gerung zwischen den Prozessoren 10a und 10b. Weiter hin sind ein Vergleichsglied 31 mit Puffer, ein Feh lerüberwachungskreis 32 zum Überwachen des Betriebs seines eigenen oder eines anderen Prozessor-Moduls und ein Unterprozessor 33 zur Steuerung des Zustands seines eigenen Prozessor-Moduls vorgesehen.

Die Arbeitsweise nach der Erfindung wird nachfolgend beschrieben. Der Startkreis 30 erzeugt das Rücksetz signal 41, das um eine Taktperiode gegenüber dem Rücksetzsignal 40 verzögert ist, wenn das Gerät ein geschaltet ist, so daß der zweite Prozessor 10b nach dem ersten Prozessor 10a arbeiten kann. Daher startet der zweite Prozessor 10b um eine Taktperiode später als der erste Prozessor 10a. Der erste Prozessor 10a nimmt direkten Zugriff zum Speicher 11 und sendet das Ausgangssignal des Prozessors 10a zum Vergleichsglied 31 mit Puffer. Der zweite Prozessor 10b ist von glei cher Ausbildung wie der erste Prozessor und stellt den Fehler des ersten Prozessors 10a fest. Der zweite Prozessor 10b sendet konstant das Adressensignal und das Steuersignal zum Vergleichsglied 31 mit Puffer und auch die Daten werden zum Vergleichsglied 31 mit Puffer gesandt, wenn die Daten geschrieben werden. Wenn andererseits der erste Prozessor 10a die Daten aus dem Speicher 11 ausliest, empfängt das Ver gleichsglied 31 mit Puffer die Daten und sendet sie nach einer Taktperiode zum zweiten Prozessor 10b. Wie oben beschrieben ist, arbeitet der zweite Prozessor 10b immer eine Taktperiode später als der erste Pro zessor 10a. Das Vergleichsglied 31 mit Puffer gibt ein Fehlererfassungssignal 42 aus, wenn die Ausgangs signale des ersten Prozessors 10a und des zweiten Prozessors 10b nicht übereinstimmen.

Der Fehlerüberwachungskreis 32 überwacht die Opera tion eines anderen Prozessor-Moduls und der Eingabe/- Ausgabe-Steuereinheit unter Verwendung eines Bus-Zu standssignals 42 über die Bus-Schnittstelle 12 und gibt ein Fehlererfassungssignal 43 ab, wenn die Ope ration nicht vor der vorbestimmten Periode beendet ist. Wenn der Unterprozessor 33 das Fehlererkennungs signal 42 und das Fehlererkennungssignal 43 empfängt, gibt er ein Bus-Schnittstellen-Sperrsignal 44 ab und beendet die Operation der Bus-Schnittstelle 12, um eine Ausbreitung des Fehlers zu verhindern, und in formiert auch einen anderen Prozessor-Modul über den Serienbus 7 über das Auftreten des Fehlers.

Daher sind die Fehler der Prozessoren bekannt durch die Fehlererfassung, die durch Vergleich der Aus gangssignale des ersten und zweiten Prozessors er folgt, und die Fehler aller Prozessor-Modulen werden bekannt durch gegenseitige Überwachung der Opera tionszeit zwischen den Prozessoren.

Fig. 2 ist ein detailliertes Blockschaltbild des Ver gleichsgliedes 31 mit Puffer nach Fig. 1. Das Adres sensignal und das Steuersignal sind gleich denen in Fig. 1, und daher wird auf ihre nähere Beschreibung verzichtet. Ein Treiber 51 dient zum Betrieb des er sten Prozessors 10a und des Speichers 11. Ein Treiber 53 dient zum Betrieb der Bus-Schnittstelle 12. Ein Treiber 55 dient zum Betrieb des zweiten Prozessors 10b. Empfänger 50, 52 und 54 empfangen die Rückwärts außensignale entsprechend den Treibern 51, 53 bzw. 55. Ein Pufferregister 56 synchronisiert die Daten von der Bus-Schnittstelle 12 mit dem Taktsignal. Ein Pufferregister 57 synchronisiert die Daten vom Spei cher 11 mit dem Taktsignal. Pufferregister 58 und 59 synchronisieren die Daten vom ersten Prozessor 10a und vom zweiten Prozessor 10b, bevor die Daten in das Vergleichsglied eingegeben werden. Ein Flip-Flop 60 synchronisiert das Steuersignal mit dem Unterprozes sor, wenn das Steuersignal vom Vergleichsglied zum Unterprozessor gesandt wird. Ein Auswahlglied 61 wählt Daten vom Empfänger 50 und vom Pufferregister 56 aus. Ein Pufferregister 62 verzögert vom Auswahl glied 61 empfangene Daten um eine Taktperiode. Ein Vergleichsglied 63 vergleicht die Ausgangssignale der Pufferregister 58 und 59. Die Signalleitung für ein Taktsignal 64 ist nicht dargestellt, jedoch wird das gleiche Takt- oder Phasentaktsignal den Pufferregi stern 56 bis 59 und 62 sowie dem Flip-Flop 60 zuge führt.

Die Arbeitsweise des ersten Prozessors 10a beim Schreiben der Daten in den Speicher 11 wird unter Verwendung von Fig. 2 beschrieben. Fig. 3 ist ein Zeitdiagramm für die Schaltung nach Fig. 2. Am An stiegspunkt 101 werden die Daten vom ersten Prozessor 10a in das Vergleichsglied 31 mit Puffer um ein Bit vor dem zweiten Prozessor eingegeben. Am Anstiegs punkt 102 werden die vom Prozessor 10a empfangenen Daten um eine Taktperiode im Pufferregister 62 ver zögert und zur gleichen Zeit werden die Daten vom zweiten Prozessor 10b in das Vergleichsglied 31 mit Puffer eingegeben. Am Anstiegspunkt 103 werden die vom ersten Prozessor 10a und vom zweiten Prozessor 10b empfangenen Daten unter Verwendung der Register 58 und 59 synchronisiert und in das Vergleichsglied 63 eingegeben. Am Anstiegspunkt 103 werden alle Daten im Vergleichsglied 63 verglichen und das Ergebnis wird zum Flip-Flop 60 gesandt. An den Anstiegspunkten 104 wird das Vergleichsergebnis vom Pufferregister 60 zum Unterprozessor 33 gesandt. In Fig. 3 wird das Ausgangssignal des ersten Prozessors 10a als "A" und das Ausgangssignal des zweiten Prozessors 10b als "B" angezeigt und der Fehler wird am Anstiegspunkt 104 des Taktsignals festgestellt.

Die Arbeitsweise des ersten Prozessors beim Lesen der Daten aus dem Speicher 11 wird nun beschrieben. Wenn der erste Prozessor 10a die Daten aus dem Speicher 11 ausliest, liest das Vergleichsglied 31 mit Puffer die Daten zur gleichen Zeit aus. Die vom ersten Prozessor 10a empfangenen Daten werden durch das Pufferregister 62 um eine Taktperiode verzögert und mit der Zeit steuerung des zweiten Prozessors 10b synchronisiert und durch den Treiber 55 zum zweiten Prozessor 10b gesandt. Falls der Speicher 11 als Cash-Speicher ar beitet, werden, wenn die Daten nicht im Speicher 11 sind, die früheren Daten durch das Pufferregister 57 in den geteilten Speicher 2 geschrieben und die ge forderten Daten werden aus dem geteilten Speicher 2 ausgelesen. Die gelesenen Daten werden über das Puf ferregister 56 zum ersten Prozessor 10a und über die Pufferregister 56 und 62 zum zweiten Prozessor 10b gesandt. Daher werden die Daten des zweiten Prozes sors 10b um eine Taktperiode gegenüber den Daten des ersten Prozessors 10a verzögert.

Der Grund, weshalb der Prozessor 10b gegenüber dem Prozessor 10a um eine Taktperiode verzögert arbeitet, wird nun erläutert.

Bei dem bekannten Informationsverarbeitungsgerät nach Fig. 8 arbeiten der Prozessor 10a und der Prozessor 10b mit der gleichen Phasenbedingung. Wenn der Pro zessor die Daten aus dem Speicher 11a ausliest, wird der Prozessor 10b gegenüber dem Prozessor 10a um eine Taktperiode verzögert, da durch den Puffer 14a die Eintaktperioden-Verzögerung hinzugefügt wird. Daher muß der Prozessor 10b unter Berücksichtigung der Ver zögerung arbeiten. Die Prozessorgeschwindigkeit wird in jüngerer Zeit immer schneller und einige Prozesso ren arbeiten mit einer Geschwindigkeit von mehr als 50 MHz (20 ns/Zyklus). Die Verzögerungszeit des Puf fers 14a beträgt etwa 5 ns. Die Verzögerungszeit be wirkt, daß der Prozessor 10b das Auslesen aus dem Speicher verzögert. Da der Prozessor 10b arbeiten muß, nachdem die Daten den Prozessor 10b erreicht haben, wird ein Betrieb bei hoher Frequenz verhindert.

Da bei der vorliegenden Erfindung der Prozessor 10b um eine Taktperiode gegenüber dem Prozessor 10a ver zögert arbeitet, kann demgegenüber der Prozessor 10b die Daten von dem Speicher nach einer Taktperiode erhalten. Demgemäß können die Prozessoren 10a und 10b ohne Berücksichtigung der Datenverzögerung arbeiten.

In dem vorstehenden ersten Ausführungsbeispiel ist beschrieben, daß der zweite Prozessor um eine Takt periode gegenüber dem ersten Prozessor verzögert ist. Wenn die Arbeitsfrequenz höher und die entsprechende Verzögerung größer sind, kann die Verzögerung zwei Taktperioden oder mehr durch Erweiterung der Regi sterstufen betragen.

Wie dargestellt wurde, weist das erste Ausführungs beispiel der vorliegenden Erfindung auf einen ersten Prozessor, einen zweiten Prozessor, der eine Taktpe riode hinter dem ersten Prozessor arbeitet, einen Startkreis, der bewirkt, daß der zweite Prozessor nach dem ersten Prozessor startet, und ein Ver gleichsglied auf, das die Ausgangssignale des ersten Prozessors und des zweiten Prozessors miteinander vergleicht und einen Fehler feststellt.

Zweites Ausführungsbeispiel

Fig. 4 zeigt das Blockschaltbild eines zweiten Aus führungsbeispiels der Erfindung.

Hierin ist 32 ein Fehlerüberwachungskreis von Fig. 1. Ein Kennzeichen-Register 320 hält den Zustand, ob der Prozessor arbeitet oder nicht. Ein Folgeschaltkreis 321 steuert den Arbeitsablauf. Ein Zeitglied 322 mißt die verstrichene Zeit. Weiterhin sind ein Tor 323 und ein Fehlerdetektor 324 zur Erfassung des Fehlers vor gesehen. Signale 171 und 172 sind mit den Prozessoren 10a und 10b über den internen Bus 17 verbunden. Si gnale 452 bis 457 sind Zustandssignale 45 und mit der Bus-Schnittstelle 12 verbunden.

Das zweite Ausführungsbeispiel der Erfindung wird nun beschrieben. Fig. 5 zeigt ein Zeitdiagramm, welches eine normale Operation darstellt. Hierin zeigen (a) eine Wellenform des Triggersignals 325, (b) eine Wel lenform des Zeitglied-Ausgangssignals 171, (c) eine Wellenform des Tor-Ausgangssignals 454, (d) eine Wel lenform des Antwortsignals 172 vom Prozessor, (e) eine Wellenform des Ausgangssignals 453 des Kennzei chen-Registers 320, und (f) eine Wellenform des Brei truf-Eingangssignals 452. Der Folgeschaltkreis 321 des ersten Prozessor-Moduls gibt den Triggerimpuls 325 aus, welcher dem Zeitglied 322 den Startpunkt des Ablaufs anzeigt (Zeitpunkt 351 in Wellenform (a)). Nach Ablauf der Periode T erzeugt das Zeitgiied 322 das Ausgangssignal 171 und sendet dieses über den internen Bus 17 als Unterbrechungssignal zum Prozes sor 10 (Zeitpunkt 352 in Wellenform (b)). Der Prozes sor 10 empfängt das Unterbrechungssignal und gibt dann das Signal 172 aus und setzt das Kennzeichen Register 320 (Zeitpunkt 353 in Wellenform (d), (e)). Für den Fall, daß der zweite Prozessor-Modul berech tigt ist, die Kennzeichen-Information aus allen Pro zessor-Modulen auszulesen (als "Breitruf" bezeichnet), erzeugt das Zeitglied 322 des zweiten Prozessor-Moduls nach der Periode T das zweite Aus gangssignal 326. Das Signal 326 passiert das Tor 323 aufgrund eines Freigabesignals vom Folgeschaltkreis 321 und fordert einen Breitruf zur Bus-Schnittstelle 12. Wenn der erste Prozessor-Modul ein Breitruf-Aus führungssignal 452 über die Bus-Schnittstelle 12 emp fängt, setzt der Folgeschaltkreis 321 das Kennzei chen-Register 320 zurück und sendet das Triggersignal 325 zum Zeitglied 322 (Zeitpunkt 355 in Wellenformen (c), (e), (f)). Wie vorbeschrieben ist, erzeugt der Folgeschaltkreis 321 ein Triggersignal 325, nachdem der Breitruf ausgesandt ist, startet das Zeitglied 322 wieder und synchronisiert beide Prozessoren.

Beim zweiten Ausführungsbeispiel der Erfindung gibt der erste Prozessor, wenn der zweite Prozessor-Modul den Breitruf aussendet, das Kennzeichen-Signal 453 vom Kennzeichen-Register 320 zum Systembus 4 ab, in welchem das Kennzeichen-Signal dem vorbestimmten Da tenbit zugeteilt wird. Die Daten 455 werden zum Feh lerdetektor 324 im Detektorschaltkreis des zweiten Prozessor-Moduls gesandt. Wenn der Fehlerdetektor 324 die Daten 455 empfangen hat, entscheidet er, daß der Fehler im ersten Prozessor-Modul aufgetreten ist ent sprechend dem Kennzeichen, das den Nicht-Operations- Zustand anzeigt.

Die Arbeitsweise des zweiten Ausführungsbeispiels der vorliegenden Erfindung wird für den Fall beschrieben, daß ein Fehler aufgetreten ist.

Fig. 6 ist ein Zeitdiagramm für den ersten Prozessor- Modul, wenn der Fehler im zweiten Prozessor-Modul aufgetreten ist, der das Recht für den Breitruf hat. In der Figur sind die Wellenformen (a) bis (f) und die Operationen bis zum Zeitpunkt 354 die gleichen wie in Fig. 5, und daher auf ihre Erläuterung ver zichtet. In Fig. 6 zeigt (g) eine Wellenform des Feh lerfeststellungssignals 43. Zum Zeitpunkt 356 nach dem Zeitpunkt 355, nämlich für den Fall, daß das Zeitglied 322 ein Ausgangssignal 171 nach einer Periode T nach dem Zeitpunkt 352 erzeugt, erfaßt der Fehlerdetektor 324 das Ausgangssignal 171 während der Zeit in der das Kennzeichen in seinem Betriebszustand ist. In diesem Fall entscheidet der Fehlerdetektor 324, daß die Rücksetzfunktion des zweiten Prozessor- Moduls nicht arbeitet und erzeugt das Fehlerfeststel lungssignal 43.

Das Zeitglied 322 des zweiten Prozessor-Moduls er zeugt das zweite Ausgangssignal 326 und führt den Breitruf nach einer Periode T nach dem Zeitpunkt 352 durch. Wenn der zweite Prozessor-Modul das Recht auf den Breitruf hat und der Fehler im ersten Prozessor- Modul aufgetreten ist, prüft der Fehlerdetektor 324 im zweiten Prozessor-Modul die Daten 455 des Breitrufs. Wenn das Kennzeichen einen Nicht-Opera tions-(Rücksetz-)Zustand anzeigt, entscheidet der Fehlerdetektor 324, daß ein Fehler im ersten Prozes sor-Modul aufgetreten ist und erzeugt ein Fehlerfest stellungssignal 43. In diesem Fall, da kein Prozes sorausgangssignal 172 entsprechend dem Ausgangssignal 171 von dem Zeitglied 322 gegeben ist, das Kennzei chen-Register 320 nicht gesetzt werden, und daher zeigt das Kennzeichen den Nicht-Operations- (Rücksetz)-Zustand.

Wenn ein Fehler im zweiten Prozessor-Modul aufgetre ten ist, wie im zweiten Ausführungsbeispiel beschrie ben ist, stellt der Fehlerdetektor 324 im zweiten Prozessor-Modul den Rücksetz-Zustand fest, nämlich den Nicht-Operations-Zustand des Kennzeichen-Regi sters 320, wenn das Ausgangssignal 326 des Zeitglieds erzeugt wird, und gibt ein Fehlerfeststellungssignal 43 aus.

Die Änderung des Rechts für den Breitruf wird durch den Folgeschaltkreis 321 und die Bus-Schnittstelle 12 durchgeführt. Der Folgeschaltkreis 321 sendet die Anforderung für die Änderung des Rechts über das Si gnal 457 zu dem anderen Prozessor-Modul, nachdem die Anforderung für die Änderung des Rechts vom Signal 456 erhalten und der Breitruf ausgeführt wurde.

Wie vorbeschrieben wurde, umfassen beim zweiten Aus führungsbeispiel der Erfindung mit einer Mehrzahl von Prozessor-Modulen die Fehlerüberwachungskreise der Prozessor-Modulen einen Prozessor, ein Zeitglied zum Messen der verstrichenen Zeit, ein Register, das das den Zustand des arbeitenden Prozessors anzeigende Kennzeichen enthält, und einen Detektor zur Feststel lung des Fehlers seines eigenen oder eines anderen Prozessor-Moduls.

Wenn das Zeitglied der Periode T anzeigt und das Kennzeichen-Register 320 versucht, das Kennzeichen als einen Operations-Zustand zu setzen, entscheidet jeder Fehlerüberwachungskreis der Prozessor-Modulen, daß ein Fehler in dem Prozessor-Modul aufgetreten ist, der das Recht zum Lesen des Kennzeichens in al len Prozessor-Modulen hat, wenn das Kennzeichen be reits den Operations-Zustand anzeigt. Wenn sein eige nes Zeitglied nach der Periode T das Kennzeichen von allen Prozessor-Modulen gelesen hat, stellt der Feh lerüberwachungskreis des Prozessor-Moduls, der das obige Recht hat, fest, daß ein Fehler in dem Prozes sor-Modul aufgetreten ist, in welchem das Kennzeichen den Operations-Zustand nicht anzeigt.

Drittes Ausführungsbeispiel

In den vorhergehenden Ausführungsbeispielen wird be schrieben, daß der Fehlerdetektor in den Prozessor- Modulen eingesetzt ist, er kann jedoch auch in der Eingabe/Ausgabe-Steuereinheit oder in anderen Modulen eingesetzt sein.

Viertes Ausführungsbeispiel

In den vorhergehenden Ausführungsbeispielen ist be schrieben, daß der Fehlerdetektor in das allgemeine Informationsverarbeitungsgerät eingesetzt ist. Er kann jedoch auch angewendet werden auf die Steuervor richtung wie die industrielle Fabrikanlage oder das Informationsverarbeitungsgerät wie das Kommunika tionsgerät.

Die vorbeschriebene Erfindung hat die folgenden Wir kungen.

Nach dem ersten Ausführungsbeispiel der Erfindung beginnt der erste Prozessor die nächste Operation auszuführen, unmittelbar nachdem er sein Ausgangssi gnal zum Vergleichsglied gesandt hat. Der Fehler wird dann festgestellt, wenn das Ausgangssignal des zwei ten Prozessors in das Vergleichsglied eingegeben wird. Da demgemäß der erste Prozessor nicht die für die Fehlerfeststellung erforderliche Periode abzuwar ten braucht ist es möglich die Arbeitsfrequenz zu erhöhen.

Nach dem zweiten Ausführungsbeispiel ist der Fehler überwachungskreis auf jeden Prozessor-Modul aufge teilt. Da der Überwachungskreis nicht im Zentrum des Systems angeordnet sein muß, kann die Fehlerüberwa chung mit weniger Verkehr über den Bus durchgeführt werden.

Claims

1. Informationsverarbeitungsgerät, gekennzeichnet durch
einen ersten Prozessor, der nach einer vorgege benen Folge arbeitet,
einen zweiten Prozessor, der mit Verzögerung in der gleichen Weise wie der erste Prozessor ar beitet, und
ein Vergleichsglied zum Vergleich der Ausgangs signale des ersten und des zweiten Prozessors und zur Feststellung eines Fehlers.

2. Informationsverarbeitungsgerät mit einem ersten und einem zweiten Prozessor-Modul, gekennzeichnet durch
einen ersten Prozessor-Modul enthaltend einen Überwachungsschaltkreis mit einem Register, das ein für jede vorbestimmte Periode gesetztes Kennzeichen speichert, zur Erfassung eines nicht zurückgesetzten Kennzeichens, um einen Fehler des zweiten Prozessors festzustellen, und
einen zweiten Prozessor-Modul enthaltend einen Überwachungsschaltkreis zum Zurücksetzen des Kennzeichens des ersten Prozessor-Moduis.

3. Informationsverarbeitungsgerät mit einem ersten und einem zweiten Prozessor-Modul, gekennzeichnet durch
einen ersten Prozessor-Modul enthaltend ein Re gister zum Speichern eines Kennzeichens, das für jede vorbestimmte Einheitsperiode gesetzt wird, und
einen zweiten Prozessor-Modul enthaltend einen Überwachungsschaltkreis zum Auslesen eines Kenn zeichens des ersten Prozessor-Moduls bei einer vorbestimmten Periode, die länger ist als die Einheitsperiode, und zur Feststellung eines nicht gesetzten Kennzeichens, um einen Fehler des ersten Prozessor-Moduls zu erfassen.