[go: up one dir, main page]

DE4113756C2 - Durch Feldeffekt steuerbares Halbleiterbauelement - Google Patents

Durch Feldeffekt steuerbares Halbleiterbauelement

Info

Publication number
DE4113756C2
DE4113756C2 DE4113756A DE4113756A DE4113756C2 DE 4113756 C2 DE4113756 C2 DE 4113756C2 DE 4113756 A DE4113756 A DE 4113756A DE 4113756 A DE4113756 A DE 4113756A DE 4113756 C2 DE4113756 C2 DE 4113756C2
Authority
DE
Germany
Prior art keywords
zone
semiconductor component
source
insulating layer
source zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE4113756A
Other languages
English (en)
Other versions
DE4113756A1 (de
Inventor
Jens-Peer Stengl
Jenoe Dr Tihanyi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
Priority to DE4113756A priority Critical patent/DE4113756C2/de
Publication of DE4113756A1 publication Critical patent/DE4113756A1/de
Application granted granted Critical
Publication of DE4113756C2 publication Critical patent/DE4113756C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

Die Erfindung bezieht sich auf ein durch Feldeffekt steuerbares Halbleiterbauelement mit einem Halbleiterkörper mit zwei Hauptflächen, an dessen erste Hauptfläche eine Sourcezone vom ersten Leitungstyp angrenzt, mit einer an die Sourcezone angrenzenden Gatezone vom zweiten Leitungstyp.
Halbleiterbauelemente der erwähnten Art können MOS-Transistoren, feldeffektgesteuerte Thyristoren oder IGBT (Isolated Gate Bipolar Transistor) sein. Die erwähnten Bauelemente enthalten wenigstens eine parasitäre bipolare Struktur, die aus der Sourcezone, der Gatezone und einer sich an die Gatezone anschließenden Zone besteht, die einen der Gatezone entgegengesetzten Leitungstyp hat.
Bei Überlastung z. B. beim Lawinendurchbruch oder bei zu hohem Strom kann diese bipolare Struktur eingeschaltet werden. Das Einschalten der bipolaren Struktur, die im Fall eines NMOS- Transistors ein npn-Bipolartransistor ist, führt in den meisten Fällen zur Zerstörung des Halbleiterbauelements durch "latch- up" oder "second break down" und muß daher verhindert werden. Es ist bekannt, das "latch-up"-Verhalten durch Gegendotieren des Kanals zu verbessern (IEEE Transactions ED, Vol. 9, Nr. 1, Januar 1988, S. 29-31). Es ist auch bekannt, die Latch-up-Stromdichte durch eine Struktur zu erhöhen, bei der die Gateelektrode in einem Graben liegt (IEEE Transactions ED, Vol. 36, Nr. 9, September 1989, S. 1824-1829.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauelement der erwähnten Art so weiterzubilden, daß ein Einschalten der Bipolarstruktur mit anderen Mitteln verhindert oder wenigstens erschwert wird.
Diese Aufgabe wird gelöst durch eine zwischen der Sourcezone und der zweiten Hauptfläche des Halbleiterkörpers liegende, an die Sourcezone angrenzende Isolierschicht.
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die Erfindung wird anhand einiger Ausführungsbeispiele in Ver­ bindung mit den Fig. 1 bis 5 näher erläutert. Dabei zeigt
Fig. 1 einen Ausschnitt eines prinzipiellen Ausführungsbei­ spiels und
Fig. 2 bis 5 Ausschnitte von vier weiteren, speziellen Aus­ führungsbeispielen der Erfindung.
Das Halbleiterbauelement nach Fig. 1 ist auf einem Substrat 1 aufgebaut, auf dem eine Zone 2 angeordnet ist. Die Zone 2 dient als Drainzone. In die Zone 2 ist eine Gatezone 3 planar eingebettet, die an eine erste Hauptfläche 5 des Halbleiter­ körpers tritt. In die Gatezone 3 ist eine Sourcezone 4 einge­ bettet, die ebenfalls an die Oberfläche 5 tritt. Die Leitfähig­ keit ist von der Zone 4 ausgehend n⁺pn⁻n⁺. An die Sourcezone 4 grenzt eine Isolierschicht 7 an. Die Isolierschicht 7 liegt zwischen der Sourcezone 4 und der drainseitigen Hauptfläche 6 des Halbleiterkörpers.
Dadurch, daß die Isolierschicht 7 direkt an die Sourcezone 4 angrenzt, kann sich an der Grenze zwischen der Isolierschicht 7 und der Sourcezone 4 kein pn-Übergang ausbilden. Ein pn-Über­ gang kann sich nur dort ausbilden, wo die Sourcezone 4 an eine Kanalzone 8 anstößt, die Teil der Gatezone 3 ist und die unmit­ telbar unter der Oberfläche 5 des Halbleiterkörpers liegt. Der pn-Übergang ist mit 19 bezeichnet. Die Hauptfläche 5 ist minde­ stens über der Kanalzone 8 mit einer Oxidschicht 9 versehen, auf der eine Gateelektrode 10 angeordnet ist.
Wird an die mit der Sourcezone 4 und dem Substrat 1 verbunde­ nen Anschlüsse 12, 13 eine Source-Drain-Spannung angelegt und an den mit der Gateelektrode 10 verbundenen Gateanschluß 11 eine Gatespannung, so bildet sich unter der Gateelektrode 10 in der Kanalzone 8 ein Kanal aus und der MOS-Transistor lei­ tet. Da die Sourcezone 4 nun gemessen an ihrer gesamten Fläche nur noch einen kleinflächigen pn-Übergang 19 hat, ist die Bi­ polarstruktur sehr klein und das Einschalten einer aus den Zo­ nen 4, 3 und 2 bestehenden Bipolarstruktur fällt nicht ins Ge­ wicht.
Es ist wesentlich, daß die lateralen Abmessungen der Isolier­ schicht 7 mindestens so groß wie die lateralen Abmessungen der Sourcezone 4 sind, so daß die Isolierschicht 7 die Sourcezone 4 überall lateral überragt. Die Isolierschicht 7 kann z. B. durch Implantation von Sauerstoff- oder Stickstoffionen und nachfol­ gendes Aufheizen des Halbleiterkörpers erzeugt werden. Als Implantationsdosis kommen z. B. 1014 bis 1016 Atome/cm2 in Frage. Ein Aufheizen auf eine Temperatur zwischen 800 und 1200°C ge­ nügt zur Bildung eines Siliziumoxids bzw. von Siliziumnitrid.
Zusätzlich zur Isolierschicht 7 kann die Sourcezone 4 noch elektrisch mit der Gatezone 3 verbunden sein. Dies ist durch die eingezeichnete, nicht näher bezeichnete Leitungsverbindung angedeutet. Die Zonen 3, 4 und die Isolierschicht können strei­ fenförmig oder ringförmig ausgebildet sein. Im übrigen ist die Erfindung nicht auf eine bestimmte Geometrie beschränkt.
Das Ausführungsbeispiel nach Fig. 2 zeigt die Realisierung eines vertikalen MOS-Transistors. Ist das Substrat statt n⁺-dotiert p⁺-dotiert, ist das Halbleiterbauelement ein IGBT. Auch bei einem IGBT ist es wesentlich, daß die Bildung eines Bipolartransistors unterbunden wird, der aus der Sourcezone 4, der Gatezone 3 und der Zone 2 besteht. Dies wird wieder durch die Isolierzone 7 erreicht, die an die Sourcezone 4 angrenzt und zwischen dieser und der unteren Hauptfläche 6 des MOS-Tran­ sistors bzw. IGBT liegt. Die Gatezone 3 besteht hier aus einem stark dotierten, relativ tief eindiffundierten Teil 15 und einem schwächer dotierten, weniger tief eindiffundierten Teil 16. Das schwächer dotierte Teil 16 enthält die Kanalzone 8.
Die Sourcezone 4 und die Gatezone 3 sind über ein Kontaktloch durch eine Sourceelektrode 18 kontaktiert und elektrisch mit­ einander verbunden. Die Sourceelektrode 18 ist auf einer Oxid­ schicht 17 angeordnet. Die Oxidschicht 17 ihrerseits bedeckt die Gateelektrode 10 und die Sourcezone 4.
In Fig. 3 ist wieder ein MOS-Transistor mit Vertikalstruktur dargestellt. In die Zone 2 ist eine Zone 20 entgegengesetzten Leitungstyps eingebettet. Auf der Zone 20 ist eine lsolier­ schicht 7 angeordnet, auf der eine Sourcezone 4 liegt. Die Sourcezone 4 ist elektrisch über eine Kanalzone 24 vom der Sourcezone entgegengesetzten Leitungstyp mit einer Epitaxie­ schicht 23 verbunden, die auf der Oberfläche der Zone 2 ange­ ordnet ist. Die Epitaxieschicht 23 ist vom gleichen Leitungs­ typ wie die Zone 2, jedoch höher dotiert als diese. Die Epi­ taxieschicht 23 ist mit der Oxidschicht 9 bedeckt, auf der die Gateelektrode 10 angeordnet ist. Die Sourceelektrode 18 kon­ taktiert gemeinsam die Sourcezone 4 und die Zone 20. Sie ist durch die Oxidschicht 17 gegen die Gateelektrode 10 isoliert. Beim Einschalten des MOS-Transistors fließt der Strom von der Sourcezone 4 durch die Kanalzone 24 und die Epitaxieschicht 23 in die Zone 2, die als Drainzone dient. Die Zone 20 begrenzt den Kanal auf der Unterseite.
Für höhere Sperrspannungen kann die Sourcezone mit einer lateral gegen die Kanalzone 24 abnehmenden Dotierung versehen sein. Dies wird dadurch erreicht, daß die Sourcezone durch eine Spaceroxid­ schicht 25 implantiert wird. Diese Schicht hat an der Grenze zwischen Kanalzone 24 und Sourcezone 4 ihre größte Dicke. Die Dicke nimmt mit steigender Entfernung von der Kanalzone 24 ab.
In Fig. 4 ist ein Lateral-MOS-Transistor dargestellt, bei dem auf der Zone 2 eine schwach dotierte Zone 28 des der Zone 2 entgegengesetzten Leitungstyps angeordnet ist. Die Sourcezone 4 ist in die Zone 28 eingebettet. An die Sourcezone 4 schließt sich wieder eine Isolierschicht 7 an, die zwischen der Source­ zone 4 und der unteren Hauptfläche 6 des Halbleiterbauelements liegt. Die Sourcezone 4 und die Isolierschicht 7 sind in Rich­ tung zur Drainzone 32 von zwei Zonen 29, 30 umschlossen. Sie bilden eine Patentialbarriere zu Elektronen, um die Struktur beim UG = 0 gesperrt zu halten. Die Zonen 29 und 30 sind vom gleichen Leitungstyp wie die Zone 28, jedoch stärker dotiert als diese. An der oberen Hauptfläche 5 des Halbleiterkörpers ist eine Driftstrecke 31 angeordnet, die vom gegenüber der Zone 28 entgegengesetzten Leitungstyp ist. Sie ist mit der Drainzone 32 verbunden. Die Kanalzone liegt zwischen der Sourcezone 4 und der Driftstrecke 31 und ist mit 14 bezeichnet. Die Oberfläche des Halbleiterkörpers ist mit einer Oxidschicht 9 bedeckt, die von der Sourcezone 4 zur Drainzone 32 einen von der Hauptfläche 5 zunehmenden Abstand aufweist. Damit läßt sich die Feldstärke­ verteilung in der Driftstrecke vergleichmäßigen und es lassen sich höhere Sperrspannungen erzielen. Auch bei diesem Ausführungs­ beispiel ist der parasitäre Bipolartransistor weitgehend aus­ geschaltet, der aus der Sourcezone 4, den Zonen 28 und 29 und der Zone 2 besteht.
In Fig. 5 ist als Ausführungsbeispiel eine CMOS-Anordnung dargestellt. Sie besteht aus einem NMOS-Transistor mit der Sourcezone 4 und einer Drainzone 35. Beide Zonen sind in eine Zone 34 eingebettet, die gegenüber den Zonen 4 und 35 vom ent­ gegengesetzten Leitungstyp ist. Der NMOS-Transistor wird über eine Gateelektrode 37 gesteuert, die auf einer Oxidschicht 36 angeordnet ist. An die Sourcezone 4 schließt sich wieder die Isolierschicht 7 an, die zwischen der Sourcezone und der unte­ ren Hauptfläche 6 des Halbleiterkörpers angeordnet ist. Damit ist wieder nur jener kleine pn-Übergang 19 wirksam, der unter der Hauptfläche 5 bzw. unter der Gateelektrode 37 sitzt. Der PMOS-Transistor besteht aus einer Sourcezone 40, einer Drain­ zone 41 und einer Gateelektrode 42.
Die parasitäre Bipolarstruktur würde in diesem Fall aus der Sourcezone 4, der Zone 34 und der Zone 2 bestehen. Ihr Ein­ schalten wird durch die Isolierschicht 7 stark erschwert.
Zum Verhindern der Bildung einer parasitären Bipolarstruktur hat es sich als ausreichend erwiesen, die Isolierschicht 7 dünner als 1 µm, z. B. 0,1 µm dick zu machen.

Claims (9)

1. Durch Feldeffekt steuerbares Halbleiterbauelement mit einem Halbleiterkörper mit zwei Hauptflächen (5, 6), an dessen erste Hauptfläche (5) eine Sourcezone (4) vom ersten Leitungstyp an­ grenzt, mit einer an die Sourcezone angrenzenden Gatezone (3) vom zweiten Leitungstyp, gekennzeichnet durch eine zwischen der Sourcezone (4) und der zweiten Hauptfläche (6) des Halbleiterkörpers liegende, an die Source­ zone (4) angrenzende Isolierschicht (7).
2. Halbleiterbauelement nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Isolierschicht (7) eine Siliziumoxidschicht ist.
3. Halbleiterbauelement nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Isolierschicht (7) eine Si­ liziumnitridschicht ist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Isolier­ schicht (7) mindestens die gleichen lateralen Abmessungen wie die Sourcezone (4) hat.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Isolier­ schicht eine Dicke von weniger als 1 µm hat.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Source­ zone (4) elektrisch mit der Gatezone (3) verbunden ist.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß es ein Vertikal-MOSFET ist.
8. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß es ein Lateral-MOSFET ist.
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß es einen Lateral-MOSFET und einen komplementären MOSFET enthält.
DE4113756A 1991-04-26 1991-04-26 Durch Feldeffekt steuerbares Halbleiterbauelement Expired - Fee Related DE4113756C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE4113756A DE4113756C2 (de) 1991-04-26 1991-04-26 Durch Feldeffekt steuerbares Halbleiterbauelement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE4113756A DE4113756C2 (de) 1991-04-26 1991-04-26 Durch Feldeffekt steuerbares Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE4113756A1 DE4113756A1 (de) 1992-10-29
DE4113756C2 true DE4113756C2 (de) 1994-05-26

Family

ID=6430472

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4113756A Expired - Fee Related DE4113756C2 (de) 1991-04-26 1991-04-26 Durch Feldeffekt steuerbares Halbleiterbauelement

Country Status (1)

Country Link
DE (1) DE4113756C2 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE19522161C2 (de) * 1995-06-19 1998-12-24 Siemens Ag MOS-Halbleiterbauelement mit verbesserten Durchlaßeigenschaften
DE19741972C1 (de) * 1997-09-23 1998-09-17 Siemens Ag SOI-Zelle und Verfahren zu deren Herstellung

Also Published As

Publication number Publication date
DE4113756A1 (de) 1992-10-29

Similar Documents

Publication Publication Date Title
DE69520782T2 (de) Randabschlussmethode und Struktur für Leistungs-MOSFET
DE69414311T2 (de) Halbleiteranordnung mit einer Bipolarfeldeffektanordnung mit isoliertem Gate
DE69616013T2 (de) Halbleiteranordnung vom hochspannungs-ldmos-typ
DE112016006380B4 (de) Halbleiterbauelement
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE102007020659B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102008059846A1 (de) Drain-Erweiterter Feldeffekttransistor
WO1997035346A1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE69232746T2 (de) Halbleiteranordnung und Verfahren zur Erhöhung der Durchbruchspannung einer Halbleiteranordnung
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
DE3806164A1 (de) Halbleiterbauelement mit hoher durchbruchspannung
DE69317004T2 (de) Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
EP0913000A1 (de) Durch feldeffekt steuerbares halbleiterbauelement
EP1097482B1 (de) J-fet-halbleiteranordnung
DE10256575A1 (de) Lateraler MOSFET mit hoher Durchbruchspannung und damit ausgestattete Vorrichtung
DE102007020658A1 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
EP0017980B1 (de) Thyristor mit Steuerung durch Feldeffekttransistor
DE4113756C2 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE69520281T2 (de) Hochgeschwindigkeit-MOS-Technologie-Leistungsanordnung in integrierter Struktur mit reduziertem Gatewiderstand
WO1999041780A1 (de) Halbleiterbauelement mit struktur zur vermeidung von querströmen
DE3871908T2 (de) Lateraler hochspannungstransistor.
WO2000044031A2 (de) Leistungstransistoranordnung mit hoher spannungsfestigkeit
EP0206350A2 (de) Thyristor mit verminderter Mittelzonendicke
DE102022128549B3 (de) Feldeffekttransistor mit drainerweiterungsgebiet
EP1245051B1 (de) Verpolungssicherer dmos-transistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee