DE4142065A1 - Leseverstaerkersteuerungsschaltkreis fuer eine halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich aus einen dynami­ schen Speicher mit wahlfreiem Zugriff (DRAM) und insbeson­ dere auf einen Leseverstärkersteuerungsschaltkreis, der die Charakteristik einer Zelle durch Festlegen einer äußeren Versorgungsspannung als eine interne Versorgungsspannung stabilisiert.

Durch die hohe Integration von Halbleiterspeichervor­ richtungen wird die von einem Transistor eingenommene Fläche reduziert, um dadurch die Größe des Transistors zu reduzie­ ren. Wenn demzufolge eine externe Versorgungsspannung ohne eine Umwandlung an einen Leseverstärker reduzierter Größe und an eine Speicherzelle angelegt wird, wird die Charakte­ ristik der Speicherzelle gestört. Zum Beispiel wird der Spitzenstrom erhöht und ein Rauschen wird während des Lesevorgangs erzeugt. Das führt zu einer Fehlfunktion des stabi­ len Leseverstärkers und der Speicherzelle als Speichervor­ richtung. Darüberhinaus wird, da die externe Versorgungs­ spannung in einem Leseverstärkersteuerungsschaltkreis an den Leseverstärker und an die Speicherzelle durch ein aktives Wiederherstellungssignal durch einen Leseverstärkertreiber­ transistor ohne eine Umwandlung angelegt wird, die Charakte­ ristik des Leseverstärkersteuerungsschaltkreises ebenso wie die der Speichervorrichtung verschlechtert.

Fig. 6 zeigt ein Schaltkreisdiagramm, das einen herkömm­ lichen Leseverstärkersteuerungsschaltkreis zeigt. Fig. 7 zeigt ein Zeitablaufdiagramm und Fig. 8 zeigt den Graph der Kennlinie der an eine Zelle in Fig. 6 angelegten Spannung. Wie in Fig. 6 gezeigt, wird, wenn ein Freigabetakt ϕSP für einen p-typ Leseverstärker auf einen logisch "hohen" Span­ nungspegel erhöht wird, ein Freigabetakt ϕPSE für einen p- typ Leseverstärkertreiber durch einen Inverter 3 auf den lo­ gisch "niedrigen" Pegel des Erdpotentials erniedrigt. Daher wird ein p-typ Leseverstärker 4 angeschaltet.

In Fig. 7 wird, wenn ein Zeilenadresstaktsignal auf den logisch "niedrigen" Pegel gesetzt wird, ein Freigabetakt ϕNSE für einen n-typ Leseverstärker auf den logisch "hohen" Pegel gesetzt, um dadurch den Lesevorgang in einem n-typ Le­ severstärker durchzuführen. Darüber hinaus wird der Freigabe­ takt ϕSP für den p-typ Leseverstärker auf den logisch "hohen" Pegel gesetzt, als Ergebnis dessen der Lesevorgang in einem p-typ Leseverstärker durchgeführt wird. Jedoch wird, wie in Fig. 8 gezeigt, da der p-typ Leseverstärker­ treiber 4 das meiste der externen Versorgungsspannung ext.VCC zum p-typ Leseverstärker und zur Speicherzelle über­ trägt, in dem Fall, da die externe Versorgungsspannung ext.VCC auf einen hinreichend hohen Wert eingestellt ist, also auf den Versorgungsspannungswert, die Schwellspannung der Zelle variiert, wodurch die Charakteristik der Zelle verschlechtert wird. Das heißt, daß die Lebensdauer der Zelle kürzer wird, der Spitzenstrom erhöht wird und ein Rau­ schen während des Lesevorgangs erzeugt wird, mit dem Ergeb­ nis, daß die Charakteristik des Leseverstärkerregelungs­ schaltkreises wie auch der Speichervorrichtung in erhebli­ chem Maße unstabil wird.

Fig. 9 zeigt ein Schaltkreisdiagramm, das einen weiteren Leseverstärkersteuerungsschaltkreis nach dem Stand der Tech­ nik zeigt, und Fig. 10 zeigt ein Zeitablaufdiagramm für Fig. 9. Der Schaltkreis in Fig. 9 ist so aufgebaut, daß eine durch Verwendung einer internen Versorgungsspannungsstufe bis auf einen vorgegebenen Wert verringerte Spannung an den Leseverstärker und die Speicherzelle angelegt wird. Der Auf­ bau der internen Versorgungsspannungsstufe und ihre Verbin­ dungen in Fig. 9 sind im Detail beschrieben in IEEE Journal of solid-State Circuits, Vol. 24, No. 5, "A 45-ns 16-M bit DRAM with Triple-Well Structure", herausgegeben im Oktober 1989. Wenn in Fig. 9 die externe Versorgungsspannung ext.VCC 5 V beträgt, wird eine interne Versorgungsspannung int.VCC von ungefähr 4 V zum Festlegen der an die Speicherzelle und den Leseverstärker angelegten Spannung ausgewählt. Wenn ein Zeilenadresstaktsignal RAS auf den logisch "niedrigen" Pegel erniedrigt wird, werden NMOS-Transistoren 17 und 18 ange­ schaltet, und dann wird durch eine Ausgabe eines Komparators in dem logisch "niedrigen" Pegel ein Knoten B auf den lo­ gisch "niedrigen" Pegel und ein Knoten C auf den logisch "hohen" Pegel gesetzt. Aufgrund des auf dem logisch "hohen" Pegel befindlichen Knotens C wird ein NMOS-Transistor 20, der mit einer Konstantstromquelle 30 verbunden ist, ange­ schaltet, ein PMOS-Transistor 19 wird ausgeschaltet und NMOS-Transistoren 21, 26 und 27, die über ihre Source mit der Erdspannung verbunden sind, werden angeschaltet. Dar­ überhinaus wird ein Ausgangsknoten D, der mit dem Drain des PMOS-Transistors 19 verbunden ist, auf den logisch "niedrigen" Pegel eingestellt und ein p-typ Leseverstärker 29 wird eingeschaltet, wodurch die Spannung eines p-typ Le­ severstärkerfreigabesignals SAP erhöht wird. Wenn die Span­ nung des p-typ Leseverstärkerfreigabesignals SAP 4 V er­ reicht, wird die Gatespannung eine NMOS-Transistors 25 in dem Komparator 25 erhöht, und die Gatespannung der PMOS- Transistoren 22 und 23 wird erniedrigt. Als Ergebnis erzeugt der Komparator einen logisch "hohen" Pegel. Durch den lo­ gisch "hohen" Pegel des Komparators wird der Knoten B auf den logisch "hohen" Pegel und der Knoten C auf den logisch "niedrigen" Pegel gebracht. Durch den logisch "niedrigen" Pegel des Knotens C wird der PMOS-Transistor 19 eingeschal­ tet, der NMOS-Transistor 20 ausgeschaltet und die NMOS-Tran­ sistoren 21, 26 und 27, die über ihre Source mit dem Erdpo­ tential verbunden sind, werden ausgeschaltet. Der mit dem Drain des PMOS-Transistors 19 verbundene Ausgangsknoten C wird auf den logisch "hohen" Pegel gebracht, und der p-typ Leseverstärkertreiber 29 wird ausgeschaltet, wodurch die Spannung des p-typ Leseverstärkerfreigabesignals SAP auf 4V gehalten wird. Zu diesem Zeitpunkt wird unter der Bedingung, daß der p-typ Leseverstärkertreiber 29 ausgeschaltet wird, die Spannung des p-typ Leseverstärkerfreigabesignals SAP um Δ V erniedrigt wegen des Leckstroms aller die Speicherzelle und den Leseverstärker bildenden Transistoren, wie in Fig. 10 gezeigt. Da sich der Knoten C jedoch im logisch "niedrigen" Zustand befindet, werden die NMOS-Transistoren 21, 26 und 27 ausgeschaltet, und der Komparator ist nicht in der Lage zu arbeiten. Daher kann das p-typ Leseverstärker­ freigabesignal SAP nicht als eine normale Spannung von 4V hergestellt werden. Es kann keine hinreichende Spannung an die Zelle und den Leseverstärker angelegt werden, was zu ei­ nem unzureichenden Lesevorgang des Leseverstärkers führt.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Leseverstärkersteuerungsschaltkreis zur Verfügung zu stellen, der in der Lage ist, die Charakteristik einer Speicherzelle zu verbessern und den Lesevorgang des Lesever­ stärker zufriedenstellend auszuführen, indem er die an die Speicherzelle und an den Leseverstärker angelegte Spannung auf einem vorgegebenen Pegel hält.

Diese und weitere Aufgaben werden durch einen Lesever­ stärkersteuerungsschaltkreis gelöst, wie er in den beigefüg­ ten Patentansprüchen definiert ist.

Insbesondere umfaßt entsprechend der vorliegenden Erfin­ dung der Leseverstärker einen Treibersteuerungsschaltkreis, einen Vorspannungsschaltkreis und eine Vorrichtung zum Be­ treiben des Treibersteuerungsschaltkreises und des Vorspan­ nungsschaltkreises. Der Treibersteuerungsschaltkreis ist über seine Ausgabeleitung mit einem Steuerungsanschluß eines ersten Leseverstärkertreibers verbunden und dient zum Auf­ rechterhalten des Stromflusses in den ersten Leseverstärker­ treiber auf einem vorgegebenen Pegel. Die Treibervorrichtung erhält die Ausgabe des ersten Leseverstärkertreibers und überträgt dessen Ausgabe an den Treibersteuerungsschaltkreis und den Vorspannungsschaltkreis, um dadurch den Treiber­ steuerungsschaltkreis und den Vorspannungsschaltkreis anzu­ treiben. Außerdem umfaßt die Vorrichtung einen Komparator, um die an die Speicherzelle angelegte Spannung mit einer vorgegebenen Bezugsspannung zu vergleichen und um eine Aus­ gabe in Abhängigkeit von der Steuerung durch ein gegebenes Taktsignal zu erzeugen, einen Pegelverschiebeschaltkreis, um die Spannung einer zweiten Spannungsversorgungsstufe in die Spannung der ersten Spannungsversorgungsstufe durch die Steuerung des gegebenen Taktsignals umzuwandeln, eine Vor­ richtung, um die Ausgabe des Komparators durch die Steuerung des Pegelverschiebeschaltkreises freizugeben oder zu sper­ ren, und einen Auslöseschaltkreis zum Invertieren der Kompa­ ratorausgabe.

Die Vorteile und Merkmale der vorliegenden Erfindung werden durch die Detailbeschreibung des bevorzugten Ausfüh­ rungsbeispiels der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen deutlicher.

Fig. 1 zeigt ein Blockdiagramm eines erfindungsgemäßen Leseverstärkersteuerungsschaltkreises.

Fig. 2 zeigt ein Schaltkreisdiagramm eines erfindungsge­ mäßen Leseverstärkersteuerungsschaltkreises.

Die Fig. 3A bis 3C zeigen Schaltkreisdiagramm von Taktsignalen der Fig. 2.

Fig. 3D zeigt ein Zeitablaufdiagramm, das Betrieb des in Fig. 2 gezeigten Schaltkreises illustriert.

Fig. 3E zeigt ein teilweise detaillierteres Zeitablauf­ diagramm der Fig. 3D.

Fig. 4 zeigt eine charakteristische Kurve, die die an eine Zelle in Fig. 2 angelegte Spannung zeigt.

Fig. 5 zeigt eine charakteristische Kurve, die eine Aus­ gabespannung entsprechend der Temperatur des Vorspannungs­ schaltkreises als Funktion einer externen Versorgungsspan­ nung zeigt.

Fig. 6 zeigt ein Schaltkreisdiagramm, das einen herkömm­ lichen Leseverstärkersteuerungsschaltkreis darstellt.

Fig. 7 zeigt ein Zeitablaufdiagramm des Betriebs des Schaltkreises der Fig. 6.

Fig. 8 zeigt eine charakteristische Kurve, die die an eine Zelle in Fig. 6 angelegte Spannung zeigt.

Fig. 9 zeigt ein Schaltkreisdiagramm, das einen weiteren herkömmlichen Leseverstärkersteuerungsschaltkreis darstellt.

Fig. 10 zeigt ein Zeitablaufdiagramm des Betriebs des Schaltkreises der Fig. 9.

Wie in Fig. 1 gezeigt, umfaßt ein Leseverstärkersteue­ rungsschaltkreis 50 einen Komparator 50A, einen Auslöse­ schaltkreis 50D, einen Pegelverschiebeschaltkreis 50B, eine Komparatorfreigabevorrichtung 50C, einen Vorspannungsschalt­ kreis 50E und einen p-typ Leseverstärkertreibersteuerungs­ schaltkreis 50F. Der Komparator 50A vergleicht die Spannung eines p-typ Leseverstärkers 10 einer Speicherzellenanordnung 100 mit einer vorgegebenen Bezugsspannung VREF und wird von einem p-typ Leseverstärkerfreigabesignal ϕSP gesteuert, um eine Ausgabe zu erzeugen. Der Pegelverschiebeschaltkreis 50B wandelt eine zweite Versorgungsspannung des p-typ Lesever­ stärkerfreigabesignals ϕSP in eine erste Versorgungsspannung um. In diesem Fall ist die erste Versorgungsspannung eine externe Versorgungsspannung mit einer Spannung von üblicher­ weise 5 V, und die zweite Versorgungsspannung ist eine in­ terne Versorgungsspannung mit einer Spannung von etwa 4 V. Die Komparatorfreigabevorrichtung 50C gibt den Ausgang des Komparators durch den Pegelverschiebeschaltkreis frei oder sperrt ihn. Der Auslöseschaltkreis 50D erhält die Ausgaben des Komparators 50A und der Komparatorfreigabevorrichtung 50C zum Erzeugen einer invertierten Ausgabe. Der Vorspan­ nungsschaltkreis 50E erhält die Ausgabe des Auslöseschalt­ kreises 50D und steuert den in eine Treibervorrichtung des p-typ Leseverstärkertreibersteuerungsschaltkreises 50F flie­ ßenden Strom auf einen konstanten Fluß. Der p-typ Lesever­ stärkertreibersteuerungsschaltkreis 50F erhält die Ausgaben des Auslöseschaltkreises sop und des Vorspannungsschaltkrei­ ses 50E und überträgt seine Ausgabe an einen p-typ Lesever­ stärkertreiber, wodurch der Stromfluß in einen p-typ Lese­ verstärkertreiber 61 auf einen konstanten Fluß geregelt wird.

Wie in Fig. 2 gezeigt, umfaßt der Komparator 50A einen ersten PMOS-Transistor 31, der eine mit der externen Versor­ gungsspannung ext.VCC verbundene Source und ein mit einer Diode verbundenes Gate und ein Drain besitzt, einen zweiten PMOS-Transistor 32, der mit seiner Source mit der externen Versorgungsspannung ext.VCC und mit seinem Gate mit dem Gate des ersten PMOS-Transistors 31 verbunden ist, einen ersten NMOS-Transistor 33, der ein mit einem p-typ Leseverstärker­ freigabeknoten 62 verbundenes Gate und ein mit dem Drain des ersten PMOS-Transistors 31 verbundenes Gate besitzt, einen zweiten PMOS-Transistor 34, der ein mit einer vorgegebenen Bezugsspannung VREF verbundenes Gate und ein mit dem Drain des zweiten PMOS-Transistors 32 verbundenes Drain besitzt, einen Ausgabeknoten N1, der mit dem gemeinsamen Anschluß der zweiten PMOS- und NMOS-Transistoren 32 und 34 verbunden ist, und einen dritten NMOS-Transistor 35, der ein mit den Sour­ ces der ersten und zweiten NMOS-Transistoren 33 und 34 ver­ bundenes Drain, ein zum Erhalten des p-typ Leseverstärker­ freigabesignals ϕSP angeschlossenes Gate und eine zum Erhal­ ten des Erdpotentials angeschlossene Source besitzt.

Der Pegelverschiebeschaltkreis 50B umfaßt einen ersten PMOS-Transistor, der mit seiner Source mit der externen Ver­ sorgungsspannung ext.VCC verbunden ist, einen zweiten PMOS- Transistor 40, der eine Source, die mit der externen Versor­ gungsspannung ext.VCC verbunden ist, besitzt, einen ersten NMOS-Transistor 41, der ein Gate, das zum Erhalt des p-typ Leseverstärkerfreigabesignals ϕSP angeschlossen ist, eine mit dem Erdpotential verbundene Source und ein gemeinsam mit dem Drain des ersten PMOS-Transistors 39 und dem Gate des zweiten PMOS-Transistors 40 verbundenes Drain besitzt, einen Inverter 43, der mit seinem Eingangsanschluß mit dem gegebe­ nen Taktsignal verbunden ist und von einer internen Versor­ gungsspannung int.VCC gesteuert wird, einen zweiten NMOS- Transistor 42, der mit seiner Source mit dem Erdpotential und mit seinem Gate mit dem Ausgangsanschluß des Inverters 43 verbunden ist, und einen Ausgabeknoten N3, der gemeinsam mit dem Gate des ersten PMOS-Transistors 39 und mit jedem Drain des zweiten PMOS-Transistors 39 und der NMOS-Transi­ storen 40 und 42 verbunden ist.

Die Komparatorfreigabevorrichtung 50C umfaßt einen PMOS- Transistor 36, der eine mit der externen Versorgungsspannung ext.VCC verbundene Source, ein mit dem Ausgabeknoten des Pe­ gelverschiebeschaltkreises 50B verbundenes Gate und ein mit dem Ausgabeknoten des Komparatorschaltkreises 50A verbun­ denes Drain besitzt.

Der Auslöseschaltkreis 50D umfaßt einen PMOS-Transistor 37, der mit seiner Source mit der externen Versorgungsspan­ nung ext.VCC und mit seinem Gate mit dem Ausgabeknoten des Komparators 50A verbunden ist, einen NMOS-Transistor 38, der mit seiner Source mit dem Erdpotential und mit seinem Gate mit dem Ausgabeknoten des Komparators 50A verbunden ist, und einen Ausgabeknoten N2, der gemeinsam mit jedem Drain der PMOS- und NMOS-Transistoren 37 und 38 verbunden ist.

Der Vorspannungsschaltkreis 50E umfaßt einen PMOS-Tran­ sistor 44, der eine mit der internen Versorgungsspannung int.VCC verbundene Source und ein mit dem Erdpotential ver­ bundenes Gate besitzt, einen ersten NMOS-Transistor 45, der über sein Drain mit dem Drain des PMOS-Transistors 44 und über sein Gate mit dem Ausgabeknoten des Auslöseschaltkrei­ ses 50D verbunden ist, einen Ausgabeknoten N4, der gemeinsam mit jedem Drain der PMOS- und ersten NMOS-Transistoren 44 und 45 zum Erzeugen einer Vorspannung VB verbunden ist, und einen zweiten NMOS-Transistor 46, der ein Drain und ein als Diode mit der Source des ersten NMOS-Transistors 45 verbun­ denes Gate und eine mit dem Erdpotential verbundene Source besitzt.

Der p-typ Leseverstärkertreibersteuerungsschaltkreis 50F umfaßt einen PMOS-Transistor 47, der über seine Source mit der externen Versorgungsspannung ext.VCC und über sein Gate mit dem Ausgabeknoten des Auslöseschaltkreises 50D verbunden ist, einen ersten NMOS-Transistor 48, der über sein Gate mit dem Ausgabeknoten des Auslöseschaltkreises 50D verbunden ist, eine Ausgabeleitung, die gemeinsam mit dem gemeinsamen Anschluß des PMOS und ersten NMOS-Transistors 47 und 48 und dem Steuerungsanschluß des Leseverstärkers 61 zum Erzeugen eines p-typ Leseverstärkerfreigabetakts ϕPSE verbunden ist, einen zweiten NMOS-Transistor 49, der über sein Gate mit dem Ausgabeknoten des Vorspannungsschaltkreises 50E verbunden ist, und eine Vorrichtung, die zwischen der externen Versor­ gungsspannung ext.VCC und der Ausgabeleitung angeschlossen ist, um den in die ersten und zweiten NMOS-Transistoren 48 und 49 fließenden Strom konstant zu halten. In diesem Fall umfaßt die Vorrichtung erste und zweite PMOS-Transistoren 50 und 51. Die Source des ersten PMOS-Transistors 50 ist mit der externen Versorgungsspannung ext.VCC verbunden, wobei Gate und Drain als Diode verbunden sind. Die beiden An­ schlüsse des zweiten PMOS-Transistors 51 sind zwischen dem Drain des ersten PMOS-Transistors 50 und der Ausgabeleitung angeschlossen, wobei das Gate mit dem Erdpotential verbunden ist.

Der Betrieb des Schaltkreises der Fig. 2 wird unter Be­ zugnahme auf die Fig. 3A bis 3E beschrieben. Wie in Fig. 3B gezeigt, wird ein Lesefreigabetakt ϕS, der durch einen Verzögerungsschaltkreis 74 und einen Haupttakt ϕR erzeugt wird, zu einem NAND-Gatter 75 und weiter zu einem Inverter 76 übertragen, um einen n-typ Leseverstärkertreiberfreigabe­ takt ϕNSE zu erzeugen. Der Haupttakt ϕR ist ein Signal, das durch drei Zwischenschalter 71, 72 und 73, die ein Zei­ lenadresstaktsignal erhalten, wie in Fig. 3A gezeigt, erzeugt wird. In Fig. 3C wird die durch die drei Zwischen­ schalter 77, 78 und 79, die den n-typ Leseverstärkertreiber­ freigabetakt ϕNSE erhalten, erzeugte Ausgabe und die durch einen den Haupttakt ϕR erhaltenden Inverter 80 erzeugte Aus­ gabe in ein NOR-Gatter 81 eingegeben, und dann erzeugt ein durch zwei Inverter 82 und 83 verzögertes Ausgabesignal einen p-typ Leseverstärkerfreigabetakt ϕSP. Wie in Fig. 2 gezeigt, wird das p-typ Leseverstärkerfreigabesignal SAP an­ fänglich bis zum halben Wert der internen Versorgungsspan­ nung int.VCC geladen. Das heißt, wenn das Zeilenadresstakt­ signal in einem vorgeladenen, logisch "hohen" Zustand ist, wird der p-typ Leseverstärkerfreigabetakt ϕSP auf den logisch "niedrigen" Pegel eingestellt, und der zweite NMOS- Transistor 42 des Pegelverschiebeschaltkreises 50B wird an­ geschaltet, und der Pegelverschiebeschaltkreis 50B erzeugt eine Ausgabe des logisch "niedrigen" Pegels. Daher wird der PMOS-Transistor 36 der Komparatorfreigabevorrichtung 50C an­ geschaltet, die Ausgabe des Komparators 50A geht in den ge­ sperrten Zustand und das logisch "hohe" Signal wird in den Auslöseschaltkreis 50D eingegeben. Der Auslöseschaltkreis wird auf den logisch "hohen" Pegel eingestellt, da der erste NMOS-Transistor 45 ausgeschaltet ist. Der p-typ Leseverstär­ kertreibersteuerungsschaltkreis 50F erzeugt eine Ausgabe im logisch "hohen" Zustand, der PMOS-Leseverstärkertreiber 61 wird ausgeschaltet und das p-typ Leseverstärkerfreigabesi­ gnal SAP wird auf den halben Wert der internen Versorgungs­ spannung int.VCC vorgeladen.

Nun wird beschrieben, wie der Vorspannungsschaltkreis 50E betrieben wird. Die Ausgabeleitung des Vorspannungs­ schaltkreises 50E ist mit dem Treiberelement des Treiber­ steuerungsschaltkreises 50F, also dem Gate des zweiten NMOS- Transistors 49 verbunden, wodurch der Strom iB konstant ein­ gestellt wird. Wie in Fig. 5 gezeigt, wird, wenn die externe Spannung ext.VCC erhöht wird, die Spannung des Knotens N2 erhöht. Daher wird die Spannung VGS des ersten NMOS-Transi­ stors 45 erhöht und die Spannung VB am Knoten N4 wird er­ niedrigt. Darüberhinaus kann, da die Spannung VGS des zwei­ ten NMOS-Transistors 49 des Treiberschaltkreises 50F ernied­ rigt wird, die Erhöhung des Stroms iB, die durch die externe Versorgungsspannung ext.VCC verursacht wird, verhindert wer­ den. Zu diesem Zeitpunkt wird, da die Spannung VB am Knoten N4 kontinuierlich an das Gate des zweiten NMOS-Transistors 49 angelegt wird, der NMOS-Transistor 49 nicht ausgeschal­ tet. Im Gegenteil, wenn die externe Versorgungsspannung ext.VCC erniedrigt wird, da die Spannung des Knoten N2 ab­ nimmt, wird die Spannung VGS des NMOS-Transistors 45 ernied­ rigt und die Spannung VB am Knoten N4 wird erhöht. Darüber­ hinaus kann, da die Spannung VGS des zweiten NMOS-Transi­ stors 49 des Treiberschaltkreises 50F erhöht wird, die Ab­ nahme des Stromes iB, die durch die verringerte externe Ver­ sorgungsspannung ext.VCC verursacht wird, verhindert werden.

Daher wird der Strom iDS zwischen dem Drain und der Source, der in den PMOS-Leseverstärkertreiber 61 fließt, konstant eingestellt mit dem Ergebnis, daß eine konstant ansteigende Flanke des p-typ Leseverstärkerfreigabesignals SAP erzeugt wird unabhängig von Änderungen der externen Versorgungsspan­ nung ext.VCC.

Als nächstes wird der Betrieb des Treibersteuerungs­ schaltkreises 50F beschrieben. Wenn der Knoten N2 im niedri­ gen Zustand ist, wird der p-typ Leseverstärkertreiberfreiga­ betakt ϕPSE auf den logisch "hohen" Pegel gesetzt, und die p-typ Leseverstärkertreiber 61, 65, . . . werden ausgeschal­ tet. Im Gegensatz dazu wird, wenn sich der Knoten N2 im lo­ gisch "hohen" Zustand befindet, der p-typ Leseverstärker­ treiberfreigabetakt ϕPSE auf den logisch "niedrigen" Pegel gesetzt, und die p-typ Leseverstärkertreiber 61, 65, werden angeschaltet. Darüberhinaus beginnt der konstante Strom iB zu fließen, da der erste NMOS-Transistor 48 ange­ schaltet wird. Selbst wenn die externe Versorgungsspannung ext.VCC erhöht wird, wird, da der Strom iB konstant ist, die Spannung des p-typ Leseverstärkertreiberfreigabetakts ϕPSE erhöht. Im Detail wird, wenn die externe Versorgungsspannung ext.VCC erhöht wird, die Spannung zwischen dem Drain und der Source der p-typ Leseverstärkertreiber 61, 65, . . . erhöht. Daher wird die Gatespannung der p-typ Leseverstärkertreiber 61, 65, . . ., also der p-typ Leseverstärkertreiberfreigabe­ takt ϕPSE erhöht. Als Ergebnis wird die Spannung VGS zwi­ schen dem Gate und der Source erniedrigt, um so den in die p-typ Leseverstärkertreiber 61, 65, . . . fließenden Strom konstant zu halten. Folglich ist, da ein von der externen Versorgungsspannung ext.VCC unabhängiger Kanalstrom erzeugt wird, die ansteigende Flanke des p-typ Leseverstärkerfreiga­ besignal SAP konstant in einem Bereich der externen Versor­ gungsspannung ext.VCC des logisch "hohen" oder "niedrigen" Pegels, wodurch das Problem gelöst wird, daß der Spitzen­ strom aufgrund der schnellansteigenden Flanke des p-typ Le­ severstärkerfreigabesignals SAP erhöht wird.

Als nächstes wird, wenn das Zeilenadresstaktsignal auf den logisch "niedrigen" Pegel gesetzt wird, der Betrieb der Fig. 2 beschrieben. Eine beliebige Wortleitung wird ausge­ wählt und der Ladungsaustausch zwischen einer Bitleitung und einer Zelle wird durch die Decodierung einer Zeilenadresse durchgeführt. Dann wird ein n-typ Leseverstärkertreiberfrei­ gabetakt ϕNSE auf den logisch "hohen" Pegel gesetzt und die NMOS-Leseverstärkertreiber 63, 67, . . . werden angeschaltet, wodurch die Bitleitungen gelesen werden. Der p-typ Lesever­ stärkerfreigabetakt ϕSP wird auf den logisch "hohen" Pegel gesetzt, und der Ausgabeknoten N3 des Pegelverschiebeschalt­ kreises 50B erreicht die externe Versorgungsspannung ext.VCC. Als Ergebnis wird der PMOS-Transistor 36 der Kompa­ ratorfreigabevorrichtung 50A ausgeschaltet und die Ausgabe des Komparators 50A wird freigegeben. Da die Bezugsspannung VREF von 4 V größer ist als die Spannung des p-typ Lesever­ stärkerfreigabesignals SAP, wird der Komparator 50A am Kno­ ten N1 auf den logisch "niedrigen" Pegel gesetzt. In diesem Fall wird der p-typ Leseverstärkerfreigabetakt ϕSP an das Gate des dritten NMOS-Transistors 35 im Komparator 50A ange­ legt. Der Auslöseschaltkreis 50D stellt den logisch "niedrigen" Pegel des Knotens N1 fest und erzeugt den lo­ gisch "hohen" Pegel am Knoten N2. Die Ausgabe des Auslöse­ schaltkreises 50D im logisch "hohen" Pegel gibt den Vorspan­ nungsschaltkreis 50E und den Treibersteuerungsschaltkreis 50F frei.

Demzufolge werden die p-typ Leseverstärkertreiber 61, 65, . . . durch den p-typ Leseverstärkertreiberfreigabetakt ϕPSE angeschaltet, und die Spannung des p-typ Leseverstär­ kerfreigabesignals SAP besitzt eine konstant ansteigende Flanke unabhängig von Schwankungen der externen Versorgungs­ spannung ext.VCC. Darüberhinaus wird, wenn die Spannung des p-typ Leseverstärkerfreigabesignals SAP auf die Spannung von 4 V kommt, die Gatespannung des ersten NMOS-Transistors 33 des Komparators 50A erhöht. Daher wird der Knoten N1 auf den logisch "hohen" Pegel eingestellt, der Ausgang des Auslöse­ schaltkreises 50D wird auf den logisch "niedrigen" Pegel ge­ setzt und der Ausgang des Vorspannungsschaltkreises 50E wird auf die interne Versorgungsspannung int.VCC gesetzt. Da der erste NMOS-Transistor 48 des Treibersteuerungsschaltkreises 50F ausgeschaltet ist, wird der p-typ Leseverstärkertreiber­ freigabetakt ϕPSE auf den logisch "hohen" Pegel gesetzt und die p-typ Leseverstärkertreiber 61, 65, . . . werden ausge­ schaltet, was verhindert, daß die Spannung des p-typ Lese­ verstärkerfreigabesignals SAP in einem Bereich A unter 4 V erniedrigt wird aufgrund des Leckstroms jedes die Speicher­ zelle und den Leseverstärker bildenden Transistors, und die Spannung des p-typ Leseverstärkerfreigabesignals SAP wird wieder durch den Betrieb des Komparators 50A in einem Be­ reich B angehoben, wie in Fig. 3E gezeigt. In einem herkömm­ lichen Leseverstärkersteuerungsschaltkreis wie er in Fig. 9 gezeigt ist, könnte der Komparator 50A nicht wieder betrie­ ben werden, nachdem die Spannung des p-typ Leseverstärker­ freigabesignals SAP von dem vorgespannten Zustand auf eine Spannung von 4 V gestiegen ist. Jedoch wird in dem erfin­ dungsgemäßen Leseverstärkersteuerungsschaltkreis, da die Steuerungsspannung des Komparators 50A zum p-typ Lesever­ stärkerfreigabetakt ϕSP wird und ein kontinuierlich freige­ gebener Zustand ist, die Spannung von SAP auf 4 V gehalten, indem die Spannung des p-typ Leseverstärkerfreigabesignals SAP festgestellt wird, wann immer SAP erniedrigt wird.

Wie oben beschrieben, kann in dem erfindungsgemäßen Le­ severstärkersteuerungsschaltkreis, da die an die Speicher­ zelle angelegte Spannung auf einen bestimmten Wert (in die­ sem Fall 4V) festgelegt wird, die Verzerrung der Charakteri­ stik der Zellen, die durch den logisch "hohen" Pegel von VCC verursacht wird, verhindert werden. Darüberhinaus wird der Spitzenstrom aufgrund des Lesens durch den p-typ Lesever­ stärker unterdrückt, und das Rauschen wird reduziert, wo­ durch die Zuverlässigkeit der Halbleiterspeichervorrichtung verbessert wird.

Während die Erfindung insbesondere unter Bezugnahme auf das bevorzugte Ausführungsbeispiel der Erfindung gezeigt wurde, ist für den Fachmann klar, daß Änderungen in der Form und in Details durchgeführt werden können, ohne vom Wesen und Umfang der vorliegenden Erfindung abzuweichen.

Claims (19)

1. Leseverstärkersteuerungsschaltkreis für eine Halblei­ terspeichervorrichtung mit einem Leseverstärker (70) und ei­ nem ersten Leseverstärkertreiber (61), die durch ein gegebe­ nes Steuerungssignal betrieben werden, dadurch gekennzeich­ net, daß er umfaßt:
einen Treibersteuerungsschaltkreis (50F), der zur Aus­ gabe seines Ausgangs mit einem Steuerungsanschluß des ersten Leseverstärkertreibers verbunden ist, um den Stromfluß in den ersten Leseverstärkertreiber konstant zu halten;
einen Vorspannungsschaltkreis (50E), der zum Übertragen seines Ausgang mit einem Steuerungsanschluß eines Treibere­ lements des Treibersteuerungsschaltkreises verbunden ist, um einen in das Treiberelement fließenden Strom konstant zu halten, unabhängig von einer Zunahme oder Abnahme einer ex­ ternen Versorgungsspannung; und
eine Vorrichtung (50A), die zum Erhalt einer an den Le­ severstärker angelegten Spannung und zum Übertragen einer Ausgabe an den Treibersteuerungsschaltkreis und an den Vor­ spannungsschaltkreis angeschlossen ist, um den Treibersteue­ rungsschaltkreis und den Vorspannungsschaltkreis anzutrei­ ben.

2. Leseverstärkersteuerungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leseverstärkertreiber einen PMOS-Transistor umfaßt.

3. Leseverstärkersteuerungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Treibersteuerungsschaltkreis (50F) umfaßt:
einen ersten PMOS-Transistor (47), der eine mit der er­ sten Versorgungsspannung (ext.VCC) verbundene Source und ein mit einer ersten Eingabeleitung verbundenes Gate besitzt;
einen ersten NMOS-Transistor (48), der über sein Gate mit der ersten Eingabeleitung verbunden ist;
eine Ausgabeleitung, die gemeinsam mit einem gemeinsamen Anschluß des PMOS und ersten NMOS-Transistors (47, 48) und dem Steuerungsanschluß des ersten Leseverstärkertreibers (61) verbunden ist;
einen zweiten NMOS-Transistor (49), der einen zwischen dem ersten NMOS-Transistor und einem Erdpotential ange­ schlossenen Kanal und ein mit einer zweiten Eingabeleitung verbundenes Gate besitzt; und
eine Vorrichtung, die zwischen der ersten Versorgungs­ spannung und der Ausgabeleitung angeschlossen ist, um einen in die ersten und zweiten NMOS-Transistoren (48, 49) fließen­ den Strom konstant zu halten.

4. Leseverstärkersteuerungsschaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die Vorrichtung zum Konstanthal­ ten umfaßt:
einen zweite PMOS-Transistor (50) der eine mit der er­ sten Versorgungsspannung verbundene Source und als Diode verbundene Gate und Drain besitzt;
einen dritten PMOS-Transistor (51), der einen zwischen dem Drain des zweiten PMOS-Transistors und der Ausgabelei­ tung angeschlossenen Kanal und ein mit dem Erdpotential ver­ bundenes Gate besitzt.

5. Leseverstärkersteuerungsschaltkreis nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die erste Versorgungs- Spannung eine externe Versorgungsspannung mit einem vorgege­ benen ersten Wert ist.

6. Leseverstärkersteuerungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Vorspannungsschaltkreis (50E) umfaßt:
einen vierten PMOS-Transistor (44), der eine mit einer zweiten Versorgungsspannung (int.VCC) verbundene Source und ein mit dem Erdpotential verbundenes Gate besitzt;
einen dritten NMOS-Transistor (45), der ein mit dem Drain des vierten PMOS-Transistors (44) verbundenes Drain und mit der ersten Eingabeleitung verbundenes Gate besitzt;
einen ersten Ausgabeknoten (N4), der gemeinsam mit einem gemeinsamen Anschluß des vierten PMOS- und dritten NMOS- Transistors (44, 45) und der zweiten Eingabeleitung verbun­ den ist; und
einen vierten NMOS-Transistor (46), der ein Drain und ein als Diode mit der Source des dritten NMOS-Transistors (45) verbundenes Gate und eine mit dem Erdpotential verbun­ dene Source besitzt.

7. Leseverstärkersteuerungsschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Versorgungsspannung eine interne Versorgungsspannung mit einem vorgegebenen zweiten Wert ist.

8. Leseverstärkersteuerungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Treibervorrichtung umfaßt:
eine dritte Eingabeleitung, die mit einem Leseverstär­ kerfreigabeknoten verbunden ist, wobei der Leseverstärker­ freigabeknoten mit einem Anschluß eines Kanals des ersten Leseverstärkers verbunden ist;
eine vierte Eingabeleitung zum Anlegen einer vorgegebe­ nen Bezugsspannung;
einen fünfte Eingabeleitung zum Anlegen eines vorgegebe­ nen Taktsignals;
einen Komparator (50A) mit einem zweiten Ausgabeknoten; und
einen Auslöseschaltkreis (50C), der einen mit dem zwei­ ten Ausgabeknoten des Komparator verbundenen Eingangsknoten und einen dritten, gemeinsam mit der ersten Eingabeleitung des Vorspannungsschaltkreises und dem Treibersteuerungs­ schaltkreis verbundenen Ausgabeknoten besitzt.

9. Leseverstärkersteuerungsschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß die Bezugsspannung ein Wert der zweiten Versorgungsspannung ist.

10. Leseverstärkersteuerungsschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß das Taktsignal nach dem Antrei­ ben eines zweiten Leseverstärkertreibers erzeugt wird.

11. Leseverstärkersteuerungsschaltkreis nach Anspruch 10, dadurch gekennzeichnet, daß der zweite Leseverstärker­ treiber ein NMOS-Leseverstärkertreiber ist.

12. Leseverstärkersteuerungsschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß der Komparator (50A) umfaßt:
einen fünften PMOS-Transistor (31), der eine mit der er­ sten Versorgungsspannung (ext.VCC) verbundene Source und ein mit einer Diode verbundenes Gate und ein Drain besitzt;
einen sechsten PMOS-Transistor (32), der mit seiner Source mit der ersten Versorgungsspannung ext.VCC und mit seinem Gate mit dem Gate des fünften PMOS-Transistors (31) verbunden ist;
einen fünften NMOS-Transistor (33), der ein mit der dritten Eingabeleitung verbundenes Gate und ein mit dem Drain des fünften PMOS-Transistors (31) verbundenes Gate be­ sitzt;
einen sechsten NMOS-Transistor (34), der ein mit der vierten Eingabeleitung verbundenes Gate und ein mit dem Drain des fünften PMOS-Transistors (32) verbundenes Drain besitzt;
einen zweiten Ausgabeknoten (N1), der mit einem gemein­ samen Anschluß der sechsten PMOS- und NMOS-Transistoren (32, 34) verbunden ist; und
einen siebten NMOS-Transistor (35), der ein mit den Sources der fünften und sechsten NMOS-Transistoren (33, 34) verbundenes Drain, ein mit der fünften Eingabeleitung ver­ bundenes Gate und eine mit dem Erdpotential verbundene Source besitzt.

13. Leseverstärkersteuerungsschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß der Auslöseschaltkreis (50D) um­ faßt:
einen siebten PMOS-Transistor (37), der mit seiner Source mit der ersten Versorgungsspannung (ext.VCC) und mit seinem Gate mit dem Eingabeknoten verbunden ist;
einen achten NMOS-Transistor (38), der mit seiner Source mit dem Erdpotential und mit seinem Gate mit dem Eingabekno­ ten verbunden ist; und
einen dritten Ausgabeknoten (N2), der gemeinsam mit je­ dem Drain des siebten PMOS- und achten NMOS-Transistors (37, 38) verbunden ist.

14. Leseverstärkersteuerungsschaltkreis, der in der Lage ist, die Charakteristik einer Zelle durch Einstellen der Spannung einer ersten Versorgungsspannung auf einen gegebe­ nen Wert und durch Anlegen der Spannung des gegebenen Werts an die Zelle zu verbessern, dadurch gekennzeichnet, daß er umfaßt:
einen Komparator (50A), um die an die Speicherzelle an­ gelegte Spannung mit einer vorgegebenen Bezugsspannung zu vergleichen und um eine Ausgabe in Abhängigkeit von der Steuerung durch ein gegebenes Taktsignal zu erzeugen;
einen Pegelverschiebeschaltkreis (50B), um die Spannung einer zweiten Versorgungsspannung in die Spannung der ersten Versorgungsspannung durch die Steuerung des gegebenen Takt­ signals umzuwandeln;
eine Vorrichtung (50C), die von einer Ausgabe des Pegel­ verschiebeschaltkreises gesteuert wird, um die Ausgabe des Komparators freizugeben oder zu sperren;
einen Auslöseschaltkreis (50D) zum Invertieren der Kom­ paratorausgabe;
einen Treibersteuerungsschaltkreis (50F), der eine Aus­ gabe des Auslöseschaltkreises erhält, um einen in den Lese­ verstärkertreiber fließenden Strom auf einem gegebenen Wert zu halten, wobei eine Ausgabeleitung des Treibersteuerungs­ schaltkreises mit einem Steuerungsanschluß des ersten Lese­ verstärkertreibers verbunden ist; und
einen Vorspannungsschaltkreis (50E), um einen Stromfluß in ein Treiberelement des Treibersteuerungsschaltkreises aufrechtzuerhalten.

15. Leseverstärkersteuerungsschaltkreis nach Anspruch 14, dadurch gekennzeichnet, daß die erste und zweite Versor­ gungsspannung jeweils 5 V und 4 V sind und die Bezugsspannung 4 V ist.

16. Leseverstärkersteuerungsschaltkreis nach Anspruch 14, dadurch gekennzeichnet, daß das Taktsignal nach dem An­ treiben eines zweiten Leseverstärkertreibers erzeugt wird.

17. Leseverstärkersteuerungsschaltkreis nach Anspruch 16, dadurch gekennzeichnet, daß der zweite Leseverstärker­ treiber ein NMOS-Leseverstärkertreiber ist.

18. Leseverstärkersteuerungsschaltkreis nach Anspruch 14, dadurch gekennzeichnet, daß der Pegelverschiebeschalt­ kreis (50B) umfaßt:
einen ersten PMOS-Transistor (39), der mit seiner Source mit der ersten Versorgungsspannung (ext.VCC) verbunden ist;
einen zweiten PMOS-Transistor (40), der eine Source, die mit der ersten Versorgungsspannung (ext.VCC) verbunden ist, besitzt;
einen ersten NMOS-Transistor (41), der ein mit dem Takt­ signal ϕSP verbundenes Gate, eine mit dem Erdpotential ver­ bundene Source und ein gemeinsam mit dem Drain des ersten PMOS-Transistors (39) und dem Gate des zweiten PMOS-Transi­ stors (40) verbundenes Drain besitzt;
einen Inverter (43), der mit einem Eingangsanschluß mit dem gegebenen Taktsignal und mit einem Steuerungseingangsan­ schluß mit der zweiten Versorgungsspannung (int.VCC) verbun­ den ist;
einen zweiten NMOS-Transistor (42), der mit seiner Source mit dem Erdpotential und mit seinem Gate mit dem Aus­ gangsanschluß des Inverters (43) verbunden ist;
und einen Ausgabeknoten (N3), der gemeinsam mit dem Gate des ersten PMOS-Transistors (39) und mit jedem Drain des zweiten PMOS-Transistors (40) und der NMOS-Transistoren (41, 42) verbunden ist.

19. Leseverstärkersteuerungsschaltkreis nach Anspruch 14, dadurch gekennzeichnet, daß die Frei­ gabe/Sperrvorrichtung umfaßt: einen PMOS-Transistor, der eine mit der ersten Versorgungsspannung verbundene Source, ein mit dem Ausgabeknoten des Pegelverschiebeschaltkreises verbundenes Gate und ein mit dem Ausgabeknoten des Kompara­ tors verbundenes Drain besitzt.