DE4029246A1 - Bildleseeinrichtung - Google Patents

Description

Die Erfindung betrifft eine Bildleseeinrichtung für einen Digitalkopierer, einen Faksimile-Sender-Empfänger oder ein ähnliches Gerät.

Der augenblickliche Trend bezüglich der vorstehend beschrie­ benen Art von Bildleseeinrichtungen geht in Richtung der Verwendung eines Zeilensensors mit einer Vergrößerung von 1:1, was verschiedene Vorzüge hat, wie die Möglichkeit, die Optik zu miniaturisieren und zu vereinfachen. Da die Länge eines 1:1-Zeilensensor-Chips aus technischen Gründen be­ grenzt ist, werden eine Anzahl Sensoren verwendet, um eine Zeile einer Vorlage normaler Größe zu lesen. Üblicherweise werden eine Anzahl Sensoren in einer Zick-Zack-Anordnung angeordnet, da bei deren Anordnung in derselben Zeile eine Vorlage zwischen benachbarten Chips nicht gelesen würde (siehe beispielsweise die offengelegten japanischen Patent­ veröffentlichungen Nr. 16 760/ 1985, 1 34 167/1986 und 2 90 073/1988). Hinsichtlich eines Farbbildes ist es tech­ nisch schwierig, eine große Anzahl lichtempfindlicher Ele­ mente für rot (R), für grün (G) und für blau (B) bei einem einzigen Farbzeilensensor vorzusehen. Es ist daher üblich gewesen, eine Anzahl Farbzeilensensoren in der Unterabtast­ richtung anzuordnen.

Wenn eine Anzahl Zeilensensoren an verschiedenen Stellen in der Unterabtastrichtung angeordnet sind, lesen sie auf jeden Fall eine Vorlage zu unterschiedlichen Zeitpunkten. Die Ab­ weichung in den Lesepositionen der Zeilensensoren werden üb­ licherweise durch eine Verzögerungseinrichtung, wie durch einen statischen 8 Bit-RAM-Speicher oder durch einen 8 Bit- Zeilenspeicher ausgeglichen, wie in den vorstehend angeführ­ ten offengelegten Patentveröffentlichungen beschrieben ist. Der Bit-Aufbau eines solchen Speichers ist identisch mit demjenigen eines 8 Bit-Analog-Digital-(AD-) Umsetzers, wel­ cher Daten, welche von einer Vorlage gelesen worden sind, in digitale Mehrpegel-Signale umformt.

Da ein statischer RAM-Speicher oder ein Zeilenspeicher, wel­ che als die Verzögerungseinrichtung verwendbar sind und wel­ che eine große Kapazität haben, teuer sind, werden im allge­ meinen Speicher verwendet, in welchen eine Datenzeile unter­ gebracht werden kann. Wenn jedoch die Abtastgeschwindigkeit (in der Unterabtastrichtung) in Anpassung an ein Vergröße­ rungs-Änderungsverhältnis geändert wird, hat die Verzögerungs­ einrichtung mehr als zehn Zeilen zu verzögern, und folglich ist eine entsprechende Anzahl Speicher erforderlich. Hier­ durch werden die Kosten, der Schaltungsumfang und der Platz­ bedarf auf einem Substrat größer.

Ein dynamischer RAM-Speicher, welcher pro Speicherkapazi­ tät vergleichsweise preiswert ist und eine große Kapazität hat, kann verwendet werden, um die erforderliche Anzahl Speicher sowie den Platzbedarf zu verringern. Jedoch be­ steht die Schwierigkeit bei dem dynamischen RAM-Speicher darin, daß dessen Bit-Aufbau sich von dem 6 Bit- bis 8 Bit- Aufbau eines AD-Umsetzers bei einer Verwendung in einer Hochton- oder einer Farbbild-Leseeinrichtung unterscheidet. Um diese Schwierigkeit zu beseitigen, kann der Ausgang des AD-Umsetzers aufgeteilt und in eine Anzahl RAM-Speicher ge­ schrieben werden. Bei einem solchen Mehrfach-RAM-Schema er­ gibt sich jedoch eine weitere Schwierigkeit dadurch, daß eine effiziente Nutzung der einzelnen RAM-Speicher behindert wird und die Anzahl RAM-Speicher zunimmt, was dann wiederum eine Kostensteigerung zur Folge hat.

Gemäß der Erfindung soll daher eine Bildleseeinrichtung ge­ schaffen werden, bei welcher die Anzahl Speicher, welche eine Verzögerungseinrichtung bilden, verringert ist und da­ durch Platz und Kosten eingespart werden. Gemäß der Erfin­ dung ist dies bei einer Leseeinrichtung durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 erreicht. Vorteil­ hafte Weiterbildungen sind Gegenstand der Unteransprüche. Somit ist durch die Erfindung eine insgesamt verbesserte Bildleseeinrichtung geschaffen.

Nachfolgend wird die Erfindung anhand von bevorzugten Aus­ führungsformen unter Bezugnahme auf die anliegenden Zeich­ nungen im einzelnen erläutert. Es zeigen.

Fig. 1 schematisch ein Blockdiagramm einer Verzögerungs- Verarbeitungseinrichtung, welche eine erste Aus­ führungsform der Erfindung darstellt;

Fig. 2 ein Zeitdiagramm verschiedener Signale, welche in der Ausführungsform anliegen;

Fig. 3 eine Darstellung eines Grundaufbaus eines Farbsen­ sors mit einer 1:1-Vergrößerung;

Fig. 4 eine Darstellung eines Grundaufbaus eines CCD- Sensors;

Fig. 5 eine Darstellung eines Grundaufbaus eines 1:1- Farbsensors mit einer Zick-Zack-Anordnung;

Fig. 6 schematisch ein Blockdiagramm des Innenaufbaus eines CCD-Sensors;

Fig. 7 ein Blockdiagramm einer Farbbild-Leseeinrichtung;

Fig. 8 ein Blockdiagramm einer speziellen Ausführung eines digitalen Verarbeitungsabschnittes;

Fig. 9 ein Zeitdiagramm verschiedener Signale, die für eine Speichersteuerung verwendet sind;

Fig. 10 ein Blockdiagramm einer zweiten Ausführungsform der Erfindung;

Fig. 11 ein Zeitdiagramm, in welchem die Arbeitsweise der zweiten Ausführungsform veranschaulicht ist;

Fig. 12 eine Sensorausführung, welche eine dritte Ausfüh­ rungsform der Erfindung darstellt, und

Fig. 13 schematisch ein Blockdiagramm der dritten Ausfüh­ rungsform.

In Fig. 1 bis 9 ist eine erste Ausführungsform dargestellt, welche bei einer Farbbild-Leseeinrichtung angewendet ist. Nunmehr wird eine Methode beschrieben, bei welcher ein Bild­ sensor, um photoelektrisch ein Farbbild zu lesen, als ein Farbsensor für eine 1:1-Vergrößerung ausgeführt ist. Diese Methode ist vorteilhaft, da eine Einrichtung, um sie in die Praxis umzusetzen, infolge der einfachen Optik sehr klein ist, und daß sie von Farbabweichungen (?) in der Hauptabtast­ richtung frei ist, da der Sensor selbst eine Farbtrennung. durchführt. Wie in Fig. 3 dargestellt, hat ein 1:1-Farb­ sensor 3 eine Auflösung von sechzehn Bildelementen pro Millimeter, wobei jedes Bildelement in Segmente verschie­ dener Farben, z.B. rot (R), grün (G) und blau (B9) unterteilt ist. Filter für die verschiedenen Farben sind jeweils an einem entsprechenden Segment aufgesetzt. Um eine Vorlage der Größe A3 in der Breitenrichtung (297 mm) zu lesen, benötigt der Sensor 34 752 Bildelemente, d. h. 14 256 Segmente. In der Praxis ist jedoch das Unterbringen einer derart großen Zahl von lichtempfindlichen Elementen bei einem einzigen Farbzeilensensor aus technischen Gründen schwierig. Übli­ cherweise sind sie daher durch eine Anzahl Farbzeilen-Sen­ soren gebildet, welche in einer Anordnung in der Unterab­ tastrichtung angeordnet sind. Wie in Fig. 4 dargestellt, ist ein CCD-(ladungsgekoppelter) Sensor 4, welcher als ein Farbbildsensor verwendbar ist, an seinem vorderen Endteil (Blind- oder Scheinbildelemente) nicht lichtempfindlich. Eine Anordnung von CCD-Sensoren 4 würde eine Vorlage nicht an deren Stoß- oder Verbindungsstellen lesen. Daher ist, wie in Fig. 5 dargestellt, ein 1:1-Farbsensor 5 vorgeschlagen wor­ den, bei welchem die CCD-Sensoren 5 in zwei Gruppierungen in einer Zick-Zack-Anordnung so angeordnet worden, daß die benachbarten Sensoren 4 einander überlappen.

Der spezielle, in Fig. 5 dargestellte Farbsensor ist aus fünf CCD-Sensoren 4 hergestellt, die jeweils ein Treibersignal erzeugen und unabhängig voneinander ein Ausgangssignal er­ zeugen. Da die Positionen, an welchen die ungeraden CCD- Sensoren und die geraden CCD-Sensoren 4 eine Vorlage lesen, in der Unterabtastrichtung voneinander abweichen, sind sieben Stufen-Zeilenspeicher (Zeilenschiebeglieder) zusammen­ gesetzt, um die Abweichung auszugleichen. Folglich erzeugt der Sensor 5 fünf parallele Videosignale, die jeweils einer von fünf Unterteilungen einer Vorlage in der Reihenfolge grün (G), blau (B) und rot (R) zugeordnet sind.

Fig. 6 zeigt eine interne Anordnung des CCD-Sensors 5. In Fig. 5 sind der erste Phasentakt Φ1A, der zweite Phasen­ takt Φ2A, die zweite Phase, ein letzter Stufentakt Φ2B(?), Zeilenschiebeglieder Φ V1 bis Φ V7, ein Schiebeglied SH, ein Reset RS, eine Energiequelle OD, ein Signalausgang OS und ein Substrat (Untergrund) SS dargestellt.

In Fig. 7 ist eine Farbbild-Leseeinrichtung, mit welcher die Erfindung in die Praxis umsetzbar ist, insbesondere der Bilddatenfluß, dargestellt. Ein analoger Verarbeitungs­ abschnitt (eine Verarbeitungseinrichtung) 6, ein Analog- Digital-(AD-)Umsetzer 7 und ein digitaler Verarbeitungsab­ schnitt 8 sind nacheinander mit der Ausgangsseite des Farb­ sensors 5 verbunden. Der Ausgang der Farbbild-Leseeinrich­ tung wird über ein Interface 9 geleitet. Eine Steuereinheit 10 ist vorgesehen, um die Operationszeiten der verschiedenen Abschnitte 5 bis 9 zu steuern.

Während des Betriebs werden Video-Ausgangssignale CCD1 bis CCD5 des Farbsensors 5 dem analogen Verarbeitungsab­ schnitt 6 zugeführt, um abgetastet und gehalten, verstärkt und dann einer Dunkelstrom-Korrektur unterzogen zu werden, während eine Pegelkorrektur und eine Schattierungskorrek­ tur auf einer CCD-Signalbasis durchgeführt wird. Der AD- Umsetzer 7 quantisiert die einzelnen Ausgangssignale des analogen Verarbeitungsabschnitts 6, um sie in digitale 8 Bit-Mehrpegel-Signale CCD1 bis CCD5 umzusetzen. Wenn eine weiße Schattierungsplatte vor einer Vorlage gelesen wird, schreibt der AD-Umsetzer 7 Schattierungsdaten SHD1 bis SHD5 in einen Schattierungskorrektur-Speicher, welcher in dem analogen Verarbeitungsabschnitt 6 vorgesehen ist.

Während eine Vorlage gelesen wird, gibt der AD-Umsetzer 7 die digitalen 8 Bit-Signale CCD1 bis CCD5 an den digitalen Verarbeitungsabschnitt ab. Der digitale Verarbeitungsab­ schnitt 8 ist durch eine Verzögerungseinrichtung, um die Lesepositionen der vom CCD-Sensor 5 abgegebenen Signale zu synchronisieren, und durch eine Speichereinrichtung ge­ bildet, um eine Zeile Farbe für Farbe zu vervollständigen. Die Ausgangssignale von dem digitalen Verarbeitungsabschnitt 8, d. h. grüne (G), blaue (B) und rote (R) 8 Bit-Signale, werden synchron mit einem Zeilen-Synchronisiersignal und einem Bildelement-Takt abgegeben, welche von einem Host-Rech­ ner zugeführt werden oder in der Leseeinrichtung selbst er­ zeugt werden.

In Fig. 8 ist eine spezielle Ausführung des digitalen Ver­ arbeitungsabschnitts 8 dargestellt. Der digitale Verarbei­ tungsabschnitt 8 weist Verzögerungs-Verarbeitungseinrich­ tungen 11 und Einzeilen-Speichereinrichtungen 12 auf. In­ folge der Eigenstruktur des Farbsensors 5 lesen die CCD­ Einheiten 2 und 4 einen Teil einer Vorlage, welcher einem Teil vorangeht, welchen die CCD-Einheiten 1, 3, 5 lesen. Daher bauen die in dem CCD-Sensor 4 eingebauten Speicher und die Verzögerungs-Verarbeitungsabschnitte 11 eine Synchronisa­ tion auf, so daß die fünf Signale in die Einzeilen-Spei­ chereinrichtung 12 als Signale derselben Zeile und dersel­ ben Bildelemente geschrieben werden können.

In der dargestellten Ausführungsform hat die Verzögerungs- Verarbeitungseinrichtung Verzögerungsspeicher (DM) 13a und 13b, welche den geradzahligen CCD-Einheiten 2 und 4 zu­ geordnet sind, welche CCD-Einheiten 1, 3 und 5 in der Unter­ abtastrichtung vorangehen. Die Verzögerungsspeicher 13a und 13b haben jeweils eine Kapazität, um N Zeilen zu verzö­ gern, wobei N von dem Vergrößerungs-Änderungsbereich ab­ hängt. Soll beispielsweise der Vergrößerungs-Änderungsbe­ reich 25% bis 400% sein, dann ist speziell bei einer Ver­ größerung von 1:1 die Unterabtastgeschwindigkeit das Vier­ fache bis Einviertelfache der Unterabtastrichtung; folglich werden insgesamt 16 Verzögerungsstufen benötigt. Wenn die sechzehn Verzögerungsstufen den Verzögerungsspeichern 13a und 13b zugeordnet werden, wird N "16". Wenn sieben Verzö­ gerungsstufen durch die Zeilenspeicher des Sensors 4 wirk­ sam werden, wird N "9". Um die Anzahl Verzögerungszeilen in Anpassung an das Vergrößerungs-Änderungsverhältnis zu ändern, werden die Datenmengen, welche die Verzögerungs­ speicher 13a und 13b speichern, durch die von der Zeitsteu­ ereinheit 10 zugeführten Zeitsignale gesteuert. Da die Ein­ gangssignale an der Einzeilen-Speichereinrichtung 12 von derselben Zeile und von denselben Bildelementen sind, wie früher ausgeführt ist, sind auch die Farben G, B und R überall in dem fünf verschiedenen Signalleitungen dieselben (?). Die Einzeilen-Speichereinrichtung 12 hat Speicher 14a bis 14e, 15a bis 15e und 16a bis 16e, welche in dieser Rei­ henfolge angeordnet und den G-Daten, den B-Daten bzw. den R-Daten zugeteilt sind. Die Speicher 14 bis 16 sind jeweils als ein FIFO-(First-In First-Out) Speicher ausgeführt, welche unabhängige Eingangs- und Ausgangsanschlüsse, nicht­ benötigte Adresseneingänge haben und einen Schreibspeicher­ bereich sowie einen Lesespeicherbereich wechselweise in der­ selben Zeilenperiode verwenden. Ein Datenbereich wird aus den Speichern 14 bis 16 jeweils in der Reihenfolge von a bis e ausgelesen, so daß die einzelnen Einzeilen-Farbdaten (G, B und R) synchron dem Interface 9 zugeführt werden.

Fig. 1 zeigt eine spezielle Ausführung des Verzögerungs­ speichers 13 (13a oder 13b), welche ein charakteristisches Merkmal der dargestellten Ausführungsform ist. Wie darge­ stellt, haben Eingangssignale DIO bis DI7 und Ausgangssig­ nale DO0 bis DO7 jeweils acht Bits, während ein Speicher 17, welcher der Hauptbestandteil des Verzögerungsspeichers 13 ist und als Verzögerungseinrichtung dient, vier Bits hat. 4 Bit-Verknüpfungsglieder 18a und 18b, welche den unteren vier Bits DIO bis DI3 bzw. den oberen vier Bits DI4 bis DI7 zugeteilt sind, sind parallel zu dem Eingang des Spei­ chers 17 geschaltet. Die Verknüpfungsglieder 18a und 18b bilden auf der Eingangsseite Datenbit-Umsetzeinrichtungen. Ein Halteglied 19 und eine direkte Ausgangsleitung 20 sind mit dem Ausgang des Speichers 17 verbunden und den vier unteren Bits DO0 bis DO3 bzw. den vier oberen Bits DO4 bis DO7 des Ausgangs des Speichers 17 zugeteilt. Das Halte­ glied 19 und die direkte Ausgangsleitung 20 bilden auf der Ausgangsseite eine Datenbit-Umsetzeinrichtung. Der Speicher 17 ist als ein asynchroner Eingabe/Ausgabe-FIFO-Feldspei­ cher mit den Zellen eines dynamischen RAM-Speichers aus­ geführt; jeder Speicher hat eine Kapazität, welche größer als die Datenmenge ist, welche der maximalen Anzahl Verzö­ gerungszeilen entspricht. Um beispielsweise sechzehn Zei­ len zu verzögern, wird eine Kapazität von 16 (Zeilen)× 2928 (Bildelementen)×8 (Bits) = 374 784 (Bits) benö­ tigt; es genügt also eine Kapazität von 1 Megabits (= 256k×4). Die Arbeitsweise des Verzögerungsspeichers 13 mit dem vorstehend beschriebenen Aufbau wird nunmehr anhand von Fig. 2 beschrieben. Ein Signal VCLK und ein Signal werden an Anschlüsse G1 und G2 der Verknüpfungsglieder 18a bzw. 18b angelegt. Wenn das Signal VCLK auf einem hohen Pegel oder "H" liegt, wird das Glied 18a geöffnet, um die unteren vier Bits DI0 bis DI3 dem Speicher 17 zuzuführen. Wenn das Signal VCLK auf einem niedrigen Pegel liegt oder "L" ist, wird das Glied 18b geöffnet, um die oberen vier Bits DI4 bis DI7 dem Speicher 17 zuzuführen. Wenn die Ein­ gänge an den beiden Anschlüssen G1 und G2 "H" sind, haben die Ausgangssignale der Verknüpfungsglieder 18a und 18b eine hohe Impedanz, mit der Folge, daß vier niedrigere Datenbits und vier höhere Datenbits abwechselnd an den Spei­ cher angelegt werden. Ein Schreibtakt WCLK von dem Speicher 17 hat eine Periode, welche die Hälfte der Periode des Signals VCLK ist, und Daten werden an den positiv verlau­ fenden (vorderen) Flanken des Taktes WCLK eingeschrieben.

Ein Lesetakt RClK wird ebenfalls an den Speicher 17 ange­ legt, und ist dasselbe Signal wie der Schreibtakt WCLK. Daten werden synchron mit den positiv verlaufenden Flanken des Lesetaktes RCLK aus dem Speicher 17 gelesen. Infolge der FIFO-Operation werden die unteren vier Bits DO0 bis DO3 und die oberen vier Bits DO4 bis DO7 nacheinander in dieser Reihenfolge ausgelesen. In Fig. 2 stellen Daten ohne eine Schraffur und Daten mit einer Schraffur die Da­ ten DO0 bis DO3 bzw. die Daten DO4 bis DO7 dar. Das Halte­ glied 19 verriegelt Daten an der positiv verlaufenden Flan­ ke des Signals VCLK, und daher bei den unteren vier Bits DO0 bis DO3. Folglich werden die unteren vier Datenbits von dem Halteglied 19 und die vier oberen Datenbits von dem Speicher 17, d. h. acht Datenbits insgesamt, an die Einzei­ len-Speichereinrichtung 12 angelegt. Wenn die Einzeilen- Speichereinrichtung 12 Daten bei den negativ verlaufenden Flanken des Signals VCLK speichert (was durch eine Markie­ rung ↑ in Fig. 2 angezeigt ist) können die unteren und oberen Daten desselben Bildelements genau und mit einem Spielraum bezüglich der Zeit gespeichert werden.

Fig. 9 zeigt ein Lese-Freigabesignal ein Schreib-Frei­ gabesignal , ein Lese-Rücksetzsignal , ein Schreib- Rücksetzsignal und ein Zeilen-Synchronisiersignal LSYNC.Wenn die Signale und niedrig bzw. "L" werden, werden die Lese- und die Schreibadresse rückge­ setzt und in die Anfangsadressen zurückgebracht. Hieraus folgt, daß die Anzahl Zeilen, welche während des Intervalls zwischen den aufeinanderfolgenden Pegeln "L" der Signale und auftreten, die Anzahl Zeilen ist, welche von dem Speicher 17 verzögert worden sind. In dem speziellen, in Fig. 9 dargestellten Zeitdiagramm sind zwei Zeilen (einer Periode) zwischen den Pegeln "L" der Signale - und vorhanden, so daß der Speicher 17 zwei Zeilen verzögert. Durch Steuern der Zeitabläufe der Signale und ist es möglich, die Anzahl Verzögerungszei­ ten in Anpassung an das Vergrößerungs-Änderungsverhältnis zu steuern und dadurch die Abweichungen der Lesepositionen der CCD-Sensoren 4 genau zu beseitigen.

Eine weitere Ausführungsform der Erfindung ist in Fig. 10 und 11 dargestellt. Während bei der ersten Ausführungsform infolge der zwei Verzögerungsspeicher in der Verzögerungs- Verarbeitungseinrichtung zwei Speicher 17 benötigt werden, ist die zweite Ausführungsform, welche nachstehend beschrie­ ben wird, mit einem einzigen Speicher 21 ausgeführt. Ins­ besondere weist in dieser Ausführungsform eine Datenbit- Umsetzeinrichtung Verknüpfungsglieder 22a und 22b auf, wel­ che den unteren bzw. den oberen vier Bits der CCD2-Signal­ leitung zugeteilt sind, und Verknüpfungsglieder 22c und 22d auf, welche den unteren bzw. den oberen vier Bits der CCD4-Signalleitung zugeteilt sind. Die Glieder 22a bis 22d sind parallel zu der Eingangsseite des Speichers 21 ge­ schaltet. Mit der Ausgangsseite des Speichers 21 sind Halte­ glieder 23a und 23b, welche den unteren bzw. den oberen vier Bits der CCD-Signalleitung zugeteilt sind, und ein Halteglied 23c sowie eine direkte Ausgangsleitung 24 ver­ bunden, welche den unteren bzw. den oberen vier Bits der CCD-Signalleitung zugeteilt sind. Die Halteglieder 23a bis 23c und die direkte Ausgangsleitung 24 bilden ebenfalls eine Datenbit-Umsetzeinrichtung. Die Speicher 21 haben eine zweimal größere Kapazität als in der Schaltung der Fig. 1, so daß im Falle von 16 Verzögerungsleitungen 374 784×2 = 749 568 (Bits) benötigt werden, so daß 1 Megabit ausreicht.

Nachstehend wird die Arbeitsweise der dargestellten Aus­ führungsform beschrieben. Wie in Fig. 11 dargestellt, wird eine Bildelement-Datenausgangsperiode in vier Perioden un­ terteilt. Wenn Signale bis nacheinander "L" werden, werden die Verknüpfungsglieder 22a bis 22d nach­ einander geöffnet und geschlossen mit dem Ergebnis, daß Daten mit jeweils vier Bits nacheinander an den Speicher 21 angelegt werden. Ein Schreibtakt WCLK und ein Lesetakt RCLK, welche jeweils an den Speicher 21 angelegt worden sind, haben eine Periode, welche ein Viertel einer Bildele­ ment-Periode ist. Die Daten werden bei den positiv ver­ laufenden Flanken des Schreibtaktes WCLK in den Speicher 21 geschrieben. Wenn die unteren vier Bitdaten der CCD2- Signalleitung "2L" sind, sind die oberen 4 Bitdaten der CCD2-Signalleitung "2H", die unteren vier Bittdaten der CCD4-Signalleitung "4L" und die oberen vier Bitdaten der CCD4-LSignalleitung "4H". Dann werden die Daten "2L", "2H", "4L" und "4H" nacheinander in dieser Reihenfolge ein­ geschrieben, und an den positiv verlaufenden Flanken des Lesetaktes RCLK in derselben Reihenfolge ausgelesen. Die Halteglieder 23a bis 23c verriegeln die Daten "2L", "2H", bzw. "4L" an den positiv verlaufenden Flanken der Signale GCK1 bis GCK3. Die Ausgangssignale der Halteglieder 23a und 23b und die Ausgangssignale des Halteglieds 23c und die direkte Ausgangsleitung 24 werden jeweils als 8 Bit-Daten an die Einzeilen-Speichereinrichtung 12 (Fig. 8) angelegt. Die Einzeilen-Speichereinrichtung 12 speichert dann die Eingangszeiten zu den Zeitpunkten, welche durch ein Zei­ chen ↑ in Fig. 11 angezeigt sind. Die Anzahl Verzögerungs­ leitungen wird in Anpassung an das Vergrößerungs-Änderungs­ verhältnis in derselben Weise wie bei der Schaltung der Fig. 1, d. h. durch Steuern der Zeitpunkte des Schreib-Rück­ setzsignals und des Lese-Rücksetzsignals ge­ steuert.

In Fig. 12 und 13 ist noch eine weitere Ausführungsform der Erfindung dargestellt, welche bei einem 1:1 Farbsensor 26 mit CCD-Sensoren 25R (rot) 25G (grün) und 25B (blau) anwend­ bar sind, welche in der Unterabtastrichtung parallel ange­ ordnet sind. Wie dargestellt, sind die Sensoren 25R, 25G und 25B in gleichen Abständen ℓ in der Unterabtastrichtung posi­ tioniert, und die Sensoren 25R und 25B in einem Abstand 2ℓ angeordnet. Die Sensoren 25R, 25G und 25B haben jeweils 5000 Bildelemente und lesen eine Vorlage der Größe A3 mit einer Auflösung von 16 Bildelementen/mm in der Breitenrichtung.

Wie in Fig. 13 dargestellt, werden die Ausgangssignale der Sensoren 15R, 15G und 15B unabhängig voneinander verarbei­ tet. Insbesondere die Ausgangssignale der Sensoren 25R, 25G und 25B werden durch Verstärker 27R, 27G bzw. 27B verstärkt und dann durch AD-Umsetzer 28R, 28G und 27B in digitale Signale umgesetzt und danach wird die R-Signal­ zeile, welche von dem Fühler 25R abgegeben worden ist, durch eine Verzögerungs-Verarbeitungseinrichtung 29R um einen dem Abstand 2ℓ entsprechenden Wert verzögert; die G-Signal­ zeile, welche von dem Fühler 25G abgegeben worden ist, wird durch eine Verzögerungs-Verarbeitungseinrichtung 29G um einem dem Abstand ℓ entsprechenden Betrag verzögert, und die B-Signalzeile, welche von dem Fühler 25B abgegeben wor­ den ist, wird überhaupt nicht verzögert. Die sich ergeben­ den Ausgangssignale der Verzögerungs-Verarbeitungseinrich­ tung 29R, 29G und 29B werden an einen digitalen Verarbei­ tungsabschnitt 30 angelegt, welcher dann 8 Bit-R-, -G- und -B-Daten erzeugt, welche einer Korrektur bei den Abweichun­ gen von Lesepositionen unterzogen werden.

Die Verzögerungs-Verarbeitungseinrichtungen 29R und 29G können jeweils durch eine spezielle, in Fig. 1 dargestellte Ausführung ausgebildet werden. Da die Verzögerungs-Verar­ beitungseinrichtung 29R eine zweimal größere Verzögerung benötigt als die Verzögerungs-Verarbeitungseinrichtung 29G, wird ein zweimal längeres Intervall zwischen den aufein­ anderfolgenden Pegeln "L" der Schreib- und der Lese-Rück­ setzsignale und der Verzögerungs-Verarbeitungs­ einrichtung 29R zugeteilt.

Gemäß der Erfindung wird eine Verzögerungseinrichtung zum Ausgleichen der lagebedingten Abweichungen einer An­ zahl von Zeilen-Sensoren vorgeschaltet, worauf dann eine Datenbit-Umsetzeinrichtung folgt. Daher wird, selbst wenn eine verhältnismäßig preiswerte Verzögerungseinrichtung, welche sich im Bit-Aufbau von der AD-Umsetzeinrichtung unterscheidet, verwendet wird, die Speicherkapazität der Verzögerungseinrichtung wirksam genutzt. Dies ist vorteil­ haft, um die Anzahl Speicher, welche die Verzögerungsein­ richtung bilden, und um dadurch den Platzbedarf und die Kosten zu reduzieren.

Claims (4)

1. Bildleseeinrichtung, gekennzeichnet durch eine Anzahl Zeilensensoren, welche in verschiedenen Zeilen in einer Unterabtastrichtung angeordnet sind;
eine Verarbeitungseinrichtung zum Verarbeiten analoger Sig­ nale, die jeweils von einem der Anzahl Zeilensensoren ab­ gegeben werden;
eine Analog-Digital-(AD-)Umsetzeinrichtung, um Ausgangssig­ nale der Verarbeitungseinrichtung in digitale Mehrpegel- Signale umzusetzen;
eine Verzögerungseinrichtung mit demselben Bitaufbau wie die AD-Umsetzeinrichtung, um einen Teil der Ausgangssignale der AD-Umsetzeinrichtung zu verzögern, und
eine Datenbit-Umsetzeinrichtung, welche jeweils an der Eingangs- und an der Ausgangsseite der Verzögerungseinrich­ tung vorgesehen ist.

2. Einrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die AD-Umsetzeinrichtung einen 8 Bit- Ausgangs-Bit-Aufbau hat.

3. Einrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Verzögerungseinrichtung einen 4 Bit-Verzögerungsspeicher aufweist.

4. Einrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Datenbit-Umsetzeinrichtung, welche an der Eingangsseite der Verzögerungseinrichtung vorgesehen ist, eine Verknüpfungseinrichtung aufweist, welche mit der Eingangsseite der Verzögerungseinrichtung verbunden ist, wobei die Daten-Umsetzeinrichtung, welche an der Ausgangs­ seite der Verzögerungsseite vorgesehen ist, Halteglieder aufweist, welche mit der Ausgangsseite der Verzögerungsein­ richtung und einer direkten Ausgangsleitung verbunden sind.