DE4041897C2 - Integrierte Schaltkreiseinrichtung und Abtastpfadsystem - Google Patents

Description

Die Erfindung betrifft eine integrierte Schaltkreiseinrichtung sowie ein Abtastpfadsystem.

Es ist extrem schwierig, den internen Zustand einer integrierten Schaltkreiseinrichtung, insbesondere wenn diese intern komplexe Lo­ gikfunktionen aufweist, durch Tests unter Verwendung nur der primä­ ren Ein-/Ausgangsanschlüsse zu beobachten. Derartige Schwierigkeiten werden in Ausdrücken der "Beobachtbarkeit" und "Steuerbarkeit" aus­ gedrückt.

Steuerbarkeit gibt die Schwierigkeit der Steuerung der internen Si­ gnale eines Schaltkreises und Beobachtbarkeit die Schwierigkeit der Beobachtung des internen Zustandes eines Schaltkreises an.

Um zu untersuchen, ob an einer bestimmten Stelle innerhalb des Schaltkreises ein Defekt vorliegt oder nicht, ist es notwendig, die an diesen angelegten Eingangssignale zu steuern. Ferner ist es er­ forderlich, die als Folge einer vorbestimmten Eingabe erhaltene Aus­ gabe genau zu beobachten. Es ist unmöglich, zu ermitteln, ob im Schaltkreis ein Fehler vorhanden ist oder nicht, wenn die Beobacht­ barkeit oder Steuerbarkeit unzureichend ist.

In einer integrierten Schaltkreiseinrichtung mit komplexer Funkti­ onslogik gibt es viele Gatter zwischen den Testpositionen und den primären I/O-Anschlüssen. Es ist daher extrem schwierig, eine zu­ friedenstellende Beobachtbarkeit und Steuerbarkeit zu erzielen. Dar­ über hinaus sind hochgradig integrierte Schaltkreiseinrichtungen entsprechend dem Fortschritt der Halbleitertechnologie zunehmend komplexer geworden. Mittlerweile wächst die Forderung nach Ent­ wurf/Entwicklung verschiedener integrierter Schaltkreiseinrichtungen in kleinen Mengen und innerhalb kurzer Zeit. Um diese Forderungen zu erfüllen, wurden Entwurfsverfahren wie hierarchisches Chipdesign und zellenbasierende Verfahren eingeführt.

Beim hierarchischen Design (Entwurf) stellen die Elemente mit einfa­ chem Aufbau (beispielsweise ein Logikgatter) die Designeinheit der tiefsten Ebene dar. Es wird eine Mehrzahl von Designeinheiten zusam­ mengesetzt, um eine funktionale Einheit höherer Stufe zu bilden. Die funktionale Einheit einer noch höheren Ebene wird dann durch Zusam­ mensetzen dieser Mehrzahl funktionaler Einheiten gebildet. Die funk­ tionalen Einheiten der niedrigeren Ebene werden in die Abstraktion der höheren Ebene übernommen, wobei ihre Detailstruktur nicht er­ kennbar ist. Indem man auf diese Weise eine komplexere höhere Ebene aufbaut, wird der Entwurf einer integrierten Schaltkreiseinrichtung als endgültiges Objekt vervollständigt.

Das zellenbasierende Verfahren benutzt das Konzept der erneuten Ver­ wendung früherer Designbesonderheiten zusätzlich zum hierarchischen Entwurf. Beispielsweise werden Daten oder ähnliche Information über Chips und Schaltkreisblöcke mit zufriedenstellenden Betriebsergeb­ nissen in einer Bibliothek gespeichert. Eine Bibliothek ist eine Sammlung von Daten, in der Entwürfe integrierter Schaltkreiseinrich­ tungen und zugehörige Informationen gespeichert und überwacht wer­ den. Beim Entwerfen eines neuen Chips werden die in der Bibliothek gespeicherten Designdaten von Chips mit zufriedenstellenden Betriebs­ ergebnissen unmittelbar als funktionale Einheit erneut verwendet. Dies vereinfacht den Entwurf weiteren hochintegrierten Schaltkrei­ ses.

Durch die Fortschritte der Halbleitertechnologie im Hinblick auf die Miniaturisierung ist es möglich geworden, individuelle funktionale Einheiten auf einem Chip zu implementieren, die früher auf einer Mehrzahl von Chips oder Platinen getrennt gebildet wurden. Dies ge­ stattet einen Entwurf durch das oben erwähnte zellenbasierende Ver­ fahren. Die Entwurfszeit wird erheblich verkürzt und die Qualität des Designs verbessert.

Der Fortschritt bei hochintegrierten Schaltkreiseinrichtungen hat die oben erwähnten Schwierigkeiten für die Prüfung der Schaltkreise erhöht. Daher ist das sogenannte Testbarkeitsdesign zu einem wichti­ gen Faktor geworden. Die Ausführung eines Testes umfaßt eine Mehr­ zahl von Schritten wie beispielsweise der Erzeugung von Testdaten, das Ausführen der Operation des zu prüfenden Blockes mit Testdaten, die Ausgabe der Testergebnisse und deren Bestätigung. Entsprechend der Vergrößerung der Schaltkreise verlängert sich auch die für den Test erforderliche Zeitspanne, wodurch eine Verkürzung der Testzeit wichtig geworden ist.

Um das Prüfen zu vereinfachen, wird das im folgenden beschriebene sogenannte Abtastdesignverfahren verwendet. Beim Abtastdesign sind Schieberegisterverriegelungen (im weiteren als SRL bezeichnet) an internen Beobachtungspunkten (diejenigen Stellen, an denen die Aus­ gaben beobachtet werden sollen) und Steuerpunkten (den Stellen, an denen die Eingaben erfolgen) im integrierten Schaltkreis gebildet. Durch Verbinden einer Mehrzahl von SRLs in Reihe wird ein Schiebe­ pfad (im weiteren als "Abtastpfad" bezeichnet) geschaffen, durch den Daten geschoben werden können.

Am SRL des Steuerpunktes werden die gewünschten Daten eingestellt, indem Daten extern an den Abtastpfad angelegt werden, die seriell im Abtastpfad verschoben werden. Die in jedem SRL gespeicherten Daten werden an den zu prüfenden Schaltkreis angelegt. Die Ausgabe wird dabei dem SRL der jeweiligen Beobachtungspunkte zugeführt und dort gespeichert. Die gespeicherten Daten der SRLs werden erneut seriell über den Abtastpfad übertragen und extern als serielles Signal vom Ausgangsanschluß bereitgestellt. Die Beobachtbarkeit und Steuerbar­ keit an wichtigen Stellen in der integrierten Schaltkreiseinrichtung kann durch Schaffen eines solchen Abtastpfades erreicht werden.

Dieses Abtastdesignverfahren behandelt die Daten in zeitlicher Folge. Die Abtastlänge steigt dabei aufgrund des hohen Integrations­ grades der Schaltkreiseinrichtung an. Entsprechend verlängert sich auch die Testzeit.

Fig. 25 zeigt ein Diagramm, das eine Schätzung der Testzeit dar­ stellt, wenn die Abtastpfadlänge zunimmt (Takeshi Hashizume et al, "Cell-Based Test Design Method, 1989 International Test Conference Proceedings", S. 909-916). Bezüglich der Fig. 26 und 27 weist das Chipmodell 105 dieser Schätzung n Modelleinheiten (MU1) 104 und einen Modellprozessor (MC1) 106 auf.

Eine Modelleinheit 104 umfaßt 3 Logikblöcke (MB1) 101, einen 512w (Wort) × 16b-(Bit)ROM-Block (MB2) 102 und einen 250w × 8b-RAM- Block (MB3) 103.

Die wesentlichen Eigenschaften von MB1, MB2, MB3 und MC1 sind in Fig. 27 dargestellt. Bei diesem Test sind SRLs nur an den Eingangs­ anschlüssen eines jeden Schaltkreisblockes gebildet, um die Bela­ stung (Flächenbedarf und Fortpflanzungsverzögerung) des Testschalt­ kreises zu vermindern. Entsprechend ist die Abtastpfadlänge eines jeden Blockes gleich der Zahl von Eingangsanschlüssen eines jeden Blockes (die Zahl der in Reihe geschalteten SRLs).

Die Zahl der Eingangsanschlüsse einer Modelleinheit 104 beträgt 149 (40×3 + 10 + 19). Die Zahl der Eingänge von MC1 ist 40. Ein Modell­ chip weist wie oben erwähnt n Modelleinheiten 104 und einen Modell­ prozessor 106 auf. Die Abtastpfade der jeweiligen Modelleinheiten und des Modellprozessors innerhalb des Modellchips 105 sind in Reihe geschaltet. Mit anderen Worten gibt es im Modellchip 105 nur einen Abtastpfad. Daher beträgt die Abtastpfadlänge dieses Modellchips 149 × n + 40.

Die in Fig. 25 dargestellte Testzeit ist im Diagramm gegen die Schaltkreiskomplexität (die Zahl der Transistoren) aufgetragen. Die Schaltkreiskomplexität des Chips ist gleich {(8k + 8k + 16k) × n + 50 k}. Sowohl die Schaltkreiskomplexität des Chips als auch die Ab­ tastpfadlänge sind proportional zu n. Es wird angenommen, daß die Beziehung zwischen der Abtastpfadlänge und der Testzeit ähnlich der im Diagramm der Fig. 25 dargestellten ist.

Aus Fig. 25 ist ersichtlich, daß die Testzeit proportional zur Ab­ tastpfadlänge ist. Beim Prüfen von integrierten Schaltkreisen ist es erforderlich, daß die Zeit zum Testen und die Zahl der Testan­ schlüsse (Pins) vermindert wird, um die Entwicklungszeit und die Un­ tersuchungszeit bei der Auslieferung zu verkürzen. Um diese Forde­ rung zu erfüllen, ist das Verfahren der Unterteilung des Abtast­ pfades und der Ausführung der Ein-/Ausgabe von Daten unter Verwen­ dung eines Multiplexers (MUX) über einzelne Ein- und Ausgabepins verwendet worden.

Bezüglich Fig. 28 weist der integrierte Schaltkreis 1 Funktionsmo­ dule 3a, 3b, 3c und einen Multiplexer 5 auf. Das Funktionsmodul um­ faßt den oben angeführten ROM, RAM oder Prozessor.

SRLs 4a-4f sind mit den Ein- und Ausgangsanschlüssen des Funktions­ modules 3a verbunden. Das Funktionsmodul 3a und die SRLs 4a-4f bil­ den zusammen das Modul 2a.

SRLs 4g-4k sind mit den Ein- und Ausgangsanschlüssen des Funktions­ modules 3b verbunden. Das Funktionsmodul 3b und die SRLs 4g-4k bil­ den zusammen das Modul 2b.

SRLs 4l-4r sind mit den Ein- und Ausgangsanschlüssen des Funktions­ modules 3c verbunden. Das Funktionsmodul 3c und die SRLs 4l-4r bil­ den zusammen das Modul 2c.

Die SRLs 4a-4f sind in Reihe geschaltet, um einen Abtastpfad zu bil­ den. Der Eingang des SRL 4a ist mit einem Abtasteingangs-(SI-)An­ schluß 6, der Ausgang des SRL 4f mit dem MUX 5 verbunden. In ähnli­ cher Weise bilden die SRLs 4g-4k einen Abtastpfad, dessen Eingang mit dem SI-Anschluß 6 und dessen Ausgang mit dem MUX 5 verbunden ist. Auch die SRLs 4l-4r sind in Reihe geschaltet, um einen Abtast­ pfad zu bilden, wobei dessen Eingang mit dem SI-Anschluß 6 und des­ sen Ausgang mit dem MUX 5 verbunden ist.

Der MUX 5 weist Auswahlsignal-Eingangsanschlüsse 8a und 8b auf und sein Ausgangssignal wird am Abtastausgangs-(SO-)Anschluß 7 abgege­ ben. Die Auswahlsignal-Eingangsanschlüsse 8a und 8b sind Eingangsan­ schlüsse, an die Auswahlsignale zum Auswählen von einem der Funkti­ onsmodule 3a, 3b, 3c als zu prüfender Block angelegt werden. Das Auswahlsignal umfaßt zwei Bits, da es drei Auswahlobjekte gibt.

Unter Bezugnahme auf die Fig. 28 wird im weiteren der Betrieb des integrierten Schaltkreises 1 zum Zeitpunkt der Funktionsprüfung be­ schrieben. Die Funktionsprüfung des integrierten Schaltkreises 1 wird durch Ausführen einer individuellen Funktionsprüfung der Funk­ tionsmodule 3a-3c erreicht. Zuvor werden ausreichende Testmusterda­ ten zum Prüfen der Funktionen der Funktionsmodule 3a-3c erzeugt.

Die Funktionsprüfung des Funktionsmodules 3a wird beispielhaft erläutert. An den Auswahlsignal-Eingangsanschlüssen 8a und 8b wird ein 2-Bit- Wort angelegt, um dem MUX 5 mitzuteilen, daß das Ausgangssignal des SRL 4f an den SO-Anschluß 7 übergeben werden soll.

Vom SI-Anschluß 6 aus werden Eingangsdaten für die Funktionsprüfung des Funktionsmodules 3a seriell zugeführt. Die Eingangsdaten werden auf dem Abtastpfad der SRLs 4a-4f hintereinander weitergegeben, um im mit den jeweiligen Eingangsanschlüssen der Funktionsmodule ver­ bundenen SRL eingestellt zu werden. Dies gestattet, daß die extern erzeugten Daten an die Eingangsanschlüsse des internen Funktionsmo­ dules 3a des integrierten Schaltkreises angelegt werden.

Das Funktionsmodul 3a ist vom Eingangswert abhängig und stellt das Ergebnis am Ausgangsanschluß bereit. Das Ausgangsergebnis wird im SRL, das mit dem Ausgangsanschluß des Funktionsmodules verbunden ist, gespeichert. Die in den SRLs gehaltenen Daten werden hinterein­ ander über den Abtastpfad und den MUX 5 seriell am SO-Anschluß abge­ geben.

Die oben erwähnte Operation wird für alle Testmuster des Funktions­ modules 3a ausgeführt, um die Funktionsprüfung des Funktionsmodules 3a zu vervollständigen. Ähnliche Funktionsprüfungen werden für die Funktionsmodule 3b und 3c durchgeführt.

Für die Erstellung einer Bibliothek werden das Funktionsmodul 3a und die SRLs 4a-4f zum Prüfen des Funktionsmodules 3a häufig gebündelt, um effektiv als ein neues Modul 2a entworfen zu werden. Die anderen Funktionsmodule 3b und 3c werden ebenfalls häufig als Module 2b und 2c mit dem Abtastpfad für deren Prüfung entworfen.

Unter Bezugnahme auf die Fig. 29 wird ein Beispiel beschrieben, das das herkömmliche Abtastpfaddesign der Fig. 28 auf den hierarchischen Entwurf anwendet. Eine integrierte Schaltkreiseinrichtung mit derar­ tigen hierarchischen Testschaltungen ist beispielsweise in der JP 62-93672 A2 schrieben. Bezüglich Fig. 29 weist der hierarchische in­ tegrierte Schaltkreis 1b die Module 1a, 2d und 2e sowie den MUX 5b auf.

Modul 1a stimmt mit dem integrierten Schaltkreis 1 der Fig. 28 über­ ein. Der integrierte Schaltkreis 1b weist den in Fig. 28 gezeigten integrierten Schaltkreis 1 als ein Modul 1a auf. Durch Anordnen des Modules 1a zusammen mit den anderen individuellen Modulen 2d und 2e auf dem integrierten Schaltkreis 1b wird eine neue Funktion des in­ tegrierten Schaltkreises 1b implementiert. In Fig. 29 sind zur Ver­ einfachung der Beschreibung nur der Abtastpfad und der zu prüfende Block des MUX 5b dargestellt.

Das Modul 1a weist ferner Module 2a, 2b und 2c niedrigerer Ebene so­ wie MUX 5a zum Auswählen von einem der drei Module zum Prüfen auf. Modul 2a umfaßt ein nicht dargestelltes Funktionsmodul und seriell miteinander verbundene SRLs 4a-4f. Jeder der SRLs 4a-4f ist mit den Ein-/Ausgangsanschlüssen des nicht gezeigten Funktionsmodules ver­ bunden. Der Eingang des SRL 4a ist mit dem SI-Anschluß 6a des Modu­ les 1a und der Ausgang des SRL 4f mit dem MUX 5 verbunden.

In ähnlicher Weise weist das Modul 2b ein nicht dargestelltes Funk­ tionsmodul und SRLs 4g-4k auf. Das Modul 2c umfaßt ein nichtdarge­ stelltes Funktionsmodul und SRLs 4l-4r. Die SRLs 4k-4k und die SRLs 4l-4r sind jeweils in Reihe geschaltet, um einen Abtastpfad zu bil­ den, wobei deren Eingänge mit dem SI-Anschluß 6a und deren Ausgänge mit dem MUX 5a verbunden sind.

Der MUX 5a weist Auswahlsignal-Eingangsanschlüsse 8a und 8b und einen SO-Ausgangsanschluß 7a auf. Die Auswahlsignal-Eingangsan­ schlüsse 8a und 8b sind ferner auch mit Auswahlsignal-Eingangsan­ schlüssen 8a′ und 8b′ des integrierten Schaltkreises 1b und der SO- Anschluß 7a des Modules 1a ist mit dem MUX 5b des integrierten Schaltkreises 1b verbunden.

In ähnlicher Weise zu den Modulen 2a, 2b und 2c weist das Modul 2d ein nicht dargestelltes Funktionsmodul und seriell miteinander ver­ bundene SRLs 4s-4u auf. Die SRLs 4s-4u bilden einen Abtastpfad, des­ sen Eingang mit dem SI-Anschluß 6b und dessen Ausgang mit dem MUX 5b verbunden ist. Die SRLs 4s-4u sind mit den I/O-Anschlüssen der nicht dargestellten Funktionsmodule des Modules 2d verbunden.

In ähnlicher Weise umfaßt das Modul 2e ein nicht dargestelltes Funk­ tionsmodul und seriell miteinander verbundene SRLs 4v-4x. Die SRLs 4v-4x bilden einen Abtastpfad, dessen Eingang mit dem SI-Anschluß 6b und dessen Ausgangsanschluß mit dem MUX 5b verbunden ist.

Der MUX 5b weist Auswahlsignal-Eingangsanschlüsse 8c und 8d zum Aus­ wählen von einem der Module 1a, 2d und 2e auf. Die vom MUX 5b ausge­ wählten Daten werden dem SO-Anschluß 7b zugeführt.

Unter Bezugnahme auf die Fig. 29 wird der Betrieb bei der Funktions­ prüfung eines jeden Funktionsmodules des hierarchischen integrierten Schaltkreises 1b erläutert. Durch Auswählen der Signaleingangsan­ schlüsse 8c und 8d wird dem MUX 5b extern ein Auswahlsignal zum Aus­ wählen von einem der Module 1a, 2d und 2e zugeführt.

Es werde beispielsweise angenommen, daß durch das Auswahlsignal das Modul 1a ausgewählt worden ist. Somit wird über den MUX 5b das Aus­ gangssignal des SO-Anschlusses 7a dem SO-Anschluß 7b zugeführt. Das Modul 1a weist drei Module 2a, 2b und 2c niedrigerer Ebene auf. Beim Prüfen muß eines dieser drei Module ausgewählt werden. Über die Aus­ wahlsignal-Eingangsanschlüsse 8a und 8b wird ein Auswahlsignal an den MUX 5a angelegt.

Es sei beispielsweise angenommen, daß das Modul 2a ausgewählt worden ist. Somit wird ein Abtastpfad vom SI-Anschluß 6b zum SO-Anschluß über Modul 2a, MUX 5a und MUX 5b gebildet.

Durch die Auswahl des Modules 2a werden die Testmusterdaten vom SI- Anschluß 6b in den SRLs 4a-4f abgelegt. Mit diesen Testdaten wird das Funktionsmodul des Modules 2a betrieben. Das Ergebnis der Prü­ fung wird in denjenigen SRLs von 4a-4f gespeichert, die mit dem Aus­ gang des nicht dargestellten Funktionsmodules verbunden sind. Das Ausgangsergebnis wird erneut auf den Abtastpfad übertragen und seri­ ell vom SO-Anschluß 7b abgenommen. Die Prüfung des Modules 2a wird vervollständigt, indem Funktionsprüfungen für alle Testmuster des Funktionsmodules von Modul 2a ausgeführt werden.

In ähnlicher Weise werden durch eine Änderung des an die Auswahlsi­ gnal-Eingangsanschlüsse 8a′ und 8b′ angelegten Signales jeweils die Module 2b und 2c ausgewählt. Die Prüfung des Modules 1a wird ver­ vollständigt, indem die Prüfungen für alle Module ausgeführt werden.

Nachdem die Prüfung des Modules 1a abgeschlossen ist, werden die an die Auswahlsignal-Eingangsanschlüsse 8c und 8d angelegten Signale verändert, wodurch entweder Modul 2d oder 2e als zu prüfender Block ausgewählt wird. Ähnlich wie bei Modul 1a wird entweder das Modul 2d oder 2e geprüft. In diesem Fall ist es nicht erforderlich, den Ab­ tastpfad z. B. im Modul 2d auszuwählen, da die Module 2df und 2e nur einen einzelnen Abtastpfad aufweisen.

Wie sich aus dem oben angeführten ergibt, wird eine Funktionsprüfung des integrierten Schaltkreises 1b vervollständigt, indem Prüfungen für alle Module, einschließlich der Module niedrigerer Ebene in ei­ nem Modul, ausgeführt werden.

Für den Fall, daß der integrierte Schaltkreis 1b unter Einschluß des integrierten Schaltkreises 1 der Fig. 28 direkt als Modul 1a entwic­ kelt wird, tritt folgendes Problem auf.

Das physikalische Layout des hierarchischen Modules 1a wird unter Bedingungen bestimmt, für die die Signalverdrahtung zur Funktions­ prüfung der jeweiligen Module 2a, 2b und 2c zugewiesen wird. Die entsprechenden Designdaten werden in einer Bibliothek gespeichert, deren Inhalt nicht verändert werden kann. Die Modifizierung des De­ signmusters des Modules 1a aus dem integrierten Schaltkreis 1 beim Einbinden des Modules 1a in den integrierten Schaltkreis 1b ist schwierig und genügt dem Konzept des hierarchischen Designs nicht. Dies ist nicht erlaubt, da die Betriebseigenschaften und ähnliches nach der Änderung des Musters nicht mehr garantiert werden können.

Beispielsweise kann das Design des MUX 5a oder der Auswahlsignal- Eingangsanschlüsse 8a und 8b im Modul 1a nicht verändert werden. Dies bedeutet, daß die Zuordnung des Modules eingeschränkt ist. Es ist darüber hinaus notwendig, viele Auswahlsignal-Eingangsanschlüsse wie 8a′ und 8b′ zu bilden, um die Auswahl im MUX-Schaltkreis jedes­ mal dann anzugeben, wenn eine integrierte Schaltung höherer Ebene hierarchisch entworfen wird. Die Hinzufügung solcher Anschlüsse ver­ kompliziert nicht nur die Struktur des Funktionsmodules höherer Ebene, sondern vermindert auch die Effektivität der Prüfungsausfüh­ rung. Ferner ist die Zahl der Pins für den Chip beschränkt, so daß nicht übermäßig viele Pins für Testzwecke gebildet werden können.

Es ist notwendig, Testschaltkreise zu schaffen, die den hierarchi­ schen Entwurf in jedem Funktionsmodul berücksichtigen. Die Fig. 30 zeigt einen solchen Schaltkreis. Das Schaltbild der Fig. 30 wurde entsprechend beispielsweise der JP 61-99875 A2 erstellt.

Bezüglich der Fig. 30 weist der integrierte Schaltkreis 1 drei Mo­ dule 2a, 2b und 2c auf.

Das Modul 2a umfaßt Funktionsmodule 3a, SRLs 4a-4f, die mit den I/O- Anschlüssen des Funktionsmodules 3a verbunden und in Reihe geschal­ tet sind, um einen Abtastpfad zu bilden, und den MUX 5a, dessen ei­ ner Eingang mit dem Eingangsanschluß des SRL 4a und dessen anderer Eingang mit dem Ausgangsanschluß des SRL 4f verbunden ist, um das Eingangssignal vom SI-Anschluß 6 oder das Signal über die SRLs 4a-4f in Abhängigkeit vom Auswahlsignal, das am Auswahlsignal-Eingangsan­ schluß 201 angelegt ist, auszugeben.

In ähnlicher Weise umfaßt das Modul 2b das Funktionsmodul 3b, SRLs 4-4k, die jeweils mit den I/O-Anschlüssen des Funktionsmodules 3b verbunden und in Reihe geschaltet sind, um einen Abtastpfad zu bil­ den, und den MUX 5b, dessen einer Eingang mit dem Ausgang des MUX 5a und dessen anderen Eingang mit dem Ausgang des SRL 4k verbunden ist, um selektiv das vom MUX 5a angelegte Signal oder das über die SRLs 4g-4k zugeführte Signal in Abhängigkeit vom Auswahlsignal, das am Auswahlsignal-Eingangsanschluß 202 angelegt wird, weiterzugeben.

Das Modul 2c umfaßt das Funktionsmodul 3c, die SRLs 4l-4r, die je­ weils mit den I/O-Anschlüssen des Funktionsmodules 3c verbunden und in Reihe geschaltet sind, um einen Abtastpfad zu bilden, und den MUX 5c, dessen einer Eingang mit dem Ausgang des MUX 5b und dessen ande­ rer Eingang mit dem Ausgang des SRL 4r verbunden ist, um in Abhän­ gigkeit vom Auswahlsignal, das vom Auswahlsignal-Eingangsanschluß 203 zugeführt wird, selektiv das vom MUX 5b zugeführte oder das Aus­ gangssignal des SRL 4r an den SO-Anschluß 7 anzulegen.

Im integrierten Schaltkreis 1 der Fig. 30 kann der Abtastpfad eines jeden Modules 2a-2c und der Umgehungspfad, der den jeweiligen Ab­ tastpfad umgeht, von den MUX 5a-5c in Abhängigkeit vom Auswahlsi­ gnal, das von den Auswahlsignal-Eingangsanschlüssen 201-203 zuge­ führt wird, ausgewählt werden. Es ist möglich, durch das an die Aus­ wahlsignal-Eingangsanschlüsse 201-203 angelegte Signal festzulegen, ob die jeweiligen Module geprüft werden sollen oder nicht. Damit kann die Testzeit vermindert werden, da der Abtastpfad verkürzt wird.

Der integrierte Schaltkreis mit einer derartigen Konfiguration weist folgende Nachteile auf. Die Auswahl eines jeden Abtastpfades wird vom Signal ausgeführt, das an die Auswahlsignal-Eingangsanschlüsse 201-203 angelegt wird. Die Zahl der erforderlichen Auswahlsignal- Eingangsanschlüsse ist gleich der Zahl von Abtastpfaden auf dem Chip. Die Zahl der Pins zum Zuführen des Auswahlsignales steigt li­ near mit der Zahl der Funktionsmodule im Chip an. Es ist mittler­ weile im Hinblick auf hochgradig integrierte Schaltkreise unmöglich geworden, einen derartigen Schaltkreis zu erstellen.

Wie in Fig. 31 dargestellt ist, kann ein Dekoder 91 gebildet werden, um zu bestimmen, welches der Funktionsmodule des integrierten Schalt­ kreises als zu prüfender Block ausgewählt werden soll, um das oben erwähnte Problem zu vermeiden. Der Testschaltkreis mit Dekoder ist in der oben angeführten JP 62-93672 A2 oder US 4701921 beschrieben. Die Schaffung des Dekoders 91 besitzt den Vorteil, daß die Zahl der Pins zum Auswählen des zu prüfenden Modules nicht wesentlich erhöht wer­ den muß.

Ein derartiges Verfahren benötigt jedoch die Schaffung von Test­ schaltkreisblöcken mit dem Dekoder 91. Dies bedeutet für die Desig­ ner, die den Chip entwerfen, einen zusätzlichen Aufwand für Entwurf, Zuordnung, Verdrahtung und ähnliches für den Testschaltkreisblock. Ferner ist es notwendig, die Auswahlsignalleitungen im Dekoder des Testschaltkreisblockes zu sammeln. Dies vermindert aufgrund der Zu­ nahme der Verdrahtungsfläche und ähnliche Auswirkungen die Layout- Effizienz.

Die Fig. 32 zeigt ein schematisches Diagramm eines integrierten Schaltkreises in einem hierarchischen Design, das einen integrierten Schaltkreis mit einem Dekoder als Funktionsmodul verwendet. Bezüg­ lich der Fig. 32 weist der integrierte Schaltkreis 1b Module 1a und 2a-2d auf. Das Modul 1a umfaßt ferner Module 2e-2j niedrigerer Ebene. Jedes der Module 2a-2j weist einen Abtastpfad mit einem Auf­ bau auf, der mit dem der Module 2a-2c in Fig. 31 übereinstimmt.

Das Modul 1a umfaßt ferner einen Dekoder 91a, um anzugeben, ob eines der Module 2a-2j als zu prüfender Block ausgewählt werden soll oder nicht. Jedes der Module 2e-2j ist mit dem Dekoder 91a verbunden.

Der integrierte Schaltkreis 1b weist ferner einen Dekoder 91b auf, um zu entscheiden, ob eines der Module 1a und 2a-2d als zu prüfender Block ausgewählt werden soll oder nicht. Der Dekoder 91a des Modules 1a und die Module 2a-2d sind mit dem Dekoder 91b verbunden. Entspre­ chend werden die Verdrahtungen zum Anlegen von Auswahlsignalen in der Umgebung des Dekoders 91b gesammelt. Dies führt zu dem Problem, daß die Effizienz des Layouts entsprechend der Größe des Schaltkrei­ ses und damit des Verdrahtungsbereiches abnimmt.

Schaltkreistestverfahren, die das oben angeführte Problem lösen kön­ nen, sind in der US 4872169 und in "Designing and Implementing an Architecture with Boundary Scan", IEEE Design & Test of Computers, Februar 1990, S. 9-19 beschrieben. Bei den in diesen Druckschriften beschriebenen Schaltkreistestverfahren werden die Auswahldaten von jedem Abtastpfad weitergeleitet. Jeder Abtastpfad weist seriell Re­ gister auf, worin die Auswahldaten gespeichert werden. Die in jedem Register bereitgehaltenen Auswahldaten werden den jeweiligen MUX di­ rekt oder über einen Verriegelungsschaltkreis zugeführt, um das Um­ schalten eines jeden MUX zu steuern. Jeder MUX ist von den angeleg­ ten Auswahldaten abhängig, um die Aus- oder Eingangsdaten des ent­ sprechenden Abtastpfades auszuwählen, damit die ausgewählten Daten dem nächsten Testschaltkreis übergeben werden.

Entsprechend dem oben angeführten Schaltkreistestverfahren kann die Zahl der Signalleitungen und der Signalein-/ausgabepins vermindert werden, da die ausgewählten Daten über einen Datenübertragungspfad weitergeleitet werden. Ferner wird eine in Fig. 32 gezeigte Zusam­ menballung von Signalleitungen verhindert. Die Bildung von Registern zum halten von Auswahldaten im jeweiligen Abtastpfad im Datenüber­ tragungspfad führt jedoch zu überflüssigen Bits zum Zeitpunkt der Testdatenübertragung und erhöht die Bitlänge des Testdaten-Übertra­ gungspfades. Dies verlängert die Übertragungszeit der Testdaten und erhöht damit die Testzeit. Da keines der oben erwähnten Register von einem MUX umgangen werden kann, wirkt jedes von ihnen sogar in Modu­ len als überflüssiges Bit, die nicht als Testobjekt gewählt worden sind. Der Anstieg der Testzeit ist im Falle einer kleinen Zahl von zu prüfenden Funktionsmodulen nicht sehr ernst. Bei der gegenwärti­ gen Situation, daß hochgradig integrierte Schaltkreiseinrichtungen geschaffen und viele Funktionsmodule auf einem Chip gebildet werden, akkumuliert sich die Zunahme der Testzeit für jedes Register und führt zu einem kritischen Problem.

Das Entwurfsverfahren des hierarchischen Designs oder das zellenba­ sierende Verfahren ist wie oben erwähnt zur einer Notwendigkeit beim Entwerfen hochgradig integrierter Schaltkreiseinrichtungen geworden. Es ist daher erforderlich, daß die Designdaten von Funktionsmodulen beim Entwerfen neuer integrierter Schaltkreise ohne Modifizierung verwendet werden können und daß der Arbeitsumfang zum Zeitpunktes des Testentwurfes oder die Testzeit vermindert wird. Ferner ist es notwendig, die für die Prüfung erforderliche Chipfläche zu reduzie­ ren.

Aufgabe der Erfindung ist es, eine einfach zu entwerfende und eine zufriedenstellende Layouteffizienz aufweisende integrierte Schalt­ kreiseinrichtung zu schaffen, die eine Prüfung mit wenigen Testpins und in kurzer Zeit erlaubt, selbst wenn die Zahl von Funktionsmodulen deutlich ansteigt.

Die Aufgabe wird durch die integrierte Schaltkreiseinrichtung nach den Patentansprüchen 1, 2 sowie das Abtastpfadsystem nach dem Patentanspruch 25 gelöst. Weiterbildungen sind in den Unteransprüchen beschrieben.

Wird das Abtastpfadsystem in einer integrierten Schaltkreiseinrichtung verwendet, so gibt es im Innern einen oder mehrere Steuer- und Beobachtungspunkte. Das Abtastpfadsystem weist einen oder mehrere Abtastpfadschaltkreise auf, um die extern ange­ legten Steuerpunktdaten zum Steuerpunkt und die vom Beobachtungs­ punkt erhaltenen Beobachtungspunktdaten zu einer externen Quelle weiterzuleiten. Jeder Abtastpfadschaltkreis weist einen einzelnen Dateneingangsanschluß, einen einzelnen Datenausgangsanschluß, eine Schieberegistereinrichtung, eine Auswahldaten-Halteeinrichtung und eine Umgehungseinrichtung auf. Dem Dateneingangsanschluß werden hin­ tereinander die Steuerpunktdaten und die Auswahldaten zugeführt. Der Datenausgangsanschluß stellt hintereinander die Beobachtungspunktda­ ten bereit. Die Schieberegistereinrichtung ist zwischen den Daten­ eingangsanschluß und den Datenausgangsanschluß eingesetzt und weist ein oder mehrere Bits auf, wobei alle Bits mit Steuer-/ Beobachtungspunkten gekoppelt sind. Die Auswahldaten-Halteeinrich­ tung ist außerhalb des durch die Schieberegistereinrichtung gebilde­ ten Datenübertragungspfades zwischen dem Dateneingangsanschluß und dem Datenausgangsanschluß geschaffen. Die Auswahldaten-Halteeinrich­ tung holt die vom Dateneingangsanschluß zugeführten und von der Schieberegistereinrichtung weitergeschobenen Auswahldaten von einem beliebigen Bit der Schieberegistereinrichtung und hält sie. Die Um­ gehungseinrichtung ist von den in der Auswahldaten-Halteeinrichtung gehaltenen Auswahldaten abhängig, um einen Datenumgehungspfad bezüg­ lich der Schieberegistereinrichtung zu bilden, wenn die Auswahldaten die Schieberegistereinrichtung nicht auswählen. Wird demgegenüber die Schieberegistereinrichtung von den Auswahldaten ausgewählt, so schiebt sie die vom Dateneingangsanschluß zugeführten Steuerpunktda­ ten zum Steuerpunkt weiter und holt die Beobachtungspunktdaten vom Beobachtungspunkt und schiebt sie zum Datenausgabeanschluß weiter.

Bei der integrierten Schaltkreiseinrichtung wird durch die jeweilige Umgehungseinrichtung ein Datenumgehungspfad be­ züglich der unnötigen Schieberegistereinrichtung gebildet. Die Fest­ legung, ob die jeweilige Umgehungseinrichtung bezüglich einer ent­ sprechenden Schieberegistereinrichtung einen Umgehungspfad bildet oder nicht erfolgt durch die Auswahldaten, die in der für jede Schieberegistereinrichtung gebildeten Auswahldatenhalteeinrichtung gehalten werden. Die Auswahldaten werden vom zweiten Dateneingangs­ anschluß über einen Auswahldaten-Übertragungspfad zur jeweiligen Auswahldaten-Halteeinrichtung übertragen. Selbst wenn die interne Struktur der integrierten Schaltkreiseinrichtung verändert wird, er­ höht sich die Zahl der Signalleitungen zum Übertragen der Auswahlda­ ten nicht und die Zahl der Ein-/Ausgabepins bleibt fest. Für jede Schieberegistereinrichtung ist eine Umgehungseinrichtung und eine Auswahldaten-Halteeinrichtung gebildet. Beim hierarchischen Entwer­ fen eines Schaltkreisblockes, der eine Schieberegistereinrichtung als Funktionsmodul enthält, ist es nicht notwendig, das Design des Schaltkreisblockes zu verändern.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein schematische Blockdiagramm einer integrierten Schalt­ kreiseinrichtung in Übereinstimmung mit einer ersten Ausführungsform

Fig. 2 ein schematisches Blockdiagramm der Struktur eines Test­ schaltkreises, der im Modul 2b der Ausführungsform von Fig. 1 enthalten ist;

Fig. 3 ein Schaltbild eines Beispieles für den Aufbau einer Schieberegisterverriegelung;

Fig. 4 ein Schaltbild einer detaillierten Struktur des Auswahldatenhalte-/übertragungsschaltkreises 9a der Fig. 1;

Fig. 5 ein Zeitdiagramm des Betriebes einer Schieberegister­ verriegelung in der Ausführungsform der Fig. 1;

Fig. 6 ein Zeitdiagramm des Betriebes des Auswahldatenhalte-/ übertragungsschaltkreises in der Ausführungsform der Fig. 1;

Fig. 7 ein schematisches Blockdiagramm eines integrierten Schaltkreises, auf den die Testschaltkreistechnik der Ausführungsform der Fig. 1 in einem hierarchischen Design angewandt wird;

Fig. 8 eine schematische Draufsicht auf ein Beispiel einer integrierten Schaltkreiseinrichtung, die unter Verwendung der hierarchischen Designverfahrens der Fig. 7 entworfen wurde;

Fig. 9 ein Schaltbild, das den Aufbau des Auswahldatenhalte-/ übertragungsschaltkreises darstellt, der in einer zweiten Ausführungsform benutzt wird;

Fig. 10 ein schematisches Blockdiagramm, das die Struktur eines Testschaltkreises darstellt, der in einer dritten Ausführungsform benutzt wird;

Fig. 11 ein schematisches Blockdiagramm, das die Struktur einer integrierten Schaltkreiseinrichtung in Übereinstimmung mit einer vierten Ausführungsform benutzt wird;

Fig. 12 ein Blockdiagramm der Struktur eines Testschaltkreises, der im Modul 2a der Ausführungsform von Fig. 11 enthalten ist;

Fig. 13 ein Schaltbild einer detaillierten Struktur des Auswahldaten-Halteschaltkreises 90a der Ausführungsform in Fig. 11;

Fig. 14 ein Zeitdiagramm zur Darstellung der Operation einer Schieberegisterverriegelung in der Ausführungsform der Fig. 11;

Fig. 15 ein Zeitdiagramm zur Darstellung des Betriebes des Auswahldaten-Halteschaltkreises der Ausführungsform der Fig. 11;

Fig. 16 ein schematisches Blockdiagramm eines integrierten Schaltkreises, bei dem die Testschaltkreistechniken der Ausführungsform von Fig. 11 auf das hierarchische Design angewandt sind;

Fig. 17 ein Zeitdiagramm zur Erläuterung der Schwierigkeiten, die in den Ausführungsformen der Fig. 1 und 11 auftreten;

Fig. 18 ein erläuterndes Diagramm zur Beschreibung des Prinzipes einer fünften Ausführungsform;

Fig. 19 ein schematisches Blockdiagramm der Struktur einer integrierten Schaltkreiseinrichtung in Übereinstimmung mit einer sechsten Ausführungsform;

Fig. 20 ein Blockdiagramm der Struktur eines Testschaltkreises, der im Modul 2a der Ausführungsform von Fig. 19 benutzt wird;

Fig. 21 ein Schaltbild der Detailstruktur eines Auswahldaten- Halteschaltkreises 90a′, der in der Ausführungsform der Fig. 19 benutzt wird;

Fig. 22 ein schematisches Blockdiagramm der Struktur eines integrierten Schaltkreises, für den die Testschalt­ kreistechnik der Ausführungsform von Fig. 19 auf das hierarchische Design angewandt wurde;

Fig. 23 ein schematisches Blockdiagramm einer Testschalt­ kreisstruktur, die in einer integrierten Schaltkreis­ einrichtung einer siebten Ausführungsform benutzt wird;

Fig. 24 ein Schaltbild der Detailstruktur des Auswahldaten- Halteschaltkreises 90a′′ der Fig. 23;

Fig. 25 ein Diagramm, das die Beziehung zwischen der Größe des Schaltkreises und der Testzeit darstellt;

Fig. 26 ein Diagramm der Struktur des Chips, der das Modul im Diagramm der Fig. 25 darstellt;

Fig. 27 eine Tabelle der elementaren Eigenschaften des Chips in Fig. 26;

Fig. 28 ein schematisches Blockdiagramm eines integrierten Schaltkreises mit einem herkömmlichen Testschaltkreis;

Fig. 29 ein schematisches Blockdiagramm einer integrierten Schaltkreiseinrichtung, die mittels eines herkömmlichen Testschaltkreisdesigns hierarchisch entworfen wurde;

Fig. 30 und 31 schematische Blockdiagramme einer integrierten Schaltkreiseinrichtung, die unter Anwendung verschiedener Testschaltkreis-Designverfahren entworfen wurden; und

Fig. 32 eine schematische Draufsicht auf eine integrierte Schaltkreiseinrichtung, die einen herkömmlichen Testschaltkreis verwendet und durch ein hierarchisches Design entworfen wurde.

Die integrierte Schaltkreiseinrichtung der Fig. 1 ist mit Ausnahme der folgenden Punkte dem in Fig. 30 dargestellten herkömmlichen in­ tegrierten Schaltkreis ähnlich.

Das Modul 2a weist einen Auswahldatenhalte-/übertragungsschaltkreis 9a auf zum Halten/Übertragen und Bereitstellen der Auswahldaten, die die Auswahl des Umgehungspfades und Abtastpfades durch Auswählen des Schaltkreises 5a bestimmen.

In ähnlicher Weise umfaßt das Modul 2b einen Auswahldatenhalte-/ übertragungsschaltkreis 9b auf zum Halten der Auswahldaten, um die Auswahl des Umgehungspfades und des Abtastpfades durch den Auswahl­ schaltkreis 5b zu bestimmen. Das Modul 2c umfaßt einen Auswahldaten­ halte-/übertragungsschaltkreis 9c, um die Auswahldaten zu halten, die die Auswahl des Abtastpfades und des Umgehungspfades durch den Auswahlschaltkreis 5c bestimmen.

Der Eingang des Auswahldatenhalte-/übertragungsschaltkreises 9b ist mit dem Auswahlsignaleingangs-(SSI-)Anschluß 10 verbunden. Der Ausgang des Auswahldatenhalte-/übertragungsschaltkreises 9b ist mit dem Eingang des Auswahldatenhalte-/übertragungsschaltkreis 9a, der Ausgang des Auswahldatenhalte-/übertragungsschaltkreises 9a mit dem Eingang des Auswahldatenhalte-/übertragungsschaltkreis 9c und der Ausgang des Auswahldatenhalte-/übertragungsschaltkreises 9c mit dem Auswahlsignalsausgabe-(SSO-)Anschluß 11 verbunden.

Die anderen Punkte der jeweiligen Komponenten der integrierten Schaltkreiseinrichtung von Fig. 1 stimmen mit denjenigen der inte­ grierten Schaltkreiseinrichtung der Fig. 30 überein, so daß identi­ sche Komponenten mit denselben Bezugszeichen versehen sind. Diejeni­ gen Komponenten, die im weiteren nicht speziell beschrieben werden, weisen Funktionen auf, die mit den entsprechenden Komponenten der Fig. 30 identisch sind.

Fig. 2 ist ein detailliertes Blockdiagramm eines Testschaltkreises, der aus einem Abtastpfad, einer Umgehungsleitung 114, einem Auswahl­ schaltkreis (MUX) 5a und einem Auswahldatenhalte-/ übertragungsschaltkreis 9a des Modules 2a in Fig. 1 besteht.

Bezüglich Fig. 2 weist der Testschaltkreis des Modules 2a SRLs 4a- 4f, die in Reihe geschaltet sind, um einen Abtastpfad zu bilden, eine parallel zum Abtastpfad gebildete Umgehungsleitung 114, einen Auswahldatenhalte-/übertragungsschaltkreis 9a zum Halten und Über­ tragen von Auswahldaten zum Auswählen von entweder der Umgehungslei­ tung 114 oder dem Abtastpfad, und einen MUX 5a auf, dessen einer Eingang mit dem Ausgang des Abtastpfades und dessen anderer Eingang mit der Umgehungsleitung 114 verbunden ist und der vom Auswahlsignal abhängig ist, das vom Auswahldatenhalte-/übertragungsschaltkreis 9a angelegt wird, um entweder die Ausgabe des Abtastpfades oder die Ausgabe der Umgehungsleitung 114 auszuwählen und diese dem SO-An­ schluß 13 zuzuführen.

Der Eingangsanschluß SI des SRL 4a ist mit dem Abtastpfadeingangs- (SI-)Anschluß 12 verbunden. Ferner ist auch die Umgehungsleitung 114 mit dem SI-Anschluß 12 verbunden. Die SRL 4a weist normale Da­ tenein-/ausgabeanschlüsse 15 und 18 auf. In ähnlicher Weise besitzen die SRLs 4e und 4f jeweils normale Daten-I/O-Anschlüsse 16, 19, 17 bzw. 20. Die normalen Daten-I/O-Anschlüsse 15-20 sind mit den Ein­ gangs- oder Ausgangsanschlüssen des Modulhauptkörpers 3a verbunden.

Bezüglich Fig. 3 weist SRL 4a einen mit dem Dateneingangs-(DI-)An­ schluß 15 verbundenen Inverter 29, ein Übertragungsgatter 39 aus ei­ nem n-Kanal Transistor, dessen Gate mit dem STB-Anschluß 45, an den das Abtastsignal (STB) angelegt wird, das angibt, daß die Daten vom DI-Anschluß 15 in SRL 4a eingespeichert werden sollen, und dessen Eingang mit dem Ausgang des Inverters 29 verbunden ist, einen Inver­ ter 30, dessen Eingang mit dem SI-Anschluß 47 verbunden ist, ein Übertragungsgatter 40 aus einem n-Kanal Transistor, dessen Eingang mit dem Ausgang des Inverters 30 und dessen Gate mit dem T1-Anschluß 48 verbunden ist, an das das Taktsignal T1 angelegt wird, und einen mit den Ausgängen der Übertragungsgatter 39 und 40 verbundenen Ver­ riegelungsschaltkreis 81 zum Verriegeln der vom DI-Anschluß 15 zuge­ führten Daten auf.

SRL 4a weist ferner ein Übertragungsgatter 41 aus einem n-Kanal Transistor, dessen Eingang mit dem Ausgang des Verriegelungsschalt­ kreises 81 und dessen Gate mit dem T2-Anschluß 44 verbunden ist, an das das Taktsignal T2 angelegt wird, einen mit dem Ausgang des Über­ tragungsgatters 41 verbundenen Verriegelungsschaltkreis 82, ein Übertragungsgatter 42 aus einem n-Kanal Transistor, dessen Eingang mit dem Ausgang des Verriegelungsschaltkreises 82 und dessen Gate mit dem Taktsignal-(TG-)Anschluß 43 verbunden ist, einen mit dem Ausgang des Übertragungsgatters 42 verbundenen Verriegelungsschalt­ kreis 83, einen mit dem Ausgang des Übertragungsgatters 42 verbun­ denen Inverter 37, dessen Ausgang mit dem DO-Anschluß 1 verbunden ist, und einen Inverter 38, dessen Eingang mit dem Ausgang des Ver­ riegelungsschaltkreises 82 und dessen Ausgang mit dem SO-Anschluß 50 verbunden ist, auf.

Der Verriegelungsschaltkreis 81 weist einen Inverter 31, dessen Ein­ gang mit den Ausgängen der Übertragungsgatter 39 und 40 und dessen Ausgang mit dem Eingang des Übertragungsgatters 41 verbunden ist, und einen Inverter 32 mit geringer Treibungsfähigkeit auf, dessen Eingang mit dem Ausgang des Inverters 31 und dessen Ausgang mit dem Eingang des Inverters 31 verbunden ist.

Der Verriegelungsschaltkreis 82 umfaßt einen Inverter 33, dessen Eingang mit dem Ausgang des Übertragungsgatters 41 und dessen Aus­ gang mit dem Eingang des Übertragungsgatters 42 verbunden ist, und einen Inverter 34 mit geringer Treibungsfähigkeit, dessen Eingang mit dem Ausgang des Inverters 33 und dessen Ausgang mit dem Eingang des Inverters 33 verbunden ist. Der Eingang des Inverters 38 ist mit dem Ausgang des Inverters 33 verbunden.

Der Verriegelungsschaltkreis 83 umfaßt einen Inverter 35, dessen Eingang mit dem Ausgang des Übertragungsgatters 42 verbunden ist, und einen Inverter 36 mit geringer Treibungsfähigkeit, dessen Ein­ gang mit dem Ausgang des Inverters 35 und dessen Ausgang mit dem Eingang des Inverters 35 verbunden ist.

Die anderen SRLs weisen ebenfalls eine dem SRL 4a ähnliche Struktur auf.

Bezüglich der Fig. 4 weist der Auswahldatenhalte-/ übertragungsschaltkreis 9a ein Übertragungsgatter 63 aus einem n- Kanal Transistor, dessen Eingang mit dem Auswahlsignaleingangs- (SSI-)Anschluß 69 und dessen Gate mit dem Auswahlsignal-Schiebe­ taktsignal-(ST1-)Anschluß 68 verbunden ist, einen mit dem Ausgang des Übertragungsgatters 63 verbundenen Verriegelungsschaltkreis 84, ein Übertragungsgatter 70 aus einem n-Kanal Transistor, dessen Ein­ gang mit dem Ausgang des Verriegelungsschaltkreises 84 und dessen Gate mit dem T2-Anschluß 66 verbunden ist, einen Verriegelungs­ schaltkreis 85, dessen Eingang mit dem Ausgang des Übertragungsgat­ ters 70 verbunden ist, und einen Steuersignal-Gatterschaltkreis 86, der mit dem STB-Anschluß 64, dem TG-Anschluß 65, dem T2-Anschluß 66, dem T1-Anschluß 67 und dem Ausgang des Verriegelungsschaltkreises 85 verbunden ist, auf.

Der Verriegelungsschaltkreis 84 umfaßt einen Inverter 59, dessen Eingang mit dem Ausgang des Übertragungsgatters 63 und dessen Aus­ gang mit dem Eingang des Übertragungsgatters 70 verbunden ist, und einen Inverter 60 mit geringem Treibungsvermögen, dessen Eingang mit dem Ausgang des Inverters 59 und dessen Ausgang mit dem Eingang des Inverters 59 verbunden ist. Der Verriegelungsschaltkreis 84 soll das vom SSI-Anschluß 69 angelegte Auswahlsignal verriegeln.

Der Verriegelungsschaltkreis 85 umfaßt einen Inverter 61, dessen Eingang mit dem Ausgang des Übertragungsgatters 70 und dessen Aus­ gang mit dem SSO-Anschluß 75 und dem Auswahlsignalausgangs-(SEL-) Anschluß 76 verbunden ist, und einen Inverter 62 mit geringem Trei­ bungsvermögen, dessen Eingang mit dem Ausgang des Inverters 61 und dessen Ausgang mit dem Eingang des Inverters 61 verbunden ist.

Der Steuersignal-Gatterschaltkreis 86 weist ein NAND-Gatter 51, des­ sen einer Eingang mit dem STB-Anschluß 64 und dessen anderer mit dem Ausgang des Inverters 61 verbunden ist, ein NAND-Gatter 52, dessen einer Eingang mit dem TG-Anschluß 65 und dessen anderer Eingang mit dem Ausgang des Inverters 61 verbunden ist, ein NAND-Gatter 53, des­ sen einer Eingang mit dem T2-Anschluß 66 und dessen anderer Eingang mit dem Ausgang des Inverters 61 verbunden ist, ein NAND-Gatter 54, dessen einer Eingang mit dem T1-Anschluß 67 und dessen anderer Ein­ gang mit dem Ausgang des Inverters 61 verbunden ist, und Inverter 55, 56, 57 und 58 auf, deren Eingänge mit den NAND-Gattern 51, 52, 53 und 54 bzw. deren Ausgänge mit dem STB-Anschluß 71, TG-Anschluß 72, T2-Anschluß 73 bzw. dem T1-Anschluß 74 verbunden sind.

Das NAND-Gatter 51 und der Inverter 55, das NAND-Gatter 52 und der Inverter 56, das NAND-Gatter 53 und der Inverter 57 und das NAND- Gatter 54 und der Inverter 58 bilden jeweils ein UND-Gatter.

Bezüglich der Fig. 2 und 4 ist der STB-Anschluß 64 mit dem Steuersi­ gnal-Eingangsanschluß 23, der TG-Anschluß 65 mit dem Steuersignal- Eingangsanschluß 24, der T2-Anschluß 66 mit dem Steuersignal-Ein­ gangsanschluß 25 und der T1-Anschluß 67 mit dem Steuersignal-Ein­ gangsanschluß 26 verbunden.

Der Ausgang des Steuersignalgatterschaltkreises 86 ist mit dem Ein­ gangsanschluß des SRL verbunden. Beispielsweise ist der STB-Anschluß 1 mit dem STB-Anschluß 45 des SRL 4a, der TG-Anschluß 72 mit dem WTG-Anschluß 43, der T2-Anschluß 73 mit dem T2-Anschluß 44 und der T1-Anschluß 74 mit dem T1-Anschluß 48 verbunden.

Der Steuersignal-Gatterschaltkreis 86 wirkt als Isolationsgatter, um das Abtastsignal, das Taktsignal und die beiden nicht überlappenden Taktsignal T1 und T2, die von den Steuersignal-Eingangsanschlüssen 23-26 an den SRL 4a in Abhängigkeit vom Ausgangssignal des Verriege­ lungsschaltkreises 85 weiterzugeben oder nicht.

Ähnlich dem SRL 4a sind auch die SRLs 4b-4s mit dem Auswahldaten­ halte-/übertragungsschaltkreis 9a verbunden.

Unter Bezugnahme auf die Fig. 1-6 wird nun der Betrieb eines inte­ grierten Schaltkreises dieser Ausführungsform beschrieben.

Der Testschaltkreis dieses integrierten Schaltkreises weist drei Be­ triebsmodi auf: einen Abtastpfad-Auswahlmodus, um zu entscheiden, welcher Abtastpfad zu wählen ist; einen Funktionsmodul-Testmodus zum Prüfen des Funktionsmodules durch den ausgewählten Abtastpfad; und einen Normalbetriebsmodus zum Betreiben der integrierten Schaltkrei­ seinrichtung mit der normalen Funktion. Nun werden die Einzelheiten eines jeden Betriebsmodus′ nacheinander beschrieben.

(1) Abtastpfad-Auswahlmodus

Die Abtastpfad-Auswahldaten werden seriell vom SSI-Anschluß 10 auf dem von den Auswahldatenhalte-/übertragungsschaltkreisen 9b, 9a und 9c gebildeten Übertragungspfad für die Abtastpfad-Auswahldaten über­ tragen.

Bezüglich der Fig. 4 arbeitet der Auswahldatenhalte-/ übertragungsschaltkreis 9a z. B. folgendermaßen. Die Abtastpfad-Aus­ wahldaten werden vom SSI-Anschluß 69 an den Auswahldatenhalte-/ übertragungsschaltkreis 9a angelegt. Das Übertragungsgatter 63 öff­ net sich in Abhängigkeit vom Taktsignal ST1, das vom ST1-Anschluß 68 angelegt wird. Dies bewirkt, daß die Abtastpfad-Auswahldaten in den Verriegelungsschaltkreis 84 geschrieben werden. Dann wird das mit dem Taktsignal ST1 nicht überlappende Taktsignal T2 vom T2-Anschluß 66 angelegt, um das Übertragungsgatter 70 zu öffnen. Die im Verrie­ gelungsschaltkreis 84 gehaltenen Daten werden im Verriegelungs­ schaltkreis 85 gespeichert.

Dann werden die im Verriegelungsschaltkreis 85 gespeicherten Abtast­ pfad-Auswahldaten über den SSO-Anschluß 75 dem nächsten Auswahlda­ tenhalte-/übertragungsschaltkreis 9c zugeführt. Entsprechend werden die Abtastpfad-Auswahldaten durch die nicht überlappenden Zweipha­ sen-Taktsignale ST1 und ST2 auf der Abtastpfad-Auswahlsignalleitung seriell transportiert.

Ist das Taktsignal T1 auf logisch niedrig fixiert (im weiteren als "L"-Pegel bezeichnet), arbeitet von allen Abtastpfaden nur die Ab­ tastpfad-Auswahlsignalleitung. Bezüglich Fig. 3 ist das Übertra­ gungsgatter 40 immer dann geschlossen, wenn sich das vom T1-Anschluß 48 angelegte Taktsignal auf dem L-Pegel befindet. Der Pfad vom SI- Anschluß 47 zum SO-Anschluß 50 ist gesperrt.

Durch die serielle Übertragung der Abtastpfad-Auswahldaten in den Auswahldatenhalte-/übertragungsschaltkreisen können die gewünschten Auswahldaten in jedem Auswahldatenhalte-/übertragungsschaltkreis eingestellt werden. Diese Operation ist in Fig. 6 als "Auswahldatenverschiebung" dargestellt.

Die Auswahldaten werden beispielsweise im Verriegelungsschaltkreis 85 des Auswahldatenhalte-/übertragungsschaltkreises 9a gehalten. Ge­ nauer gesagt werden die Auswahldaten als Ausgangspotential des In­ verters 61 gehalten. Das Ausgangssignal des Inverters 61 wird über den SEL-Anschluß 76 an den MUX 5a angelegt.

Sind die im Verriegelungsschaltkreis 85 gehaltenen Daten logisch hoch (im weiteren als "H"-Pegel bezeichnet), so gibt der MUX 5a das Ausgangssignal des Abtastpfades, d. h. das Ausgangssignal des SRL 4f an den SO-Anschluß 13 weiter. Befindet sich der Ausgang des Verrie­ gelungsschaltkreises 85 auf dem L-Pegel, so wählt der MUX 5a das Ausgangssignal der Umgehungsleitung 114 aus und überträgt dieses an den SO-Anschluß 13.

Liegt der Ausgang des Verriegelungsschaltkreises 85 auf dem H-Pegel, so werden das Abtastsignal STB, das Taktsignal TG und die nicht überlappenden Zweiphasen-Taktsignale T1 und T2 an den Steuersignal- Gatterschaltkreis 86 angelegt, wodurch diese den SRLs 4a-4f zuge­ führt werden. Befinden sich die im Verriegelungsschaltkreis 85 ge­ haltenen Auswahldaten auf dem L-Pegel, so leitet der Steuersignal- Gatterschaltkreis 86 das Abtastsignal etc. nicht an die SRLs 4a-4f weiter. In diesem Fall arbeiten die SRLs 4a-4f nicht im später zu beschreibenden Testmodus.

(2) Funktionsmodul-Prüfungsmodus

Im folgenden werden die Fälle beschrieben, in denen das Funktionsmo­ dul 3a der Fig. 1 geprüft bzw. nicht geprüft wird.

• (a) Das Funktionsmodul 3a ist nicht als Testobjekt ausgewählt wor­ den.

Die im Verriegelungsschaltkreis 85 eingestellte Daten befinden sich auf dem L-Pegel. Entsprechend liegt das vom SEL-Anschluß dem MUX 5a zugeführte Auswahlsignal auf dem L-Pegel. Der MUX 5a wählt das Aus­ gangssignal der Umgehungsleitung 114 und überträgt dieses an den SO- Anschluß 13. Die vom SI-Anschluß 12 zugeführten Daten werden direkt an den SO-Anschluß 13 weitergegeben.

Da sich der Ausgang des Verriegelungsschaltkreises 85 auf dem L-Pe­ gel befindet, leitet der Steuersignal-Gatterschaltkreis 86 das Ab­ tastsignal, Taktsignal und die Taktsignale T1 und T2 nicht an die SRLs 4a-4f weiter. Somit arbeitet keines der SRLs 4a-4f und die Ein­ gangs- und Ausgangszustände des Funktionsmodules 3a bleiben unverän­ dert.

Dies verhindert die Zuführung unerwarteter Daten an andere Schalt­ kreisblöcke als die zu prüfenden. Ferner ist es möglich, die Lei­ stungsaufnahme anderer Schaltkreisblöcke zu null zu machen, indem die nicht zu prüfenden Blöcke in den nicht-ausgewählten Zustand ge­ bracht werden, so daß die Leistungsaufnahme eines bestimmten Blockes gemessen werden kann.

• (b) Das Funktionsmodul 3a ist als Testobjekt ausgewählt worden.

Im Verriegelungsschaltkreis 85 befindet sich ein Auswahldatum mit H- Pegel. Der Auswahldatenhalte-/übertragungsschaltkreis 9a führt dem MUX 5a über den SEL-Anschluß 76 ein Auswahlsignal mit H-Pegel zu. Der MUX 5a ist vom Auswahlsignal abhängig und wählt das Ausgangssi­ gnal des Abtastpfades und führt es dem SO-Anschluß 13 zu.

Da der Ausgang des Verriegelungsschaltkreises 85 auf dem H-Pegel liegt, befindet sich der Steuersignal-Gatterschaltkreis 86 in einem geöffneten Zustand. Abtastsignal. Taktsignal und die Taktsignale T1 und T2 werden über den Gatterschaltkreis 86 den SRLs 4a-4f zuge­ führt.

Bezüglich Fig. 3 werden vom SI-Anschluß 12 (Fig. 2) angelegte Test­ daten beispielsweise über den SI-Anschluß 47 dem Inverter 30 des SRL 4a zugeführt. Der H-Pegel des Taktsignales T1 bewirkt, daß das Über­ tragungsgatter 40 durchschaltet. Dann werden die Testdaten im Ver­ riegelungsschaltkreis 81 gespeichert.

Das Taktsignal T2 wird T2-Anschluß an das Gate des Übertragungsgat­ ters 41 angelegt, um dieses zu öffnen. Die im Verriegelungsschalt­ kreis 81 gehaltenen Daten werden somit dem Verriegelungsschaltkreis 82 zugeführt. Das Ausgangssignal des Verriegelungsschaltkreises wird über den Inverter 38 und den SO-Anschluß 50 an das nachfolgende SRL 4b übertragen.

Durch das abwechselnde Anlegen der Taktsignale T1 und T2 an SRL 4a werden die Testdaten über den SI-Anschluß 47, die Verriegelungs­ schaltkreise 81 und 82 und den SO-Anschluß an den nachfolgenden Schaltkreis übergeben. Somit werden die Testdaten seriell auf dem von den SRLs 4a-4f gebildeten Abtastpfad übertragen.

In jedem der SRLs 4a-4f werden die gewünschten Testdaten einge­ stellt, indem nacheinander Testdaten vom SI-Anschluß auf den Abtast­ pfad übergeben werden. Die Testdaten werden im Verriegelungsschalt­ kreis 82 als Ausgangspotential des Inverters 33 gehalten.

Der oben angeführte Betrieb ist in Fig. 5 als "Testdaten einschie­ ben" bezeichnet.

Als nächste wird das Taktsignal über den TG-Anschluß 43 an das Über­ tragungsgatter 42 angelegt. Die im Verriegelungsschaltkreis 82 ge­ haltenen Daten werden an den Verriegelungsschaltkreis 83 übertragen, um vom Inverter 37 invertiert und vom DO-Anschluß 18 abgegeben zu werden. Der DO-Anschluß 18 ist mit dem Eingangsanschluß des Funkti­ onsmodules 3a (Fig. 1) verbunden, um Testdaten an das Funktionsmodul 3a anzulegen.

Das Funktionsmodul 3a arbeitet in Abhängigkeit von den vom Eingangs­ anschluß angelegten Testdaten und gibt Ergebnisse an den Ausgangsan­ schluß ab. Der Ausgangsanschluß des Funktionsmodules 3a ist z. B. mit dem DI-Anschluß 15 des SRL 4a verbunden.

Wie im Zyklus "Test ausführen" in Fig. 5 gezeigt ist, wird das Ab­ tastsignal, das das Speichern der Daten angibt, vom STB-Anschluß 45 an das Übertragungsgatter 39 des SRL 4a angelegt, nachdem das Taktsignal auf den L-Pegel zurückgekehrt ist. Das Übertragungsgatter 39 wird geöffnet, wodurch die vom DI-Anschluß 15 angelegten Daten im Verriegelungsschaltkreis 81 gehalten werden. Das Taktsignal T1 be­ findet sich während dieser Zeitspanne auf dem L-Pegel. Der Verriege­ lungsschaltkreis 81 hält die Ausgangsdaten des Funktionsmodules 3a. Dann wird das Abtastsignal wieder auf den L-Pegel zurückgezogen.

Das Taktsignal T2 wird vom T2-Anschluß 44 an das Übertragungsgatter 41 angelegt, um dieses zu öffnen. Die im Verriegelungsschaltkreis 81 gehaltenen Daten werden dem Verriegelungsschaltkreis 82 zugeführt. Dann werden die nicht überlappenden Zweiphasen-Taktsignale T1 und T2 an die Gates der Übertragungsgatter 40 bzw. 41 angelegt. Als Reak­ tion hierauf werden die im Verriegelungsschaltkreis 82 gespeicherten über den Anschluß 50 dem nachfolgenden SRL 4b übergeben. Ähnlich dem Betrieb zum Zeitpunkt des vorher erläuterten Vorganges "Testdaten einschieben", gibt jeder der SRLs 4a-4f sequentiell am SO-Anschluß die von SI-Anschluß angelegten Daten aus. Damit werden Daten des in den jeweiligen SRLs 4a-4f gehaltenen Testergebnisses sequentiell vom SRL 4f an den MUX 5a übergeben.

Bezüglich der Fig. 2 ist MUX 5a so eingestellt, daß die Daten des Abtastpfades übertragen werden, wie oben erwähnt worden ist. Die Da­ ten des Testergebnisses werden daher dem SO-Anschluß 13 zugeführt. Wird die Prüfung eines gewünschten Funktionsmodules entsprechend den vom SI-Anschluß 6 angelegten Testdaten in einem integrierten Schalt­ kreis 1 (Fig. 1) ausgeführt, durchqueren die Testergebnisse mit an­ deren Worten den Abtastpfad, um an SO-Anschluß 7 seriell abgegeben zu werden. Die Testergebnisse können identifiziert werden, indem man die Ausgabe des SO-Anschlusses 37 mit vorher erzeugten Daten ver­ gleicht.

Der oben erwähnte Zyklus ist in Fig. 5 als "Testergebnis ausschie­ ben" bezeichnet.

Diese Operationen werden weitergeführt, bis alle Testmuster des Funktionsmodules vervollständigt sind.

• (c) Ist die Prüfung des Funktionsmodules 3a beendet und ist es er­ forderlich, andere Funktionsmodule zu prüfen, so werden die Vorgänge von (a) und (b) wiederholt.
• (d) Nach der Beendigung der Prüfung muß der integrierte Schaltkreis 1 in den Normalbetriebsmodus zurückgeführt werden. Es ist somit not­ wendig, in jedem Auswahldatenhalte-/übertragungsschaltkreis 9a-9c die erforderlichen Daten einzustellen. Dieser Vorgang wird ausge­ führt, indem man Daten vom SSI-Anschluß 10 auf dem Übertragungspfad für das Abtastpfad-Auswahlsignal seriell überträgt, die den Normal­ betrieb angeben. Dieser Vorgang ist mit dem vorherigen "Auswahldaten einschieben" identisch, außer daß alle Abtastpfade aus später zu be­ schreibenden Gründen in den ausgewählten Zustand gebracht werden.

Die oben angeführte Operation ist in Fig. 6 als "Auswahldaten aus­ schieben" bezeichnet.

(3) Normalbetriebsmodus

In Fig. 3 ist SRL 4a beispielsweise zwischen dem DI-Anschluß 15 und dem DO-Anschluß 18 eingesetzt. Der DI-Anschluß 15 ist mit dem Aus­ gang des Funktionsmodules verbunden, das dem Funktionsmodul 3a vor­ angeht. Der DO-Anschluß 18 ist mit dem Eingangsanschluß des Funkti­ onsmodules 3a verbunden.

Während des Normalbetriebes dürfen die SRLs den Datenfluß zwischen den einzelnen Funktionsmodulen nicht beeinflussen. Es ist somit er­ forderlich, daß SRL 4a als einfacher nicht-invertierender Treiber arbeitet, der eine unbeschränkte Übertragung von Daten vom DI-An­ schluß 15 an den DO-Anschluß 18 erlaubt. STB-Anschluß 45 und T2-An­ schluß 44 müssen zu diesem Zweck beide fest auf dem H-Pegel liegen. Es ist daher notwendig, daß der Steuersignal-Gatterschaltkreis 86 offen ist und das Abtastsignal STB und das Taktsignal T2 an SRL 4a angelegt sind. Der Ausgang des Verriegelungsschaltkreises 85 muß da­ bei auf dem H-Pegel liegen. Daher ist es erforderlich, daß alle Aus­ wahldatenhalte-/übertragungsschaltkreise 9a-9c in den ausgewählten Zustand versetzt werden.

Nachdem das Signal, das den ausgewählten Zustand angibt, in allen Auswahldatenhalte-/übertragungsschaltkreise eingestellt worden ist, werden die an alle Auswahldatenhalte-/übertragungsschaltkreise ange­ legten Signale in folgender Weise gesteuert. Bezüglich Fig. 4 sind der STB-Anschluß 64, der TG-Anschluß 65, der T2-Anschluß 66, der ST1-Anschluß 68 und der SSI-Anschluß 69 auf dem H-Pegel und der T1- Anschluß 67 auf dem L-Pegel fixiert. Dies bewirkt, daß das Abtastsi­ gnal das Taktsignal und die Taktsignale T1 und T2 zum SRL 4a über­ tragen werden.

Bezüglich der Fig. 3 ist das Übertragungsgatter 40 geschlossen, da der T1-Anschluß auf dem L-Pegel festgeklemmt ist. Die Übertragungs­ gatter 39, 41 und 42 sind alle geöffnet, da der TG-Anschluß 43, der T2-Anschluß 44 und der STB-Anschluß 45 fest auf dem H-Pegel liegen. Entsprechend ist in SRL 4a eine unbeschränkte Datenübertragung vom DI-Anschluß 15 zum DO-Anschluß 18 erlaubt.

Zwischen dem DI-Anschluß 15 und dem DO-Anschluß 18 befinden sich vier Inverter 29, 31, 33 und 37. Die an den DI-Anschluß angelegten Daten werden viermal invertiert und an den DO-Anschluß weitergelei­ tet, so daß der Wert mit dem vorherigen übereinstimmt. Das heißt, SRL 4a arbeitet als nicht-invertierender Treiber.

Es werden alle Abtastpfade ausgewählt und alle SRLs arbeiten in ei­ ner zum oben erläuterten SRL 4a identischen Weise. Die Datenübertra­ gung zwischen den einzelnen Modulen wird nicht blockiert, so daß der integrierte Schaltkreis 1 die normalen Vorgänge ohne irgendwelche Nachteile ausführen kann.

Fig. 7 ist ein schematisches Blockdiagramm des integrierten Schalt­ kreises, bei dem die erfinderische Testschaltkreistechnik der Fig. 1 auf das hierarchische Design angewandt ist. Zur Vereinfachung sind als Strukturelemente eines jeden Modules in Fig. 7 nur der Abtast­ pfad und der Testschaltkreis entsprechend der vorliegenden Erfindung dargestellt.

Der integrierte Schaltkreis 1b weist Module 1a, 2d und 2e auf. Das Modul 1a umfaßt ferner Module 2a, 2b und 2c niedrigerer Ebene.

Das Modul 2a weist SRLs 4a-4f, die in Reihe geschaltet sind, um einen Abtastpfad zu bilden, eine parallel zum Abtastpfad gebildete Umgehungsleitung 114a, einen MUX 5a, dessen Eingänge mit den Ausgän­ gen der Umgehungsleitung 114a und des SRL 4f verbunden sind, und einen mit dem MUX 5a verbundenen Auswahldatenhalte-/ übertragungsschaltkreis 9a zum Angeben, welches der Ausgangssignal von Abtastpfad oder Umgehungsleitung 114a vom MUX 5a ausgewählt wer­ den soll, auf.

In ähnlicher Weise umfaßt das Modul 2b SRLs 4g-4k, die in Reihe ge­ schaltet sind, um einen Abtastpfad zu bilden, eine Umgehungsleitung 114b, einen MUX 5b, dessen beiden Eingänge mit den Ausgängen von Um­ gehungsleitung 114b und Abtastpfad verbunden sind, und einen Aus­ wahldatenhalte-/übertragungsschaltkreis 9b, der mit dem MUX 5b ver­ bunden ist, um die Auswahl der Ausgangsdaten des MUX 5b anzugeben.

Das Modul 2c weist SRLs 4l-4r, die in Reihe geschaltet sind, um einen Abtastpfad zu bilden, eine Umgehungsleitung 114c, einen MUX 5c, dessen zwei Eingänge mit den Ausgängen von Umgehungsleitung 114c und Abtastpfad verbunden sind, und einen mit dem MUX 5c verbundenen Auswahldatenhalte-/übertragungsschaltkreis 9c zum Angeben der Aus­ wahl des Ausgangssignales des MUX 5c auf.

Das Modul 1a besitzt einen SSI-Anschluß 10a. Die Auswahldatenhalte-/ übertragungsschaltkreise 9a, 9b und 9c sind zwischen dem SSI-An­ schluß 10a und dem SSO-Anschluß 11a in Reihe geschaltet.

Das Modul 1a weist ferner einen SI-Anschluß 6a und einen SO-Anschluß 7a auf. Der Eingang des SRL 4a ist mit dem SI-Anschluß 6a und der Eingang der Umgehungsleitung 114a mit dem SI-Anschluß 6a verbunden. Der Ausgang des MUX 5a ist mit dem Eingang des SRL 4g des Modules 2b und darüber hinaus auch mit dem Eingang der Umgehungsleitung 114b verbunden.

Der Ausgang des MUX 5b ist mit dem Eingang des SRL 4l des Modules 2c und ferner mit dem Eingang der Umgehungsleitung 114c und der Ausgang des MUX 5c mit dem SO-Anschluß 7a verbunden.

Das Modul 2d weist SRLs 4s-4u, die in Reihe geschaltet sind, um einen Abtastpfad zu bilden, eine Umgehungsleitung 114d, die mit dem Ausgang 7a des Funktionsmodules 1a verbunden ist, einen MUX 5d, des­ sen zwei Eingänge mit den Ausgängen der Umgehungsleitung 114d und des SRL 4u verbunden sind, zum Auswählen und Ausgeben von einem der Ausgangssignale, und einen mit dem SSO-Anschluß des Modules 1a und dem MUX 5d verbundenen Auswahldatenhalte-/übertragungsschaltkreis 9d zum Angeben der Datenauswahl durch MUX 5d. Der Eingang des SRL 4s ist mit dem SO-Anschluß 7a des Modules 1a verbunden.

Das Modul 2e umfaßt SRLs 4v-4x, die in Reihe geschaltet sind, um einen Abtastpfad zu bilden, eine mit dem Ausgang des MUX 5d von Mo­ dul 2d verbundene Umgehungsleitung 114e, einen MUX 5e, dessen Ein­ gänge mit den Ausgängen der Umgehungsleitung 114e und SRL 4x verbun­ den sind, um eines der Ausgangssignale der Umgehungsleitung 114e und SRL 4x auszuwählen und auszugeben, und einen Auswahldatenhalte-/ übertragungsschaltkreis 9e, der mit dem Ausgang des Auswahldaten­ halte-/übertragungsschaltkreises 9d des Modules 2d und MUX 5e ver­ bunden ist, zum Angeben der Datenauswahl durch MUX 5e. Der Eingang von SRL 4v ist mit dem Ausgang des MUX 5d des Modules 2d verbunden.

Der integrierte Schaltkreis 1b weist den SSI-Anschluß 10, den SI-An­ schluß 6b, den So-Anschluß 7b und den SSO-Anschluß 11 auf. Der SSI- Anschluß 10a des Modules 1a ist mit dem SSI-Anschluß 10 des inte­ grierten Schaltkreises 1b verbunden. Der SI-Anschluß des Modules 1a ist mit dem SI-Anschluß 6b des integrierten Schaltkreises 1b, der Ausgang des MUX 5e des Modules 2e mit dem SO-Anschluß 7b und der Ausgang des Auswahldatenhalte-/übertragungsschaltkreises 9e mit dem SSO-Anschluß 11 verbunden.

Vom SSI-Anschluß 10 zum SSO-Anschluß 11 wird eine Abtastpfad-Aus­ wahlsignalleitung gebildet, die aus den Auswahlsignalhalte-/ übertragungsschaltkreisen 9a-9e besteht. Vom SI-Anschluß 6a des Mo­ dules 1a zum SO-Anschluß 7a wird durch die SRLs 4a-4r ein Abtastpfad geschaffen.

Zwischen dem SI-Anschluß 6b und dem SO-Anschluß 7b im integrierten Schaltkreis 1b wird ein Pfad gebildet, der durch die seriell mitein­ ander verbundenen Abtastpfade von Modul 1a, Modul 2d und Modul 2e implementiert wird.

Die Abtastpfade aller Module 2a-2e sind jeweils mit Umgehungsleitun­ gen 114a-114e versehen. Die Ausgangssignale von Abtastpfad und Umge­ hungsleitung werden von den MUX 5a-5e ausgewählt. Die Auswahl der Signalleitungen durch den MUX wird dabei von den Auswahldatenhalte-/ übertragungsschaltkreisen 9a-9e angegeben.

Die Besonderheit dieses integrierten Schaltkreises 1b besteht darin, daß die Auswahlsignalhalte-/übertragungsschaltkreise 9a-9e alle durch eine Verbindungsleitung miteinander verbunden sind. Eine an­ dere Eigenschaft ist, daß die Struktur der drei Module 2a-2c unter­ ster Ebene des Modules 1a tieferer Ebene identisch sind mit derjeni­ gen für den Fall, daß Modul 1a als einzelner integrierter Schalt­ kreis entworfen wird. In gleicher Weise sind die Strukturen der Mo­ dule 2a-2c unterster Ebene gleich wie für den Fall, daß sie einzeln entworfen werden, so daß für die Struktur beim hierarchischen Design keine Änderung erforderlich ist.

Aus Fig. 7 ist ersichtlich, daß es nur notwendig ist, MUXs und Aus­ wahldatenhalte-/übertragungsschaltkreise für die Module tiefster Ebene zu bilden. Es ist nicht erforderlich, beim Entwerfen der Mo­ dule höherer Ebene neue Strukturelemente einzuführen. Jeder Auswahl­ datenhalt-/übertragungsschaltkreis ist mit einer einzelnen Verbin­ dungsleitung verbunden, so daß keine Notwendigkeit für eine kompli­ zierte Verdrahtung besteht. Dies erlaubt im Vergleich zum hierarchi­ schen Design herkömmlicher integrierter Schaltkreise eine Verbesse­ rung der Layouteffizienz.

Fig. 8 ist eine Draufsicht auf einen integrierten Schaltkreis, bei dem ein hierarchisches Design unter Verwendung der erfindungsgemäßen integrierten Schaltkreiseinrichtung ausgeführt worden ist. Die Vor­ teile des integrierten Schaltkreises der vorliegenden Erfindung sind im Vergleich mit der oben beschriebenen Fig. 32 offensichtlich.

Selbst für den Fall, daß der integrierte Schaltkreis niedrigerer Ebene als Modul 1a eingeschlossen und mehrere andere Module angeord­ net werden, besteht die zum Prüfen des integrierten Schaltkreises 1b erforderliche Verdrahtung nur aus der seriellen Verbindung aller Funktionsmodule. Entsprechend ballen sich die Verdrahtungen nicht an einer Stelle zusammen und die Zahl der Prüfpins wird nicht wesent­ lich erhöht, wie dies im Fall des integrierten Schaltkreises der Fig. 32 ist. Der Entwurf integrierter Schaltkreises kann im Ver­ gleich zur herkömmlichen Technik nicht nur für einzelne integrierte Schaltkreise sondern auch beim hierarchischen Design viel einfacher ausgeführt werden.

Obwohl die Ausführungsform des erfindungsgemäßen integrierten Schaltkreises oben im Detail beschrieben worden ist, ist er nicht auf die oben angeführte Ausführungsform beschränkt. Beispielsweise sind die Strukturen der SRLs und der Auswahldatenhalte-/ übertragungsschaltkreise nicht auf die der oben erwähnten Ausfüh­ rungsform beschränkt und es können auch andere Typen verwendet wer­ den.

Beispielsweise führt der nicht-ausgewählte Abtastpfad der obigen Ausführungsform (der Abtastpfad für den Fall, daß die Umgehungslei­ tung ausgewählt worden ist) zum Zeitpunkt der Prüfung niemals eine Schiebeoperation aus. Somit wird verhindert, daß unerwartete Daten an die nicht zu prüfenden Blöcke angelegt werden oder eine unnötige Leistungsaufnahme erfolgt.

Ist dies jedoch nicht erforderlich, so kann es Fälle geben, in denen ein nicht-ausgewählter Abtastpfad Schiebeoperationen ausführen kann. Die Fig. 9 und 10 stellen Blockschaltbilder des Auswahldatenhalte-/ übertragungsschaltkreises und Testschaltkreises für einen solchen Fall dar.

Bezüglich der Fig. 9 unterscheidet sich der Auswahldatenhalte-/ übertragungsschaltkreis 9a′ in Übereinstimmung mit dieser Ausfüh­ rungsform in den folgenden Punkten vom Auswahldatenhalte-/ übertragungsschaltkreis 9a der Fig. 4. Der Auswahldatenhalte-/ übertragungsschaltkreis 9a′ weist keinen Steuersignal-Gatterschalt­ kreis 86 auf. Ferner wird das Taktsignal ST2 vom ST2-Anschluß 105 an das Gate des Übertragungsgatters 70 angelegt. Die Taktsignale ST1 und ST2 bilden nicht-überlappende Zweiphasen-Taktsignale. Alle ande­ ren Punkte des Auswahldatenhalte-/übertragungsschaltkreises 9a′ stimmen mit denjenigen des Auswahldatenhalte-/ übertragungsschaltkreises 9a der Fig. 4 überein. Identische Kompo­ nenten sind mit gleichen Bezugszeichen versehen, ihre Funktionen und Bezeichnungen stimmen überein. Diese Details werden daher nicht wie­ derholt.

Das Taktsignal ST2 ist identisch mit dem Taktsignal T2, wenn sich der Testschaltkreis im Modus des Testdaten einschiebens der Fig. 5 oder dem Betriebsmodus zum Ausschieben des Testergebnisses befindet. Der Betrieb des Auswahldatenhalte-/übertragungsschaltkreises 9a′ ist identisch mit dem des Auswahldatenhalte-/übertragungsschaltkreises 9a der Fig. 4. Das bedeutet, daß die 53011 00070 552 001000280000000200012000285915290000040 0002004041897 00004 52892vom SSI-Anschluß 69 angelegten Daten über die Verriegelungsschaltkreise 84 und 85 seriell zum SSO- Anschluß weitergegeben werden.

Sind die gewünschten Daten im Verriegelungsschaltkreis 85 einge­ stellt worden, so wird das an den MUX 5a angelegte Auswahlsignal vom SEL-Anschluß 76 zugeführt.

Bezüglich Fig. 10 wird an jeden SRLs 4a-4f das Abtastsignal, das Taktsignal und die Taktsignale T1 und T2 über die Steuersignal-Ein­ gangsanschlüsse 23-26 und nicht über den Auswahldatenhalte-/ übertragungsschaltkreis 9a′ angelegt.

Zum Zeitpunkt des Testes ist jedes der SRLs 4a-4f vom Abtastsignal, dem Taktsignal und den Taktsignalen T1 und T2 abhängig, um unabhän­ gig davon Schiebeoperationen auszuführen, ob der von den SRLs 4a-4f gebildete Abtastpfad ausgewählt worden ist oder nicht. Selbst wenn das Modul mit den SRLs 4a-4f nicht Gegenstand der Prüfung ist, än­ dern sich die an das Modul angelegten Daten vielfältig. Da das Funk­ tionsmodul des nicht zu prüfenden Blockes durch eine Änderung der Eingangssignale betrieben werden kann, wird ein gewisse Leistung aufgenommen. Die Leistungsaufnahme von nur dem Funktionsmodul des zu prüfenden Blockes kann damit nicht genau gemessen werden. Für den Fall, daß dies nicht notwendig ist, ergibt sich jedoch bei Verwen­ dung des Aufbaus von Fig. 9 und 10 der Vorteil, daß der integrierte Schaltkreis mit einer einfachen Struktur entworfen und die gewünsch­ ten Module in kurzer Zeit geprüft werden können.

Die oben beschriebene Ausführungsform ist mit einer Struktur imple­ mentiert worden, bei der die Auswahldaten seriell auf einem für je­ den Abtastpfad individuell gebildeten Übertragungspfad für Abtast­ pfad-Auswahldaten übertragen werden. Werden nicht nur die Testdaten, sondern auch die Auswahldaten auf dem Abtastpfad übertragen, so kann die Zahl der Signalleitungen und Daten-I/O-Pins weiter vermindert werden. Im folgenden wird eine derartige Ausführungsform beschrie­ ben.

Fig. 11 ist ein schematisches Blockdiagramm, das die Struktur eines integrierten Schaltkreises einer weiteren Ausführungsform der Erfin­ dung zeigt. Bei dieser Ausführungsform wird der von den SRLs 4a-4r gebildete Abtastpfad nicht nur als Testdaten-Übertragungspfad, son­ dern auch als Übertragungspfad für die Abtastpfad-Auswahldaten ver­ wendet. Entsprechend weist die Ausführung der Fig. 11 Auswahldaten- Halteschaltkreise 90a-90c statt der Auswahldatenhalte-/ übertragungsschaltkreise 9a-9c der Ausführungsform von Fig. 1 auf. Jeder der Auswahldaten-Halteschaltkreise 90a-90c ist mit dem Abtast­ pfad des entsprechenden Modules verbunden, um die Auswahldaten vom Abtastpfad zu erhalten. Bezüglich der Ausführungsform von Fig. 11 sind ein Auswahldaten-Einstellsignal-(TSS-)Anschluß 301 und ein Rückstellsignal-(RSS-)Anschluß 302 gebildet. Das vom TSS-Anschluß 301 angelegte Auswahldaten-Einstellsignal und das vom RSS-Anschluß 302 zugeführte Rückstellsignal werden jeweils an die Auswahldaten- Halteschaltkreise 90a-90c angelegt. Da die anderen Elemente der Aus­ führungsform von Fig. 11 mit denjenigen der Ausführungsform in Fig. 1 übereinstimmen, weisen die entsprechenden Elemente identisch Be­ zugszeichen auf und ihre Beschreibung wird nicht wiederholt.

Fig. 12 stellt ein detailliertes Blockdiagramm eines Testschaltkrei­ ses mit einem Abtastpfad, einer Umgehungsleitung 114, einem Auswahl­ schaltkreis (MUX) 5a und einem Auswahldaten-Halteschaltkreis 90a des Modules 2a der Fig. 11 dar.

Bezüglich Fig. 12 werden die vom Ausgangsanschluß SO des SRL 4f aus­ gegebenen Daten dem MUX 5a und über die Auswahldaten-Leseleitung 21 dem Auswahldaten-Halteschaltkreis 90a zugeführt. Ferner wird dem Auswahldaten-Halteschaltkreis 90a ein Einstellsignal vom TSS-An­ schluß 301 (siehe Fig. 11) und ein Rückstellsignal vom RSS-Anschluß 302 (Fig. 11) zugeführt.

Unter Bezugnahme auf die Fig. 13 wird nun die Detailstruktur des Auswahldaten-Halteschaltkreises 90a beschrieben. Der Auswahldaten- Halteschaltkreis 90a unterscheidet sich in den folgenden Punkten von Auswahldatenhalte-/übertragungsschaltkreis 9a der Fig. 4. Der BDI- Anschluß 78 ist mit dem Eingang des aus einem n-Kanal Transistor be­ stehenden Übertragungsgatters 63 verbunden. Das Gate des Übertra­ gungsgatters 63 ist mit dem TSS-Anschluß 77, der BDI-Anschluß 78 mit der Auswahldaten-Leseleitung 21 der Fig. 12 und der TSS-Anschluß 77 mit dem TSS-Anschluß der Fig. 11 verbunden. Zwischen dem Eingang des Verriegelungsschaltkreises 84 und Masse ist ein Transistor 80 zum Rückstellen eingesetzt, dessen Gate mit dem RSS-Anschluß 79 verbun­ den ist. Der RSS-Anschluß 79 ist mit dem RSS-Anschluß 302 der Fig. 11, der Ausgang des Verriegelungsschaltkreises 84 sowohl mit dem SEL-Anschluß 76 als auch jeweils mit einem Eingang der NAND-Gatter 51-54 verbunden. Da die anderen Elemente des Auswahldaten-Hal­ teschaltkreises 90a in Fig. 13 mit denjenigen des Auswahldatenhalte-/ übertragungsschaltkreises 9a der Fig. 4 übereinstimmen, weisen die einander entsprechenden Elemente identische Bezugszeichen auf und eine Beschreibung wird unterlassen. Die anderen Auswahldaten-Hal­ teschaltkreise 90b und 90c besitzen Strukturen, die ähnlich der des Auswahldaten-Halteschaltkreises 90a der Fig. 13 sind.

Der Auswahldaten-Halteschaltkreis 90a weist weder ein Übertragungs­ gatter 70 noch einen Verriegelungsschaltkreis 85 auf, die beide im Auswahldatenhalte-/übertragungsschaltkreis 9a gebildet waren. Dies ist der fall, da im Auswahldaten-Halteschaltkreis 90a nur das Halten und nicht das Übertragen von Auswahldaten erforderlich ist.

Unter Bezugnahme auf die Zeitdiagramme der Fig. 14 und 15 wird nun der Betrieb der Ausführungen der Fig. 11-13 erläutert. Ähnlich wie die Ausführungsform der Fig. 1 besitzt der Testschaltkreis des inte­ grierten Schaltkreises der vorliegenden Ausführungsform drei Be­ triebsmodi: einen Abtastpfad-Auswahlmodus zum Festlegen, welcher Ab­ tastpfad ausgewählt werden soll; einen Funktionsmodul-Testmodus zum Prüfen des Funktionsmodules durch den ausgewählten Abtastpfad; einen Normalbetriebsmodus zum Betreiben der integrierten Schaltkreisein­ richtung im Normalbetrieb. Im folgenden werden nacheinander die De­ tails eines jeden Betriebsmodus′ beschrieben.

(1) Abtastpfad-Auswahlmodus

Die Auswahldaten zum Steuern der MUX 5a-5c werden seriell über den Abtastpfad übertragen, um in den Auswahldaten-Halteschaltkreisen 90a-90c eingestellt zu werden.

Es ist daher erforderlich, daß sich alle MUX 5a-5c zuerst in einem Zustand befinden, in dem der Ausgang des Abtastpfades und nicht die Umgehungsleitung ausgewählt wird. Das vom RSS-Anschluß 302 angelegte Rückstellsignal wird zu diesem Zweck auf den H-Pegel gebracht.

Bezüglich der Fig. 13 arbeitet z. B. der Auswahldaten-Halteschalt­ kreis 90a in folgender Weise. Da sich das vom RSS-Anschluß 79 zuge­ führte Rückstellsignal auf dem H-Pegel befindet, ist der Rückstell­ transistor 80 durchgeschaltet. Dies bewirkt, daß das Ausgangspoten­ tial des Verriegelungsschaltkreises 84 auf dem H-Pegel fixiert ist. Das H-Pegel-Ausgangssignal des Verriegelungsschaltkreises 84 wird über den Anschluß 76 dem MUX 5a zugeführt. Da sich das an den MUX 5a angelegte Auswahlsignal auf dem H-Pegel befindet, wird das Ausgangs­ signal des Abtastpfades, d. h. das Ausgangssignal des SRL 4f ausge­ wählt und dem SO-Anschluß 13 zugeführt. Eine identische Operation wird mit den anderen Auswahldaten-Halteschaltkreisen 90b und 90c ausgeführt. Diese Operation ist in Fig. 15 als "Rückstellen" be­ zeichnet.

Nachdem der Ausgang des Abtastpfades in allen MUX 5a-5c ausgewählt worden ist, werden die Auswahldaten seriell vom Anschluß 6 zuge­ führt. Ferner werden auch nicht-überlappende Zweiphasen-Taktsignale T1 und T2 vom T1-Anschluß 67 bzw. T2-Anschluß 66 zugeführt. Da das Ausgangspotential des Verriegelungsschaltkreises 84 zu diesem Zeit­ punkt auf dem H-Pegel liegt, befindet sich der Steuersignal-Gatter­ schaltkreis 86 in einem offenen Zustand. Die Taktsignale T1 und T2 werden über den Steuersignal-Gatterschaltkreis 86 jedem SRL zuge­ führt. Entsprechend führt jedes der SRLs 4a-4r eine Schiebeoperation in Synchronisation mit den Taktsignalen T1 und T2 aus. Dies bewirkt, daß die vom SI-Anschluß 6 angelegten Auswahldaten sequentiell auf dem Abtastpfad verschoben werden. In Fig. 15 ist dieser Vorgang als "Auswahldaten einschieben" bezeichnet.

Wenn die vom SI-Anschluß 6 angelegten Auswahldaten zu den SRLs 4f, 4k und 4r übertragen worden sind, die die niederwertigsten Bits (LSB) des jeweiligen Abtastpfades bilden, wird das vom TSS-Anschluß 301 an jeden der Auswahldaten-Halteschaltkreise 90a-90c angelegte Auswahldaten-Einstellsignal auf den H-Pegel aktiviert. Dies bewirkt, daß die in den SRLs 4f, 4k und 4r gehaltenen Auswahldaten in die Da­ tenhalteschaltkreise 90a, 90b bzw. 90c eingelesen und dort gehalten werden. Dies wird nun unter Verwendung des Auswahldaten-Halteschalt­ kreises 90a der Fig. 13 als Beispiel im Detail erläutert.

Das Übertragungsgatter 63 wird durch das den H-Pegel erreichende Auswahldaten-Einstellsignal durchgeschaltet. Dies bewirkt, daß die über die Auswahldaten-Leseleitung 21 vom SRL 4f zugeführten Auswahl­ daten im Inverter 601 invertiert werden, um vom Verriegelungsschalt­ kreis 84 gelesen und gehalten zu werden. Dieser Vorgang ist in Fig. 15 mit "Auswahldaten lesen" bezeichnet.

Der Auswahlzustand eines jeden der MUX 5a-5c wird durch die in den Auswahldaten-Halteschaltkreisen 90a-90c eingestellten Auswahldaten gesteuert. Soll beispielsweise eine Funktionsprüfung des Funktions­ modules 3a ausgeführt werden, so stellen die SRLs 4a-4f des Modules 2a die einzigen zum Testen erforderlichen SRLs dar. Daher werden die Auswahldaten so eingestellt, daß in diesem Abtastpfad-Auswahlmodus nur der MUX 5a den Ausgang des Abtastpfades auswählt. Die anderen Abtastpfade werden in den nicht-ausgewählten Zustand versetzt und die Testdaten durchlaufen die Umgehungsleitung. Obiges ist für Fälle ähnlich, in denen eine Funktionsprüfung für andere Funktionsmodule ausgeführt wird. Die Auswahldaten werden so eingestellt, daß sich nur der dem zu prüfenden Funktionsmodul entsprechende Abtastpfad in einem ausgewählten Zustand befindet.

(2) Funktionsmodul-Prüfmodus

Im folgenden wird der Fall beschrieben, wenn das Funktionsmodul 3a der Fig. 11 geprüft bzw. nicht geprüft werden soll.

• (a) Das Funktionsmodul 3a ist nicht als Testobjekt ausgewählt worden.

Die im Verriegelungsschaltkreis 84 eingestellten Daten befinden sich auf dem L-Pegel. Entsprechend liegt auch das vom SEL-Anschluß 76 an den MUX 5a angelegte Auswahlsignal auf dem L-Pegel. Der MUX 5a wählt das Ausgangssignal der Umgehungsleitung 114 aus, um dieses dem SO- Anschluß 13 zuzuführen. Die vom SI-Anschluß 12 zugeführten Daten werden direkt zum SO-Anschluß 13 übertragen.

Da sich der Ausgang des Verriegelungsschaltkreises 84 auf dem L-Pe­ gel befindet, leitet der Steuersignal-Gatterschaltkreis 86 weder das Abtastsignal, das Taktsignal noch die Taktsignale T1 und T2 an die SRLs 4a-4f weiter. Keines der SRLs 4a-4f arbeitet und die Eingangs- und Ausgangszustände des Funktionsmodules behalten denselben Zustand bei.

Dies verhindert, daß unerwartete Daten an einen nicht zu prüfenden Schaltkreisblock angelegt werden. Es ist ferner möglich, die Lei­ stungsaufnahme anderer Schaltkreisblöcke zu null zu machen, indem die nicht zu prüfenden Blöcke in den nicht-ausgewählten Zustand ge­ bracht werden, so daß die Leistungsaufnahme von ausschließlich einem bestimmten Block gemessen werden kann.

• (b) Das Funktionsmodul 3a ist als Testobjekt ausgewählt worden.

Im Verriegelungsschaltkreis 84 befinden sich Auswahldaten mit H-Pe­ gel. Der Auswahldaten-Halteschaltkreis 90 führt dem MUX 5a über den SEL-Anschluß 76 ein Auswahlsignal mit H-Pegel zu. Der MUX 5a ist vom Auswahlsignal abhängig, um das Ausgangssignal des Abtastpfades aus­ zuwählen und dieses dem SO-Anschluß 13 zuzuführen.

Da der Ausgang des Verriegelungsschaltkreises 84 auf dem H-Pegel liegt, befindet sich der Steuersignal-Gatterschaltkreis 86 in einem offenen Zustand. Das Abtastsignal, Taktsignal und die Taktsignale T1 und T2 werden über den Gatterschaltkreis 86 an die SRLs 4a-4f ange­ legt.

Die Struktur des SRL der vorliegenden Ausführungsform stimmt mit derjenigen des SRL von Fig. 3 überein. Bezüglich Fig. 3 werden die vom SI-Anschluß 12 (siehe Fig. 12) angelegten Testdaten über den SI- Anschluß 47 beispielsweise dem Inverter 30 des SRL 4a zugeführt. Der H-Pegel des Taktsignales T1 bewirkt, daß das Übertragungsgatter 40 offen ist. Dann werden die Testdaten im Verriegelungsschaltkreis 81 gespeichert.

Das Taktsignal T2 wird vom T2-Anschluß 44 an das Gate des Übertra­ gungsgatters 41 angelegt, um dieses zu öffnen. Die im Verriegelungs­ schaltkreis 81 gehaltenen Daten werden zum Verriegelungsschaltkreis 82 übertragen. Das Ausgangssignal des Verriegelungsschaltkreises 82 wird über den Inverter 38 und den SO-Anschluß 50 dem nachfolgenden SRL 4b zugeführt.

Durch abwechselndes Anlegen der Taktsignale T1 und T2 an den SRL 4a werden die Testdaten über den SI-Anschluß 47, die Verriegelungs­ schaltkreise 81 und 82 und den SO-Anschluß 50 zum nachfolgenden Schaltkreis übertragen. Damit werden die Testdaten auf dem von den SRLs 4a-4f gebildeten Abtastpfad seriell weitergegeben.

Die gewünschten Testdaten werden durch sequentielles Übertragen von Testdaten vom SI-Anschluß 12 auf den Abtastpfad in jedem der SRLs 4a-4f eingestellt. Die Testdaten werden im Verriegelungsschaltkreis 82 als Ausgangspotential des Inverters 33 gehalten.

Die oben beschriebene Operation ist in Fig. 14 als "Testdaten ein­ schieben" bezeichnet.

Als nächstes wird das Taktsignal über den TG-Anschluß 43 an das Übertragungsgatter 42 angelegt. Die im Verriegelungsschaltkreis 82 gehaltenen Daten werden zum Verriegelungsschaltkreis 83 übertragen, um im Inverter 37 invertiert und am DO-Anschluß 18 abgegeben zu wer­ den. Der DO-Anschluß 18 ist mit dem Eingangsanschluß des Funktions­ modules 3a (Fig. 11) verbunden, um Testdaten an das Funktionsmodul 3a anzulegen.

Das Funktionsmodul 3a arbeitet in Abhängigkeit von den Testdaten, die vom Eingangsanschluß zugeführt werden, um die Ergebnisse am Aus­ gangsanschluß bereitzustellen. Der Ausgangsanschluß des Funktionsmo­ dules 3a ist mit dem DI-Anschluß 15 beispielsweise des SRL 4a ver­ bunden.

Wie im Zyklus "Test ausführen" in Fig. 14 gezeigt ist, wird das Ab­ tastsignal, das die Speicherung der Daten angibt, an das Übertra­ gungsgatter 39 des SRL 4a vom STB-Anschluß 45 angelegt, nachdem das Taktsignal auf den L-Pegel zurückgekehrt ist. Als Reaktion darauf wird das Übertragungsgatter 39 geöffnet, wodurch die vom DI-Anschluß 15 zugeführten Daten im Verriegelungsschaltkreis 81 gehalten werden. Während dieser Zeitspanne wird das Taktsignal T1 auf dem L-Pegel ge­ halten. Der Verriegelungsschaltkreis 81 hält dabei die Ausgangsdaten des Funktionsmodules 3a. Dann kehrt das Abtastsignal auf den L-Pegel zurück.

Das Taktsignal T2 wird vom T2-Anschluß 44 an das Übertragungsgatter 41 angelegt, um dieses zu öffnen. Die hierin gespeicherten Daten werden dem Verriegelungsschaltkreis 82 zugeführt. Dann werden nicht­ überlappende Zweiphasen-Taktsignale T1 und T2 an die Gates der Über­ tragungsgatter 40 bzw. 41 angelegt. Als Reaktion darauf, werden die im Verriegelungsschaltkreis 82 gespeicherten Daten vom SO-Anschluß 50 dem nachfolgenden SRL 4b zugeführt. Wie bei der Operation zum Zeitpunkt des oben erwähnten Testdaten einschiebens, geben die SRLs 4a-4f sequentiell die vom SI-Anschluß zugeführten Daten an den SO- Anschluß weiter. Die Daten des in den jeweiligen SRLs 4a-4f gespei­ cherten Testergebnisses werden seriell vom SRL 4f an den MUX 5a übertragen.

Bezüglich Fig. 12 wird MUX 5a so eingestellt, daß die Daten des Ab­ tastpfades ausgegeben werden. Die Daten der Testergebnisse werden daher dem SO-Anschluß 13 zugeführt. Wird eine Prüfung des gewünsch­ ten Funktionsmodules entsprechend den vom SI-Anschluß 6 angelegten Testdaten im integrierten Schaltkreis 1 (Fig. 11) ausgeführt, so durchqueren die Ergebnisse des Abtastpfad, um am SO-Anschluß 7 seri­ ell abgegeben zu werden. Die Testergebnisse können identifiziert werden, indem man die Ausgangssignale des SO-Anschlusses 37 mit vor­ her erstellten Daten vergleicht.

Der beschriebene Vorgang ist in Fig. 14 mit "Testdaten ausschieben" bezeichnet.

Diese Operationen werden weitergeführt, bis alle Testmuster des Funktionsmodules 3a vervollständigt sind.

• (c) Ist die Prüfung des Funktionsmodules 3a beendet worden und ist es erforderlich, andere Funktionsmodule zu testen, wo werden die Operationen (a) und (b) wiederholt.
• (d) Nach der Beendigung des Prüfens muß der integrierte Schaltkreis 1 (Fig. 11) in den Normalbetriebsmodus zurückgeführt werden. Es ist daher notwendig, die notwendigen Daten in jedem der Auswahldaten- Halteschaltkreise 90a-90c einzustellen. Diese Operation wird ausge­ führt, indem man Daten, die den Normalbetrieb angeben, seriell vom SSI-Anschluß 10 über den Abtastpfad überträgt. Dieser Vorgang stimmt mit dem vorher angeführten "Abtastpfad-Auswahlmodus" überein.

(3) Normalbetriebsmodus

Während des Normalbetriebes darf keines der SRLs den Datenfluß zwi­ schen den einzelnen Funktionsmodulen beeinflussen. Die SRLs 4a-4r werden so gesteuert, daß sie als einfache nicht-invertierende Trei­ ber arbeiten, die im Normalbetriebsmodus eine unbeschränkte Daten­ übertragung vom DI-Anschluß an den DO-Anschluß 18 erlauben.

Um den vorher angeführten Zustand zu erreichen, wird der RSS-An­ schluß 302 zuerst auf dem H-Pegel fixiert. Dies bewirkt, daß der Rückstelltransistor 80 beispielsweise im Auswahldaten-Halteschalt­ kreis 90a der Fig. 13 durchschaltet, wodurch der Eingang des Verrie­ gelungsschaltkreises 84 auf den L-Pegel gezogen wird. Dies führt zu einem H-Pegel des Ausgangspotentiales des Verriegelungsschaltkreises 84. Als Reaktion hierauf erreicht der Steuersignal-Gatterschaltkreis 86 einen geöffneten Zustand. Ferner sind der STB-Anschluß 64, der TG-Anschluß 65 und der T2-Anschluß 66 auf dem H-Pegel fixiert, wäh­ rend der T1-Anschluß 67 den L-Pegel annimmt. Da sich der Steuersi­ gnal-Gatterschaltkreis 86 zu diesem Zeitpunkt in einem offenen Zu­ stand befindet, liegen der TG-Anschluß 43, der T2-Anschluß 44 und der SRB-Anschluß 45 der Fig. 3 auf dem H-Pegel, während der T1-An­ schluß 48 auf dem L-Pegel fixiert ist. Als Folge davon ist das Über­ tragungsgatter 40 geschlossen, während die Übertragungsgatter 39, 41 und 42 alle offen sind. Entsprechend gestattet SRL 4a eine unbe­ schränkte Datenübertragung zwischen dem DI-Anschluß 15 und dem DO- Anschluß 18.

Zwischen dem DI-Anschluß 15 und dem DO-Anschluß 18 befinden sich vier Inverter 29, 31, 33 und 37. Die an den DI-Anschluß 15 angeleg­ ten Daten werden viermal invertiert und vom DO-Anschluß 18 mit glei­ chem Wert ausgegeben. Mit anderen Worten arbeitet SRL 4a als nicht­ invertierender Treiber.

Der Betrieb der anderen SRLs 4b-4r erfolgt in ähnlicher Weise wie beim oben angeführten SRL 4a. Die Datenübertragung zwischen den ein­ zelnen Funktionsmodulen wird nicht blockiert, wodurch der inte­ grierte Schaltkreis 1 der Fig. 11 eine normale Operation ohne Unan­ nehmlichkeiten ausführt.

Fig. 16 zeigt ein schematisches Blockdiagramm eines integrierten Schaltkreises, auf den die Testschaltkreistechniken entsprechend der Ausführungsform der Fig. 11 beim hierarchischen Entwurf angewandt worden sind. Zur Vereinfachung ist in Fig. 16 nur der Testschalt­ kreis eines jeden Modules als dessen Strukturelement dargestellt.

Der integrierte Schaltkreis 1b der Fig. 16 weist eine Struktur auf, die mit der des integrierten Schaltkreises 1b in Fig. 7 mit Ausnahme folgender Punkte übereinstimmt. Es sind die Auswahldaten-Hal­ teschaltkreise 90a-90e statt der Auswahldatenhalte-/ übertragungsschaltkreise 9a-9e gebildet. SSI-Anschluß 10, SSO-An­ schluß 11 und die zwischen dem SSI-Anschluß 10 alle Auswahldaten­ halte-/übertragungsschaltkreise 9a-9e in Reihe verbindende Signal­ leitung sind entfernt worden. Der integrierte Schaltkreis 1b der Fig. 16 weist einen TSS-Anschluß 301 und einen RSS-Anschluß 302 auf. Der TSS-Anschluß 301 und der RSS-Anschluß 302 ist mit jedem der Aus­ wahldaten-Halteschaltkreise 90a-90e verbunden.

Der integrierte Schaltkreis 1b der Fig. 16 weist in ähnlicher Weise wie der integrierte Schaltkreis 1b der Fig. 7 folgende Vorteile auf.

Obwohl das Modul 1a unterer Ebene im integrierten Schaltkreis 1b der Fig. 16 drei Module 2a-2c unterster Ebene aufweist, stimmen deren Strukturen mit dem Fall überein, daß diese als individuelle inte­ grierte Schaltkreise geschaffen werden. In ähnlicher weise ist der Aufbau der Module 2a-2c unterster Ebene gleich wie im Fall, daß je­ des als individueller Schaltkreis entworfen wird. Es besteht somit keine Notwendigkeit, die Struktur beim hierarchischen Design zu mo­ difizieren.

Bezüglich Fig. 16 ist nur die Bildung von MUXs und Auswahldaten-Hal­ teschaltkreisen für die Module unterster Ebene erforderlich. Es ist nicht notwendig, beim Entwerfen von Modulen höherer Ebene neue Strukturelemente einzuführen. Eine komplizierte Verdrahtung ist nicht erforderlich, da die Auswahldaten über den Abtastpfad im je­ weiligen Auswahldaten-Halteschaltkreis übertragen werden. Es ist da­ her möglich, im Vergleich zum hierarchischen Entwurf herkömmlicher integrierter Schaltkreise die Layouteffizienz zu steigern.

Bei den oben erwähnten Ausführungsformen werden die Daten nur über den MUX in dem Modul übertragen, in dem die Umgehungsleitung ausge­ wählt worden ist. Zu diesem Zeitpunkt werden die übertragenen Daten vom MUX (um die Zeit tpd) verzögert. Dies bedeutet, daß eine Gesamt­ verzögerung von tpd × n auftritt, falls in n seriellen Modulen die Umgehungsleitung ausgewählt worden ist. Diese Verzögerungszeit be­ einflußt die Schiebeoperation nicht, wenn sie im Vergleich zur Schiebezykluszeit eines jeden Abtastpfades ausreichend klein ist. Ist dies nicht der Fall, wie in Fig. 17 dargestellt ist, so ist eine normale Datenverschiebung nicht möglich. Wird andererseits die Schiebezykluszeit verlängert, um eine normale Datenübertragung aus­ zuführen, so tritt das Problem auf, daß die Schiebezeit zunimmt.

Durch vorheriges Ermitteln des Wertes von n, wenn die durch serielle Umgehungsleitungen verursachte Ausbreitungsverzögerung (tpd × n) länger als die (m entspreche) Aktualisierungszeit für die nächsten Daten (die H-Pegel-Periode des Taktsignales T1) ist, ist es möglich, eine normale Datenausbreitung sicherzustellen, indem man ein Blind­ register DR einfügt, das in den seriellen Umgehungsleitungen (siehe Fig. 18(b)) nur Schiebeoperationen ausführt, falls die Zahl der se­ riellen ausgewählten Umgehungsleitungen größer als m ist (im Falle von Fig. 18(a)). Das bedeutet, daß die seriell ausgewählten n Umge­ hungsleitungen durch Einsetzen eines Blindregisters DR in n1 erste Leitungen und n2 zweite Leitungen aufgeteilt werden, wie in Fig. 18(b) dargestellt ist. Zwischen SRL 4x und dem Blindregister DR tritt eine Verzögerung von tpd × n1 und zwischen dem Blindregister DR und SRL 4y eine Verzögerung von tpd × n2 auf. Da n1 und n2 je­ weils kleiner als m sind, liegen die Verzögerungszeiten von tpd × n1 und tpd × n2 im Bereich einer Verzögerungszeit, die die Schiebeope­ ration nicht beeinflußt. Entsprechend der Ausführungsform von Fig. 18 kann eine normale Datenübertragung sichergestellt werden, ohne die Schiebezykluszeit zu verzögern.

Die in Fig. 18(b) gezeigte neue Hinzufügung eines Blindregisters DR bedeutet ein zusätzliches Schaltkreiselement, was zu einer Vergröße­ rung des Schaltkreises führt. Wird eines der den jeweiligen Abtast­ pfad bildenden SRLs als Blindregister verwendet, so kann ein Effekt erzielt werden, der dem der Ausführungsform der Fig. 18 ähnlich ist, ohne eine neues Element hinzufügen zu müssen. Im folgenden wird eine derartige Ausführungsform beschrieben.

Fig. 19 ist ein schematisches Blockdiagramm, das den Aufbau einer weiteren Ausführungsform der Erfindung zeigt. Die Ausführungsform der Fig. 19 verwendet eines der SRLs, die den jeweiligen Abtastpfad bilden, als Blindregister. Zu diesem Zweck ist ein Ende der Umge­ hungsleitung 114a mit dem Ausgang des SRL 4a und das andere mit dem Eingang des MUX 5a verbunden. Ein Ende der Umgehungsleitung 114b ist mit dem Ausgang des SRL 4g und das andere mit dem Eingang des MUX 5b und ein Ende der Umgehungsleitung 114c mit dem Ausgang des SRL 4l und das andere mit dem Eingang des MUX 5c verbunden. Die Auswahlda­ ten werden über jeweilige Umgehungsleitungen 114a-114c zu den Aus­ wahldaten-Halteschaltkreisen 90a′-90c′ übertragen. Das Auswahlein­ stellsignal wird über den TSS-Anschluß 301 und das Rückstellsignal über den RSS-Anschluß 302 jedem Auswahldaten-Halteschaltkreis zuge­ führt. Ferner wird ein Umgehungsleitung-Auswahlsignal vom Umgehungs­ leitung-Auswahlsignal-(BSS-)Anschluß 303 den jeweiligen Auswahlda­ ten-Halteschaltkreisen zugeführt. Da die anderen Elemente der Aus­ führungsform von Fig. 19 denen der integrierten Schaltkreiseinrich­ tung von Fig. 11 ähnlich sind, weisen einander entsprechende Ele­ mente gleiche Bezugszeichen auf und deren Beschreibung wird nicht wiederholt.

Fig. 20 ist ein Blockdiagramm, das die Struktur eines Testschalt­ kreises innerhalb des Modules 2a der Fig. 19 zeigt. In der Figur ist der SO-Anschluß des SRL 4a über die Umgehungsleitung 114a mit einem Eingang des MUX 5a verbunden. Der SO-Anschluß des SRL 4a ist über die Auswahldaten-Leseleitung 21 mit dem BDI-Anschluß des Auswahlda­ ten-Halteschaltkreises 90a′, der BSS-Anschluß 303 mit dem BSS-An­ schluß des Auswahldaten-Halteschaltkreises 90a′ und die Steuersi­ gnal-Eingangsanschlüsse 25 und 26 sowohl mit dem T2- und T1-Anschluß des Auswahldaten-Halteschaltkreises 90a′ als auch mit dem T2- und T1-Anschluß des SRL 4a verbunden. Da die anderen Elemente des Test­ schaltkreises der Fig. 20 ähnlich denen des Testschaltkreises der Fig. 12 sind, weisen einander entsprechende Elemente gleiche Bezugs­ zeichen auf und deren Beschreibung wird nicht wiederholt.

Die Struktur der Testschaltkreise der anderen Module 2b und 2c ist ähnlich der des Testschaltkreises von Fig. 20.

Fig. 21 ist ein Schaltbild der Detailstruktur des Auswahldaten-Hal­ teschaltkreises 90a′ der Fig. 19. In dieser Figur ist ein n-Kanal Transistor 88 zwischen den Ausgang des Verriegelungsschaltkreises, d. h. den Ausgang des Inverters 59 und Masse geschaltet. Das Gate des Transistors 88 ist mit dem BSS-Anschluß 89 verbunden. Da die anderen Elemente des Auswahldaten-Halteschaltkreises 90a′ ähnlich denen des Auswahldaten-Halteschaltkreises 90a der Fig. 13 sind, weisen einan­ der entsprechende Elemente gleiche Bezugszeichen auf und deren Be­ schreibung wird weggelassen.

Die Strukturen der anderen Auswahldaten-Halteschaltkreise 90b′ und 90c′ sind ähnlich der des Auswahldaten-Halteschaltkreises 90a′ der Fig. 21.

Im folgenden wird der Betrieb der in den Fig. 19-21 gezeigten Aus­ führungsformen erläutert. Der Betrieb wird ähnlich wie bei den oben angeführten Ausführungsformen in drei Modi beschrieben: (1) Abtast­ pfad-Auswahlmodus, (2) Funktionsmodul-Testmodus und (3) Normalbe­ triebsmodus.

(1) Abtastpfad-Auswahlmodus

Zuerst wird eine Spannung mit H-Pegel an den BSS-Anschluß 303 ange­ legt, so daß jeder der Auswahldaten-Halteschaltkreise 90a′-90c′ die jeweiligen Umgehungsleitungen 114a-114c auswählt.

Betrachtet man den Auswahldaten-Halteschaltkreis 90a′ als Beispiel, so erkennt man, daß der H-Pegel des BSS-Anschlusses 89 bewirkt, daß der Transistor 88 durchschaltet. Dies fixiert das Potential des Aus­ ganges des Verriegelungsschaltkreises 84 auf den L-Pegel. Das Aus­ wahlsignal mit L-Pegel wird vom SEL-Anschluß 76 dem MUX 5a über die Auswahlsignalleitung 28 zugeführt. Daher wählt der MUX 5a die Umge­ hungsleitung 114a aus.

Der Betrieb der Testschaltkreise der anderen Module 2b und 2c ist ähnlich dem oben angeführten.

Als nächstes werden Auswahldaten mit einer Zahl von Bits, die mit der Zahl der Abtastpfade übereinstimmt, seriell vom SI-Anschluß 6 angelegt. Zu diesem Zeitpunkt werden die nicht-überlappenden Zwei­ phasen-Taktsignale T1 und T2 nur den SRLs 4a, 4g und 4l zugeführt. Die Auswahldaten werden über die SRLs 4a, 4g und 4l übertragen. Sind die gewünschten Daten zum Auswahldaten-Übertragungsbit eines jeden Abtastpfades, d. h. zu den SRLs 4a, 4g und 4l übertragen worden, so wird dem TSS-Anschluß 301 ein Signal mit H-Pegel zugeführt. Entspre­ chend wird ein Auswahldaten-Einstellsignal mit H-Pegel jedem der Auswahldaten-Halteschaltkreise 90a′-90c′ zugeführt.

Beispielsweise erreicht im Auswahldaten-Halteschaltkreis 90a′ der TSS-Anschluß 77 den H-Pegel, um das Übertragungsgatter 63 durch­ zuschalten. Dies bewirkt, daß die vom SRL 4a an den BDI-Anschluß 78 angelegten Auswahldaten im Inverter 601 invertiert und dem Verriege­ lungsschaltkreis 84 zugeführt werden. Der Verriegelungsschaltkreis 84 hält die invertierten Daten der vom SRL 4a übertragenen Daten als Auswahldaten.

Der Betrieb der anderen Auswahldaten-Halteschaltkreise 90b′ und 90c′ ist ähnlich der oben angeführten Operation.

Wie sich aus der oben erläuterten Operation ergibt, werden in jedem der Auswahldaten-Halteschaltkreise 90a′-90c′ die Auswahldaten einge­ stellt. Die Ausführung in Fig. 11 ist derart implementiert, daß die vom SI-Anschluß 6 angelegten Auswahldaten durch alle Bits, d. h. alle SRLs im jeweiligen Abtastpfad übertragen werden, wohingegen die Aus­ führung in Fig. 19 so implementiert ist, daß die zugeführten Aus­ wahldaten nur durch 3 Bits, d. h. DRLs 4a, 4g und 4l übertragen wer­ den. Die Übertragungspfadlänge der Auswahldaten in der Ausführung von Fig. 19 ist damit kürzer als in der Ausführungsform von Fig. 11, so daß die Auswahldaten im jeweiligen Auswahldaten-Halteschaltkreis schnell eingestellt werden kann.

(2) Funktionsmodul-Testmodus

Im folgenden werden die Fälle beschrieben, daß z. B. das Funktionsmo­ dul 3a der Fig. 19 geprüft bzw. nicht geprüft wird.

• (a) Das Funktionsmodul 3a ist nicht als Testobjekt ausgewählt wor­ den.

Die im Verriegelungsschaltkreis 84 eingestellten Daten befinden sich auf dem L-Pegel. Entsprechend liegt auch das vom SEL-Anschluß 76 an den MUX 5a angelegte Auswahlsignal auf dem L-Pegel. Der MUX 5a wählt das Ausgangssignal der Umgehungsleitung 114a aus, um dieses an den SO-Anschluß 13 zu übertragen. Zu diesem Zeitpunkt werden dem SRL 4a die nicht-überlappenden Zweiphasen-Taktsignale T1 und T2 zugeführt. SRL 4a hält und schiebt die vom SI-Anschluß 12 zugeführten Daten in Synchronisation mit den Taktsignalen T1 und T2 weiter. Daher werden die vom SI-Anschluß 12 zugeführten Daten über SRL 4a und MUX 5a di­ rekt zum SO-Anschluß 13 übertragen.

Da sich der Ausgang des Verriegelungsschaltkreises 84 auf dem L-Pe­ gel befindet, überträgt der Steuersignal-Gatterschaltkreis 86 weder das Abtastsignal, das Taktsignal noch die Taktsignale T1 und T2 zu den SRLs 4a-4f. Entsprechend arbeitet keines der SRLs 4a-4f.

• (b) Das Funktionsmodul 3a ist als Testobjekt ausgewählt worden.

Im Verriegelungsschaltkreis 84 befinden sich Auswahldaten mit H-Pe­ gel. Der Auswahldaten-Halteschaltkreis 90a legt über den SEL-An­ schluß 76 ein Auswahlsignal mit H-Pegel an den MUX 5a an. MUX 5a ist vom Auswahlsignal abhängig, um das Ausgangssignal des Abtastpfades auszuwählen und dieses an den SO-Anschluß 13 zu übertragen.

Da sich der Ausgang des Verriegelungsschaltkreises 84 auf dem H-Pe­ gel befindet, ist der Steuersignal-Gatterschaltkreis 86 geöffnet. Abtastsignal, Taktsignal und Taktsignale T1 und T2 werden über den Gatterschaltkreis 86 den SRLs 4b-4f zugeführt. Ferner werden das Ab­ tastsignal und das Taktsignal über den Gatterschaltkreis auch an den SRL 4a angelegt. Die Taktsignale T1 und T2 werden dem SRL 4a ohne den Auswahldaten-Halteschaltkreis zu durchlaufen direkt zugeführt.

Als Reaktion auf die an jeden der SRLs 4a-4f angelegten Steuersi­ gnale führt der Abtastpfad aus den SRLs 4a-4f die Operation "Testdaten einschieben" aus, d. h. die vom SI-Anschluß 12 seriell zu­ geführten Testdaten werden weitergeschoben und in einem SRL einge­ stellt. Die Operation "Test ausführen" überträgt die in einem vorbe­ stimmten SRL eingestellten Testdaten an das Funktionsmodul 3a und liest und hält die vom Funktionsmodul 3a abgegebenen Testergebnisda­ ten in einem vorbestimmten SRL. Die Operation "Testergebnis aus­ schieben" schiebt die in einem vorbestimmten SRL gespeicherten Te­ stergebnisdaten seriell weiter und gibt sie in serieller Weise am SO-Anschluß 13 ab. Da die Details der Operationen "Testdaten ein­ schieben", "Test ausführen" und "Testergebnis ausschieben" mit denen der Fig. 11 übereinstimmen, wird die entsprechende Beschreibung nicht wiederholt.

Diese Operationen werden fortgesetzt, bis alle Testmuster des Funk­ tionsmodules 3a vervollständigt sind.

• (c) Ist die Prüfung des Funktionsmodules 3a beendet worden und ist es erforderlich, andere Funktionsmodule zu prüfen, so werden die Operationen von (a) und (b) wiederholt.
• (d) Nach der Beendigung der Prüfung muß der integrierte Schaltkreis 1 (Fig. 11) in den Normalbetriebsmodus zurückgesetzt werden. Es ist daher erforderlich, die notwendigen Daten in jedem der Auswahldaten- Halteschaltkreises 90a′-90c′ einzustellen. Dies wird durch serielles Übertragen von Daten vom SI-Anschluß 6 auf dem Abtastpfad ausge­ führt, die den Normalbetrieb angeben. Diese Operation ist mit dem oben angeführten "Abtastpfad-Auswahlmodus" identisch.

(3) Normalbetriebsmodus

Der Betrieb im Normalbetriebsmodus ist identisch zu dem der Ausfüh­ rungsform der Fig. 11. Da der RSS-Anschluß 302 auf dem H-Pegel fi­ xiert ist, befindet sich der Ausgang des Verriegelungsschaltkreises 84 in jedem Auswahldaten-Halteschaltkreis auf dem H-Pegel. Dies be­ wirkt, daß der Steuersignal-Gatterschaltkreis 86 in jedem der Aus­ wahlsignal-Halteschaltkreise 90a′-90c′ einen offenen Zustand an­ nimmt. Dann werden der STB-Anschluß 64, der TG-Anschluß 65 und der TS-Anschluß 66 auf dem H-Pegel fixiert, während der T1-Anschluß 67 auf dem L-Pegel liegt. Dies erlaubt eine unbeschränkte Datenübertra­ gung zwischen dem DI-Anschluß und dem DO-Anschluß in jedem der SRLs 4a-4r. Das bedeutet, daß alle SRLs 4a-4r als einfache nicht-inver­ tierende Treiber arbeiten und den Datenfluß zwischen den einzelnen Funktionsmodulen nicht beeinflussen.

Mit den Ausführungsformen der Fig. 19-21 ist die Unannehmlichkeit, daß sich die Verzögerungszeit der MUX in den Modulen der nicht-aus­ gewählten Abtastpfade (d. h. mit ausgewählter Umgehungsleitung) beim Funktionsmodul-Testmodus akkumuliert und eine normale Datenübertra­ gung verhindert, dadurch gelöst, daß wenigstens das SRL des ersten Bits in jedem Abtastpfad wie in Fig. 18(b) gezeigt als Blindregister wirkt, selbst wenn sich eine Mehrzahl von Modulen von nicht-gewähl­ ten Abtastpfaden in Reihe befindet.

Die Zahl der als Blindregister im jeweiligen Abtastpfad benutzten SRLs ist nicht auf eins beschränkt, sondern kann zwei oder mehr be­ tragen.

Fig. 22 ist ein schematisches Blockdiagramm eines integrierten Schaltkreises, auf den die Testschaltkreistechniken der Ausführungs­ form von Fig. 19 beim hierarchischen Design angewandt worden sind. Zur Vereinfachung ist in Fig. 22 nur der Testschaltkreis eines jeden Modules als Strukturelement gezeigt.

Der integrierte Schaltkreis 1b der Fig. 22 weist mit Ausnahme fol­ gender Punkte eine dem integrierten Schaltkreis 1b der Fig. 16 ähn­ liche Struktur auf. Statt der Auswahldaten-Halteschaltkreise 90a-90e sind die Auswahldaten-Halteschaltkreise 90a′-90e′ gebildet. Ferner ist der BSS-Anschluß 303 hinzugefügt worden, der mit jedem der Aus­ wahldaten-Halteschaltkreise 90a′-90e′ verbunden ist. Ein Ende der Umgehungsleitungen 114a, 114b, 114c, 114d und 114e ist mit den Aus­ gängen der SRLs 4a, 4g, 4l bzw. 4v verbunden. Die anderen Enden der Umgehungsleitungen 114a-114e sind sowohl mit einem Eingang der MUX 5a-5e als auch jeweils mit den Auswahldaten-Halteschaltkreisen 90a′- 90e′ verbunden.

Der integrierte Schaltkreis 1b der Fig. 22 weist ähnlich wie der in­ tegrierte Schaltkreis 1b in Fig. 16 folgende Vorteile auf.

Obwohl das Modul 1a unterer Ebene im integrierten Schaltkreis 1b der Fig. 22 drei Module 2a-2c tiefster Ebene aufweist, ist deren Struk­ tur gleich wie im Fall, daß Modul 1a als individueller integrierter Schaltkreis entworfen wird. In ähnlicher Weise ist die Struktur ei­ nes jeden Modules 2a-2c unterster Ebene gleich wie im Fall, daß je­ des individuell entworfen wird. Es ist daher nicht notwendig, beim hierarchischen Entwurf irgendeine Modifikation an deren Struktur vorzunehmen.

Aus Fig. 22 ist ersichtlich, daß die MUXs und Auswahldaten-Hal­ teschaltkreise nur bei den Modulen tiefster Ebene gebildet werden müssen. Es ist nicht notwendig, beim Entwerfen der oben angeführten Module neue Strukturelemente einzuführen. Ferner ist keine kompli­ zierte Verdrahtung erforderlich, da die Auswahldaten über eine Umge­ hungsleitung in den jeweiligen Auswahldaten-Halteschaltkreis über­ tragen werden. Es ist möglich, die Layouteffizienz im Vergleich zum hierarchischen Design herkömmlicher integrierter Schaltkreis zu ver­ bessern.

Fig. 23 ist ein Blockdiagramm, das die Struktur eines Testschalt­ kreises zeigt, der im integrierten Schaltkreis einer weiteren Aus­ führungsform verwendet wird. Bei dieser Ausführungs­ form werden die von den Steuersignal-Eingangsanschlüssen 23-26 ange­ legten Steuersignale, d. h. Abtastsignal, Taktsignal und die Taktsi­ gnale T1 und T2 direkt den jeweiligen SRLs 4a-4f zugeführt, ohne über die Auswahldaten-Halteschaltkreise zu laufen. Dies bedeutet, daß sich die SRLs unabhängig von den im Auswahldaten-Halteschalt­ kreis 90a′′ gehaltenen Daten stets in einem Betriebszustand befinden. Daher ist eine Steuerung wie bei der Ausführungsform der Fig. 19, alle SRLs durch das an den RSS-Anschluß 302 angelegte Rückstellsi­ gnal in einen Betriebszustand zu versetzen, nicht erforderlich. In der Ausführungsform der Fig. 23 ist der RSS-Anschluß 302 entfernt worden und es ist im Auswahldaten-Halteschaltkreis 90a′′ kein Rück­ stellsignal enthalten.

Fig. 24 ist ein Schaltbild, das die Detailstruktur des Auswahldaten- Halteschaltkreises 90a′′ der Fig. 23 zeigt. In der Figur ist der Aus­ wahldaten-Halteschaltkreis 90a′′ mit Ausnahme folgender Punkte ähn­ lich dem Auswahldaten-Halteschaltkreis 90a′ der Fig. 21. Der Aus­ wahldaten-Halteschaltkreis 90a′′ weist keinen Steuersignal-Gatter­ schaltkreis 86 auf. Ferner ist kein Rückstelltransistor 80 gebildet.

Da die anderen Elemente des Testschaltkreises der Fig. 23 ähnlich denen des Testschaltkreises in Fig. 20 sind, weisen einander ent­ sprechende Elemente gleiche Bezugszeichen auf und deren Beschreibung wird nicht wiederholt. Jedes im integrierten Schaltkreis geschaffene Modul weist einen Testschaltkreis mit einer Struktur auf, die den in Fig. 23 und 24 gezeigten ähnlich ist.

Bei der Ausführungsform der Fig. 23 führt jedes SRL 4a-4f in Abhän­ gigkeit von Abtastsignal, Taktsignal und den Taktsignalen T1 und T2 unabhängig davon eine Schiebeoperation aus, ob der von den SRLs 4a- 4f gebildete Abtastpfad zum Testzeitpunkt ausgewählt worden ist oder nicht. Selbst wenn ein Modul mit eingestellten SRLs 4a-4f kein Test­ objekt darstellt, werden dem Modul verschiedene sich ändernde Daten zugeführt. Ferner arbeiten auch Funktionsmodule, die kein Testobjekt darstellen, aufgrund der Eingangsänderung, so daß ein gewisses Quan­ tum an Leistung aufgenommen wird. Es ist daher nicht möglich, die vom geprüften Funktionsmodul aufgenommene Leistung exakt zu messen. Es besteht jedoch der Vorteil, daß der integrierte Schaltkreis unter Verwendung des in den Fig. 23 und 24 gezeigten Aufbaus mit einfachen Strukturen entworfen werden kann.

Es ist zu bemerken, daß die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist und vielfältige Variationen möglich sind.

• (1) Die oben beschriebenen Ausführungsformen werden derart implemen­ tiert, daß für jedes Funktionsmodul individuell ein Abtastpfad ge­ bildet wird, mit dem nur die Prüfung des entsprechenden Funktionsmo­ dules ausgeführt wird. Es muß jedoch nicht jedes Funktionsmodul in­ dividuell einen Abtastpfad aufweisen. Es ist nur notwendig, daß der Abtastpfad so implementiert ist, daß eine Prüfung eines beliebigen Funktionsmodules ausgeführt werden kann. Beispielsweise kann ein Ab­ tastpfad implementiert werden, um Testdaten an ein bestimmtes Funk­ tionsmodul anzulegen und die Testergebnisse von einem anderen Funk­ tionsmodul zu lesen. Alternativ kann ein Abtastpfad implementiert sein, um Testdaten an eine Mehrzahl von Funktionsmodulen anzulegen und die Testergebnisdaten von einer Mehrzahl von Testmodulen zu le­ sen.
• (2) Obwohl der Logikschaltkreis innerhalb der integrierten Schalt­ kreiseinrichtung als Funktionsmodul für jeden vorbestimmten Block modularisiert ist, ist es nicht erforderlich, jeden Logikschaltkreis zu modularisieren.
• (3) Obwohl jeder Abtastpfad mit einer Mehrzahl von Bits, d. h. einer Mehrzahl von SRLs in den oben angeführten Ausführungsformen imple­ mentiert ist, kann jeder Abtastpfad auch mit einem Bit implementiert sein.
• (4) Jeder Abtastpfad ist nicht auf die Ausführung von Tests des Lo­ gikschaltkreises in der integrierten Schaltkreiseinrichtung be­ schränkt, sondern kann beispielsweise auch dazu benutzt werden, Un­ terbrechungen von Signalleitungen zwischen Steuer- und Beobachtungs­ punkten zu prüfen.
• (5) Es ist nicht erforderlich, die den jeweiligen Abtastpfad bilden­ den SRLs sowohl mit dem Steuer- als auch dem Beobachtungspunkt in der integrierten Schaltkreiseinrichtung zu verbinden. Die SRLs kön­ nen auch nur mit einem von diesen verbunden sein.
• (6) Obwohl jeder Abtastpfad für Prüfungen innerhalb der integrierten Schaltkreiseinrichtung verwendet wird, kann er auch für andere An­ wendungen benutzt werden. Beispielsweise kann der jeweilige Abtast­ pfad zum Übertragen von anderen Daten als Testdaten (z. B. Systemda­ ten) an einen Steuerungspunkt innerhalb der integrierten Schaltkrei­ seinrichtung und zum Lesen und Weiterschieben von Daten von einem Beobachtungspunkt nach außen verwendet werden.
• (7) Die Prüfung einer Mehrzahl von integrierten Schaltkreiseinrich­ tungen kann gleichzeitig ausgeführt werden, indem eine Mehrzahl von integrierten Schaltkreiseinrichtungen, die jeweils einen oder meh­ rere Abtastpfade aufweisen, auf einer Platine montiert werden, und der Abtastpfad der jeweiligen integrierten Schaltkreiseinrichtungen in Reihe geschaltet werden. Dies bedeutet, daß es nur einen Abtast­ pfad gibt.

Damit erfordert die vorliegende Erfindung nur eine Struktur, bei der alle seriell von einer externen Quelle zugeführten Daten (Steuerpunktdaten) auf einem Abtastpfad übertragen werden, um an einen Steuerpunkt innerhalb der integrierten Schaltkreiseinrichtung angelegt zu werden. Ferner müssen die Beobachtungspunktdaten von ei­ nem Beobachtungspunkt gelesen und weitergeschoben werden, um diese seriell nach außen abzugeben. Deren Verwendung oder die Struktur und die Zahl der Abtastpfade ist nicht durch die oben angeführten Aus­ führungsformen beschränkt.

Es ist die Zahl der Signalleitungen zum Übertragen der Auswahldaten und die Zahl deren Ein-/Ausgabepins unabhängig von der internen Struktur der integrier­ ten Schaltkreiseinrichtung stets konstant. Es ist daher möglich, die Verdrahtungsfläche und die Zahl der Anschlüsse im Vergleich mit ei­ ner herkömmlichen integrierten Schaltkreiseinrichtung, bei der die Zahl der Signalleitungen und I/O-Pins mit der Zahl der Funktionsmo­ dule ansteigt, zu vermindern.

Es sind die Auswahldaten-Halte­ einrichtungen und die Umgehungseinrichtungen für jede Schieberegi­ stereinrichtung gebildet. Es ist möglich, die Last des Entwurfes in­ tegrierter Schaltkreiseinrichtungen zu lindern, indem bei einer Mo­ difikation jede Einrichtung entsprechend der Änderung der internen Struktur der integrierten Schaltkreiseinrichtung vergrößert oder verkleinert wird.

Es ist nicht erforderlich, die Strukturen der Schieberegistereinrichtung, Auswahldaten-Halteeinrichtung und Umgehungseinrichtung beim hierar­ chischen Design der integrierten Schaltkreiseinrichtung zu modifi­ zieren. Auch ist die Hinzufügung einer neuen Struktur nicht erfor­ derlich, so daß die Erfindung besonders für ein hierarchisches De­ sign geeignet ist.

Darüber hinaus ist die Auswahldaten-Halteeinrichtung bezüglich des von den Schieberegistereinrich­ tungen gebildeten Datenübertragungspfades extern geschaffen. Die Auswahldaten-Halteeinrichtung erzeugt beim Übertragen von Steuer­ punkt- oder Beobachtungspunktdaten keine überflüssigen Bits im Da­ tenübertragungspfad, so daß diese Daten schnell übertragen werden.

Claims (28)

1. Integrierte Schaltkreiseinrichtung mit einer Mehrzahl von Steuer­ punkten und einer Mehrzahl von Beobachtungspunkten im Inneren, auf­ weisend
einen einzelnen ersten Dateneingangsanschluß (6, 6b) zum seriellen Zuführen von Steuerpunktdaten, die dem Steuerpunkt zugeführt werden sollen,
einen einzelnen ersten Datenausgangsanschluß (7, 7b) zum seriellen Bereitstellen von Beobachtungspunktdaten, die vom Beobachtungspunkt erhalten worden sind,
einen einzelnen zweiten Dateneingangsanschluß (10) zum seriellen Zu­ führen der Auswahldaten,
einen einzelnen zweiten Datenausgangsanschluß (11),
eine Mehrzahl von in Reihe geschalteten Schieberegistereinrichtungen (4a-4f, 4g-4k, 4l-4r, 4s-4u, 4v-4x), die zwischen dem ersten Daten­ eingangsanschluß (6, 6b) und dem zweiten Datenausgangsanschluß (7, 7b) eingesetzt sind, wobei jede mit dem Steuerpunkt und/oder dem Be­ obachtungspunkt verbunden ist,
eine Mehrzahl von Auswahldaten-Halteeinrichtungen (9a-9e, 9a′), die für jede der Schieberegistereinrichtungen gebildet, miteinander in Reihe geschaltet und zwischen dem zweiten Dateneingangsanschluß (10) und dem zweiten Datenausgangsanschluß (11) eingesetzt sind, zum Schieben und Halten der vom zweiten Dateneingangsanschluß (10) zuge­ führten Auswahldaten, und
eine Mehrzahl von Umgehungseinrichtungen (114, 114a-114e, 5a-5e), die für jede der Schieberegistereinrichtungen gebildet sind und je­ weils in Abhängigkeit von den in der entsprechenden Auswahldaten- Halteeinrichtung gehaltenen Auswahldaten arbeiten, zum Bilden eines Datenumgehungspfades bezüglich der entsprechenden Schieberegister­ einrichtung, wenn die Auswahldaten die entsprechende Schieberegi­ stereinrichtung nicht auswählen,
wobei die Schieberegistereinrichtung die vom ersten Dateneingangsan­ schluß (6, 6b) zugeführten Steuerpunktdaten weiterschiebt und diese dem entsprechenden Steuerpunkt zuführt und die Beobachtungspunktda­ ten vom entsprechenden Beobachtungspunkt liest und weiterschiebt, um diese dem ersten Datenausgangsanschluß (7, 7b) zuzuführen.

2. Integrierte Schaltkreiseinrichtung mit einer Mehrzahl von Steu­ erpunkten und einer Mehrzahl von Beobachtungspunkten im Inneren, aufweisend
einen einzelnen Dateneingangsanschluß (6, 6b) zum seriellen Zuführen der Steuerpunktdaten und Auswahldaten, die an den Steuerpunkt ange­ legt werden sollen,
einen einzelnen Datenausgangsanschluß (7, 7b) zum seriellen Bereit­ stellen der Beobachtungspunktdaten, die vom Beobachtungspunkt erhal­ ten wurden,
eine Mehrzahl von Schieberegistereinrichtungen (4a-4f, 4g-4k, 4l-4r, 4s-4u, 4v-4x), die in Reihe geschaltet und zwischen dem Datenein­ gangsanschluß (6, 6b) und dem Datenausgangsanschluß (7, 7b) einge­ setzt sind und jeweils eine oder mehrere Bitstufen aufweisen, wobei alle Bitstufen mit dem Steuerpunkt und/oder dem Beobachtungspunkt gekoppelt sind,
eine Mehrzahl von Auswahldaten-Halteeinrichtungen (90a-90e, 90a′- 90e′, 90a′′), die für jede der Schieberegistereinrichtungen (4a-4f) gebildet sind, zum Lesen und Halten der Auswahldaten, die vom Daten­ eingangsanschluß (6, 6b) angelegt und von jeder der Schieberegisterein­ richtungen weitergeschoben worden sind, von einer beliebigen Bitstufe der entsprechenden Schieberegistereinrichtung, und
eine Mehrzahl von Umgehungseinrichtungen (114, 114a-114e, 5a-5e), die für jede der Schieberegistereinrichtungen gebildet sind und je­ weils in Abhängigkeit von den in der entsprechenden Auswahldaten- Halteeinrichtung gehaltenen Auswahldaten arbeiten, zum Bilden eines Datenumgehungspfades bezüglich der entsprechenden Schieberegister­ einrichtung, wenn die Auswahldaten die entsprechende Schieberegi­ stereinrichtung nicht auswählen,
wobei jede Auswahldaten-Halteeinrichtung bezüglich des durch die je­ weilige Schieberegistereinrichtung geschaffenen Datenübertragungs­ pfades extern gebildet ist, und
die Schieberegistereinrichtung die vom Dateneingangsanschluß (6, 6b) zugeführten Steuerpunktdaten dem entsprechenden Steuerpunkt zu führt und die Beobachtungspunktdaten vom entsprechenden Beobachtungspunkt liest und weiterschiebt, um diese dem Datenausgangsanschluß (7, 7b) zuzuführen, wenn die Schieberegistereinrichtung von den Auswahldaten ausgewählt worden ist.

3. Integrierte Schaltkreiseinrichtung nach Anspruch 1 oder 2, gekennzeich­ net durch eine Mehrzahl von Funktionsmodulen 3a-3c), die jeweils einen vorbestimmten Logikschaltkreis aufweisen, wobei die Steuerpunkte und Beobachtungspunkte bezüglich der jeweiligen Funktionsmodule gebildet sind.

4. Integrierte Schaltkreiseinrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß Testdaten des Funktionsmodules (3a-3c) seriell vom ersten Datenein­ gangsanschluß (6, 6b) als Steuerpunktdaten zugeführt werden und Testergebnisdaten des Funktionsmodules (3a-3c) seriell als Beobach­ tungspunktdaten vom ersten Datenausgangsanschluß (7, 7b) abgegeben werden.

5. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß die Umgehungseinrichtung einen Datenumgehungspfad bezüglich der Schieberegistereinrichtung bildet, die mit dem Steuerpunkt und Beob­ achtungspunkt des Funktionsmodules gekoppelt ist, das nicht als Testobjekt ausgewählt worden ist.

6. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß die Schieberegistereinrichtung, die Auswahldaten-Halteeinrichtung und die Umgehungseinrichtung für jedes der Funktionsmodule gebildet sind.

7. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 3 bis 6, dadurch ge­ kennzeichnet, daß das Funktionsmodul und die entsprechend dem Funktionsmodul gebildete Schieberegistereinrichtung, Auswahldaten-Halteeinrichtung und Umge­ hungseinrichtung als ein Schaltkreisblock (2a-2e) modularisiert sind, um die kleinste Designeinheit zu bilden.

8. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 3 bis 7, dadurch ge­ kennzeichnet, daß eine Mehrzahl von Funktionsmodulen und entsprechend der Mehrzahl von Funktionsmodulen gebildete Mehrzahl von Schieberegistereinrichtun­ gen, Auswahldaten-Halteeinrichtungen und Umgehungseinrichtungen als Schaltkreisblock (1a) höherer Ebene, der eine Designeinheit höherer hierarchischer Ebene bildet, modularisiert ist, wobei die Mehrzahl von Schieberegistereinrichtungen innerhalb des Schaltkreisblockes höherer Ebene in Reihe geschaltet ist.

9. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 1 bis 8, dadurch ge­ kennzeichnet, daß jede Schieberegistereinrichtung eine Mehrzahl von Schieberegister- Verriegelungseinrichtungen (4a-4x) aufweist, die in Reihe geschaltet und jeweils mit dem Steuerpunkt und/oder Beobachtungspunkt gekoppelt sind.

10. Integrierte Schaltkreiseinrichtung nach Anspruch 9, dadurch ge­ kennzeichnet, daß jede der Schieberegister-Verriegelungseinrichtungen (4a-4x) eine Verriegelungseinrichtung (81, 82) zum Verriegeln von Daten, eine Einrichtung (40, 41) zum Schieben von Daten, die der Verriege­ lungseinrichtung von der Schieberegister-Verriegelungseinrichtung der vorherigen Stufe zugeführt werden, und eine Einrichtung (42 und/oder 39) zum Übertragen der in der Verrie­ gelungseinrichtung verriegelten Daten zum entsprechenden Steuerpunkt und/oder Schieben der Beobachtungspunktdaten vom entsprechenden Be­ obachtungspunkt in die Verriegelungseinrichtung aufweist.

11. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 1 bis 10, dadurch ge­ kennzeichnet, daß
jede der Auswahldaten-Halteeinrichtungen (9a-9e, 9a′) eine Auswahldaten-Verriegelungseinrichtung (84, 85) zum Verriegeln der Auswahldaten und
eine Einrichtung (63, 70) zum Schieben der Auswahldaten, die von der Auswahldaten-Halteeinrichtung der vorherigen Stufe zugeführt werden, in die Auswahldaten-Verriegelungseinrichtung aufweist.

12. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 1 bis 11, gekennzeich­ net durch eine Mehrzahl von Operationsaussetzeinrichtungen (86), die für jede der Schieberegistereinrichtungen gebildet und von den in der entsprechenden Auswahldaten-Halteeinrichtung gehaltenen Auswahl­ daten abhängig sind, zum Aussetzen der Operation der entsprechenden Schieberegistereinrichtungen.

13. Integrierte Schaltkreiseinrichtung nach Anspruch 12, dadurch ge­ kennzeichnet, daß jede der Operationsaussetzeinrichtungen die Operation der entspre­ chenden Schieberegistereinrichtung aussetzt, wenn von der Umgehungs­ einrichtung in der entsprechenden Schieberegistereinrichtung der Da­ tenumgehungspfad gebildet wird.

14. Integrierte Schaltkreiseinrichtung nach Anspruch 12 oder 13, dadurch ge­ kennzeichnet, daß jede der Schieberegistereinrichtungen in Abhängigkeit von jedem der angelegten Betriebstaktsignale (STB, TG, T1, T2) arbeitet und jede der Operationsaussetzeinrichtungen eine Gattereinrichtung (51- 58) zum Übertragen des Operationstaktsignales, das an die entspre­ chende Schieberegistereinrichtung angelegt wird, aufweist.

15. Integrierte Schaltkreiseinrichtung nach Anspruch 14, dadurch ge­ kennzeichnet, daß jede der Schieberegistereinrichtungen eine Mehrzahl von Schieberegi­ ster-Verriegelungseinrichtungen (4a-4x), die in Reihe geschaltet und jeweils mit dem Steuerpunkt und/oder Beobachtungspunkt verbunden sind, aufweist und jede der Gattereinrichtungen (51-5) das an die jeweilige Schiebere­ gister-Verriegelungseinrichtung der entsprechenden Schieberegister­ einrichtung angelegte Betriebstaktsignal überträgt.

16. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 1 bis 15, dadurch ge­ kennzeichnet, daß jede der Umgehungseinrichtungen eine Auswahleinrichtung (5a-5e) zum Auswählen von entweder der Ausgangsdaten oder der Eingangsdaten der entsprechenden Schieberegistereinrichtung und zum Übertragen dersel­ ben an die folgende Schieberegistereinrichtung entsprechend den in der entsprechenden Auswahldaten-Halteeinrichtung gehaltenen Auswahldaten aufweist.

17. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 2 bis 16, dadurch gekennzeichnet, daß jede Auswahldaten-Halteeinrichtung (90a-90e) mit dem Ausgang der letzten Bitstufe der entsprechenden Schieberegistereinrichtung gekoppelt ist, um Auswahldaten zu halten, die von der Schieberegistereinrichtung weitergeschoben und von der letzten Bitstufe der entsprechenden Schieberegistereinrichtung ausgegeben werden.

18. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 2 bis 17, dadurch gekennzeichnet, daß jede der Schieberegistereinrichtungen eine Mehrzahl von Bitstufen aufweist und jede der Umgehungseinrichtungen die Ausgangsdaten der Bitstufe mit einer vorbestimmten Nummer vom Eingangsende der entsprechenden Schieberegistereinrichtung liest, um den Datenumgehungspfad bezüglich der nachfolgenden Bitstufe zu bilden.

19. Integrierte Schaltkreiseinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß jede der Umgehungseinrichtungen eine Umgehungsleitung (114, 114a-114e) zum Empfangen der Ausgangsda­ ten der Bitstufe einer vorbestimmten Zahl vom Eingangsende der Schiebe­ registereinrichtung entsprechend dessen Eingangsende und eine Auswahleinrichtung (5a-5e) zum Auswählen und Zuführen von ent­ weder den Ausgangsdaten der letzten Bitstufe entsprechenden Schiebe­ registereinrichtung oder der Daten, die von der Umgehungsleitung um diese herumgeleitet worden sind, in Abhängigkeit von den in der Aus­ wahldaten-Halteeinrichtung gehaltenen Auswahldaten aufweist.

20. Integrierte Schaltkreiseinrichtung nach Anspruch 19, dadurch ge­ kennzeichnet, daß jede der Auswahldaten-Halteeinrichtungen (90a′-90e′, 90a′′) mit der entsprechenden Umgehungsleitung gekoppelt ist.

21. Integrierte Schaltkreiseinrichtung nach Anspruch 20, gekennzeich­ net durch
eine steuerbare Einstelleinrichtung (8) zum steuerbaren Einstellen aller Auswahleinrichtungen, so daß diese die Ausgangsdaten der ent­ sprechenden Umgehungsleitungen auswählen,
wobei die Auswahldaten vom Dateneingangsanschluß (6, 6b) zugeführt und an alle Auswahldaten-Halteeinrichtungen (90a′-90e′, 90a′′) über­ tragen werden, nachdem alle Auswahleinrichtungen durch die steuer­ bare Einstelleinrichtung (88) eingestellt worden sind.

22. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 18 bis 21, dadurch ge­ kennzeichnet, daß jede der Umgehungseinrichtungen die Ausgangsdaten der ersten Bitstufe vom Eingangsende der entsprechenden Schieberegistereinrichtung liest, um den Datenumgehungspfad bezüglich der nachfolgenden Bitstufe zu bilden.

23. Integrierte Schaltkreiseinrichtung nach nach einem der Ansprüche 12 bis 22, dadurch ge­ kennzeichnet, daß jede Bitstufe der Schieberegistereinrichtungen in Abhängigkeit von den angelegten Betriebstaktsignalen (STB, TG, T1, T2) arbeitet und jede der Operationsaussetzeinrichtungen eine Gattereinrichtung (51- 58) zum Übertragen der Operationstaktsignale, die an einevorbestimm­ te Bitstufe der entsprechende Schieberegistereinrichtung angelegt wer­ den, aufweist.

24. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 2 bis 23, gekenn­ zeichnet durch
eine steuerbare Deaktivierungseinrichtung (80) zum steuerbaren Deak­ tivieren der jeweiligen Umgehungseinrichtung, um zu verhindern, daß der Datenumgehungspfad in allen Schieberegistereinrichtungen gebil­ det wird, wobei
die vom Eingangsanschluß (6, 6b) angelegten Steuerpunktdaten über die jeweiligen Schieberegistereinrichtungen den jeweiligen Auswahl­ daten-Halteeinrichtungen (90a-90e) zugeführt werden, wenn alle Umge­ hungseinrichtungen durch die steuerbare Deaktivierungseinrichtung (80) deaktiviert sind.

25. Abtastpfadsystem für eine integrierte Schaltkreiseinrichtung mit einem oder mehreren Steuerpunkten und einem oder mehreren Beobach­ tungspunkten im Inneren zum Übertragen extern angelegter Steuer­ punktdaten an den Steuerpunkt und zum Übertragen und Bereitstellen von Beobachtungspunktdaten, die vom Beobachtungspunkt erhalten wur­ den, an eine externe Quelle, mit einem oder mehreren Abtastpfadschaltkreisen, wobei jeder Abtastpfadschaltkreis einen einzelnen Dateneingangsanschluß (12) zum seriellen Zuführen der Steuerpunktdaten und Auswahldaten,
einen einzelnen Datenausgangsanschluß (13) zum seriellen Bereitstei­ len der Beobachtungspunktdaten,
eine Schieberegistereinrichtung (4a-4f), die zwischen den Daten­ eingangsanschluß (12) und den Datenausgangsanschluß (13) eingesetzt ist und eine oder mehrere Bitstufen aufweist, wobei alle Bitstufen mit dem Steuerpunkt und/oder dem Beobachtungspunkt gekoppelt sind,
eine Auswahldaten-Halteeinrichtung (90a, 90a′, 90a′′), die extern be­ züglich eines Datenübertragungspfades gebildet ist, der von der Schieberegistereinrichtung (4a-4f) zwischen dem Dateneingangsan­ schluß (12) und dem Datenausgangsanschluß (13) geschaffen wird, zum Lesen und Halten der Auswahldaten, die vom Dateneingangsanschluß an­ gelegt und der Schieberegistereinrichtung weitergeschoben worden sind, vom Ausgang einer beliebigen Bitstufe der Schieberegistereinrich­ tung, und
eine Umgehungseinrichtung (114, 5a), die in Abhängigkeit von den in der Auswahldaten-Halteeinrichtung (90a, 90a′, 90a′′) gehaltenen Aus­ wahldaten arbeitet, zum Bilden eines Datenumgehungspfades bezüglich der Schieberegistereinrichtung, wenn die Auswahldaten die Schiebere­ gistereinrichtung (4a-4f) nicht auswählen, aufweist,
wobei die Schieberegistereinrichtung (4a-4f) die vom Dateneingangs­ anschluß (12) zugeführten Steuerpunktdaten weiterschiebt und diese dem Steuerpunkt zuführt und die Beobachtungspunktdaten vom Beobach­ tungspunkt liest und weiterschiebt, um diese dem Datenausgangsan­ schluß (13) zuzuführen.

26. Abtastpfadsystem nach Anspruch 25, gekennzeichnet durch eine Mehrzahl dieser Abtastpfadschaltkreise, wobei die Mehrzahl der Abtastpfadschaltkreise zusammengekoppelt ist, indem die jeweiligen Dateneingangsanschlüsse (12) und Datenausgangs­ anschlüsse (13) in Reihe geschaltet sind.

27. Abtastpfadsystem nach Anspruchs 26, dadurch gekennzeichnet, daß Synchronisationseinrichtungen in vorbestimmten Abständen eines jeden Abtastpfadschaltkreises gebildet sind, wobei jede Synchronisations­ einheit die Taktung der Ausgabe der vom Abtastpfadschaltkreis der vorherigen Stufe angelegten Daten mit der Schiebeoperation der Schieberegistereinrichtung im Abtastpfad der nachfolgenden Stufe synchronisiert.

28. Abtastpfadsystem nach Anspruch 27, dadurch gekennzeichnet, daß jede der Synchronisationseinrichtungen eine Schieberegistereinrich­ tung (DR) mit wenigstens einer Bitstufe aufweist.