DE3930269A1 - Verfahren und anordnung zum testen von mikrorechnergesteuerten baugruppen und geraeten - Google Patents

Description

Anwendungsgebiet der Erfindung

Das Anwendungsgebiet der Erfindung ist die Datenkompression von Programmsequenzen oder Datenströmen für Aufgaben in Test, Diagnose und Fehlertoleranz insbesondere in mikro­ rechnergesteuerten Baugruppen und Geräten zur Testzeit­ reduzierung und zur Erhöhung der Fehlererkennungswahr­ scheinlichkeit bzw. Zuverlässigkeit.

Charakteristik des bekannten Standes der Technik

In (Voelkel, Lutz; Pliquett, Jürgen: Signaturanalyse. Akade­ mie-Verlag Berlin 1988) wird das gegenwärtige Wissen auf diesem Fachgebiet zusammengefaßt. Es sind Realisierungen der Signaturanalyse z. B. DD-WP 01 53 943 und DE-OS G01R31/28 25 38 651 für die manuell oder maschinell geführte Fehlerlokalisierung auf Leiterplatten bekannt. Weiterhin sind sogenannte Watchdog-Timer- Schaltungen zur Programmüberwachung insbesondere zur Verhinderung von Deadlocks bekannt z. B. DE-OS 32 32 513A1, 32 07 633. Diese Verfahren sind zu einer umfassenden on-line- Rechnerdiagnose ungeeignet. In DD-WP 2 34 510 wird eine Anordnung zum Testen und Isolieren defekter Rechnerknoten beschrieben, die I/O-Befehl-gesteuert mit einem parallelverarbeitenden Signaturregister versehen ist. Nachteilig für die Schaltkreisinstrumentierung ist, daß die Schaltung zu aufwendig zu instrumentieren und zu steuern ist, daß keine programmgesteuerte Installation der Festsignaturen möglich ist und daß die Anordnung bezüglich der Schaltkreisintegration Nachteile in der Verarbeitungs­ geschwindigkeit aufweist.

Von der 32-Bit-CPU 80 386 von Intel ist bekannt, daß paral­ lele Signaturregister unterschiedlicher Breite einen block­ weise partitionierten Start-up-test unterstützen. Das Ver­ fahren ist nicht für On-line-tests geeignet. Es ist nicht für den Anwender nutzbar, nur auf CPU-start-up-test beschränkt und nicht fehlerunabhängig von der CPU:

Ziel der Erfindung

Ziel der Erfindung ist eine

• - Hohe Fehlererkennungswahrscheinlichkeit bei geringem bzw. vorgegebenem Schaltungsaufwand zur Schaltkreisintegration
• - Gewährleistung einer maximalen Taktfrequenz
• - Schaltkreisinstrumentierung
• - geringer Platzbedarf
• - geringe Kosten
• - Universelle Anwendbarkeit
• - Eigenfehlersicherheit

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es ein Verfahren und eine Schal­ tungsanordnung zur parallelen Datenkompression insbesondere für Mikrorechner zu schaffen, die besser als bekannte Ver­ fahren und Anordnungen unter Vermeidung von Sollsignatur- RAMs zur Schaltkreisintegration, zur schnelleren Verarbei­ tung, zur Erhöhung der Fehlererkennungswahrscheinlichkeit und zur Reduzierung des Schaltungsaufwandes geeignet ist.

Dabei wird eine Folge parallel anliegender (Daten)-Vektoren, deren Auswahl durch Steuersignale oder deren Kombinationen selektiert wird, zwischen einem START- und einem STOP-Befehl zu einer Signatur komprimiert.

Zwecks Einsparung des Sollsignatur-RAM wird erfindungsgemäß die Reduzierung auf unterschiedliche fehlersichere Festsoll­ signaturen vorgenommen und ein CORR-Befehl eingeführt, so daß aus einer aktuellen Istsignatur nach dem STOP-Befehl mittels einem Korrekturbefehl CORR eine korrigierte Istsignatur berechnet wird. Diese wird aus dem Korrekturvektor des Befehls CORR entsprechend dem Gleichungssystem eines parallelverarbeiten­ den vollständig steuerbaren und beobachtbaren linear rückge­ koppelten Schieberegisters und seinem aktuellen Zustandsvek­ tor gebildet. Der COMP-Befehl bewirkt den Vergleich der korrigierten Ist­ signatur mit der Festsollsignatur zur GUT-Schlecht-Prüfung.

Der Korrekturvektor wird aus der direkt an einem Gutexemplar oder aus der programmtechnisch ermittelten Istsignatur und der Festsollsignatur und dem Gleichungssystem des parallel­ verarbeitenden linear rückgekoppelten Schieberegisters berechnet und installiert.

Außerdem dient der CORR-Befehl zur programmierten Überfüh­ rung eines Signaturvektors auf einen Folgevektor zwecks Überspringen bekannter im Intaktfall reproduzierbarer Pro­ grammsequenzen bezüglich Signaturverarbeitung.

Die Instrumentierung des Verfahrens erfolgt unter Verwendung von bidirektionalen Verstärkern, Eingabespeicher, Signatur­ speicher, Festsignaturspeichern, Signaturkomparatoren, Timern, Anzeigesteuerung, Signatur- und Statusanzeige und einer testobjektabhängigen Adaptierschaltung, über die die Anordnung an das Testobjekt z. B. uP oder Bus angeschaltet ist.

Die Anordnung wird dabei so realisiert, daß ein a-Bit-Daten­ vektor des Testobjektes über mindestens einen bidirektiona­ len Treiber und mindestens einen Eingabespeicher an eine l- bit-Signaturverarbeitungslogik geschaltet sind deren Ausgänge mit dem l-bit-Signaturspeicher verbunden sind. Der nichtnegierte l-Bit-Signaturvektor wird auf mindestens einen bidirektionalen Treiber, auf die l-Bit-Signaturverar­ beitungslogik als Zustandsinformation und auf einen ersten l-Bit-Signaturkomparator und der negierte l-Bit-Signaturvek­ tor wird auf eine Anzeigesteuerung und einen zweiten l-Bit- Signaturkomparator geschaltet, so daß die Signaturspeicher bezogen auf den a-Bit-Datenvektor vollständig steuerbar und vollständig beobachtbar sind.

Es ist erforderlich, daß durch die Vergleichssteuersignale getrennt wählbare fehlersichere Festsollsignaturen steuerbar sind, die von einem ersten Festsignaturspeicher nichtnegiert an den ersten l-Bit-Signaturkomparator und von einem zweiten Festsignaturspeicher negiert an den zweiten l-Bit-Signatur­ komparator geschaltet sind.

Weiterhin werden die Ausgänge der beiden l-Bit-Signaturkom­ paratoren getrennt auf eine Auswerteschaltung gegeben, die unabhängig je zwei Retrigger- und Interruptsignale zur dop­ pelten Weiterverarbeitung und/oder zum Anschluß zweier unab­ hängiger Timer liefern, wobei beide Signalpaare durch den Vergleich mit unterschiedlichen Festsollsignaturen erzeugt werden.

Aus der Rückmeldung der Signale wird ein nichtnegiertes Inhibitsignal und ein negiertes Inhibitsignal zur redundan­ ten Summenfehlermeldung geschaltet.

Die testobjektabhängige Adaptierschaltung liefert die rele­ vanten Signale vom Testobjekt, einen Adreßvektor, einen Steuersignalvektor und ein Clock-Signal an eine Befehlsdeko­ dierung und Ablaufsteuerung, die daraus mindestens ein Rich­ tungssteuersignal, ein Eingabespeicherfreigabesignal sowie die Steuersignale für Taktung und Korrektur das Signatur­ taktfreigabesignal und das Signaturspeicherresetsignal an den l-Bit-Signaturspeicher und die Vergleichssteuersignale an die Festsignaturspeicher und die Auswerteschaltung schal­ tet.

Eine spezielle Anzeigesteuerung organisiert den pinminimalen Anschluß einer Signatur- und Statusanzeige.

Die beiden Ausgangssignale der 1-Bit-Signaturkomparatoren erzeugen über zwei unabhängige UND-Kombinationen mit je einem der beiden Vergleichssteuersignale je ein Retrigger­ signal. Die Signale steuern über zwei unabhängige INT-Setzlogiken einschließlich der jeweiligen Fehlerzeitsignale die Setzsig­ nale der beiden Interruptspeicher, deren Ausgänge als Inter­ ruptsignale weitergegeben und auf die Setzeingänge der bei­ den Fehlerspeicher geschaltet sind, an deren Ausgänge unter Einbeziehung der Zeitfehlersignale über eine ODER- Verknüpfung das nichtnegierte Inhibitsignal und in UND- Verknüpfung das negierte Inhibitsignal erzeugen.

Beide Interruptspeicher werden durch das Signaturspeicherre­ setsignal und die Fehlerspeicher durch das jeweilige Retrig­ gersignal rückgesetzt.

Von dem ersten Fehlerspeicher wird ein Verriegelungssignal an die UND-Kombination des zweiten Retriggersignals geschal­ tet.

Ein Teil der Ausgangssignale des a-Bit-Eingabespeichers ist auf den Auswahlmaskenspeicher geschaltet, dessen Ausgangs­ signale und der Steuersignalvektor auf die Auswahlschaltung verschaltet sind und deren Ausgang gemeinsam mit dem Ausgang des Start/Stop-Speichers über ein UND-Gatter auf ein ODER- Gatter geführt ist. Auf dieses ODER-Gatter ist auch ein Korrektursignal geschal­ tet, dessen Ausgang das Signaturtaktfreigabesignal erzeugt.

Zur wahlweisen über Befehlsdekoder programmgesteuerten oder direkt signalgesteuerten Anwendung ist das Signaturspeicher­ resetsignal eine ODER-Verknüpfung des Resetbefehlssignals und des Resetsignals.

Das Setzsignal des Start/Stop-Speichers ist eine ODER-Ver­ knüpfung des Startsignals und des Resetsignals, dessen Rück­ setzsignal wiederum eine ODER-Verknüpfung des Stoppsignals und des Haltesignals ist.

In der Anordnung zur Außenbeschaltung werden die beiden Ausgangssignale der Timer als unabhängige Reaktionssignale auf das Testobjekt geschaltet, wodurch Restartversuche bei Grundtestfehlern und Diagnoseprogrammstarts bei Gesamttest­ fehlern differenzierbar sind.

Um Datenvektorbreiten a<l zu verarbeiten, wird die Kaska­ dierung mehrerer Anordnungen vorgenommen. Dazu werden die Anordnungen parallel geschaltet, so daß der a-Bit-Datenvektor auf die Anordnungen aufgeteilt wird und daß die Adreß- und Steuervektoren gemeinsam angesteuert werden.

Die zwei Retriggersignale aller Schaltkreise werden getrennt auf zwei UND-Gatter zur Bildung der beiden Summenretrigger­ signale geschaltet und die zwei Interruptsignale aller Schaltkreise werden getrennt auf zwei ODER-Gatter zur Bil­ dung der beiden Summeninterruptsignale geschaltet.

Ausführungsbeispiel

Es zeigt:

Fig. 1 die erfindungsgemäße Schaltungsanordnung

Fig. 2 eine Befehls- und Ablaufsteuerung

Fig. 3 eine Auswerteschaltung

Die Erfindung dient der parallelen Datenkompression auf den Gebieten Test, Diagnose und Fehlertoleranz sowohl in einzel­ nen Rechnerknoten als auch in Mehrrechnersystemen. Sie dient der Überwachung der korrekten Arbeitsweise von Prozessoren. Die Anordnung ist diskret aufbaubar oder in einen Schalt­ kreis (z. B. als Hardwared agnoseoverhead) integrierbar. Die im Ausführungsbeispiel beschriebene Schaltungsanordnung wur­ de in ihrem Umfang für die Implementierung in einem CMOS- Gate-Array-Schaltkreis U5200 ausgelegt. Dabei wurde der in Fig. 1 gestrichelt umrahmte Teil der Schaltungsanordnung in einem Schaltkreis untergebracht. Die anderen Schaltungsteile wie die testaobjektabhängige Adaptierschaltung 2, Signatur- und Statusanzeige 18 sowie die beiden Timer 16/17 werden entsprechend Einsatzfall mit diskreten Standardbausteinen realisiert. Dieser Signaturschaltkreis ist einem I/O-Bau­ stein vergleichbar. Er wird neben einer CPU oder an einem Rechnerbus eingesetzt und kann über Befehle eines Programms und/oder zur unabhängigen Datenkompression über Signale gesteuert werden.

Der Signaturschaltkreis dient:

• - zum Testen und überwachen selbsttestender Rechnerknoten
• - Überwachen der Selbstdiagnosephase d. h. ihres zyklischen Auftretens - Zykluszeitüberwachung
• - Auswerten in der Selbsttestphase bei Reduzierung der Testzeit
• - Isolierung defekter Rechnerknoten, insbesondere in dezen­ tralen Mehrrechnersystemen
• - Rekonfigurierbarkeit des Rechnerknotens bei Teilausfällen
  • - nach festgelegtem Schema
  • - erlernbar
• - fehlertolerante Taskbearbeitung
• - Nutzbarkeit der Schaltung durch das Anwenderprogramm
• - Selbstdiagnose-Anzeige für die Selbstdiagnose nach dem Herstellungsprozeß bzw. beim Service

Der Signaturschaltkreis vereinigt folgende Vorteile:

• - Erhöhung der Fehlererkennungswahrscheinlichkeit
• - Flexible Fehlertoleranz mit höherer Zuverlässigkeit
• - Verkürzung der Test- und Diagnosezeit
• - Verringerung der Fehlerfortpflanzung in Mehrrechner­ systemen
• - Vereinheitlichung der Prüfverfahren (Herstellung-Anwendung)
• - Einfache Implementierbarkeit

Der Signaturschaltkreis läßt sich durch folgende Befehle steuern:

Die Befehle ermöglichen, daß eine Folge parallel anliegender (Daten)-Vektoren, deren Auswahl durch Steuersignale oder deren Kombinationen selektiert wird, zwischen einem START- und einem STOP-Befehl zu einer Signatur komprimiert werden.

Zwecks Einsparung des Sollsignatur-RAM wird erfindungsgemäß die Reduzierung auf unterschiedliche fehlersichere Festsoll­ signaturen vorgenommen und ein CORR-Befehl eingeführt, so daß die aktuelle Istsignatur nach dem STOP-Befehl mittels CORR-Befehl und Korrekturvektor zur korrigierten Istsignatur überführt wird.

Das erfolgt entsprechend dem Gleichungssystem eines paral­ lelverarbeitenden vollständig steuerbaren und beobachtbaren linear rückgekoppelten Schieberegisters.

Der COMP-Befehl bewirkt den Vergleich der korrigierten Ist­ signatur mit der Festsollsignatur zur GUT-Schlecht-Prüfung.

Mit den Befehlen werden folgende allgemeine Funktionen realisiert:

• - Steuerung der Datenkompression (Signaturverarbeitung)
• - Auslesen der Signatur aus dem Signaturregister
• - Initialisieren des Signaturregisters
• - Fehlersicheres Rückladen einer Signatur in das Signatur­ register

Mit diesen Funktionen ist eine flexible Anwendung z. B. zur Tasküberwachung, für verschachtelte unterbrechbare Tasks oder für ein unterbrechbares Selbsttestprogramm möglich. Dazu muß ein Signatur-Stack eingerichtet werden, in den die ausgelesenen Signaturen der unterbrochenen Tasks abgelegt und nach Wiederaufnahme der Task von dort zurück in das Signaturregister geladen werden. Dieser Vorgang kann als Routine erfolgen. Die Selbsttestüberwachung bleibt hardware­ mäßig unabhängig.

Werden die Daten in die Signaturbildung einbezogen, so kann die Istsignatur nur mit einer Sollsignatur verglichen wer­ den, die nicht nur mit identischem Programm, sondern auch mit identischen Daten gelaufen ist. Das Programm kann aber zu einer anderen Zeit und an einem anderen Ort (Mehrrechner­ system) gelaufen sein. Dieser Fall ist insbesondere bei Selbsttestprogrammen gege­ ben.

Das hier beschriebene Verfahren arbeitet mit Korrekturvekto­ ren und verschiedenen festen Sollsignaturen. Dabei ist für jede ausgliederbare Funktion nur ein Korrekturvektor erfor­ derlich. Dieses Verfahren bietet sowohl vom Implementie­ rungsaufwand als auch von der Flexibilität die besten Vor­ aussetzungen zur aufwandsreduzierten Hardwareinstrumentie­ rung.

Dazu sind Signaturregister erforderlich, die sich von jedem beliebigen Zustand mit einem Datenwort in jeden beliebigen anderen Zustand überführen lassen. Das Signaturregister muß ein paralleles l-Bit-Signaturregister und muß vollständig beobachtbar und steuerbar sein. Im Beispiel ist eine Daten­ busbreite a=16 und ein l=22 Signaturspeicher realisiert. Da eine zweischrittige Steuerung und Beobachtung bei ein­ schrittiger paralleler Signaturtaktung vorgesehen war, hätte l<=32 sein können. Durch die erfindungsgemäße Schaltungre­ duzierung war bei dem vorgegebenen Schaltkreis eine maximale Anordnung von l=22 realisierbar.

Für die 22-Bit-Signaturverarbeitungslogik wurde nachfolgen­ des Polynom gewählt:

PQ(x) = x²² + x¹ + 1 irreduzibel und prim (nach Peterson)

PR(x) = x²² + x²¹ + 1 (inverses Polynom)

Damit ergibt sich:
Gleichungssystem F1 zur parallelen, m=22schrittigen Signaturberechnung in einem Takt nach dem o. g. Polynom

d = Datenvektor
y′ = neuer Signaturvektor
y = alter Signaturvektor

Bezogen auf die Registerlänge l=22 ist die Fehlererkennungs­ wahrscheinlichkeit im Beispiel:

P _SIG ^- = 1 - 2^-22 = 0. 999 999 8

Die erfindungsgemäße Schaltung wurde mit dem Befehl CORR ausgerüstet, der eine einfache Signaturmodifizierung zuläßt. Dieser I/O-Befehl dient im Generatormodus zur programmierten getakteten Steuerung. Im Signaturmodus bewirkt er eine Tak­ tung des Registers mit Dateneingabe, wodurch eine gezielte Korrektur der Istsignatur erreicht wird. Der Befehl CORR ist nur nach dem Befehl STOP (kein zustandsabhängige Taktung) anzuwenden. Der CORR-Befehl ist kein einfacher Ladevorgang, sondern eine gezielte Signaturtaktung mit vorgebbarem Datenvektor. Eine Korrektur setzt die Kenntnis des vorangegangenen Zustands­ vektors und des Gleichungssystems F2 voraus. Dieser Befehl ist dadurch aber auch zum fehlersicheren Rückladen eines Zustandsvektors unter den genannten Voraussetzungen anwendbar.

Der CORR-Befehl dient zur fehlersicheren Ausführung dreier Funktionen:

• - Programminstallation von Sollsignaturen unter der Bedin­ gung eines Satzes fixer Festsollsignaturen
• - Fehlersicheres Rückspeichern oder Laden des Signatur­ registers
• - Überführen einer Istsignatur in eine Zielsignatur zum Überspringen ausgliederbarer Programmteile

Beispiel zur Programminstallation von Sollsignaturen unter der Bedingung eines Satzes fixer Festsollsignaturen.

Organisation des Diagnoseprogramms:

(C) = Korrekturvektor.

Der Korrekturvektor wird aus der direkt an einem Gutexemplar oder aus der programmtechnisch ermittelten Istsignatur und der Festsollsignatur und dem Gleichungssystem des PSR berechnet und installiert.
Berechnung des Korrekturvektors:

Korrekturvektor = F2 (Festsollsignatur Reale Sollsignatur)

Korrektur:

Korr. Istsignatur = F1 (Istsignatur Korrekturvektor)

Vergleich:

Für die Berechnung des Korrekturvektors gilt folgendes Gleichungssystem F2:

d = Korrekturvektor
y′ = Zielsignatur
y = Ausgangssignatur

Der variable installierbare Wert für die flexible, u. U. erlernbare, Anpassung ist der Korrekturvektor, der zur vor­ gegebenen Festsollsignatur des Gesamttests führt. Ein erneu­ ter korrigierter Ablauf muß wieder Übereinstimmung zwischen Ist- und Festsollsignatur bringen. Jeder Ablauf ist durch Einfügen einer Korrektursignatur auf die Festsollsignatur rückführbar.

Für verschiedene Aufgabenkomplexe (z. B. Grund- u. Gesamttest) erweisen sich unterschiedliche Festsollsignaturen als vor­ teilhaft. Im Realisierungsbeispiel sind je zwei unterschied­ liche Grundtestsignaturen und zwei unterschiedliche Gesamt­ testsignaturen beim Signaturvergleich adressierbar.

Außerdem dient der CORR-Befehl zur programmierten Überfüh­ rung eines Signaturvektors auf einen Folgevektor zwecks Überspringen bekannter im Intaktfall reproduzierbarer Pro­ grammsequenzen bezüglich Signaturverarbeitung. Soll zur Korrektur des Testprogramms nach Teilausfällen der Testteil i ausgegliedert werden, so wird dieser mittels seines Korrekturvektors i bezüglich Signaturbildung über­ sprungen, d. h. die Endsignatur des vorangegangenen Testteils i-1 wird durch den Korrekturvektor i auf die Endsignatur des abgeschalteten Testteils i überführt.

Dadurch muß der Rechnerknoten nicht 2 ⁿ mögliche Sollsignatu­ ren für alle Fehlermustervarianten der n ausgliederbaren Teilfunktionen kennen, sondern lediglich n Korrekturvekto­ ren.

Die erfindungsgemäße Schaltungsanordnung ist in Fig. 1 darge­ stellt. Der anliegende Datenvektor D wird aufgefächert auf l=22 Bit über einen 16-Bit bidirektionalen Treiber 3 und 16-Bit Ein­ gabespeicher 5 sowie 6-Bit bidirektionalen Treiber 4 und 6- Bit Eingabespeicher 6 an eine 22-Bit Signaturverarbeitungs­ logik 7 geschaltet, deren Ausgänge mit dem 22-Bit Signatur­ speicher 8 verbunden sind. Die getrennte Richtungssteuerung der bidirektionalen Treiber 3 und 4 durch die Richtungssteuersignale RD 1 und RD 2 ermöglicht die vollständige Beobachtung des 22-Bit Signatur­ speicher 8 durch einen 16-Bit Mikroprozessor ohne zusätzli­ chen Hardwareaufwand. In den Eingabespeichern 3/4 werden mit jedem Takt die anste­ henden Daten gepuffert. Im Anwendungsbeispiel handelt es sich um eine völlig synchron arbeitende sequentielle Schal­ tung, d. h. alle Flipflops werden durch den Takt C ange­ steuert. Die 22-Bit Signaturverarbeitungslogik 7, die mittels einfa­ cher Antivalenzschaltungen das mit F1 bezeichnete Gleich­ ungssystem realisiert, berechnet aus dem gepufferten Einga­ bevektor und dem im 22-Bit Signaturspeicher 8 gespeicherten nichtnegierten Signaturvektor SV den neuen Eingabevektor für den Signaturspeicher 8. Gesteuert wird der Signaturspeicher 8 durch die Signale CLR und SGE. Das Signaturspeicherreset­ signal CLR dient der Initialisierung des 22-Bit Signatur­ speichers 8. Im beschriebenen Anwendungsbeispiel setzt ein aktives Signal CLR den 22-Bit Signaturspeicher 8 auf Null. Liegt an den Eingängen des 22-Bit Signaturspeichers ein gültiger Signatureingabevektor an, d. h. der Eingabepuffer 3/4 enthält einen für die Datenkompression gültigen Datenvektor, so wird gesteuert durch das Signaturtaktfreiga­ besignal SGE der berechnete Signaturvektor in den 22-Bit Signaturspeicher 8 übernommen. Die Ausgänge des 22-Bit Signaturspeichers 8 werden zwecks Signaturauswertung auf zwei 22-Bit Signaturkomparatoren 13/14, der nichtnegierte Signaturvektor SV an den 22-Bit Signaturkomparator 14 und der negierte Signaturvektor NSV auf den 22-Bit Signaturkomperator 13, geschaltet. Der dop­ pelte Signaturvergleich dient der Erhöhung der Eigenfehler­ sicherheit der erfindungsgemäßen Schaltungsanordnung. Erfin­ dungsgemäß beschränkt sich der Signaturvergleich auf einen Vergleich mit Festsollsignaturen, da sich wie bereits beschrieben bei vollständiger Steuerbarkeit der Schaltungs­ anordnung jede aktuelle Signatur programmtechnisch durch Ausführung des CORR-Befehls gezielt und fehlersicher mittels zuvor bestimmtem Korrekturvektor auf die Sollsignatur verän­ dern läßt. Gesteuert durch die Signale CMP 1 bzw. CMP 2 können zwei ver­ schiedene Festsollsignaturen (255555H bzw. 1AAAAAH) für den Signaturvergleich ausgewählt werden, wobei der Festsignatur­ speicher 11 für den Vergleich mit dem negierten Signaturvek­ tor NSV jeweils die negierte Festsollsignatur zur Verfügung stellt. Beide Festsignaturspeicher 11/12 und Signaturkompa­ ratoren 13/14 sind voneinander unabhängig realisiert. Wei­ terhin werden die Ausgänge der beiden 22-Bit Signaturkompa­ ratoren getrennt auf eine Auswerteschaltung 15 geschaltet. Der Aufbau der Auswerteschaltung 15 ist in Fig. 3 darge­ stellt. Die beiden Ausgangssignale der 22-Bit Signaturkomparatoren 13/14 erzeugen über je zwei unabhängige UND-Kombinationen getort durch je eines der beiden Vergleichssteuersignale CMP 1 bzw. CMP 2 im Gutfall (d. h. Gleichheit von Ist- und Sollsignatur) die Retriggersignale RTG 1 bzw. RTG 2, wobei die Generierung des Retriggersignals RTG 2 zusätzlich voraus­ setzt, daß der Fehlerspeicher 33 nicht gesetzt ist. Im Fehlerfall bewirken die negierten Signaturkomparatoraus­ gangssignale getort mit den Vergleichssteuersignalen CMP 1 bzw. 2 über die zwei unabhängigen INT-Setzlogiken 31 bzw. 32 das Setzen der Interruptspeicher 34 bzw. 36, deren Ausgänge einerseits als Interruptsignale IN 1 bzw. 2 herausgeführt und andererseits auf die Setzeingänge der Fehlerspeicher 33 bzw. 35 geschaltet sind. Die Auswertung der Signaturkompara­ tor-ausgänge (Retriggersignale im Gutfall bzw. Setzen der Fehler- und INT-Speicher im Fehlerfall) erfolgt grundsätz­ lich nur während der Aktivierung der Vergleichssteuersignale CMP 1/2. Weitere INT-Speicher- und daraus folgend Fehlerspeichersetz­ bedingungen, die aber unabhängig von den Vergleichssteuer­ signalen CMP 1/2 wirken, sind die externen Zeitfehlersignale TE 1 und TE 2. Diese können wie in Fig. 1 dargestellt die Ausgänge der beiden unabhängigen Timer 16/17 sein, bzw. andere relevante Fehlersignale. Für die Initialisierung bzw. Fehlerquittierung können die INT-Speicher 34 und 36 durch das Signaturspeicherresetsignal CLR rückgesetzt werden, während die Fehlerspeicher 33 und 35 nur durch erfolgreiche Vergleichsauswertung (Generierung der Retriggersignale RTG 1/2) quittiert (rückgesetzt) werden kön­ nen. Die Torung der Zeitfehlersignale TE 1/2 durch die negierten Ausgänge der Fehlerspeicher 33/35 bedingt, daß auch statisch anliegende Zeitfehlersignale TE 1/2 nur ein einmaliges Setzen der INT-Speicher 34/36 bis zur Fehlerquittierung der Fehler­ speicher 33/35 bewirken. Neben den bereits erwähnten Signalen werden durch die Aus­ werteschaltung 15 die Summenfehlersignale INH und NINH unab­ hängig voneinander generiert, wobei das nichtnegierte Inhi­ bitsignal INH durch die ODER-Verknüpfung der Ausgänge der beiden Fehlerspeicher 33/35 und der Zeitfehlersignale TE 1/2/TE 2 sowie das negierte Inhibitsignal NINH durch UND- Verknüpfung der negierten Ausgänge der Fehlerspeicher 33/35 und negierten Zeitfehlersignale TE 1/TE 2 gebildet werden.

Alle Signale für die Steuerung des 16-Bit bidirektionalen Treibers 3 (gesteuert durch das Signal RD 1), des 6-Bit bidirektionalen Treibers 4 (RD 2), des 16-Bit Eingabepuffers 5 (INE), des 22-Bit Signaturspeichers 8 (CLR, SGE), der Fest­ signaturspeicher 11/12 (CMP 1, CMP 2) und der Auswerteschal­ tung 15 (CMP 1, CMP 2, CLR) werden durch die Befehlsdekodierung und Ablaufsteuerung generiert. Fig. 2 zeigt die ent­ sprechende Schaltungsanordnung für die Generierung der Steu­ ersignale. Die Steuerung und Beobachtung der erfindungsgemäßen Schal­ tungsanordnung erfolgt durch I/O-Zugriff des Testobjekts 1 auf die Adressen der Befehlsdekodierung und Ablaufsteuerung. Für die Adressierung der in Tab. dargestellten Befehle werden 3 Adreßsignale und ein durch die testobjektabhängige Adaptierschaltung 2 zur Verfügung zu stellendes Chip-Select- Signal CS benötigt. Der Steuersignalvektor S besteht im Anwendungsbeispiel aus vier Steuersignalen, wobei die Signale WR/T 0 (für Schreibzu­ griff) und RD/T 1 (Lesezugriff) einerseits für die Generie­ rung der Steuerfunktionen der Schaltungsanordnung benutzt werden und andererseits zur Generierung des Signaturfreiga­ besignals zugelassen werden können. Zwei weitere Daten­ transfersteuersignale sind die Signale T 2 und T 3. Über das Auswahlmaskenregister 22 und die Auswahlschaltung 23 erfolgt die Selekktierung entsprechender Steuersignale für die Datenkompression.

Der Befehlsdekoder dekodiert aus dem anliegenden Adreßvektor (3-Bit Adresse+Chip-Selekt-Signal) und der aktiven Steuer­ leitung das entsprechende Befehlssignal. Die Adreßzuordnung für das Anwendungsbeispiel zeigt die oben angeführte Tabelle. Der Befehl RESI dient der programmtechnischen Initialisie­ rung der Schaltungsanordnung. Das durch diesen Befehl gene­ rierte Signaturspeicherresetsignal CLR löscht den 22-Bit Signaturspeicher 8 und wirkt gleichzeitig als Rücksetzsignal an den INT-Speichern 32 und 34 der Auswerteschaltung 15. Gewöhnlich beginnt jeder Testlauf mit der Ausführung dieses Befehls. Erfolgt der Aufruf des Tests beispielsweise durch Fehlerinterrupt, so bedeutet das Rücksetzen der INT-Speicher 34/36 gleichzeitig eine Interruptquittierung und die Inter­ ruptanforderung wird zurückgenommen. Das Startsignal START setzt den START/STOP-Speicher 24. Der Ausgang des START/STOP-Speicher 24 gibt über ein UND-Gatter den Ausgang der Auswahlschaltung 23 frei und ermöglicht somit, daß jedes selektierte Steuersignal beim Datentransfer ein Signaturtaktfreigabesignal BGE generiert und damit eine Signaturverarbeitung vollzieht. Mit Aktivierung des Stoppsignals STOP wird der START/STOP- Speicher 24 rückgesetzt und damit der Ausgang der Auswahl­ schaltung 23 über das UND-Gatter gesperrt. Jeder weitere Datentransfer auch der selektierten Steuerleitungen bewirkt keine weitere Signaturverarbeitung. Der SELECT-Befehl gestattet das Schreiben einer 4-Bit Maske in den Auswahlmaskenspeicher 22. Mit der Generierung des Auswahlfreigabesignal SEL wird der untere Teil des Datenvek­ tors, abgegriffen an den Ausgängen des 16-Bit bidirektionalen Treiber 3, in den Auswahlmaskenspeicher übernommen. Die Zuordnung im Ausführungsbeispiel ist, daß das Datenbit D 0 die Steuerleitung WR/T 0, D 1 die Steuerleitung RD/T 1, D 2 die Steuerleitung T 2 und das Datenbit D 3 die Steuerleitung T 3 selektiert. Ein 1-Wert des entsprechenden Datenbits bedeu­ tet, daß die Steuerleitung ausgewählt ist. Enthält die ent­ sprechende Speicherzelle des Maskenspeichers eine 0, so wird der durch diese Steuerleitung gesteuerte Datentransfer nicht überwacht.

Nach Ausführung des STOP-Befehls wird die Signaturbildung gestoppt und im 22-Bit Signaturspeicher 8 steht die ermit­ telte Istsignatur. Erfindungsgemäß wird nun eine Korrektur der Istsignatur derart durchgeführt, daß mit einem gemäß Gleichungssystem F2 berechneten Korrekturvektor durch eine nochmalige Signaturbildung die Istsignatur auf eine gewünschte Festsollsignatur überführt wird. Wurde innerhalb der START-STOP-Sequenz die richtige Istsignatur ermittelt, so führt auch die Korrektur mit dem berechneten Korrektur­ vektor auf die entsprechende Festsollsignatur. Im Fehlerfall führt auch die Korrektur auf eine von der Festsollsignatur verschiedene Signatur. Die vollständige Steuerbarkeit erfordert, daß jeder belie­ bige Korrekturvektor realisierbar sein muß. Die erfin­ dungsgemäße Schaltungsanordnung gestattet, daß für a<l (hier konkret a=16 und l=22) die genannte Forderung nach vollstän­ diger Steuerbarkeit erfüllt wird. Im Ausführungsbeispiel erfolgt die Ausführung der Korrektur mittels zweier Zugriffe (CORR 1 und CORR 2). Durch CORR 1 werden die unteren 16 Bit des Korrekturvektors in den 16-Bit Eingabepuffer übernommen und gleichzeitig der CORR 1-Speicher 25 gesetzt. Durch den negierten Ausgang des CORR 1-Speichers 25, das Eingabespei­ cherfreigabesignals INE, das inaktiv wird, wird ein Über­ schreiben des 16-Bit Eingabespeichers 5 verhindert. Die anschließende Ausführung des CORR 2-Befehls bewirkt, daß die oberen 6 Bit des Korrekturvektors nur in den 6-Bit Eingabe­ speicher 6 übernommen werden. Damit steht der vollständige 22-Bit Korrekturvektor für die Berechnung durch die Signa­ turverarbeitungslogik 7 an. Das Signaturtaktfreigabesignal SGE wird generiert, das eine Übernahme der berechneten (kor­ rigierten) Signatur in den Signaturspeicher 8 bewirkt. Gleichzeitig wird durch SGE der CORR 1-Speicher 25 rückge­ setzt (Freigabe des 16-Bit Eingabespeichers). Die Korrektur kann nicht nur für die Überführung auf die Festsollsignaturen genutzt werden, sondern mit der Korrektur ist es möglich, den Signaturspeicher ausgehend von jedem beliebigen Signaturinhalt auf jede andere gewünschte Signa­ tur zu überführen. Eine sehr praktische Anwendung dafür ist die Nutzung zum Überspringen von Testsequenzen für eine variable Testgestaltung (z. B. Anwendung bei Diagnoseprogram­ men, Ausgliederung defekter Baugruppen, Rekonfiguration). Die Auswertung des Signaturvergleichs (korrigierte Istsigna­ tur=Festsollsignatur?) wird durch die Befehle CMP 1 und CMP 2 gesteuert. Wie bereits dargestellt wurde, werden durch die Vergleichssteuersignale CMP 1 und CMP 2 einerseits die für den Vergleich benötigten Festsollsignaturen der Festsignatur­ speicher 11/12 ausgewählt und andererseits die Generierung der entsprechenden Retrigger- bzw. Fehlersignale gesteu­ ert (CMP 1→RTG 1 bzw. INT 1, Fehlerspeicher 33; CMP 2→RTG 2 bzw. INT 2, Fehlerspeicher 35). Durch die Rückführung des negativen Ausganges des Fehlerspeichers 33 als Torbedingung für die Generierung des Retriggersignals RTG 2 ergibt sich eine Abhängigkeit zwischen beiden Vergleichsauswerteverfah­ ren. Ein vorangegangener Fehler in der Vergleichsauswertung, gesteuert mit dem Vergleichssteuersignal CMP 1 bzw. durch Zeitfehlersignal TE 1, bringt automatisch eine Blockierung des Retriggersignals RTG 2. Das bedeutet beispielsweise, daß ein erfolgreicher Testlauf 1 (Grundtest), abgeschlossen durch den Vergleichssteuerbefehl CMP 1, Voraussetzung für einen erfolgreichen Testlauf 2 (Gesamttest), abgeschlossen durch den Vergleichssteuerbefehl CMP 2, sein muß. Die Beobachtung des 22-Bit Signaturspeichers erfolgt durch Lesezugriff (gesteuert durch die Steuerleitung RD/T 1). Um mit einem 16-Bit Mikroprozessor den 22-Bit Signaturvektor SV einzulesen, werden für einen vollständigen Beobachtungs­ zyklus 2 Zugriffe (RD 1, RD 2) benötigt. Das aus dem Adreßvek­ tor A und dem Lesesteuersignal RD/T 1 generierte Richtungs­ steuersignal RD 1 schaltet den 16-Bit bidirektionalen Treiber 3 um und legt die unteren 16 Bits des 22-Bit Signaturspei­ chers 8 auf den externen Datenbus. Das dekodierte Rich­ tungssteuersignal RD 2 schaltet die oberen 6 Bits des 22-Bit Signaturspeichers 8 über den 6-Bit Treiber 4 durch. Die Steuerung der Signaturverarbeitung erfolgt durch das Signaturtaktfreigabesignal SGE. Wesentlich für die Anwendung von Signaturverfahren ist die Verarbeitung der zu komprimie­ renden Daten in einem datenstabilen Moment, um die eindeu­ tige Reproduzierbarkeit zu gewährleisten. Charakteristisch für die Datenübertragung in Mikrorechnersystemen ist, daß die garantiert stabile Phase der zu übertragenden Daten gekennzeichnet ist durch eine bestimmte Taktflanke des Pro­ zessortaktes und einer darauffolgenden Inaktivflanke des Datentransfersteuersignals. Dieser Übergang des Steuersig­ nals zeigt an, daß entweder der Prozessor mit der vorange­ gangenen Taktflanke die Daten übernommen hat und die Pere­ pherie die Daten abschalten muß, oder aber, daß bei einem Schreibvorgang vom Prozessor die Daten abgeschaltet werden. Die hier beschriebene Schaltungsanordnung beruht auf dem Prinzip, daß mit jedem Takt der Datenvektor in den Eingabe­ speichern 3, 4 gespeichert wird. Die Datenübernahmeflanke der Speicher muß mit der Datenübernahmeflanke des Mikroprozes­ sors übereinstimmen. Wird die selektierte Steuerleitung aktiv und ist der START/STOP-Speicher 24 gesetzt, so wird taktsynchron der Signaturtaktsynchronisierungsspeicher 26 gesetzt. Mit der Inaktivflanke des Steuersignals wird durch die UND-Verknüpfung des negierten Signaturtaktsynchronisie­ rungsspeichersetzsignals und des Ausganges des Signaturtakt­ synchronisierungsspeichers 26 das Signaturtaktfreigabesignal SGE generiert, das eine taktsynchrone Übernahme des mittels des in den Eingabespeichern 5/6 enthaltenen Datenvektors berechneten Signaturvektors in den 22-Bit Signaturspeicher 8 freigibt. Gleichzeitig bildet das SGE-Signal die Rücksetz­ bedingung für den Signaturtaktsynchronisierungsspeicher 26. Damit ist eine einmalige Signaturverarbeitung des zu kompri­ mierenden Datenvektors erfolgt. Ein analoger Funktionsablauf ergibt sich bei der Ausführung des CORR 2-Befehls, mit dem Unterschied, daß nicht das selek­ tierte und durch den START/STOP-Speicher 24 freigegebene Steuersignal, sondern das aus der Adresse des CORR 2-Befehls und der Schreibsteuerleitung dekodierte Korrektursignal CORR 2 den oben beschriebenen Vorgang generiert. Der Vorteil der erfindungsgemäßen Schaltungsanordnung mit­ tels Eingabespeicher gegenüber asynchronen Signaturverfah­ ren, bei denen die Übernahme des berechneten Signaturvektors durch die Inaktivflanke des Datentransfersteuersignals gesteuert wird, besteht darin, daß

• - die Signaturschaltung ohne zusätzlichen Hardwareaufwand auch für a<l vollständig steuerbar ist und
• - die zeitlichen Anforderungen an die stabile Phase der zu komprimierenden Daten nur noch von der Set-Up-Zeit der Speicherübernahme, aber nicht mehr zusätzlich noch von der Verarbeitungsgeschwindigkeit der Signaturverarbeitungslogik bestimmt wird.

Daneben ist eine Steuerung der Anordnung mittels der Signale RESET und HALT möglich. Aufgrund der ODER-Verknüpfung des Resetsignals RESET und Startsignal START zum Setzsignal des START/STOP-Speichers 24 bzw. des Haltsignals HALT mit dem Stoppsignal STOP zum Rücksetzsignal des START/STOP-Speichers 24 ergibt sich mittels der Signale RESET und HALT die glei­ che Steuermöglichkeit wie durch die Steuerbefehle START und STOP. Gleichzeitig bewirkt das Resetsignal RESET am Setzein­ gang des Auswahlmaskenregisters 22, daß alle Steuersignale freigegeben werden und die ODER-Verknüpfung von Resetsignal RESET und dem Resetbefehlssignal RESI zum Signaturspeicher­ resetsignal CLR auch die Initialisierung der Signaturschal­ tung. Mittels der Signale RESET und HALT lassen sich somit beliebige, auch nicht prozessorgesteuerte, Testsequenzen einbeziehen. Beispiele einer günstigen Anwendung dieser Steuermöglichkeit wären Start-Up-Tests nach dem CPU-Reset- Signal oder die Nutzung der Schaltungsanordnung für Baugrup­ peninbetriebnahme, Testung und Fehlersuche. Nach der Akti­ vierung des Haltesignals HALT wird die Überwachungsfunktion gestoppt und der 22-Bit Signaturspeicher 8 enthält die ermittelte Signatur als Fehlersyndrom für die getestete Datensequenz. Sehr vorteilhaft ist für diese Anwendungsfälle die Aus­ rüstung der Schaltungsanordnung mit einer Anzeigesteuerung 10, die den günstigen Anschluß einer Signatur- und Statusan­ zeige 18 gestattet. Die Anzeigesteuerung 10 ermöglicht die sequentielle Ausgabe des Signaturspeicherinhaltes und wich­ tige Statusinformationen, wie z. B. des Ausganges des START/STOP-Speichers 24, des Inhaltes des Auswahlmaskenspei­ chers 22 sowie der beiden Ausgänge der Signaturkomparatoren 13/14, über eine begrenzte Anzahl von Ausgabeleitungen. Die Herausführung der Ausgänge der Komparatoren ist für die Implementierung in einem integrierten Schaltkreis von besonderer Bedeutung. Die richtige Funktion der redundant angeordneten beiden Signaturkomparatoren 13/14 ist damit vorteilhaft über die extern abgreifbaren Ausgangssignale der Anzeigesteuerung 10 testbar.

Ein den Anwendungsbereich erweiterndes Merkmal ist die Kaskadierbarkeit der Schaltungsanordnung. Liegt bereits eine konkrete Schaltungsanordnung (als inte­ grierter Baustein) vor, mit beispielsweise a=16 und l=22, und es sollen größere Datenbreiten komprimiert werden, z. B. 32-Bit Datenvektoren, so kann die Datenüberwachung durch Kaskadierung mehrerer Anordnungen erfolgen. Für beispielsweise 32-Bit Datenbreiten werden zwei Schalt­ kreise an die testobjektabhängige Adaptierschaltung 2 derart parallel geschaltet, daß der 32-Bit Datenvektor aufgeteilt wird in zwei 16-Bit Datenvektoren, aber der Adreß- und Steuervektor, sowie das Taktsignal auf beide gemeinsam ver­ schaltet werden. Die unteren 16 Bit des Datenvektors werden durch den ersten Signaturschaltkreis und die oberen mittels eines zweiten überwacht. Da beide Schaltkreise in ihren Steuersignalen, dem Adreßvektor und dem Taktsignal gemeinsam angesteuert werden, wird eine synchrone Funktionsabarbeitung gewährleistet. Die zwei Retriggersignale (RTG 1/2) beider Schaltkreise wer­ den getrennt auf zwei UND-Gatter zur Bildung der beiden Summentriggersignale und die zwei Interruptsignale (INT 1/2) auf zwei ODER-Gatter zur Bildung der beiden Summeninter­ ruptsignale verschaltet. Die Ansteuerung der beiden externen Timer erfolgt mittels der Summensignale. Die Timerausgänge können als Zeitfehler­ signale auf beide Schaltkreise zurückgeführt werden.

Aufstellung der verwendeten Bezugszeichen

 1 Testobjekt (Mikroprozessor)
 2 Testobjektabhängige Adaptierschaltung
 3 a-Bit bidirektionaler Treiber
 4 (l-a)-Bit bidirektionaler Treiber
 5 a-Bit-Eingabespeicher
 6 (l-a)-Bit Eingabespeicher
 7 l-Bit-Signaturverarbeitungslogik
 8 l-Bit-Signaturspeicher
 9 Befehlsdekodierung und Ablaufsteuerung
10 Anzeigesteuerung
11 Festsignaturspeicher 1
12 Festsignaturspeicher 2
13 l-Bit-Signaturkomparator 1
14 l-Bit-Signaturkomparator 2
15 Auswerteschaltung
16 Timer 1
17 Timer 2
18 Signatur- und Statusanzeige
21 Befehlsdekoder
22 Auswahlmaskenspeicher
23 Auswahlschaltung
24 START/STOP-Speicher
25 CORR 1-Speicher
26 Signaturtaktsynchronisierungsspeicher
31 INT-Setzlogik 1
32 INT-Setzlogik 2
33 Fehler-Speicher 1
34 INT-Speicher 1
35 Fehler-Speicher 2
36 INT-Speicher 2
RESET Resetsignal
HALT Haltsignal
A Adreßvektor
C Clock-Signal
S Steuersignalvektor
D a-Bit-Datenvektor
SV nichtnegierter l-Bit-Signaturvektor
NSV negierter l-Bit-Signaturvektor
RTG 1/2 Retriggersignal 1/2
INT 1/2 Interruptsignal 1/2
TE 1/2 Zeitfehlersignal 1/2
INH nichtnegiertes Inhibitsignal
NINH negiertes Inhibitsignal
RD 1/2 Richtungssteuersignal 1/2
INE Eingabespeicherfreigabesignal
CMP 1/2 Vergleichssteuersignal 1/2
SGE Signaturtaktfreigabesignal
CLR Signaturspeicherresetsignal
CORR 1/2 Korrektursignal 1/2
START Startsignal
STOP Stoppsignal
RESI Resetbefehlssignal
SEL Auswahlfreigabesignal

Claims (7)

1. Verfahren zum Testen von mikrorechnergesteuerten Baugrup­ pen und Geräten, wobei eine Folge parallel anliegender (Daten)-Vektoren, deren Auswahl durch Steuersignale oder deren Kombinationen selektiert wird, zwischen einem START- und einem STOP-Befehl zu einer Signatur komprimiert wird, dadurch gekennzeichnet, daß aus einer aktuellen Istsignatur nach dem STOP-Befehl eine korrigierte Istsignatur erzeugt wird, wobei diese aus dem Korrekturvektor eines Korrektur­ befehls CORR entsprechend dem Gleichungssystem eines parallelverarbeitenden vollständig steuerbaren und beobachtbaren linear rückgekoppelten Schieberegisters gebildet wird und daß der Vergleichsbefehl COMP den Vergleich der korrigierten Istsignatur mit der Festsoll­ signatur zur GUT-Schlecht-Prüfung bewirkt und daß der Korrekturvektor aus der direkt an einem Gutexemplar oder programmtechnisch ermittelten Istsignatur und der Festsoll­ signatur und dem Gleichungssystem des parallelverarbeitenden linear rückgekoppelten Schieberegisters berechnet und installiert wird und daß der CORR-Befehl die programmierte Überführung eines Signaturvektors auf einen Folgevektor zum Überspringen bekannter im Intaktfall reproduzierbarer Programmsequenzen bezüglich Signaturverarbeitung erlaubt.

2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1 zum Testen von mikrorechnergesteuerten Baugruppen und Gerä­ ten unter Verwendung von bidirektionalen Verstärkern, Einga­ bespeicher, Signaturspeicher, Signaturkomparatoren, Timern, Anzeigesteuerung und einer testobjektabhängigen Adaptier­ schaltung über die die Anordnung an das Testobjekt z. B. uP oder Bus angeschaltet ist, dadurch gekennzeichnet, daß ein a-Bit Datenvektor (D) des Testobjektes (1) über mindestens einen bidirektionalen Treiber (3, 4) und mindestens einen Eingabespeicher (5, 6) an eine l-bit-Signaturverarbeitungs­ logik (7) geschaltet sind, deren Ausgänge mit dem l-Bit- Signaturspeicher (8) verbunden sind und daß sein nicht­ negierter l-Bit-Signaturvektor (SV) auf mindestens einen bidirektionalen Treiber (3, 4), auf die l-Bit-Signaturverar­ beitungslogik (7) als Zustandsinformation und auf den ersten l-Bit-Signaturkomparator (14) und daß sein negierter l-Bit- Signaturvektor (NSV) auf eine Anzeigesteuerung (10) und einen zweiten l-Bit-Signaturkomparator (13) geschaltet sind, daß die Signaturspeicher (8) bezogen auf den a-Bit Datenvektor (D) vollständig steuerbar und vollständig beobachtbar sind, daß durch die Vergleichssteuersignale (CMP 1/2) getrennt wählbare fehlersichere Festsollsignaturen steuerbar sind, die von einem ersten Festsignaturspeicher (12) nichtnegiert an den ersten l-Bit-Signaturkomparator (14) und von einem zweiten Festsignaturspeicher (11) negiert an den zweiten l-Bit-Signaturkomparator (13) geschaltet sind und daß die Ausgänge der beiden l-Bit-Signaturkomparatoren getrennt auf eine Auswerteschaltung (15) gegeben werden, die unabhängig je zwei Retrigger-(RTG 1/2) und Interruptsignale (INT 1/2) zur doppelten Weiterverarbeitung und/oder zum Anschluß zweier unabhängiger Timer (16, 17) liefern, wobei beide Signalpaare durch den Vergleich mit unterschiedlichen Festsollsignaturen erzeugt werden, und daß aus deren Rückmeldung ein nichtnegiertes Inhibitsignal (INH) und ein negiertes Inhibitsignal (NINH) zur redundanten Summenfehler­ meldung geschaltet wird, daß die testobjektabhängige Adaptierschaltung (2) abgeleitet vom Testobjekt (1) einen Adreßvektor (A), einen Steuersignalvektor (S), ein Clock- Signal (C) an eine Befehlsdekodierung und Ablaufsteuerung (9) schaltet, die daraus mindestens ein Richtungssteuer­ signal (RD 1/2), ein Eingabespeicherfreigabesignal (INE) sowie die Steuersignale für Taktung und Korrektur das Signaturtaktfreigabesignal (SGE) und das Signaturspeicher­ resetsignal (CLR) an den l-Bit-Signaturspeicher (8) und die Vergleichssteuersignale (CMP 1/2) an die Festsignaturspeicher (11, 12) und die Auswerteschaltung (15) schaltet und daß eine Anzeigesteuerung (10) den minimalen Anschluß einer Signatur- und Statusanzeige (18) erlaubt.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die beiden Ausgangssignale der l-Bit-Signaturkomparatoren (13, 14) über zwei unabhängige UND-Kombinationen mit je einem der beiden Vergleichssteuersignale (CMP 1/2) je ein Retrig­ gersignal (RTG 1/2) erzeugen, und daß die Signale über zwei unabhängige INT-Setzlogiken (31, 32) einschließlich der jeweiligen Fehlerzeitsignale (TE 1/2) die Setzsignale zweier Interruptspeicher (34, 36) steuern, deren Ausgänge als Interruptsignale (INT 1/2 weitergegeben und auf die Setzein­ gänge zweier Fehlerspeicher (33, 35) geschaltet sind, deren Ausgänge unter Einbeziehung der Zeitfehlersignale (TE 1, TE 2) über eine ODER-Verknüpfung das nichtnegierte Inhibitsignal (INH) und in UND-Verknüpfung das negierte Inhibitsignal (NINH) erzeugen, und daß beide Interruptspeicher (34, 36) durch das Signaturspeicherresetsignal (CLR) und die Fehler­ speicher (33, 35) durch das jeweilige Retriggersignal (RTG 1/2) rückgesetzt werden, und daß vom ersten Fehlerspei­ cher (33) ein Verriegelungssignal an die UND-Kombination des zweiten Retriggersignals (RTG 2) geschaltet ist.

4. Anordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß ein Teil der Ausgangssignale des a-Bit bidirektionalen Treibers (3) auf einen Auswahlmaskenspeicher (22) und daß dessen Ausgangssignale und der Steuersignalvektor (S) auf eine Auswahlschaltung (23) verschaltet sind, deren Ausgang gemeinsam mit dem Ausgang eines START/STOP-Speichers (24) über ein UND-Gatter auf ein ODER-Gatter auf das auch ein Korrektursignal (CORR 2) geschaltet ist und dessen Ausgang das Signaturtaktfreigabesignal erzeugt, geführt ist.

5. Anordnung nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß zur wahlweisen über Befehlsdekoder (21) programmgesteuerten oder direkt signalgesteuerten Anwendung das Signaturspeicherresetsignal (CLR) eine ODER-Verknüpfung des Resetbefehlssignals (RESI) und des Resetsignals (RESET) ist, daß das Setzsignal des START/STOP-Speichers (24) eine ODER-Verknüpfung des Startsignals (START) und des Resetsignals (RESET) und daß dessen Rücksetzsignal eine ODER-Verknüpfung des Stopsignals (STOP) und des Haltsignals.

6. Anordnung zur Außenbeschaltung der Anordnung nach Anspruch 2, 3, 4 oder 5, dadurch gekennzeichnet, daß die beiden Ausgangssignale der Timer (16, 17) als unabhängige Reaktionssignale auf das Testobjekt (1) geschaltet werden.

7. Anordnung zur Kaskadierung mehrerer Anordnungen nach Anspruch 2 bis 6 um Datenvektorbreiten a<l zu verarbeiten, dadurch gekennzeichnet, daß die Anordnungen parallel ange­ ordnet sind, daß der a-Bit Datenvektor (D) auf die Anordnun­ gen aufgeteilt wird und daß die Adreß- (A) und Steuervekto­ ren (S) gemeinsam angesteuert werden, daß die zwei Retriggersignale (RTG 1/2) aller Anordnungen getrennt auf zwei UND-Gatter zur Bildung der beiden Summenretriggersig­ nale geschaltet sind, daß die zwei Interruptsignale (INT 1/2) aller Schaltkreise getrennt auf zwei ODER-Gatter zur Bildung der beiden Summeninterruptsignale geschaltet sind.