DE3927143A1

DE3927143A1 - Gate-feld

Info

Publication number: DE3927143A1
Application number: DE3927143A
Authority: DE
Inventors: Yoshihiro Okuno; Yohichi Kuramitsu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-08-18
Filing date: 1989-08-17
Publication date: 1990-02-22
Anticipated expiration: 2009-08-18
Also published as: KR920010436B1; JPH0254576A; US4999698A; DE3927143C2; KR900004014A

Description

Die vorliegende Erfindung bezieht sich allgemein auf Gate- Felder, und insbesondere bezieht sie sich auf eine Anordnung von Bereichen logischer Zellen und Verbindungsbereichen für solche Felder.

Ein Gate-Feld weist Gates auf, die als Basiszellen bezeichnet werden und gleichmäßig und regulär (als ein Feld bzw. Array) auf einem LSI-(hochintegrierter Schaltkreis)-Chip angeordnet sind. Das Gate-Feld ist ein LSI, das durch wesentlich stan dardisierte Verfahren des Entwerfens, Entwickelns und Her stellens eines Kunden-LSI entworfen ist, damit das CAD (computerunterstütztes Entwerfen) bestmöglich eingesetzt werden kann, und das teilweise auf Kundenwünsche hergestellt wird. Für ein Gate-Feld können die Entwicklungszeit und die Herstellungskosten im Vergleich mit einem vollständig nach Kundenwünschen hergestellten LSI verringert werden, obwohl die Chip-Größe vergrößert wird. Somit wurde das Gate-Feld verbessert und für höhere Leistungen und höhere Funktionen entwickelt, seitdem das Gate-Feld Anfang der 1970er Jahre in den Verkehr kam.

Es gibt die folgenden Ansätze zum Verbessern der Leistung, insbesondere Erhöhen der Integrationsdichte des Gate-Feldes:

(a) Musterminiaturisierung
(b) Verbessern der Chip-Architektur (Verfahren zum Anordnen der Basiszellen und Verfahren zum Anordnen der Verbin dungsbereiche).
(a) Miniaturisierung ist das herkömmlicherweise benutzte Verfahren zum Erhöhen der Integrationsdichte des LSI mit einem dynamischen Speicher, und deshalb wird dessen genaue Beschreibung hier nicht mehr gebracht.
(b) Chip-Architektur ist ein für das Gate-Feld spezifischer Punkt. Wenn als konkretes Beispiel ein CMOS-(komplemen tärer Metalloxidhalbleiter)-Gate-Feld genommen wird, gibt es folgende grundsätzliche Verfahren:
- (b-1) Gate-Isolation
- (b-2) Carpeting-Gate-Feld (durchgehendes Gate-Feld) .
- (b-1) Die Gate-Isolation ist mit dem Transistorisolationsverfahren verknüpft. Fig. 1A ist eine Draufsicht, die einen iso lierten Zustand von jedem Gate zeigt, der auftritt, wenn ein Feldoxidfilmverfahren verwandt wird, welches das allgemeinste Transistorisolationsverfahren ist. Fig. 1B ist eine Querschnittsansicht, die einen Abschnitt entlang einer Linie IB-IB in Fig. 1A zeigt. In den Fig. 1A und 1B ist ein herkömmliches Gate-Feld mit einem Feldoxidfilm gezeigt, das einen Feldoxidfilm 31 zum Trennen von Transistoren, P-Typ-Source-Drain-Bereiche 2, N-Typ-Source-Drain-Bereiche 3, Gates 4 der MOS-Tran sistoren, eine V_DD-Leitung 5, eine GND-Spannungsversor gungsleitung 6, P-Kanal-Transistoren 7 und N-Kanal-Tran sistoren 8 aufweist. Eine als ein Element in zusammen gesetzten Systemschaltungen dienende Basiszelle weist zwei Sätze von P-Kanal-Transistoren und N-Kanal-Tran sistoren auf. Da die Transistoren durch den Feldoxidfilm 31 getrennt bzw. isoliert sind, weist das Feldoxidfilm verfahren die folgenden Nachteile auf:
  - (a) Da zwei Sätze von P-Kanal-Transistoren und N-Kanal- Transistoren eine Basiszelle darstellen, ist die Größe der Basiszelle fixiert.
  - (b) Wie in Fig. 1B gezeigt ist, erstrecken sich die Rand abschnitte 33 des Feldoxidfilmes 31, der durch LOCOS gebildet ist, in die aktiven Bereiche. Diese Ab schnitte werden Vogelschnäbel (bird′s beak) genannt. Da die Vogelschnäbel 33 an beiden Enden des Feldoxid filmes 31 vorhanden sind, wird der Abstand zwischen Zellen vergrößert.
- Zum Beheben dieses Nachteiles wurde die Gateisolation erfunden. Die Gateisolation ist ein Verfahren, bei dem entsprechende Transistoren mit Kanälen des gleichen Lei tungstypes nicht durch den Feldoxidfilm isoliert oder getrennt sind. Fig. 2A ist eine Draufsicht, die ein Gate- Feld zeigt, bei dem die Gateisolation angewandt worden ist, und Fig. 2B ist eine Querschnittsansicht, die einen Abschnitt entlang der Linie IIB-IIB in Fig. 2A zeigt.
- Wie in den Fig. 2A und 2B gezeigt ist, sind ein P-Typ-Source-Drain-Diffusionsbereich 2 und ein N-Typ- Source-Drain-Diffusionsbereich 3 streifenförmig ohne einen Feldoxidfilm gebildet. Somit sind die Transistoren auf Spaltenweise (feldförmig) angeordnet. Eine Basis zelle 9 bei dem Gateisolationsverfahren weist einen Satz von P-Kanal-Transistoren und N-Kanal-Transistoren auf, wie durch die gestrichelte Linie in Fig. 2A dargestellt ist. Die Trennung zwischen den Transistoren wird erzielt, indem ein Gate 4 auf einem V_DD-Potential durch einen Gate-Kontakt 10 in dem P-Kanal-Transistor fixiert wird, während ein Gate 4 auf einem GND-Potential durch einen Gate-Kontakt 10′ in dem N-Kanal-Transistor fixiert wird. Durch dieses Verfahren wird die Integration im Vergleich mit dem Oxidfilmisolationsverfahren verbessert. Dieses Verfahren ist in einem Artikel von I. Ohkura mit dem Titel "Gate Isolation - A Novel Basic Cell Configuration for CMOS Gate Array", CICC 82, 1982, Seiten 307-310 beschrieben.
- Im folgenden wird die Richtung der X-Achse (in welcher Kanäle des gleichen Leitungstypes kontinuierlich ange ordnet sind) in Fig. 2A als die Kanallängsrichtung der Basiszelle bezeichnet, und die Richtung der Y-Achse (in der die Gates kontinuierlich angeordnet sind) als die Kanalbreitenrichtung der Basiszelle bezeichnet.
- (b-2) "Carpeting" wird als zweite Generation des Gate- Feldes angesehen. Fig. 3 ist eine Darstellung eines Master-Chip in einem herkömmlichen Gate-Feld. In Fig. 3 weist das herkömmliche Gate-Feld Basiszellenspalten 11 mit jeweils darin angeordneten Basiszellen 9, Feld oxidfilme 12, die jeweils als Verbindungskanalbereich zwischen logischen Zellen verwandt sind, und einen Ein gangs-/Ausgangspuffer und Anschlußbereiche 14 auf. Die Breite eines jeden Feldoxidfilmes 12, der jeweils als ein Verbindungskanalbereich benutzt ist, ist auf eine Breite gesetzt, bei der einige oder einige mal Zehn von Verbindungsspuren bzw. -bahnen so gelegt werden können, daß eine gewünscnte Schaltung durch das CAD ausgelegt werden kann. Ein Carpeting-Gate-Feld (im folgenden als SOG-Sea of Gate bezeichnet) wurde zur effektiven Anord nung und Verbindung in dem Gate-Feld erfunden. Fig. 4 ist eine Draufsicht auf das SOG. In Fig. 4 erstrecken sich die Basiszellenspalten 11 auch in einen Bereich, in dem die Feldoxidfilme 12 in Fig. 3 vorhanden sind. Andere Abschnitte als diese Bereiche sind die gleichen wie die in Fig. 3. Die Einzelheiten hiervon sind in einem Artikel von H. Fukuda mit dem Titel "A CMOS Pair-Tran sistor Array Masterslice", Digest of VLSI Symposium 82, 1982, Seiten 16-17 beschrieben.

Wie in Fig. 4 gezeigt ist, wird ein Halbleitersubstrat mit einer Mehrzahl von zuvor darin gebildeten PMOS-Transistoren und NMOS-Transistoren als ein Masterchip bezeichnet.

Fig. 5A ist eine symbolhafte Darstellung einer NAND-Schaltung mit drei Eingängen und Fig. 5B ist eine Darstellung eines Ersatzschaltbildes der NAND-Schaltung mit drei Eingängen. Die Bezugszeichen in Fig. 5B entsprechen den Bezugszeichen in Fig. 6A. Fig. 6A ist eine Draufsicht auf die in Fig. 5B gezeigte NAND-Schaltung mit drei Eingängen, die in einem Gate-Feld gebildet ist. Fig. 6B ist eine Querschnittsansicht eines Abschnittes entlang einer Linie VIB-VIB in Fig. 6A, und Fig. 6C ist eine Querschnittsansicht eines Abschnittes entlang einer Linie VI-VI in Fig. 6A. Wie in den Fig. 6A, 6B und 6C gezeigt ist, ist die NAND-Schaltung mit drei Eingängen auf Bereichen gebildet, die durch isolierende bzw. trennende Gates 15 auf einer logischen Zellenspalte 20 iso liert sind.

In Fig. 6A weist die NAND-Scnaltung mit drei Eingängen dort N-Kanal-MOS-Transistoren 53 A, 53 B und 53 C, die in Reihe ge schaltet sind, und P-Kanal-MOS-Transistoren 56 A, 56 B und 56 C, die parallel geschaltet sind, auf. Die drei parallel geschalteten P-Kanal-MOS-Transistoren 56 A, 56 B und 56 C sind mit einer V_DD-Leitung 5 durch Kontakte 54 A und 54 B verbunden. Die drei in Reihe geschalteten N-Kanal-MOS-Transistoren 53 A, 53 B und 53 C sind mit einer GND-Leitung 6 durch einen Kontakt 19 verbunden. Ein Eingangssignal A (siehe Fig. 5A und 5B) ist an die Gates des N-Kanal-MOS-Transistors 53 A und des P-Kanal-MOS-Transistors 56 A durch Verbindungen 51 A, 52 A und 58 A angelegt. Ähnlich ist ein Eingangssignal B an die Gates des N-Kanal-MOS-Transistors 53 B und des P-Kanal-MOS- Transistors 56 B durch die Verbindungen 51 B und 52 B angelegt. Ein Eingangssignal C ist an die Gates des N-Kanal-MOS-Tran sistors 53 C und des P-Kanal-MOS-Transistors 56 C durch die Verbindungen 51 C und 52 C angelegt.

Ein Sourcebereich des N-Kanal-MOS-Transistors 53 A ist mit Ausgangssignalleitungen 59 und 60 durch einen Kontakt 55 und eine Verbindung 57 verbunden, wie in Fig. 6A gezeigt ist. Drainbereiche 2 der drei P-Kanal-MOS-Transistoren 56 A, 56 B und 56 C sind mit den Ausgangssignalleitungen 59 und 60 durch den Kontakt 54 B, eine Verbindung 62 und die Verbindung 57 verbunden. In Fig. 6A sind die Verbindungen einer ersten Schicht durcn Punkte dargestellt, und die Verbindungen einer zweiten Schicht sind durch Schrägstriche dargestellt.

In Fig. 6A ist eine Basiszellenspalte 9 als eine logische Zellenspalte 20 zum Zusammenstellen von Schaltungen oder Verbindungskanalbereichen 21 zum Verbinden zwischen logischen Zellen benutzt.

Jedoch ist bei dem in Fig. 3 gezeigten herkömmlichen Gate- Feld die Zahl der zu verbindenden Spuren, die in jedem der Verbindungskanalbereiche 12 auf dem Oxidfilm vorgesehen wer den kann, festgelegt z. B. auf 30. Andererseits muß die ent sprechende Zahl der Spuren, die in allen Kanälen verbunden werden müssen, nicht notwendigerweise die gleiche sein. Somit muß die Zahl der zu verbindenden Spuren kleiner sein als die Zahl der in dem Verbindungskanalbereich vorgesehenen Spuren, damit die Basiszellenspalte als logische Zelle be nutzt werden kann.

Fig. 7A ist eine Draufsicht auf ein tatsächliches Bauplan muster des SOG, das die in Fig. 6A gezeigte logische Schal tung enthält, wobei die Fig. 6A auf makroskopische Weise darge stellt ist. Ein Abschnitt, in dem nach rechts unten geneigte schräge Linien gezeichnet sind, stellt einen logischen Zellenbereich 13 dar, ein quadratisches Symbol 18 stellt ein Durchgangsloch zwischen den Metallverbindungen dar, eine gerade Linie 16 parallel zu der Richtung der X-Achse stellt eine erste Metallverbindungsschicht dar, und eine gerade Linie 17 parallel zu der Richtung der Y-Achse stellt eine zweite Metallverbindungsschicht dar. Eine Mehrzahl von Basis zellenspalten der Basiszellenspalten 11, die verteilt sind, werden entsprechend als logische Zellenspalten 20 verwandt, und die Basiszellen 9 in den Basiszellenspalten, die als logische Zellenspalten verwandt sind, werden entsprechend als logische Zellen verwandt. Die Basiszellenspalten 11, die oberhalb und unterhalb von jeder logischen Zellenspalte 20 bestehen, werden entsprechend als Verbindungskanalbereiche 21 benutzt, damit die Zahl der für die Verbindungen zwischen den logischen Zellen benötigten Spuren sichergestellt ist. Somit ist bei dem SOG der Freiheitsgrad für das Layout durch das CAD vergrößert. Daher ist im Vergleich mit dem in Fig. 3 gezeigten Gate-Feld die Integration verbessert. Falls es jedoch eine zu verbindende Spur gibt, die nicht in dem Ver bindungskanalbereich in einer Spalte enthalten sein kann, wird ein anderer Verbindungskanalbereich 21 für die eine zu verbindende Spur benötigt. Somit verbleibt ein nutzloser Verbindungsbereich.

Zum Überwinden dieses Nachteiles wurde ein Verfahren zum Verringern der Länge in der Kanalbreitenrichtung von jeder Basiszellenspalte entwickelt. Bei dem SOG werden die oben beschriebenen Basiszellenspalten 11 als die entsprechenden Verbindungskanalbereiche 21 benutzt. Wenn somit die Zahl der zu verbindenden Spuren für jede Basiszellenspalte 30 ist, kann jeder der Verbindungskanalbereiche nach jeweils 30 Spuren geändert werden (dies wird im folgenden als Spur steigung 30 bezeichnet). Wenn z. B. 32 zu verbindende Spuren in einem vorgegebenen Verbindungskanalbereich 21 benötigt werden, werden zwei Basiszellenspalten 11 als der Verbin dungskanalbereich 21 benutzt. Die Effektivität der Nutzung der Spuren ist senr gering, d.h. 32/60. Wenn die Zahl der Spuren für jede Basiszellenspalte von 30 auf 20 verringert wird, wird die Spursteigung auf 20 verringert, so daß die Effektivität der Nutzung der Spuren auf 32/40 verbessert wird.

Selbst wenn ein derartiges Verfahren überarbeitet worden ist, gibt es immer nocn nutzlose Verbindungsbereiche. Der Hintergrund der Erzeugung solcher nutzloser Bereiche wird kurz im folgenden beschrieben.

Fig. 7B ist eine vergrößerte Ansicht einer Basiszelle 9, die den in Fig. 7A gezeigten SOG darstellt. Allgemein sind die Länge und Breite einer Basiszelle so bestimmt, wie sie z. B. in Fig. 7B gezeigt ist. Wie in Fig. 7B gezeigt ist, sind die Länge und Breite einer herkömmlichen Basiszelle ungefähr 50 µ bzw. ungefähr 5 µ. Auf diese Weise ist das Verhältnis der Länge und Breite der Basiszelle (im folgenden Streckungsverhältnis genannt) allgemein bestimmt zu ungefähr 10 : 1 bis 5 : 1. Die genannte Abmessung ist durch die Ab messung der zwei Transistoren gegeben, die die Basiszelle darstellen. Genauer gesagt, eine vorgeschriebene Gatebreite ist notwendig, damit eine vorgeschriebene Antriebsleistung des Transistors vorgesehen werden kann, und zusätzlich sind vorgeschriebene Abmessungen der Source-/Draingebiete not wendig. Unter solchen Bedingungen kann die Länge eines Ab schnittes, der der Gatebreite der Basiszelle entspricht (vgl. Fig. 7B), nicht frei gewählt werden.

Unter Bezugnahme auf die Fig. 7B und 7C wird der Grund beschrieben, warum eine Verbindungsschicnt 17 für jede ein zelne Basiszelle vorgesehen ist. In Fig. 7C ist die Verbin dungsschicht 17 im gleichen Maßstab gezeigt wie in Fig. 7B. In Fig. 7C ist gezeigt, daß die Breite der Verbindungsschicht 17 ungefähr 2 µ beträgt, und der Abstand zwischen zwei Ver bindungen beträgt ungefähr 3,5 µ. Folglich ist, wie unter Bezugnahme auf die Fig. 7B und 7C gesehen wird, eine Ver bindungsschicht 17 ungefähr für eine Basiszelle vorgesehen.

In dem oben beschriebenen Gate-Feld, SOG und Standardzelle, wird ein System zusammengesetzt, in dem benötigte logische Zellen von etlichen hundert Typen von Gruppen von Schaltungen (Zellsammlungen) zusammengestellt worden sind. Somit sind in logischen Zellen, die bereits in Zellsammlungen einge stellt worden sind, Verbindungen zwischen Transistoren in den logischen Zellen schon bereits hergestellt. Wenn somit ein Chip (System) entworfen wird, werden Verbindungen nur zwischen den logischen Zellen vorgesehen. Bei der Anordnung und Verbindung ist es wünschenswert, vollständig die Ver bindungsgebiete in den logischen Zellen von den Verbindungs gebieten zwischen logischen Zellen zu trennen. Ein effektives Verfahren ist Poly-cell zum Erzeugen einer ungefähren kon stanten Höhe der logischen Zellen. Somit sind für die Ver bindungen zwischen den Transistoren in den logischen Zellen geeignete Gebiete notwendig. Als Resultat kann die Höhe einer Spalte von MOS-Transistoren, d. h. die Kanalbreite der Tran sistoren, nicht ohne Einschränkungen verringert werden, so daß die Kanalbreite von mindestens 4 bis 5 Spuren notwendig ist.

Fig. 8 ist eine vergrößerte Draufsicht eines in Fig. 4 durch VIII eingekreisten Abschnittes. Wie in Fig. 8 gezeigt ist, können bei dem herkömmlichen verbesserten gleichmäßig über deckenden Gate-Feld Durchgangslöcher 73, die jeweils als Eingang/Ausgang einer logischen Zelle dienen, wie gezeigt verbunden werden. Bei dieser Gelegenheit sind zweite Metall verbindungsschichten 17 wie gezeigt angeordnet, da sie in Verbindungskanalbereichen 21 ausgeführt werden müssen. Folg lich sind die Verbindungen in einem Abschnitt, der mit A bezeichnet ist, nahe beieinander, so daß es schwierig ist, eine andere Verbindung in diesem Bereich vorzusehen. In diesem Fall kann keine gerade Verbindung zwischen einem Durchgangsloch 71 zu einem Durchgangsloch 72 vorgesehen wer den, wenn das Durchgangsloch 71 in einer logischen Zellspalte 20 A und das Durchgangslocn 72 in der anderen logischen Zell spalte 20 B z. B. miteinander verbunden werden müssen, so daß die Verbindung umgeleitet werden muß, wie durch 74 darge stellt ist.

Es ist daher Aufgabe der Erfindung, die oben beschriebenen Probleme zu lösen und ein Gate-Feld zu schaffen, in dem eine Spursteigung bzw. ein Spurabstand in kleinen Schritten ver ändert werden kann, die der kleinen Abmessung einer Basis zelle anstatt der großen Abmessung der Basiszelle entspre chen, damit Zellen miteinander so verbunden werden können, daß kein Verbindungsgebiet verschwendet wird, weiterhin soll ein überdeckendes bzw. carpeting Gate-Feld geschaffen werden, das hocheffektiven Gebrauch der logischen Zellbereiche macht, schließlich soll ein Gate-Feld geschaffen werden, das hoch effektiven Gebrauch von logischen Zellgebieten macht und durch einen Feldoxidfilm unterteilt ist.

Diese Probleme werden durch ein erfindungsgemäßes Gate-Feld gelöst, das gekennzeichnet ist durch: ein Substrat mit einer Hauptoberfläche; eine Mehrzahl von Basiszellen, von denen jede eine Länge größer als ihre Breite aufweist, wobei die Zellen miteinander in Längsrichtung ausgerichtet sind und kontinuierlich auf der Hauptoberfläche des Substrates in Zeilen angeordnet sind; Verbindungskanäle, deren Breite selektiv zwischen den Zellen gebildet ist und die sich in die Richtung der Zeilen erstrecken; und Verbindungsverdrah tung in den Kanälen, die sich in die Richtung der Zeilen zum Verbinden von ausgewählten Zellen erstrecken.

Da die Breite und die sich erstreckende Richtung des Verbin dungskanales die gleichen sind wie jene der Basiszellen, können die Basiszellen als Verbindungskanäle benutzt werden. Die Breite der Basiszelle ist kleiner als die Länge der Basiszelle. Daher kann ein Spurabstand, der der Breite des Verbindungskanales entspricht, um einen kleinen Wert geändert werden, der der kurzen Dimension der Basiszelle entspricht.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist ein carpeting bzw. überdeckendes Gate-Feld vorgesehen mit einer Mehrzahl von Basiszellen, die kontinuierlich in einer ersten Richtung und in einer zweiten Richtung angeordnet sind, die die erste Ricntung schneidet, wobei jede Basiszelle einen NMOS-Transistor und einen PMOS-Transistor aufweist, jeder der NMOS-Transistoren und der PMOS-Transistoren eine Gateelektrode und einen Kanalbereich enthalten, die entspre chenden Gateelektroden in die erste Richtung ausgerichtet angeordnet sind, der Abstand zwischen den benachbart zuein ander angeordneten Gateelektroden voneinander in die zweite Richtung die Größe in die Längsrichtung des Kanalbereiches definiert, eine Mehrzahl von logischen Zellbereichen zum Darstellen einer Mehrzahl von logischen Zellen und eines Verbindungsbereiches zum Verbinden der Mehrzahl von logischen Zellen miteinander vorgesehen sind, der Verbindungsbereich eine vorbestimmte Breite aufweist und die vorbestimmte Breite des Verbindungsbereiches durch die Größe in die Längsrichtung des Kanalbereiches definiert ist.

Da das überdeckende Gate-Feld wie oben beschrieben struk turiert ist, kann die Breite des Verbindungsbereiches für jede Größe in die Längsrichtung des Kanalbereiches verändert werden. Als Resultat kann ein überdeckendes Gate-Feld vorge sehen werden, das eine hohe Effektivität bei der Ausnutzung der logischen Zellbereiche aufweist.

Gemäß einer anderen bevorzugten Ausführungsform der Erfindung weist eine logische Zelleinheit mindestens zwei Einheiten auf, ein Gate-Feld weist eine Mehrzahl von logischen Zell einheiten auf, und die logischen Zelleinheiten sind in einem Abstand voneinander in die erste und zweite Richtung ange ordnet.

Da das Gate-Feld wie oben beschrieben strukturiert ist, kann es verwandt werden für ein Feldoxidfilmverfahren. Als Resultat kann ein Gate-Feld geschaffen werden, das eine hohe Effektivität der Ausnutzung der logischen Zellbereiche auf weist, wobei ein Feldoxidverfahren verwandt wird.

In dem erfindungsgemäßen Gate-Feld ist ein Hauptschnitt mit Basiszellen in dem SOG um 90° gegenüber dem herkömmlichen Hauptschnitt gedreht. Logische Zellen sind kontinuierlich in einer Kanalbreitenrichtung, d. h. einer Gatelängenrichtung gebildet, und eine Mehrzahl von logische Zellen verbindende Verbindungen sind entlang der Gatelängenrichtung vorgesehen.

Da die Richtung der Verbindungen zwischen den logischen Zel len in dem erfindungsgemäßen Gate-Feld mit der Gatelängs richtung übereinstimmt, kann die Breite von jedem Verbin dungskanal für jede Anordnung des Abstandes in der Kanal längsrichtung der Basiszellen geändert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Er findung in Zusammenhang mit den Figuren. Von den Figuren zeigen:

Fig. 1A eine Draufsicht auf einen isolierten bzw. ge trennten Zustand von jedem Gate, der auftritt, wenn das Feldoxidfilmverfahren angewandt wird;,

Fig. 1B eine Querschnittsansicht eines Abschnittes entlang einer Linie IB-IB in Fig. 1A;

Fig. 2A eine Draufsicht eines Gate-Feldes, bei dem Gate isolation angewandt worden ist;

Fig. 2B eine Querschnittsansicht eines Abschnittes entlang der Linie IIB-IIB in Fig. 2A;

Fig. 3 eine Abbildung eines Masterchips in einem herkömm lichen Gate-Feld;

Fig. 4 eine Draufsicht auf ein überdeckendes Gate-Feld;

Fig. 5A ein Symbol, das eine NAND-Schaltung mit drei Ein gängen darstellt;

Fig. 5B eine Abbildung eines Ersatzschaltbildes der NAND- Schaltung mit drei Eingängen;,

Fig. 6A eine Draufsicht auf die NAND-Schaltung mit drei Eingängen, die auf dem Gate-Feld gebildet ist;

Fig. 6B eine Querschnittsansicht entlang eines Abschnittes entlang einer Linie VIB-VIB in Fig. 6A;

Fig. 6C eine Querschnittsansicht eines Abschnittes entlang der Linie VIC-VIC in Fig. 6A;

Fig. 7A eine Draufsicht auf ein tatsächliches Layoutmuster eines SOG mit einer logischen Schaltung, wie sie in Fig. 6A gezeigt ist, die auf Makroweise gesehen ist;

Fig. 7B und 7C vergrößerte Ansichten der Basiszellen und der Verbindungsschichten, die die Abmessungen zeigen;

Fig. 8 eine vergrößerte Draufsicht auf einen durch VIII eingekreisten Abschnitt in Fig. 4;

Fig. 9 eine Draufsicht eines überdeckenden Masterchips gemäß der vorliegenden Erfindung mit Gateisola tion;

Fig. 10A eine Abbildung eines Maskenmusters, das ein NAND- Gate mit drei Eingängen zeigt, das auf einem über deckenden Masterchip mit Gateisolation gebildet ist;

Fig. 10B eine Querschnittsansicht eines Abschnittes entlang einer Linie XB-XB in Fig. 10A;

Fig. 10C eine Querschnittsansicht eines Abschnittes entlang einer Linie XC-XC in Fig. 10A;

Fig. 11 eine Draufsicht auf ein tatsächliches Layoutmuster eines SOG mit einer logischen Schaltung, die auf Makroweise gesehen ist;

Fig. 12 eine vergrößerte Ansicht eines durch XII einge kreisten Abschnittes in Fig. 9, in dem die Ver bindungen vorgesehen sind;

Fig. 13 eine Abbildung die den Unterschied in der Effek tivität zeigt, wenn Verbindungskanalbereiche auf treten, falls einmal Verbindungen unter Benutzung des herkömmlichen SOG vorgesehen sind, und wenn Verbindungen vorgesehen sind, die ein erfindungs gemäßes Verbindungsverfahren benutzen; und

Fig. 14 eine Draufsicht auf ein Gate-Feld bei einem Oxid filmisolationsverfahren, auf das die vorliegende Erfindung angewandt ist.

Fig. 9 ist eine Abbildung, die einen carpeting Hauptschnitt gemäß der vorliegenden Erfindung zeigt, wobei Gateisolation benutzt worden ist.

Fig. 9 zeigt einen Hauptschnitt, der durch Drehen des her kömmlichen carpeting Hauptschnittes um 90° erzielt ist. Ein Masterchip 25 gemäß der vorliegenden Erfindung weist Basis zellenspalten 11 und Eingangspuffer und Anschlußbereiche 14 auf, wie bei einem herkömmlichen Beispiel.

Fig. 10A ist eine Abbildung, die ein Maskenmuster einer in den Fig. 5A und 5B gezeigten NAND-Gateschaltung mit drei Eingängen, die auf einem carpeting bzw. überdeckenden Master chip unter Benutzung von Gateisolation gebildet ist, zeigt. Fig. 10B ist eine Querschnittsansicht eines Abschnittes, der entlang einer Linie XB-XB in Fig. 10A genommen ist. Fig. 10C ist eine Querschnittsansicht eines Abschnittes, der ent lang einer Linie XC-XC in Fig. 10A genommen ist. In Fig. 10A ist eine NAND-Schaltung mit drei Eingängen ähnlich der in Fig. 6A auf einem Masterchip gebildet, in dem die Rich tungen der X-Achse und der Y-Achse des carpeting Hauptschnit tes, wie er in Fig. 4 gezeigt ist, durch einander ersetzt sind. Somit sind im Vergleich zu Fig. 6A logische Zellen spalten und Verbindungskanalbereiche jeweils um 90° ge dreht. Gemäß den Fig. 10A, 10B und 10C weist die erfin dungsgemäße NAND-Schaltung mit drei Eingängen drei N-Kanal- MOS-Transistoren 53 A, 53 B und 53 C, die in Reihe geschaltet sind, und drei P-Kanal-MOS-Transistoren 56 A, 56 B und 56 C, die parallel geschaltet sind, auf. Die drei parallel geschal teten P-Kanal-MOS-Transistoren 56 A, 56 B und 56 C sind mit einer V _DD 5 durch Kontakte 54 A und 54 B verbunden. Die drei in Reihe geschalteten N-Kanal-MOS-Transistoren 53 A, 53 B und 53 C sind mit einer GND 6 durch einen Kontakt 19 verbunden. Ein Eingangssignal A wird an das Gate des N-Kanal-MOS-Transi stors 53 A und des P-Kanal-MOS-Transistors 56 A durch Verbin dungen 51 A, 52 A und 58 A angelegt. Ähnlich wird ein Eingangs signal an das Gate des N-Kanal-MOS-Transistors 53 B und des P-Kanal-MOS-Transistors 56 B durch die Verbindungen 51 B, 52 B und 58 B angelegt. Ein Eingangssignal C wird an das Gate des N-Kanal-MOS-Transistors 53 C und des P-Kanal-MOS-Transistors 56 C durch Verbindungen 51 C, 52 C und 58 C angelegt. Ein Source- Bereich des N-Kanal-MOS-Transistors 53 A ist mit Ausgangssi gnalleitungen 59 und 60 durch einen Kontakt 55 und eine Ver bindung 57 verbunden. Die zwei P-Kanal-MOS-Transistoren 56 A und 56 B und ein Draingebiet 2 des P-Kanal-MOS-Transistors 56 C sind mit den Ausgangssignalleitungen 59 und 60 durch entsprechende Kontakte 64 und 65 verbunden.

In Fig. 10A sind die Verbindungen einer ersten Schicht durch Punkte dargestellt, und die Verbindungen einer zweiten Schicht durch schräge Linien.

Fig. 11 ist eine Draufsicht auf ein tatsächliches Layout muster eines SOG mit einer logischen Schaltung, wie sie in Fig. 10A gezeigt ist, wobei Fig. 10A eine Vergrößerung aus Fig. 11 darstellt. Wie aus Fig. 11 ersichtlich ist, stimmt die Richtung der Verbindungsbereiche mit der Richtung der Kanalbreite überein, so daß die Verbindungsbereiche in jeder Spalte vergrößert oder verkleinert werden können. Genauer gesagt, die Breite eines jeden Verbindungskanalbereiches 21 ist gleich eines Anordnungsabstandes zwischen Basiszellen, von denen jede einen MOS-Transistor aufweist, so daß die Breite des Verbindungskanalbereiches in dem gleichen Maße eingestellt werden kann wie die einer Standardzelle. Als Resultat können in Fig. 11 im Vergleich zu Fig. 7 die Ver bindungsgebiete effektiver genutzt werden. Fig. 12 stellt eine vergrößerte Ansicht eines durch XII eingekreisten Ab schnittes in Fig. 9 dar, in dem die Verbindungen vorgesehen sind. In Fig. 12 sind die logischen Zellen kontinuierlich in die Richtung der Kanalbreite gebildet. Selbst wenn es eine Mehrzahl von Durchgangslöchern 73 zu den logischen Zel len gibt, ist es notwendig, Verbindungen bis zu einer benach barten Basiszellenspalte von den logischen Zellen herauszu nehmen. Somit erscheint ein Abschnitt nicht, in dem die Ver bindungen nahe zueinander sind aufgrund der herkömmlichen Vielzahl von logischen Zellen, wie sie in Fig. 8 gezeigt ist. Daher kann ein Bereich zur Verfügung gestellt werden, der keine herauszunehmende Verbindung aufweist und durch den eine zweite Metallverbindungsschicht gehen kann. Folglich können gerade Verbindungen vorgesehen werden, so daß die Verbindungen keine Umleitungen ausführen müssen.

Im vorgehenden wurde eine Ausführungsform beschrieben, in der auf den Fall einer NAND-Schaltung mit drei Eingängen Bezug genommen wurde. Eine NOR-Schaltung mit drei Eingängen kann ebenfalls durch Ändern der Verbindungen in Fig. 10 her gestellt werden.

Fig. 13 ist eine Abbildung der Unterschiede zwischen der Effektivität der Benutzung der Verbindungskanalbereiche, die auftritt, wenn Verbindungen unter Benutzung des herkömm lichen SOG vorgesehen sind und wenn Verbindungen unter Benut zung des erfindungsgemäßen Verbindungsverfahrens vorgesehen sind. Die Ordinatenachse stellt die Zahl von Spuren bzw. Tracks dar, die jedem Verbindungskanalbereich zugeordnet sind, und die Abszissenachse stellt den Verbindungskanal dar. Es sei angenommen, daß die kleinste Anzahl von dem Ver bindungskanalbereich zugeordneten Spuren 10 beträgt. Die gepunktete Linie entspricht der Zahl von benötigten Spuren, wenn Verbindungen unter Benutzung des erfindungsgemäßen Ver bindungsverfahrens vorgesehen sind, und die durchgezogene Linie entspricht der Zahl von zugeordneten Spuren, wenn Ver bindungen unter Benutzung des herkömmlichen Verfahrens vor gesehen sind. Wenn das erfindungsgemäße Verbindungsverfahren angewandt wird, stehen die verbindenden Spuren und die Basis zellenspalten in einem Eins-zu-Eins-Verhältnis, so daß die Zahl von in jedem der Verbindungskanalbereiche benötigten Basiszellenspalten und die Zahl von zu jedem der Verbindungs kanalbereiche zugeordneten Spuren miteinander übereinstimmt. Wie aus Fig. 13 zu sehen ist, treten, wenn Verbindungen unter Benutzung des herkömmlichen Verfahrens vorgesehen sind, unbenutzte Verbindungsbereiche auf, die nutzlos sind und durch schräge Linien gekennzeichnet sind. Bei der Benutzung des erfindungsgemäßen Verbindungsverfahrens ist dies gerade nicht der Fall. Genauer gesagt, wenn das erfindungsgemäße Verbindungsverfahren eingesetzt wird, wird die Effektivität der Benutzung der Fläche auf dem Masterchip deutlich ver bessert.

Fig. 14 ist eine Draufsicht auf ein Gate-Feld, das mit dem in den Fig. 1A und 1B gezeigten herkömmlichen Oxidfilm isolationsverfahren ausgeführt ist und auf das die vorlie gende Erfindung angewandt ist. Wie in Fig. 14 zu sehen ist, weist ein Gate-Feld, auf das die vorliegende Erfindung ange wandt ist, eine Mehrzahl von logischen Zellenspalten 20, die kontinuierlich in die Richtung der Kanalbreite geformt sind, d.h. die Gatelängsrichtung, und eine Mehrzahl von Ver bindungskanalbereichen 21, die parallel zu den logischen Zellenspalten 20 zum Verbinden der Mehrzahl von logischen Zellenspalten 20 angeordnet sind, auf. Da die Verbindungs kanalbereiche 21 parallel zu den logischen Zellenspalten 20 gebildet sind, können die Verbindungsspalten leicht durch Ändern der Verbindungsspuren eingestellt werden. Somit kann die kleinste den Spuren zugeordnete Größe verringert werden, so daß die unbenutzten Verbindungsbereiche verringert werden können.

Wie vorhergehend beschrieben ist, wird bei dem erfindungs gemäßen Gate-Feld ein carpeting Masterchip durch Drehen des herkömmlichen Masterchips um 90° benutzt, eine Mehrzahl von logischen Zellen wird kontinuierlich in die Richtung der Kanalbreite, d. h. der Richtung der Gatelänge gebildet, und die die logischen Zellen verbindenden Verbindungen sind ent lang der Richtung der Gatelänge vorgesehen. Somit kann die Breite der Verbindungskanalbereiche für jede Anordnung der Abstände in die Richtung der Kanallänge der Basiszellen ver ändert werden, so daß unbenutzte Verbindungsbereiche ver ringert werden können. Als Resultat kann ein Gate-Feld ge schaffen werden, das effektiv die Fläche auf dem Masterchip ausnutzen kann.

Somit kann ein Bereich erzielt werden, der keine Verbindungen aufweist, die herausgenommen werden müssen und durch den eine zweite Metallverbindungsschicht gehen kann, so daß gerade Verbindungen geschaffen werden können, wodurch keine Umleitungen für die Verbindungen nötig sind.

Claims

1. Gate-Feld mit
einem Substrat (1) mit einer Hauptoberfläche;
einer Mehrzahl von Basiszellen (9) mit einer Länge, die größer ist als ihre Breite,
dadurch gekennzeichnet, daß die Zellen (9) miteinander in Längsrichtung ausgerichtet sind und kontinuierlich in Zeilen auf der Hauptoberfläche des Substrates (1) angeordnet sind, daß Verbindungskanäle (21) mit der genannten Breite ausge wählt zwischen den Zellen (9) gebildet sind und sich in die Richtung der Zeilen erstrecken, und
daß Verbindungsverdrahtung (16) in den Kanälen (21) gebildet ist und sich in die Richtung der Zeilen zum Verbinden von ausgewählten Zellen (9) erstreckt.

2. Gate-Feld nach Anspruch 1, dadurch gekennzeichnet, daß die Mehrzahl von Basiszellen (9) logische Zellen darstellt.

3. Gate-Feld mit
einem Substrat (1) mit einer Hauptoberfläche;
einer Mehrzahl von Basiszellbereichen (9), die auf der Haupt oberfläche des Substrates (1) in Zeilen- und Spaltenrich tungen zum Bilden einer Matrix angeordnet sind, wobei jeder Basiszellenbereich (9) einen ersten Bereich zum Bilden einer Feldeffekteinrichtung eines gegebenen Leitungstypes und einen zweiten Bereich zum Bilden einer Feldeffekteinrichtung des entgegengesetzten Leitungstypes aufweist,
dadurch gekennzeichnet, daß die ersten und zweiten Bereiche so angeordnet sind, daß sie in der Zeilenrichtung ausgerich tet sind, die Länge in der Zeilenrichtung von jedem Basis zellenbereich (9) größer als die Länge in die Spaltenrichtung von jedem Basiszellenbereich ist;
daß eine Mehrzahl von logischen Schaltelementgruppen (20) vorgesehen ist, die logische Schaltelemente aufweisen, die eine Mehrzahl der in einer Mehrzahl von Spalten angeordneten Basiszellbereichen aufweisen;
daß eine Mehrzahl von Verbindungsbereichen (21) vorgesehen ist, die zwischen den logischen Schaltelementgruppen (20) angeordnet sind und eine Mehrzahl von in mindestens einer Spalte angeordneten Basiszellbereichen (9) enthalten; und daß eine Verbindungsschicht (17) durch einen Isolator auf den Verbindungsbereichen gebildet ist.

4. Gate-Feld mit:
einem Substrat (1) mit einer Hauptoberfläche;
einer Mehrzahl von Störstellenbereichen eines ersten Lei tungstypes (7), die in eine erste Richtung sich erstreckend gebildet sind und in einem Abstand voneinander auf der Haupt oberfläche des Substrates angeordnet sind und eine vorbe stimmte Breite aufweisen,
einer Mehrzahl von Störstellenbereichen eines zweiten Lei tungstypes (8), die erstreckend in die erste Richtung in einem Bereich auf dem Substrat gebildet sind, der getrennt von der Mehrzahl von Störstellenbereichen des ersten Lei tungstypes (7) ist, und die eine vorbestimmte Breite auf weisen;
einer Mehrzahl von ersten leitenden Schichten (56 A, 56 B, 56 C), die durch einen isolierenden Film gebildet sind und in einem Abstand voneinander in der ersten Richtung auf den Störstellenbereichen des ersten Leitungstypes (7) gebildet sind;
einer Mehrzahl von zweiten leitenden Schichten (53 A, 53 B, 53 C), die durch einen isolierenden Film gebildet sind und in einem Abstand voneinander in der ersten Richtung auf den Störstellengebieten des zweiten Leitungstypes (8) gebildet sind;
wobei die ersten leitenden Schichten (56 A, 56 B, 56 C) und die zweiten leitenden Schichten (53 A, 53 B, 53 C) miteinander ausgerichtet in einer zweiten Richtung, die die erste Rich tung schneidet, gebildet sind und jede der ersten leitenden Schichten (56 A, 56 B, 56 C) und jede der zweiten leitenden Schichten (53 A, 53 B, 53 C), die benachbart zueinander gebildet sind, und die Störstellenbereiche des ersten und zweiten Leitungstypes (7, 8); die auf beiden Seiten der ersten und zweiten leitenden Schichten (56 A, 56 B, 56 C, 53 A, 53 B, 53 C) vorgesehen sind, eine Einheit (9) darstellen;
wobei eine Mehrzahl der Einheiten (9) in einem Abstand von einander in die erste Richtung zum Bilden einer Spalte der Einheiten (9) gebildet sind, eine Mehrzahl von Spalten der Einheiten (9) gebildet sind;
einer Mehrzahl von logischen Zelleinheiten, von denen jede jede der Einheiten (9) aufweist;
dadurch gekennzeichnet, daß die logischen Zelleinheiten kon tinuierlich in zumindest die zweite Richtung gebildet sind und
daß Leitungsschichten (60) kontinuierlich in die zweite Rich tung zum Verbinden der Mehrzahl von logischen Zelleinheiten miteinander gebildet sind.

5. Gate-Feld nach Anspruch 4, dadurch gekennzeichnet, daß der erste Leitungstyp der Stör stellenbereiche (7) sich von dem zweiten Leitungstyp der Störstellenbereiche (8) unterscheidet.

6. Gate-Feld nach Anspruch 5, dadurch gekennzeichnet, daß die Mehrzahl von Spalten von Einheiten (9) benachbart zueinander gebildet sind und daß die Störstellenbereiche des zweiten Leitungstypes (8) der einen Spalte und der anderen Spalte in den benachbarten zwei Spalten einander zugewandt sind.

7. Gate-Feld nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Mehrzahl von logischen Zell einheiten (9) eine logische Zelle darstellen.

8. Gate-Feld nach Anspruch 7, dadurch gekennzeichnet, daß mindestens eine logische Zelle (9) ein NAND-Gatter aufweist.

9. Gate-Feld nach Anspruch 7, dadurch gekennzeichnet, daß mindestens eine logische Zelle (9) ein NOR-Gatter aufweist.

10. Gate-Feld nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die ersten und zweiten leitenden Schichten (53 A, 53 B, 53 C, 56 A, 56 B, 56 C) entsprechende Poly siliziumschichten aufweisen.

11. Gate-Feld nach Anspruch 5, dadurch gekennzeichnet, daß die Mehrzahl der Spalten von Einheiten benachbart zueinander gebildet sind und daß das Störstellengebiet vom ersten Leitungstyp (7) der einen Spalte (23) und das Störstellengebiet des zweiten Lei tungstypes (8) der anderen Spalte (24) in den benachbarten zwei Spalten einander zugewandt sind.

12. Gate-Feld nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß die ersten und zweiten leitenden Schichten (53 A, 53 B, 53 C, 56 A, 56 B, 56 C) und die Störstellenbereiche des ersten und zweiten Leitungstypes (7, 8) Feldeffekteinrichtungen bilden.

13. Gate-Feld nach Anspruch 12, dadurch gekennzeichnet, daß die Feldeffekteinrichtungen Feld effekttransistoren aufweisen.

14. Überdeckendes Gate-Feld mit einer Mehrzahl von Basis zellen (9), die kontinuierlich in einer ersten Richtung und in einer zweiten Richtung, die die erste Richtung schneidet, angeordnet sind, wobei jede Basiszelle (9) einen NMOS-Tran sistor (8) und einen PMOS-Transistor (7) aufweist, jeder der NMOS-Transistoren (8) und PMOS-Transistoren (7) eine Gateelektrode (4) und einen Kanalbereich aufweisen, die ent sprechenden Gateelektroden (4) ausgerichtet in der ersten Richtung angeordnet sind, der Abstand zwischen den Gateelek troden (4), die benachbart zueinander in der zweiten Richtung angeordnet sind, die Größe in der Längsrichtung der Kanal bereiche definiert, gekennzeichnet durch eine Mehrzahl von logischen Zellberei chen (20) zum Darstellen einer Mehrzahl von logischen Zellen und eines Verbindungsbereiches (21) zum Verbinden der Mehr zahl von logischen Zellbereichen miteinander, wobei der Verbindungsbereich eine vorbestimmte Breite auf weist und die vorbestimmte Breite des Verbindungsbereiches durch die Größe in die Längsrichtung der Kanalbereiche definiert ist.

15. Gate-Feld nach Anspruch 14, dadurch gekennzeichnet, daß die logische Zelleinheit (9) mindestens zwei der Einheiten aufweist, daß das Gate-Feld eine Mehrzahl der logischen Zelleinheiten aufweist und daß die logischen Zelleinheiten in einem Abstand voneinander in die erste und zweite Richtung angeordnet sind.

16. Gate-Feld nach Anspruch 15, dadurch gekennzeichnet, daß die ersten und zweiten leitenden Schichten entsprechende Gateelektroden (4) aufweisen,
daß die Störstellenbereiche des ersten und zweiten Leitungs types (22) (23) je eine einer N-Typ-Störstellen-Schicht (23) bzw. einer P-Typ-Störstellen-Schicht (24) aufweist,
daß die Gateelektroden (4) und die N-Typ- oder P-Typ-Stör stellen-Schicht (22), (23) einen MOS-Transistor darstellen und
daß die eine Einheit eine Einheit des MOS-Transistors auf weist.

17. Gate-Feld nach Anspruch 16, dadurch gekennzeichnet, daß die Mehrzahl von logischen Zell einheiten eine einzelne logische Zelle darstellen.

18. Gate-Feld nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß die ersten und zweiten leitenden Schichten entsprechende Polysiliziumschichten aufweisen.