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DE3941323C2 - Semiconductor element with an integrated inductance and method for its production - Google Patents

Semiconductor element with an integrated inductance and method for its production

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DE3941323C2 DE3941323A DE3941323A DE3941323C2 DE 3941323 C2 DE3941323 C2 DE 3941323C2 DE 3941323 A DE3941323 A DE 3941323A DE 3941323 A DE3941323 A DE 3941323A DE 3941323 C2 DE3941323 C2 DE 3941323C2
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Description

Die Erfindung bezieht sich auf ein Halbleiterelement mit einer integrierten Induktivität gemäß dem Oberbegriff des Anspruchs 1 und ein Verfahren zu seiner Herstellung.The invention relates to a semiconductor element an integrated inductor according to the generic term of claim 1 and a process for its preparation.

Es ist bekannt, die unterschiedlichsten aktiven oder pas­ siven Bauelemente in Halbleitersubstrate zu integrieren. Beispielsweise aus der US-PS 3 305 814 oder der US-PS 3 614 554 sind Halbleiterelemente mit integrierten Indukti­ vitäten bekannt. Die in diesen Druckschriften beschriebe­ nen Halbleiterelemente, von denen im übrigen bei der For­ mulierung des Oberbegriffs des Patentanspruchs 1 ausgegan­ gen worden ist, haben feste Induktivitätswerte.It is known to have a wide variety of active or pas integrative components in semiconductor substrates. For example from US Pat. No. 3,305,814 or US Pat. No. 3,614,554 are semiconductor elements with integrated inductors vities known. The described in these publications NEN semiconductor elements, of which the rest of the For  mulation of the preamble of claim 1 have fixed inductance values.

In der DE-OS 23 26 043 wird eine Impedanzenanordnung vorgestellt, die es erlaubt einen bestimmten vorgegebenen Wert oder einen unbekannten Wert zur Erzielung eines gewissen Betriebszustands in elektrischen Kreisen zu erzielen. Dieses wird unter Verwendung von diversen festen Impedanzen und Widerständen erreicht, die, einmal einge­ stellt, konstant bleiben. Nachteilig ist es, daß die Impedanzen nicht auf einfache Weise und nicht schnell variiert werden können und auch nicht beliebige Kombina­ tionen der Impedanzen auf einem Chip einfach zu verbinden sind.In DE-OS 23 26 043 an impedance arrangement presented that allowed a certain given Value or an unknown value to achieve a certain operating status in electrical circuits achieve. This is done using various solid Impedances and resistances achieved, once turned on poses, remain constant. The disadvantage is that the Impedances are not simple and not fast can be varied and not any combination connections of the impedances on a chip are.

In einer Reihe von Anwendungsfällen wäre es jedoch von Vorteil, wenn der Induktivitätswert zumindest in diskreten Schritten verändert werden könnte.In a number of use cases, however, it would be of Advantage if the inductance value is at least in discrete Steps could be changed.

Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiter­ element mit einer integrierten Induktivität anzugeben, deren Induktivitätswert in diskreten Schritten verändert werden kann. The invention has for its object a semiconductor element with an integrated inductance, whose inductance value changes in discrete steps can be.  

Eine erfindungsgemäße Lösung dieser Aufgabe ist mit ihren Weiterbildungen in den Patentansprüchen gekennzeichnet.An inventive solution to this problem is with their Developments characterized in the claims.

Es ist erkannt worden, daß bei einem Halbleiterelement, bei dem in bzw. auf einem Halbleitersubstrat eine drei­ dimensionale Anordnung realisiert ist, die die Geometrie einer Spule, wie sie typischerweise für Induktivitäten verwendet wird, "nachbildet", die Induktivität dadurch variiert werden kann, daß Transistoren wenigstens mit einem der ersten Bereiche verbunden sind, um die Spulen­ länge bzw. -geometrie und damit den Induktivitätswert entsprechend den einzelnen Schaltzuständen der Transistor­ en zu variieren: Die "Länge der realisierten Spule" kann beispielsweise dadurch variiert werden, daß verschiedene getrennte Spulenabschnitte verbunden werden. It has been recognized that in a semiconductor element, at a three in or on a semiconductor substrate dimensional arrangement is realized that the geometry a coil, as is typical for inductors is used, "replicates" the inductance can be varied that transistors at least with one of the first areas connected to the coils length or geometry and thus the inductance value according to the individual switching states of the transistor to vary: The "length of the realized coil" can can be varied, for example, by different separate coil sections are connected.  

Die Erfindung wird nachstehend anhand von Ausführungsbei­ spielen unter Bezugnahme auf die Zeichnung näher beschrie­ ben, in der zeigen:The invention is illustrated below with reference to embodiments play described with reference to the drawing ben, in which show:

Fig. 1a und 1b Ersatzschaltbilder verschiedener Halbleiterelemente, Fig. 1a and 1b are equivalent circuit diagrams of various semiconductor elements,

Fig. 2a eine perspektivische Ansicht eines ersten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterelements, FIG. 2a is a perspective view of a first embodiment of a semiconductor element according to the invention,

Fig. 2b eine Modifikation dieses Ausführungsbei­ spiels, FIG. 2b shows a modification of this Ausführungsbei game,

Fig. 3 eine Draufsicht auf ein drittes Ausführungs­ beispiel der Erfindung, Fig. 3 is a plan view of a third execution example of the invention,

Fig. 4 eine Draufsicht auf ein viertes Ausführungs­ beispiel der Erfindung, und Fig. 4 is a plan view of a fourth embodiment of the invention, and

Fig. 5 einen Querschnitt durch ein fünftes Ausfüh­ rungsbeispiel der Erfindung. Fig. 5 shows a cross section through a fifth exemplary embodiment of the invention.

Die Fig. 1a und 1b zeigen Ersatzschaltbilder verschiedener Möglichkeiten, mittels Transistoren T1 bis T3 sowie gege­ benenfalls einer Logikschaltung L die Induktivität einer Spulenanordnung, die aus mehreren Spulen Z besteht, zu variieren. FIGS. 1a and 1b show equivalent circuit diagrams of different ways, by means of transistors T1 to T3 and where appropriate a logic circuit L is the inductance of a coil assembly consisting of a plurality of coils Z to vary.

Bei der in Fig. 1a gezeigten Anordnung schaltet die Lo­ gikschaltung L einen oder mehrere der Transistoren T1 bis T3 durch, so daß der oder die durchgeschalteten Transis­ toren die Spule Z, zu der der jeweilige Transistor paral­ lel geschaltet ist, "kurz schließt" bzw. überbrückt. In the arrangement shown in Fig. 1a, the logic circuit L switches one or more of the transistors T1 to T3, so that the transistor (s) connected through the coil Z, to which the respective transistor is connected in parallel, "short-circuits" or bridged.

Bei der in Fig. 1b gezeigten Anordnung wird die Logik­ schaltung L durch Durchschalten eines Transistors T1 bis T3 eine Verbindung des jeweiligen Spulenendes mit dem Bezugspotential des Halbleiterelements hergestellt, so daß die restlichen Spulen Z "abgehängt".In the arrangement shown in Fig. 1b, the logic circuit L is made by switching a transistor T1 to T3 a connection of the respective coil end to the reference potential of the semiconductor element, so that the remaining coils Z "suspended".

Sämtliche Möglichkeiten für die Variation der Induktivität können bei einem erfindungsgemäßen Halbleiterelement rea­ lisiert werden, das im folgenden näher erläutert werden wird.All possibilities for the variation of the inductance can rea in a semiconductor element according to the invention be lized, which are explained in more detail below becomes.

In den folgenden Figuren ist durchgängig ein x,y,z-Koordi­ natensystem eingezeichnet, dessen Koordinatenachsen x und z in der Hauptoberfläche des Substrats liegen und dessen y-Achse senkrecht auf der Hauptoberfläche steht.In the following figures there is an x, y, z coordinate throughout drawn in the nate system, whose coordinate axes x and z lie in the main surface of the substrate and its y-axis is perpendicular to the main surface.

Ferner werden in den Figuren jeweils gleiche Elemente mit den selben Bezugszeichen versehen, so daß gegebenenfalls auch eine nochmalige Beschreibung bereits beschriebener Elemente verzichtet wird.Furthermore, the same elements are shown in the figures provided with the same reference numerals so that, if appropriate also a repeated description of those already described Elements is dispensed with.

Fig. 2a zeigt eine perspektivische Ansicht eines ersten Ausführungsbeispiels eines erfindungsgemäßen Halbleiter­ elements, das ein Substrat 1 mit Hauptoberflächen 1′ und 1′′ aufweist. Auf der Hauptoberfläche 1′ ist eine planare Leiterbahnstruktur 2′ integriert, die im wesentlichen senkrecht zu einer in der Hauptoberfläche 1′ verlaufenden Linie 3 angeordnet ist. Ohne Beschränkung des allgemeinen Erfindungsgedankens ist die Linie 3 parallel zur z-Achse des durchgängig verwendeten Koordinatensystems, während die Bereiche 2′ parallel zur x-Achse sind. Fig. 2a shows a perspective view of a first embodiment of a semiconductor element according to the invention, which has a substrate 1 with main surfaces 1 'and 1 ''. On the main surface 1 ', a planar conductor track structure 2 ' is integrated, which is arranged substantially perpendicular to a line 3 running in the main surface 1 '. Without limiting the general idea of the invention, line 3 is parallel to the z-axis of the coordinate system used throughout, while regions 2 'are parallel to the x-axis.

Die Leitfähigkeit der (länglichen) Bereiche 2′ ist wesent­ lich größer als die Leitfähigkeit des Substrats 1.The conductivity of the (elongated) regions 2 'is significantly greater than the conductivity of the substrate 1 .

Ferner ist auf der Hauptoberfläche 1′ des Substrats 1 eine isolierende Schicht 4 aufgebracht, auf deren freier Ober­ fläche eine zu der Leiterbahnstruktur 2′ korrespondierende Leiterbahnstruktur 2′′ aufgebracht ist. Die einzelnen Lei­ terbahnen der Struktur 2′′ sind mit den zugeordneten Lei­ terbahnen der Struktur 2′ durch Kanäle 5 in der isolieren­ den Schicht 4 verbunden, die mit einem gut leitenden Mate­ rial gefüllt sind. Die Kanäle 5 verlaufen nicht parallel zur y-Achse, sondern schließen mit der y-Achse einen (po­ sitiven bzw. negativen) spitzen Winkel ein.Furthermore, an insulating layer 4 is applied to the main surface 1 'of the substrate 1 , on the free upper surface of which a conductor structure 2 ' corresponding to the conductor structure 2 '' is applied. The individual Lei terbahnen of the structure 2 '' are connected to the associated Lei terbahnen of the structure 2 'through channels 5 in the isolate the layer 4 , which are filled with a highly conductive mate rial. The channels 5 do not run parallel to the y-axis, but form an (positive or negative) acute angle with the y-axis.

Durch die dargestellte Anordnung wird eine "Spule" mit einer durch die Geometrie und die Leitfähigkeit der gut leitenden Leiterbahnen gegebenen Induktivität realisiert, die leicht funktionell mit anderen in das Substrat 1 inte­ grierten Elementen und insbesondere mit Transistoren T1 bis T3 verbunden werden kann. Diese Transistoren sowie eine die Transitoren ansteuernde Logikschaltung L können beispielsweise in der Hauptoberfläche 1′ oder in der ge­ genüberliegenden Hauptoberfläche 1′′ oder auch - wie noch erläutert werden wird - in einer Halbleiterschicht vorge­ sehen werden, die auf der freien Oberfläche des Substrats 4 aufgebracht wird. Durch Durchschalten der Transitoren T1 bis T3 ist es möglich, die Induktivität entsprechend Fig. 1b zu variieren.Through the arrangement shown, a "coil" is realized with an inductance given by the geometry and the conductivity of the highly conductive conductor tracks, which can be easily functionally connected with other elements integrated into the substrate 1 and in particular with transistors T1 to T3. These transistors and a logic circuit driving the transistors L can be seen, for example, in the main surface 1 'or in the opposite main surface 1 ''or - as will be explained - in a semiconductor layer which is applied to the free surface of the substrate 4 becomes. By switching transistors T1 to T3, it is possible to vary the inductance according to FIG. 1b.

Fig. 2b zeigt eine Modifikation des in Fig. 2a darge­ stellten ersten Ausführungsbeispiels. Bei diesem Ausfüh­ rungsbeispiel sind die Verbindungs-Leiterbahnen 5 nicht "schräg" zu den Hauptoberflächen angeordnet; statt dessen sind die einzelnen Leiterbahnen der Struktur 2′ unterein­ ander durch Verbindungs-Leiterbahnen 21 in der dargestell­ ten Weise verbunden. Fig. 2b shows a modification of the Darge presented in Fig. 2a first embodiment. In this example, the connecting conductor tracks 5 are not arranged “obliquely” to the main surfaces; instead, the individual traces of the structure 2 'are interconnected by interconnecting traces 21 in the manner shown.

Durch die dargestellte Anordnung wird ebenfalls eine "Spu­ le" mit einer durch die Geometrie und die Leitfähigkeit der gut leitenden Leiterbahnen gegebenen Induktivität re­ alisiert, die leicht funktionell mit anderen in das Sub­ strat 1 integrierten Elementen verbunden werden kann.The arrangement shown also realizes a "coil" with an inductance given by the geometry and the conductivity of the highly conductive conductor tracks, which can be easily functionally connected to other elements integrated into the substrate 1 .

Diese - in Fig. 2b nicht dargestellten - Elemente können beispielsweise in der Hauptoberfläche 1′ oder in der ge­ genüberliegenden Hauptoberfläche 1′′ oder auch - wie noch erläutert werden wird - in einer Halbleiterschicht vorge­ sehen werden, die auf der freien Oberfläche des Substrats 4 aufgebracht wird.These - not shown in Fig. 2b - elements can, for example, in the main surface 1 'or in the opposite ge main surface 1 ''or - as will be explained - be seen in a semiconductor layer that on the free surface of the substrate 4th is applied.

Bei den vorstehend beschriebenen Ausführungsbeispielen sind die länglichen Bereiche 2 längs einer geraden Linie 3 angeordnet. Selbstverständlich ist es auch möglich, die geschlossenen Bereiche derart anzuordnen, daß sich eine integrierte "Ringdrossel" ergibt. Fig. 3 zeigt eine Draufsicht auf ein derartiges Ausführungsbeispiel. Dabei sind zur Vereinfachung der Darstellung die Bereiche 2′ und 5 sowie die Verbindungs-Leiterbahnen nicht dar­ gestellt.In the exemplary embodiments described above, the elongated regions 2 are arranged along a straight line 3 . Of course, it is also possible to arrange the closed areas in such a way that an integrated "ring throttle" results. Fig. 3 shows a plan view of such an embodiment. The areas 2 'and 5 and the connecting conductor tracks are not shown to simplify the illustration.

Fig. 4 zeigt ein viertes Ausführungsbeispiel der Erfin­ dung, bei der zwei voneinander unabhängige integrierte Spulen kammartig derartig ineinander eingeschoben sind, daß sich ein Übertrager bzw. ein integrierter Transforma­ tor ergibt. Dargestellt sind wiederum die auf der freien Oberfläche der isolierenden Schicht 4 vorgesehenen Leiter­ bahnen 2′′, die durch nicht gezeigte Kanäle mit einer ent­ sprechenden Struktur auf einer Hauptoberfläche des Substrats verbunden sind. Fig. 4 shows a fourth embodiment of the inven tion, in which two mutually independent integrated coils are inserted into each other like a comb so that there is a transformer or an integrated transformer tor. Shown are in turn the provided on the free surface of the insulating layer 4 tracks 2 '', which are connected by channels, not shown, with a corresponding structure on a main surface of the substrate.

Fig. 5 zeigt ein fünftes Ausführungsbeispiel der Erfin­ dung, bei der sowohl in einer Schicht 11 auf der Haupt­ oberfläche 1′ als auch in einer halbleitenden Schicht 6 auf der freien Oberfläche der isolierenden Schicht 4 Schaltelemente, beispielsweise Transistoren 7 vorgesehen sind, die die in der isolierenden Schicht 4 vorgesehenen Durchgangskanäle 5 mit den auf den jeweiligen Oberflächen vorgesehenen (nicht näher dargestellten) Leiterbahnen 2′ bzw. 2′′ verbinden. Fig. 5 shows a fifth embodiment of the inven tion, in which both in a layer 11 on the main surface 1 'and in a semiconducting layer 6 on the free surface of the insulating layer 4 switching elements, for example transistors 7 are provided, which in the insulating layer 4 provided through channels 5 with the provided on the respective surfaces (not shown) interconnects 2 'and 2 ''.

Damit ist es möglich, eine diskret variable Induktivität zu realisieren, die in ein Halbleiterelement integriert ist. Die Induktivität wird durch entsprechendes Durch­ schalten bzw. Sperren der einzelnen "Verbindungs-Transis­ toren" dadurch geändert, daß aktive Bereiche zu- bzw. abgeschaltet werden.This makes it possible to have a discretely variable inductance to realize that integrated into a semiconductor element is. The inductance is determined by a corresponding through switch or block the individual "connection transis gates "by changing active areas be switched off.

Die vorstehenden Ausführungsbeispiele sind durchgängig in der sogenannten SOI-Technik realisierbar.The above exemplary embodiments are used throughout in the so-called SOI technology can be implemented.

Hierzu wird auf der Hauptoberfläche 1′ des Halbleiter­ wafers 1, beispielsweise eines einkristallinen Silizium­ wafers, die planare Leiterbahnstruktur 2′ integriert. Diese planare Leiterbahnstruktur 2′ kann mit sämtlichen in der Halbleitertechnik gebräuchlichen Verfahren hergestellt werden. Beispielsweise kann die planare Leiterbahnstruktur 2′ in der Art von IC-Leiterbahnen hergestellt werden; ferner ist es möglich, die Bereiche entsprechend zu dotie­ ren oder andere Materialien, wie polykristallines Material auf ihnen abzuscheiden. Auch ist nicht nur die Verwendung von Silizium als Substratmaterial möglich, selbstverständ­ lich können auch III/V-Halbleiter eingesetzt werden.For this purpose, the planar interconnect structure 2 'is integrated on the main surface 1 ' of the semiconductor wafer 1 , for example a single-crystal silicon wafer. This planar conductor track structure 2 'can be produced with all methods commonly used in semiconductor technology. For example, the planar conductor structure 2 'can be produced in the manner of IC conductor tracks; it is also possible to dope the areas accordingly or to deposit other materials such as polycrystalline material on them. Not only is it possible to use silicon as substrate material, of course, III / V semiconductors can also be used.

Auf dieser Leiterbahnstruktur wird dann die isolierende Schicht 4 ebenfalls mit den in der Halbleitertechnik ge­ bräuchlichen Maßnahmen aufgebracht. Durch diese isolieren­ de Schicht 4 werden die Kanäle 5 geätzt und die Kanäle mit einem gut leitenden Material aufgefüllt, so daß die senk­ rechten Verbindungsleitungen gebildet werden. Auf der freien Oberfläche der isolierenden Schicht wird die korre­ spondierende Leiterbahnstruktur 2′′ aufgebracht. Dies kann ebenfalls mit bekannten Verfahrensschritten erfolgen.The insulating layer 4 is then also applied to this conductor track structure using the measures customary in semiconductor technology. Through this isolating de layer 4 , the channels 5 are etched and the channels are filled with a highly conductive material, so that the vertical right connecting lines are formed. On the free surface of the insulating layer, the correct sponding conductor structure 2 '' is applied. This can also be done using known method steps.

Die weiteren (aktiven und/oder passiven) Bauelemente las­ sen sich nicht nur auf der gleichen Hauptoberfläche 1′, auf der auch die planare Leiterbahnstruktur 2′ aufgebracht ist, sondern auch auf der gegenüberliegenden Hauptoberflä­ che 1′′ des Substrats 1 oder auf der auf der korrespondie­ renden Leiterbahnstruktur aufgebrachten weiteren halblei­ tenden Schicht 6 integrieren. Die elektrische Verbindung zwischen der erfindungsgemäß ausgebildeten Induktivität und den weiteren Elementen kann dann durch leitende Kanäle in dem Halbleitersubstrat hergestellt werden.The other (active and / or passive) components sen sen not only on the same main surface 1 ', on which the planar conductor structure 2 ' is applied, but also on the opposite main surface 1 '' of the substrate 1 or on the integrate the corresponding semiconducting layer 6 applied conductor structure. The electrical connection between the inductance designed according to the invention and the further elements can then be established by conductive channels in the semiconductor substrate.

Selbstverständlich lassen sich die vorgenannten Verfah­ rensschritte "nahezu beliebig" wiederholen, so daß auch die Realisierung von "mehrstöckigen" Induktivitäten mög­ lich ist.Of course, the aforementioned procedures can be Repeat steps "almost arbitrarily" so that also the realization of "multi-storey" inductors possible is.

Claims (9)

1. Halbleiterelement mit einer integrierten Induktivität, die durch erste Bereiche mit einer ersten Leitfähigkeit auf einem Substrat einer zweiten Leitfähigkeit gebildet wird, die wesentlich kleiner als die erste Leitfähigkeit ist, bei dem die ersten Bereiche (2′, 2′′) eine längliche Form haben und entlang einer in einer Hauptoberfläche (1′) liegenden Linie (3) voneinander in Richtung diese Linie beabstandet sowie in wenigstens zwei Ebenen übereinander angeordnet sind und die in unterschiedlichen Ebenen lie­ genden ersten Bereiche (2′, 2′′) zur Bildung eines geschlos­ senen Linienzugs von gut leitenden Bereichen durch annä­ hernd senkrecht zu der Hauptoberfläche verlaufende zweite Bereiche (5) zu geschlossenen Bereichen verbunden sind, dadurch gekennzeichnet, daß zur Bildung einer variablen Induktivität auf der anderen Hauptoberfläche des Substrats (1) Schalttransistoren integriert sind, die im durchge­ schalteten Zustand Teile der geschlossenen Bereiche kurz schließen oder die im durchgeschalteten Zustand einen Punkt der geschlossenen Bereiche mit einem anderen Schal­ tungspunkt verbinden.1. Semiconductor element with an integrated inductance, which is formed by first regions with a first conductivity on a substrate of a second conductivity, which is substantially smaller than the first conductivity, in which the first regions ( 2 ', 2 '') have an elongated shape have and along a main surface ( 1 ') line ( 3 ) spaced from each other in the direction of this line and are arranged in at least two planes one above the other and lying in different planes lying areas ( 2 ', 2 '') to form a closed line of well-conducting areas are connected to closed areas by approximately perpendicular to the main surface extending second areas ( 5 ), characterized in that switching transistors are integrated in the. to form a variable inductance on the other main surface of the substrate ( 1 ) switched-through state parts of the closed areas I close briefly or connect one point of the closed areas with another switching point when switched through. 2. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß der andere Schaltungspunkt das Bezugspotential des Halbleiterelements ist.2. The semiconductor element according to claim 1, characterized in that the other node is the Reference potential of the semiconductor element is. 3. Halbleiterelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die ersten und zweiten Be­ reiche in Form eines spiralartig angeordneten Linienzugs angeordnet sind. 3. Semiconductor element according to one of claims 1 or 2, characterized in that the first and second loading rich in the form of a spiral line are arranged.   4. Halbleiterelement nach Anspruch 3, dadurch gekennzeichnet, daß die Achse des Linienzugs ring­ förmig ausgebildet ist (Fig. 3).4. Semiconductor element according to claim 3, characterized in that the axis of the line is ring-shaped ( Fig. 3). 5. Halbleiterelement nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß zur Bildung eines Übertragers mit variablem Übertragungsfaktor wenigstens zwei spiral­ artige Linienzüge zueinander versetzt und ineinandergrei­ fend sowie durch Gebiete wesentlich schlechterer Leitfä­ higkeit getrennt angeordnet sind (Fig. 5).5. Semiconductor element according to claim 3 or 4, characterized in that to form a transformer with a variable transmission factor at least two spiral lines are offset from one another and ineineinergergrei fend and are arranged separately by areas of much poorer conductivity ( Fig. 5). 6. Halbleiterelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Substrat ein Halbleiter­ wafer aus Silizium oder einem III/V-Halbleiter ist, und daß wenigstens die in einer Ebene angeordneten ersten Bereiche (2′) aus dotiertem Substratmaterial, dotiertem Polysilizium oder einem metallischen Material bestehen.6. Semiconductor element according to one of claims 1 to 5, characterized in that the substrate is a semiconductor wafer made of silicon or a III / V semiconductor, and that at least the arranged in one plane first regions ( 2 ') of doped substrate material, doped Polysilicon or a metallic material consist. 7. Halbleiterelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß in das Substrat weitere Ele­ mente integriert sind, die mit der oder den Induktivitäten funktionell verbunden sind. 7. Semiconductor element according to one of claims 1 to 6, characterized in that in the substrate further Ele elements integrated with the inductor (s) are functionally connected.   8. Verfahren zur Herstellung eines Halbleiterelements nach einem der Ansprüche 1 bis 7, gekennzeichnet durch folgende Verfahrensschritte:
  • - auf einer Oberfläche (1′) eines Substrats (1) wird eine planare Leiterbahnstruktur (2′) integriert,
  • - auf der Leiterbahnstruktur (2′) wird eine isolierende Schicht (4) aufgebracht,
  • - durch die isolierende Schicht werden Kanäle (5) geätzt,
  • - die Kanäle werden mit einem gut leitenden Material auf­ gefüllt,
  • - auf der freien Oberfläche der isolierenden Schicht (4) wird eine korrespondierende Leiterbahnstruktur (2′) aufge­ bracht, und
  • - auf der anderen Oberfläche (1′′) des Substrats werden die Schalttransistoren und ggf. weitere Elemente, wie Tran­ sistorstrukturen integriert.
8. A method for producing a semiconductor element according to one of claims 1 to 7, characterized by the following method steps:
  • - A planar conductor track structure ( 2 ') is integrated on a surface ( 1 ') of a substrate ( 1 ),
  • - An insulating layer ( 4 ) is applied to the conductor track structure ( 2 '),
  • - channels ( 5 ) are etched through the insulating layer,
  • - the channels are filled with a highly conductive material,
  • - On the free surface of the insulating layer ( 4 ), a corresponding conductor structure ( 2 ') is brought up, and
  • - On the other surface ( 1 '') of the substrate, the switching transistors and possibly other elements such as Tran transistor structures are integrated.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß auf der isolierenden Schicht wenigstens eine weitere halbleitende Schicht (6) aufge­ bracht wird, die zur Integration weiterer Elemente (7) wie Transistorstrukturen geeignet ist.9. The method according to claim 8, characterized in that on the insulating layer at least one further semiconducting layer ( 6 ) is brought up, which is suitable for integrating further elements ( 7 ) such as transistor structures.
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