DE3808035A1

DE3808035A1 - Multiplexer for Gigabit rates

Info

Publication number: DE3808035A1
Application number: DE19883808035
Authority: DE
Inventors: Fritz Dr Meyer
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1988-03-10
Filing date: 1988-03-10
Publication date: 1989-09-21

Abstract

Multiplexer for time-division multiplexing of four digital signals to form a Gigabit-rate output signal, which can easily be integrated due to its preferred construction using emitter followers. The multiplexer contains four signal transistors each with one emitter terminal and four clock transistors each with two emitter terminals which are connected in a specific way to the emitter terminals of the signal transistors and to the four emitter terminals of a fourfold multi-emitter transistor. The collector terminal of the fourfold multi-emitter transistor is connected to reference potential, whereas the base terminal represents the multiplexer output. This causes no reduction in switching speed due to the collector capacitance and furthermore enables simpler manufacture than a monolithically integrated circuit. <IMAGE>

Description

Die Erfindung betrifft einen Multiplexer entsprechend dem Oberbegriff des Anspruchs 1.The invention relates to a multiplexer according to the Preamble of claim 1.

Ein Multiplexer der eingangs erwähnten Art ist aus der DE-PS 25 38 184 bekannt. Der bekannte Multiplexer enthält einen basis gekoppelten Differenzverstärker aus zwei Transistoren, wobei der erste Transistor ein Multiemittertransistor ist, der eine, entsprechend der Anzahl der zu kombinierenden Signale entspre chende Anzahl an Emitteranschlüssen aufweist, die jeweils mit einem Paar zusammengeschalteter Emitteranschlüsse von vorge schalteten Emitterfolgern verbunden sind. Die vorgeschalteten Emitterfolgerpaare bestehen aus einem Signaltransistor und einem Takttransistor, wobei der Eingang des Signaltransistors mit einem Eingang für eines der im Zeitmultiplex zu kombinie renden Signale und der Eingang des Takttransistors mit einem der Ausgänge einer Taktquelle verbunden ist, an denen um je weils zueinander phasenverschobene und einander nicht über lappende Taktsignale anstehen. Der Basisanschluß des Multiemit tertransistors beim bekannten Multiplexer ist mit einer Basis stromquelle sowie mit dem Basisanschluß eines zweiten Transi stors verbunden, dessen Emitteranschluß mit einer zweiten Be triebsspannungsquelle verbunden ist. Die Kollektoranschlüsse des Multiemittertransistors und des weiteren Differenzverstär kertransistors stellen die Ausgangsanschlüsse des Multiplexers dar, sie sind außerdem über Widerstände mit Bezugspotential verbunden.A multiplexer of the type mentioned is from DE-PS 25 38 184 known. The known multiplexer contains a base coupled differential amplifier from two transistors, wherein the first transistor is a multi-emitter transistor which is one correspond to the number of signals to be combined Adequate number of emitter connections, each with a pair of interconnected emitter connections from pre switched emitter followers are connected. The upstream Emitter follower pairs consist of a signal transistor and a clock transistor, the input of the signal transistor with an input for one of the time-division multiplexers signals and the input of the clock transistor with a the outputs of a clock source is connected, at which by because they are out of phase with each other and not over each other lapping clock signals are pending. The base connection of the Multi tertransistors in the known multiplexer is with a base power source and with the base connection of a second Transi stors connected, whose emitter connection with a second Be drive voltage source is connected. The collector connections of the multi-emitter transistor and the further differential amplifier Kertransistors provide the output connections of the multiplexer , they are also about resistors with reference potential connected.

Durch die Ausbildung als basisgekoppelter Differenzverstärker ergibt sich bei dem bekannten Stand der Technik das Problem, daß die Stromverstärkungswerte beider Differenzverstärkertran sistoren im gesamten Arbeitsbereich relativ eng tolerierte Wer te einhalten müssen. By training as a base-coupled differential amplifier With the known prior art, the problem arises that the current gain values of both differential amplifiers sistors in the entire work area tolerated relatively closely must adhere to.

Ein Multiplexer zur Zusammenfassung von vier digitalen Signalen hoher Bitrate ist auch aus IEEE Journal of Solid State Circuits Vol-SC-19, No. 3, Juni 1984, Seiten 306 bis 310 bekannt. Bei diesen bekannten Multiplexer werden die vier Eingangssignale mit Hilfe von vier am Ausgang parallelgeschalteten Stromschal tern zusammengeführt. Bei diesem auf der ECL-Technik basieren dem Schaltungsprinzip begrenzen die vier parallelgeschalteten Kollektorkapazitäten die Schaltgeschwindigkeit. Eine höhere Bit rate bei höherem Aufwand läßt sich nach diesem Konzept mittels eines zweistufigen Multiplexers erreichen. In diesem Fall wer den zunächst die zwei Eingangssignale zusammengefaßt und in einer nachfolgenden zweiten Stufe wird dann aus den beiden zu sammengefaßten Signalen das gewünschte Ausgangssignal erzeugt.A multiplexer for combining four digital signals high bit rate is also from IEEE Journal of Solid State Circuits Vol-SC-19, No. 3, June 1984, pages 306 to 310. At this known multiplexer becomes the four input signals with the help of four current switches connected in parallel at the output merged. This is based on the ECL technology the four principle-connected limit the circuit principle Collector capacities the switching speed. A higher bit rate with higher effort can be used according to this concept of a two-stage multiplexer. In this case, who which first summarized the two input signals and in a subsequent second stage then becomes the two summarized signals generates the desired output signal.

Die Aufgabe bei der vorliegenden Erfindung besteht also darin, mit möglichst geringem Aufwand einen auch für digitale Signale mit Gigabitraten geeigneten Multiplexer zu schaffen, der keine besonderen Ansprüche an die Toleranzen der Stromverstärkung der verwendeten Transistoren stellt und leicht integrierbar ist.The object of the present invention is therefore with as little effort as possible also for digital signals to create suitable multiplexers with gigabit rates that do not special demands on the tolerances of the current amplification used transistors and is easy to integrate.

Erfindungsgemäß wird die Aufgabe bei einem Multiplexer der ein gangs erwähnten Art dadurch gelöst, daß dieser entsprechend den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen wei tergebildet ist. Vorteilhaft beim erfindungsgemäßen Multiplexer ist die erhöhte Schaltgeschwindigkeit, die sich dadurch ergibt, daß der Kollektor des Vierfach-Multiemittertransistors auf Be zugspotential gelegt ist und die Kollektorkapazität damit un wirksam ist.According to the invention, the task with a multiplexer is a gangs mentioned solved in that this corresponds to the features specified in the characterizing part of patent claim 1 is educated. Advantageous in the multiplexer according to the invention is the increased switching speed that results from that the collector of the quadruple multi-emitter transistor on Be potential is set and the collector capacity un is effective.

Eine wegen der leichten Integrierbarkeit bevorzugte Weiterbil dung des erfindungsgemäßen Multiplexers ist im Anspruch 2 be schrieben.A preferred development because of the ease of integration extension of the multiplexer according to the invention is in claim 2 be wrote.

Die Erfindung soll im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert werden. In der Zeichnung zeigtThe invention is based on one in the drawing illustrated embodiment are explained in more detail. In the drawing shows

Fig. 1 einen einstufigen Multiplexer nach der Erfindung, Fig. 1 shows a single-stage multiplexer according to the invention,

Fig.2 ein Impulsdiagramm zum Multiplexer nach Fig. 1 und Fig. 2 is a timing diagram for the multiplexer of Fig. 1 and

Fig. 3 einen Teil des Multiplexers nach Fig. 1 mit einer nach geschalteten Symmetrierstufe. Fig. 3 shows a part of the multiplexer according to Fig. 1 with a downstream balancing stage.

Der in der Fig. 1 dargestellte Multiplexer enthält vier Transi storen T 1... T 4, die als Emitterfolger geschaltet sind und deren Basisanschlüsse jeweils getrennt mit einem der Eingangsanschlüs se E 1... E 4 verbunden sind. Die Emitteranschlüsse dieser Transi storen sind jeweils getrennt mit den Emitteranschlüssen E 51... E 54 eines fünften Transistors T 5 verbunden, der als Vierfach- Multiemittertransistor, also mit vier Emitteranschlüssen aus gebildet ist. Die Emitteranschlüsse des ersten bis vierten Tran sistors T 1... T 4 bzw. die damit verbundenen Emitteranschlüsse des Vierfach-Multiemittertransistors sind jeweils getrennt über einen ersten bis vierten Widerstand R 1... R 4 mit der Betriebs spannungsquelle -UB verbunden.The multiplexer shown in FIG. 1 contains four transistors T 1 ... T 4 , which are connected as emitter followers and whose base connections are each separately connected to one of the input connections E 1 ... E 4 . The emitter connections of these transistors are separated from the E 51 .. emitter connections. E 54 of a fifth transistor T 5 is connected, which is formed as a four-way multi-emitter transistor, that is to say with four emitter connections. The emitter connections of the first to fourth transistor T 1 ... T 4 and the associated emitter connections of the quadruple multiemitter transistor are each separately connected via a first to fourth resistor R 1 ... R 4 to the operating voltage source - UB .

Der Multiplexer nach der Fig. 1 enthält weiterhin vier Multi emittertransistoren T 6... T 9 mit jeweils zwei Emitteranschlüs sen, die ebenfalls als Emitterfolger geschaltet sind. Die Ba sisanschlüsse des sechsten bis neunten Transistors T 6... T 9 sind dabei jeweils getrennt mit vier zugeordneten Ausgangsan schlüssen einer Taktquelle verbunden, an deren Ausgangsanschlüs se um jeweils 90° zueinander verschobenen Taktsignale anste hen. Die um 90° verschobenen Taktsignale ergeben sich dabei dadurch, daß ein erstes und ein zweites Taktsignal C 1, C 2 und die zu diesen um 180° verschobenen Taktsignale , erzeugt werden.The multiplexer of FIG. 1 also contains four multi emitter transistors T 6 ... T 9 , each with two emitter connections, which are also connected as emitter followers. The base connections of the sixth to ninth transistors T 6 ... T 9 are each separately connected to four assigned output connections of a clock source, at the output connections of which clock signals shifted by 90.degree. The clock signals shifted by 90 ° result from the fact that a first and a second clock signal C 1 , C 2 and the clock signals shifted by 180 ° are generated.

Die Taktsignale dienen der Steuerung der zeitmäßigen Zusammenfas sung der Eingangssignale E 1... E 4. Zu diesem Zweck sind die Emit teranschlüsse der Takttransistoren T 6... T 9 in bestimmter Weise mit den Emitteranschlüssen der Signaltransistoren T 1... T 4 sowie mit den Emitteranschlüssen des Vierfach-Multiemittertransistors verbunden. Dabei gilt als erster Takttransistor der sechste Transistor T 6, dessen Basisanschluß mit dem Anschluß für das erste inverse Taktsignal verbunden ist, als zweiter Takt transistor der siebente Transistor T 7, dessen Basisanschluß mit dem Anschluß für das zweite inverse Taktsignal verbunden ist, als dritter Takttransistor der achte Transistor T 8, dessen Basisanschluß mit dem Anschluß für das zweite Taktsignal C 2 verbunden ist und als vierter Takttransistor der neunte Tran sistor T 9, dessen Basisanschluß mit dem Anschluß für das erste Taktsignal C 1 verbunden ist.The clock signals are used to control the timing of the input signals E 1 ... E 4 . For this purpose the Emit are teranschlüsse of clock transistors T 6 ... T 9 is connected in a certain way to the emitter terminals of the signal transistors T 1 ... T 4 and to the emitter terminals of the four-multi-emitter transistor. The first clock transistor is the sixth transistor T 6 , the base connection of which is connected to the connection for the first inverse clock signal, the second clock transistor is the seventh transistor T 7 , the base connection of which is connected to the connection for the second inverse clock signal, and the third clock transistor the eighth transistor T 8 , the base connection of which is connected to the connection for the second clock signal C 2 and the fourth clock transistor, the ninth transistor T 9 , the base connection of which is connected to the connection for the first clock signal C 1 .

Die Emitteranschlüsse der Takttransistoren sind in folgender Weise mit den Emitteranschlüssen der weiteren Transistoren ver bunden: Der erste Emitteranschluß des ersten Takttransistors T 6 ist mit dem ersten Emitteranschluß des dritten Takttransi stors T 8, mit dem Emitteranschluß des ersten Signaltransistors T 1 sowie mit dem ersten Emitteranschluß E 51 des Vierfach-Multi emittertransistors T 5 verbunden;
der zweite Emitteranschluß des ersten Takttransistors T 6 ist mit dem ersten Emitteranschluß des zweiten Takttransistors T 7, mit dem Emitteranschluß des zweiten Signaltransistors T 2 sowie mit dem zweiten Emitteranschluß E 52 des Vierfach-Multiemitter transistors T 5 verbunden;
der zweite Emitteranschluß des zweiten Takttransistors T 7 ist mit dem ersten Emitteranschluß des vierten Takttransistors T 9, mit dem Emitteranschluß des dritten Signaltransistors T 3 sowie mit dem dritten Emitteranschluß E 53 des Vierfach-Multiemitter transistors T 5 verbunden;
der zweite Emitteranschluß des dritten Takttransistors T 8 ist mit dem zweiten Emitteranschluß des vierten Takttransistors T 9, mit dem Emitteranschluß des vierten Signaltransistors T 4 sowie mit dem vierten Emitteranschluß E 54 des Vierfach-Multiemitter transistors T 5 verbunden.The emitter connections of the clock transistors are connected to the emitter connections of the further transistors in the following manner: The first emitter connection of the first clock transistor T 6 is connected to the first emitter connection of the third clock transistor T 8 , to the emitter connection of the first signal transistor T 1 and to the first emitter connection E 51 of the quadruple multi emitter transistor T 5 connected;
the second emitter terminal of the first clock transistor T 6 is connected to the first emitter terminal of the second clock transistor T 7, to the emitter terminal of the second signal transistor T 2 and to the second emitter terminal E 52 of the four-multi-emitter transistor T 5;
the second emitter terminal of the second clock transistor T 7 is connected to the first emitter terminal of the fourth clock transistor T 9, to the emitter terminal of said third signal transistor T 3 as well as with the third emitter terminal E 53 of the four-multi-emitter transistor T 5 is connected;
the second emitter terminal of the third clock transistor T 8 is connected to the second emitter terminal of the fourth clock transistor T 9, to the emitter terminal of the fourth signal transistor T 4 as well as with the fourth emitter terminal E 54 of the four-multi-emitter transistor T 5 is connected.

Der Basisanschluß des Vierfach-Multiemittertransistors ist di rekt mit dem Ausgangsanschluß A des Multiplexers verbunden und außerdem zur vergleichsweise hochohmigen Erzeugung der Basis vorspannung über einen fünften Widerstand R 5 mit Bezugspoten tial und über einen sechsten Widerstand R 6 mit der Betriebsspan nungsquelle -UB verbunden.The base terminal of the quadruple multiemitter transistor is di rectly connected to the output terminal A of the multiplexer and also for the comparatively high-resistance generation of the base bias voltage via a fifth resistor R 5 with reference potential and via a sixth resistor R 6 to the operating voltage supply source - UB .

Der Kollektoranschluß des Vierfach-Multiemittertransistors T 5 ist direkt mit Bezugspotential verbunden.The collector connection of the quadruple multiemitter transistor T 5 is connected directly to the reference potential.

Anstelle der Emitterwiderstände R 1... R 4 können in bekannter Wei se auch Transistorstromquellen eingesetzt werden, wodurch die monolithische Integration erleichtert wird.Instead of the emitter resistors R 1 ... R 4 , transistor current sources can also be used in a known manner, whereby the monolithic integration is facilitated.

Die Funktion des Multiplexers nach der Fig. 1 soll im folgenden in Verbindung mit dem Impulsdiagramm nach der Fig. 2 näher er läutert werden. In der Fig. 2 sind in den oberen beiden Zeilen das erste und das zweite Taktsignal C 1, C 2, in den Zeilen da runter die zueinander um ein Viertel der Bitperiode verschoben, Eingangssignale E 1... E 4 und in der untersten Zeile das Signal am Ausgang A dargestellt.The function of the multiplexer according to FIG. 1 will be explained in the following in connection with the pulse diagram according to FIG. 2. In the Fig. 2 are in the top two lines of the first and the second clock signal C 1, C 2, as shifted in lines down each other by one-quarter of the bit period, input signals E 1 ... E 4 and in the bottom line the signal at output A is shown.

Die zyklische Auswahl bzw. Durchschaltung der Eingangssignale zum Ausgang A geschieht dadurch, daß nacheinander jeweils immer nur einer der vier Emitter des Multiemittertransistors T 5 auf tiefes Potential geschaltet wird. Das tiefe Potential tritt dabei nur dann auf, wenn sowohl das Eingangssignal tiefes Potential besitzt als auch der mit dem jeweiligen Signaltran sistor verbundene Takttransistor.The cyclic selection or switching through of the input signals to output A takes place in that only one of the four emitters of the multiemitter transistor T 5 is switched to low potential in succession. The low potential occurs only when both the input signal has low potential and the clock transistor connected to the respective signal transistor.

Die beiden Taktsignale C 1, C 2 mit einer Frequenz gleich der Bit folgefrequenz der Eingangssignale E 1... E 4 weisen eine Phasenver schiebung von 90° auf. Dies ist in der Fig. 2 auch erkennbar, zur leichteren Erkennbarkeit sind im Verlaufe der Taktsignale die Zeitschlitze 1, 2, 3, 4, 1... des Ausgangssignals mit darge stellt. Die Länge der Eingangssignale E 1... E 4 umfaßt jeweils vier Bit des Ausgangssignals, die Eingangssignale wechseln da bei an den mit X bezeichneten Stellen, das erste Eingangssignal E 1 beispielsweise im dritten Zeitschlitz, das zweite Eingangssi gnal E 2 im vierten Zeitschlitz, das dritte Eingangssignal E 3 je weils in den beiden ersten Zeitschlitzen und das vierte Eingangs signal E 4 jeweils in den zweiten Zeitschlitzen. Es ist erkenn bar, daß im ersten Viertel der Taktperiode, wenn also C 1 gleich 1 und C 2 gleich 0 ist, nur der erste Emitter E 51 des Vierfach- Multiemittertransistors T 5 leiten kann, wenn auch das erste Ein gangssignal E 1 auf tiefem Potential liegt. Alle anderen Emitter des Multiemittertransistors sind während dieser Taktzeit ge sperrt. Während dieser Taktzeit kann also nur die Information des ersten Eingangssignals E 1 auf den Ausgang A übertragen wer den. Während des zweiten Viertels der Taktperiode ist das erste Taktsignal C 1 noch auf logisch "1"-Pegel, auf dem sich nunmehr auch das zweite Taktsignal C 2 befindet. Nun ist nur der zweite Signaltransistor T 2 und der zweite Emitter E 52 des Vierfach- Multiemittertransistors T 5 eingeschaltet. Während des dritten und des vierten Viertels der Taktperiode sind nacheinander der dritte Signaltransistor T 3 mit dem dritten Emitter E 53 des Vierfach-Multiemittertransistors und danach der vierte Signal transistor T 4 mit dem vierten Emitteranschluß E 54 des Vierfach- Multiemittertransistors wirksam.The two clock signals C 1 , C 2 with a frequency equal to the bit repetition frequency of the input signals E 1 ... E 4 have a phase shift of 90 °. This can also be seen in FIG. 2, to make it easier to recognize the time slots 1 , 2 , 3 , 4 , 1 .. in the course of the clock signals. of the output signal with Darge. The length of the input signals E 1 ... E 4 each comprises four bits of the output signal, since the input signals change at the positions marked X , for example the first input signal E 1 in the third time slot, the second input signal E 2 in the fourth time slot, the third input signal E 3 each in the first two time slots and the fourth input signal E 4 in each case in the second time slots. It can be seen that in the first quarter of the clock period, if C 1 is 1 and C 2 is 0, only the first emitter E 51 of the quadruple multiemitter transistor T 5 can conduct, even if the first input signal E 1 is low Potential lies. All other emitters of the multi-emitter transistor are blocked during this cycle time. During this cycle time, only the information of the first input signal E 1 can be transmitted to the output A who. During the second quarter of the clock period, the first clock signal C 1 is still at a logic "1" level, at which the second clock signal C 2 is now also located. Now only the second signal transistor T 2 and the second emitter E 52 of the quadruple multi-emitter transistor T 5 are switched on. During the third and the fourth quarter of the clock period, the third signal transistor T 3 having the third emitter E 53 of the four-multi-emitter transistor and thereafter, the fourth signal are successively transistor T 4 connected to the fourth emitter terminal E 54 of the quad multi-emitter transistor effect.

Die Zusammenführung der Eingangssignale geschieht beim Multi plexer nach der Fig. 1 nicht durch Parallelschalten am Kollek tor, sondern mit Hilfe eines Multiemittertransistors. Dadurch entfällt eine Parallelschaltung mehrerer Kollektorkapazitäten, da außerdem die Eingangstransistoren als Emitterfolger geschal tet sind, tritt auch keine Millerkapazität dieser Eingangstran sistoren am Eingang auf.The merging of the input signals is done in the multi plexer according to FIG. 1 not by parallel connection on the collector gate, but with the help of a multi-emitter transistor. This eliminates the parallel connection of several collector capacitances, since, in addition, the input transistors are switched as emitter followers, there is also no mill capacitance of these input transistors at the input.

Bei einer Reihe von Anwendungsfällen derartiger Multiplexer ist das Auftreten komplementärer Signale, beispielsweise zur Gegen taktaussteuerung erwünscht. In der Fig. 3 ist eine Weiterbildung des erfindungsgemäßen Multiplexers dargestellt, bei der dem Mul tiplexer nach der Fig. 1 ein Differenzverstärker nachgeschaltet ist. Der Multiplexer nach der Fig. 1 ist in der Fig. 3 nur durch den Vierfach-Multiemittertransistor T 5 und dessen Basisspan nungsteiler R 5, R 6 symbolisiert. Mit dem Basisanschluß des Vierfach-Multiemittertransistors T 5 ist der Basisanschluß eines zehnten Transistors T 10 sowie ein fünfter und ein sechster Wi derstand zur Erzeugung der Basisvorspannung verbunden. Der Kollektoranschluß des zehnten Transistors T 10 stellt den einen Ausgangsanschluß dar, außerdem ist er über einen siebenten Widerstand R 7 mit Bezugspotential verbunden. Der Emitteran schluß des zehnten Transistors T 10 ist mit dem Emitteranschluß eines elften Transistors T 11 verbunden, dessen Basisanschluß mit einer Referenzspannungsquelle -UR verbunden ist. Der Kollektoranschluß des elften Transistors T 11 stellt einen Ausgangsanschluß A dar, außerdem ist er über einen achten Widerstand R 8 mit Bezugspotential verbunden. Die zusammenge führten Emitteranschlüsse des zehnten und elften Transistors sind über einen neunten Widerstand R 9 mit der Betriebsspan nungsquelle -UB verbunden. Im Hinblick auf die geringe kapa zitive Belastung des Kollektoranschlusses des Multiemitter transistors T 5 wurde die Symmetrierschaltung als emittergekop pelter Differenzverstärker ausgeführt, da in diesem Falle die Millerkapazität des zehnten Transistors T 10 vergleichsweise sehr gering ist.Multiplexer of this type is used in a number of applications the occurrence of complementary signals, for example to the opposite Clock control desired. In theFig. 3 is a further education of the multiplexer according to the invention shown, in which the Mul tiplexer after theFig. 1 followed by a differential amplifier is. The multiplexer after theFig. 1 is in theFig. 3 only by the quadruple multi-emitter transistorT 5 and its base chip dividerR 5,R 6 symbolizes. With the base connection of the Quadruple multi-emitter transistorT 5 is the basic connection of a tenth transistorT 10th as well as a fifth and a sixth Wi connected to the generation of the base bias. The Collector connection of the tenth transistorT 10th represents the one Output connector it is also over a seventh resistanceR 7 connected with reference potential. The Emitteran close of the tenth transistorT 10th is with the emitter connection of an eleventh transistorT 11 connected, its base connection with a reference voltage source -UR connected is. The Collector connection of the eleventh transistorT 11 represents one Output connectorA it is also about an eighth resistanceR 8th connected with reference potential. The merged led emitter connections of the tenth and eleventh transistor are about a ninth resistanceR 9 with the company chip source -UB connected. In view of the low kapa citive load on the collector connection of the multiemitter transistorT 5 the balun was emitter-coupled pelter differential amplifier executed, because in this case the Mill capacitance of the tenth transistorT 10th comparatively is very low.

Der Multiplexer nach der Fig. 1 mit seiner Weiterbildung nach der Fig. 3 ist sehr einfach als monolithisch integrierte Halb leiterschaltung aufbaubar, da bei diesen Multiplexern außer dem Multiemittertransistor alle anderen Transistoren als Emitter folger geschaltet, also deren Kollektoranschlüsse mit Bezugs potential verbunden sind. Da auch der Kollektor des Vierfach- Multiemittertransistors T 5 auf Bezugspotential liegt, ist auch für diesen keine Isolationsschicht erforderlich.The multiplexer according to FIG. 1 with its further development according to FIG. 3 can be constructed very easily as a monolithically integrated semiconductor circuit, since in these multiplexers, in addition to the multiemitter transistor, all other transistors are connected as emitters, that is to say whose collector connections are connected to reference potential. Since the collector of the quadruple multi-emitter transistor T 5 is also at reference potential, no insulation layer is required for this either.

Claims

1. Multiplexer for the time-division multiplexing of four digital signals pending at separate input connections with a four-way multi-emitter transistor with four emitter connections, each of which is separately connected to the emitter connections of four signal transistors connected as emitter followers, the base connections of the signal transistors being in order , in which the digital signals are combined, are connected to the input connections, that the emitter connections of the quadruple multiemitter transistor are also connected directly to the emitter connections of four switching transistors connected as emitter followers and are each connected via a resistor to an operating voltage source and that the base connections of the Clock transistors are each separately connected to one of four output connections of a clock source, at which four clock signals shifted by 90 ° to each other and not overlapping with a frequency corresponding to Bit rate of the digital input signals are pending, characterized in that the collector connection of the quadruple multiemitter transistor is connected to reference potential, that the clock transistors ( T 6 ... T 9 ) are designed as multiemit tertransistors with two emitter connections and the first emitter connection of the first clock transistor (T 6) is connected to the first emitter terminal of the third clock transistor (T 8) connected to the emitter terminal of the first signal transistor (T 1) and to the first emitter terminal of the four-Multiemittertran sistors (T 5), that the second emitter terminal of the first clock transistor (T 6) is connected to the first emitter terminal of the second clock transistor (T 7) to the emitter terminal of the two-th signal transistor (T 2) and to the second emitter terminal of the four-multi-emitter transistor (T 5), that the second emitter terminal of the second Clock transistor ( T 7 ) with the first emitter terminal of the fourth clock ransistors (T 9) is connected to the emitter terminal of said third signal transistor (T 3) and the third emitter terminal of the four-multi-emitter transistor (T 5), that the second emitter terminal of the third clock transistor (T 8) to the second emitter terminal of the fourth clock transistor ( T 9 ), with the emitter connection of the fourth signal transistor ( T 4 ) and with the fourth emitter connection of the quadruple multi-emitter transistor ( T 5 ) that the base connection is comparatively high-resistance with a base bias source ( R 5 , R 6 , - UB) and comparatively low-resistance is connected to an output connection.

2. Multiplexer according to claim 1, characterized shows that with the output connection (A) the first Input connection of an emitter-coupled differential amplifier (T 10th,T 11) is connected, the second input connection of a reference voltage source(UR) is connected and that the Collector connections of the emitter-coupled differential amplifier the mutually complementary signals leading output connections se (A, ) of the multiplexer.