DE3618136C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.

Eine Halbleiterspeichervorrichtung dieser Gattung ist bekannt aus IBM Technical Disclosure Bulletin, Bd. 27, Nr. 12 (Mai 1985), Seiten 7227 und 7228.

Ferner ist aus DE 29 42 741 A1 eine Anordnung für einen Speicher mit wahlfreiem Zugriff zum Auslesen oder Einschreiben von Daten bekannt, die wahlweise als Wörter mit fest vorgegebener Stellenzahl oder als Einzelbits verarbeitet werden, wobei die Adresse einen ersten Abschnitt für die Adressierung der Wörter und einen zweiten Abschnitt für die Adressierung einzelner Stellen innerhalb der durch den ersten Abschnitt adressierten Wörter aufweist und wobei mit den Stellen des zweiten Abschnitts ein Multiplexer, der an die parallelen Datenausgänge des Speichers angeschlossen ist und mit seinem Ausgang eine wahlweise über einen Befehl auf Invertierung umschaltbare Torstufe speist, und ein Demultiplexer einstellbar sind, der mit seinem Eingang an die Torschaltung und mit seinen Ausgängen an die parallelen Dateneingänge des Speichers gelegt ist.

Nachfolgend wird anhand von Fig. 1 und 2 eine bekannte Halbleiterspeichervorrichtung beschrieben, die in Form eines Speichers mit wahlfreiem Zugriff (RAM) ausgebildet ist. Er weist eine gemeinsame Leitung auf, die als Dateneingang dient sowie eine Datenausgangsleitung zwischen einem Dateneingang/Ausgangsanschluß 2 und einem Halbleiterspeicher. Die Halbleiterspeichervorrichtung 1 speichert Daten und benutzt den Dateneingang/ Ausgangsanschluß 2 für die externe Datenübertragung. Sie umfaßt außerdem eine Lese/Schreibeinrichtung (R/W) 3 zum Empfangen eines Befehlssignals, um einen Operationsmodus der Speichervorrichtung auszuwählen, und zwar ob eine Leseoperation oder eine Schreiboperation gewählt werden soll. Ein Chipauswahl- (CS)-Anschluß 4 empfängt ein Chipauswahlsignal, um einen der Chips auszuwählen, die die Speichereinrichtung 1 bilden. Adresseneingangsanschlüsse 5-1 bis 5-n empfangen Signale, welche die Adressen der Speicherzellen, auf die Zugriff genommen werden soll, bestimmen.

Der Adressenanschluß 5-1 ist für einen 0-ten Adresseneingangsbit und der Adressenanschluß 5-n ist für einen n-1-ten Adresseneingangsbit. Die Gesamtanzahl n der Adresseneingangsanschlüsse ist gewöhnlich so bestimmt, daß eine Gesamtanzahl von internen Speicherzellen der Speichervorrichtung 2 ⁿ wird. Das bedeutet, daß die Anzahl n der Adresseneingangsanschlüsse dargestellt werden kann durch n = log₂N, wobei N die gesamte Anzahl der inneren Speicherzellen ist.

Fig. 2 ist ein Blockdiagramm eines Beispiels einer Halbleiterspeichervorrichtung gemäß Fig. 1. In Fig. 2 umfaßt die Halbleiterspeichervorrichtung 1 eine Datenlese/Schreibsteuerschaltung (R/W) 7, eine Datenpufferschaltung 8 und eine Adressenkodierschaltung 10. Eine Speicherzellengruppe 11 umfaßt gewöhnlich 2ⁿ Speicherzellen und bildet eine Speicherschaltung der Halbleiterspeichervorrichtung 1. Schließlich gibt es eine Speicherlese/Schreibsteuerschaltung 12.

Die Daten-R/W-Steuerschaltung 7 empfängt Signale vom R/W-Auswahlanschluß 3 und dem Chipauswahlanschluß 4 und liefert ein R/W-Steuersignal 14 sowohl an die Speicher- R/W-Steuerschaltung 12 als auch an die Adressendekodierschaltung 10. Die Daten R/W- Steuerschaltung 7 liefert außerdem ein Datenpuffersteuersignal 9 an die Datenpufferschaltung 8 um hierdurch den Daten-R/W-Betrieb der Halbleitervorrichtung 1 zu steuern.

Die Datenpufferschaltung 8 ist verantwortlich für das Datenpuffersteuersignal 9, um eine Datenübertragung zwischen dem Dateneingang/Ausgangsanschluß 2 und der Speicher-R/W-Steuerschaltung 12 zu steuern.

Die Adressendekodierschaltung 10 ist ansprechbar auf das R/W-Steuersignal 14, um n Adressensignale von den n Adresseneingangsanschlüssen 5-1 bis 5-n zu dekodieren und um Speicherzellen entsprechend diesen Adressensignalen auszuwählen.

Die Speicher-R/W-Steuerschaltung 12 ist ansprechbar auf das R/W-Signal 14, um eine Datenübertragung von oder zu den Speicherzellen zu steuern, die entsprechend den Adressensignalen ausgewählt wurden.

Die Datenpufferschaltung 8 und die Speicher-R/W- Steuerschaltung 12 sind gegenseitig über eine interne Datenleitung 13 verbunden. Die Speicher-R/W- Steuerschaltung 12 wird außerdem durch ein Signal von der Adressendekodierschaltung 10 durch eine nicht dargestellte Verbindung versorgt.

Die Speicher-R/W-Steuerschaltung 12 ist gewöhnlich zusammengesetzt aus einem Abtastverstärker und einem internen Datenleitungspuffer und ähnlichem. Das Signal zur Auswahl einer der Speicherzellen der Speicherzellengruppe 11 wird durch die Adressendekodierschaltung 10 geliefert.

Der Betrieb der Halbleiterspeichervorrichtung 1 wird nun mit Bezug auf Fig. 2 für einen Daten-Schreibmodus beschrieben. Zuerst wird die Adresse der Speicherzelle, in die Daten einzuschreiben sind, an die Eingangsanschlüsse 5-1 bis 5-n geliefert und der Chipauswahlanschluß 4 wird aktiviert, um eine oder mehrere Speicherzellen auszuwählen. Gleichzeitig werden die in die Speicherzellen einzuschreibenden Daten an den Dateneingangs/Ausgangsanschluß 2 geliefert und ein Schreibfreigabesignal wird dem R/W-Anschluß 3 zugeführt. Die Daten-R/W-Auswahlsteuerschaltung 7 spricht auf die Signale vom Chipauswahlanschluß 4 und vom R/W- Auswahlanschluß 3 an, um das Datenpuffersteuersignal 9 zu erzeugen, welches an die Datenpufferschaltung 8 geliefert wird. Die Datenpufferschaltung 8 spricht auf das Datenpuffersteuersignal 9 an, um die Daten, welche dem Eingangs/Ausgangsanschluß 2 zugeführt wurden, der internen Datenleitung 13 zuzuführen. Die Adressendekodierschaltung 10 dekodiert die Adressensignale, welche von den Adresseneingangsanschlüssen 5-1 bis 5-n geliefert wurden und wählt eine der Speicherzellen der Speicherzellengruppe 11 aus, welche der Adresse entspricht, die durch die Adressensignale bestimmt ist. Die Speicher-R/W- Steuerschaltung 12 spricht auf das R/W-Steuersignal 14 an, welches von der Daten-R/W-Steuerschaltung 7 geliefert wurde, um die Daten auf der internen Datenleitung 13 in die Speicherzelle einzuschreiben, welche durch das Signal (nicht dargestellt) ausgewählt wurde, das von der Adressendekodierschaltung 10 geliefert wurde.

Wenn ein Datenteil aus der Halbleiterspeichervorrichtung 1 ausgelesen werden soll, wird eine Adresse einer Speicherzelle, aus der die Daten ausgelesen werden sollen, an die Adresseneingangsanschlüsse 5-1 bis 5-n angelegt. Der Chipauswahlanschluß 4 wird aktiviert und der R/W- Auswahlanschluß 3 wird gesetzt, um einen Auslese- oder Lesemodus anzuzeigen. Die Adressendekodierschaltung 10 dekodiert das Adressensignal, welches den Adresseneingangsanschlüssen 5-1 bis 5-n zugeführt wurde, und zwar in der gleichen Weise wie im Falle der Schreiboperation, um eine der Speicherzellen der Speicherzellengruppe 11 auszuwählen, welche der gelieferten Adresse entspricht. Die Speicher-R/W- Steuerschaltung 12 spricht auf das Signal aus der Adressendekodierschaltung 10 und das R/W-Steuersignal 14 aus der Daten-R/W-Steuerschaltung 7 an, um ein Bit der Information auszulesen, welches in der ausgewählten Speicherzelle enthalten ist, und um es auf der internen Datenleitung 13 zu senden. Die Information, welche auf der internen Datenleitung 13 gesendet wurde, wird zum Dateneingangs/Ausgangsanschluß 2 über die Datenpufferschaltung 8 übertragen, welche in Abhängigkeit vom Datenpuffersteuersignal 9 aus der R/W- Steuerschaltung 7 arbeitet.

Bei dieser bekannten Halbleiterspeichervorrichtung wird die Bestimmung und Ermittlung einer besonderen Speicherzelle der Speicherzellengruppe 11 durchgeführt mit Hilfe der n Adressensignalbits, welche extern an die n Adressenanschlüsse 5-1 bis 5-n geliefert wurden. Außerdem ist in der konventionellen Speichervorrichtung eine Redundanzschaltung vorgesehen, um defekte Bereiche der Speicherzellen und ähnliches zu vermeiden und um eine Speicherzelle zu benutzen, die physikalisch unterschiedlich ist von der durch das Adressensignal zugewiesenen, das an die Adresseneingangsanschlüsse angelegt ist. Sogar in einem solchen Fall ist jedoch eine Speicherzelle, welche entsprechend einem Adressierbit ausgewählt wurde, das durch die Adresseneingangsanschlüsse auf die Adressenleitung gegeben wurde, definiert bestimmt. Somit ist es unmöglich, Zugriff auf die gleiche Speicherzelle durch Senden einer unterschiedlichen Adresse zu haben.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung der eingangs genannten Gattung zu schaffen, in der die Speicherzellen jeweils durch zwei unterschiedliche Adressen ausgewählt werden können, die in Abhängigkeit von der Art der Datenverarbeitung eingegeben werden.

Erfindungsgemäß wird diese Aufgabe mit den Merkmalen des kennzeichenden Teils des Patentanspruchs 1 gelöst.

Mit dieser Lösung können wahlweise auch mehrere Speicherzellen einer Speicherzellengruppe gleichzeitig ausgewählt werden.

Die Einrichtung zur Erzeugung des Adressenauswahlsignals kann in die erfindungsgemäße Speicheranordnung baulich einbezogen sein oder außerhalb von ihr vorgesehen werden.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Ausführungsformen der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher beschrieben. Darin zeigt

Fig. 1 eine bekannte Halbleiterspeichervorrichtung in schematischer Darstellung,

Fig. 2 den Gegenstand von Fig. 1 in detaillierter Darstellung,

Fig. 3 ein Ausführungsbeispiel der Erfindung in schematischer Darstellung,

Fig. 4 den Gegenstand von Fig. 3 in detaillierter Darstellung,

Fig. 5 ein Beispiel einer Steuerschaltung zur Adressenumwandlung von Fig. 3,

Fig. 6 ein weiteres Ausführungsbeispiel der Erfindung,

Fig. 7 eine Adressierstruktur für ein Video RAM zur Erläuterung einer alternativen Adressendekodierung beim Ausführungsbeispiel gemäß Fig. 6,

Fig. 8 eine Kombination einer Adressenumwandlung, wenn die Adresse gemäß Fig. 7 durch 8 Parallelbits in vertikaler Anordnung Zugriff hat, und

Fig. 9 den Adressendekodierer des Ausführungsbeispiels gemäß Fig. 6 in schematischer Darstellung.

Fig. 3 zeigt eine schematische Konstruktion einer Halbleiterspeichervorrichtung nach einem Ausführungsbeispiel der vorliegenden Erfindung, welche einen Speicher mit wahlfreiem Zugriff, auch Schreib- und Lesespeicher (RAM) genannt, ist. In Fig. 3 weist das RAM 1 eine Vielzahl l von Daten-Eingangs/ Ausgangsanschlüssen 15-1 bis 15-l auf sowie eine Vielzahl von n Adresseneingangsanschlüssen 5-1 bis 5-n sowie einen Adressenumwandlungsanschluß 17 zum Empfang eines Adressenumwandlungs-Befehlssignales. Es weist außerdem einen Chipauswahlanschluß 4 für die Chipauswahl und einen R/W-Auswahlanschluß 3 für den Empfang eines Signales auf, welches einen Operationsmodus, Auslesen oder Einschreiben, zuweist oder zuteilt, wie bei einem konventionellen Speicher.

Fig. 4 zeigt eine schematische Blockschaltung des RAMs 1 von Fig. 3, in dem ein interner Datenbus 19 mit einer Vielzahl (l) von Signalleitungen aufgebaut ist. Wie in Fig. 4 gezeigt, umfaßt das RAM 1 eine R/W- Steuerschaltung 7, eine Datenpufferschaltung 18, eine Adressendekodierschaltung 24, eine Speicherzellengruppe 25 und eine Speicher-R/W-Steuerschaltung 26, welche ähnlich sind als Konzept den entsprechenden Elementen in der konventionellen Speichervorrichtung von Fig. 2. Zusätzlich umfaßt das RAM 1 eine Adressenumwandlungs- Steuerschaltung 22, um ein Signal zu erzeugen, welches feststellt, ob eine Adressenumwandlung aus- oder durchzuführen ist oder nicht.

Die Datenpufferschaltung 18 arbeitet unter Steuerung eines Datenpuffersteuersignals 9 der R/W- Steuerschaltung 7, um eine Datenübertragung zwischen den Dateneingangs/Ausgangsanschlüssen 5-1 bis 5-n und der Speicher-R/W-Steuerschaltung 26 zu steuern. Die R/W-Steuerschaltung 7 spricht auf die Signale an, die von dem Chipauswahlanschluß 4 und dem R/W- Auswahlanschluß geliefert werden, um ein R/W- Steuersignal 14 zu erzeugen, welches der Speicher-R/W- Steuerschaltung 26 und der Adressendekodierschaltung 24 zugeführt wird. Die R/W-Steuerschaltung 7 erzeugt außerdem das Datenpuffersteuersignal 9, welches der Datenpufferschaltung 18 zugeführt wird.

Eine Adressenpufferschaltung 20 empfängt Adressensignale von den Adresseneingangsanschlüssen 5-1 bis 5-n und liefert sie über den internen Adressenbus 21 an die Adressendekodierschaltung 24. Der interne Adressenbus 21 ist zusammengesetzt aus einer Vielzahl (n) von Signalleitungen. Die Adressenumwandlungs-Steuerschaltung 22 spricht auf ein Adressenumwandlungs-Steuersignal 23 an, welches dem Adressenumwandlungs-Befehlsanschluß 17 zugeführt wird und anzeigt, ob die Adressenumwandlung auszuführen ist oder nicht und sendet das letztere Signal an die Adressendekodierschaltung 24. Die Adressendekodierschaltung 24 spricht auf das R/W- Steuersignal von der R/W-Steuerschaltung 7 an, um die Adresseninformation umzuwandeln (zu dekodieren), welche an sie aus der Adressenpufferschaltung 20 über den internen Adressenbus 21 geliefert wird. Die Umwandlung oder Dekodierung wird entsprechend dem Adressenumwandlungs-Steuersignal 23 durchgeführt, um hierdurch eine Speicherzelle der Speicherzellengruppe 25 auszuwählen. Die Speicherzellengruppe 25 umfaßt l × 2ⁿ Speicherzellen und ist unterteilt in Speicherzellenuntergruppen, deren Anzahl gewöhnlich gleich der Zahl l der Dateneingangs/Ausgangsanschlüsse ist.

Die Speicher-R/W-Steuerschaltung 26 spricht auf das R/W-Steuersignal 14 an, um den Auslese/ Einschreiboperationsmodus der Speicherzellengruppe 25 zu steuern. Die Speicher R/W-Steuerschaltung 26 ist gewöhnlich zusammengesetzt aus einem Abtastverstärker, einem internen Datenleitungspuffer und ähnlichem und empfängt ein Signal (nicht dargestellt) von der Adressendekodierschaltung 24.

Das Ansprechen der Adressendekodierschaltung 24 hängt ab von dem Adressenumwandlungs-Steuersignal 23, welches auf der Information basiert, die über den Adressenumwandlungs-Befehlsanschluß 17 an die Adressenumwandlungs-Steuerschaltung 22 geliefert wird. Abhängig von dem Adressenumwandlungs-Steuersignal 23 erzeugt die Adressendekodierschaltung 24 eine von zwei unterschiedlichen Adressendekodiersignalen in bezug auf die Adresseninformation von den n Adresseneingangssignalanschlüssen 5-1 bis 5-n. Das bedeutet, daß die Adressendekodierschaltung 24 entweder erste Adressendekodiersignale in der gleichen Ordnung 0, 1, ..., 2^n-1 als die n Adresseneingangsbits oder zweite Adressendekodiersignale in einer unterschiedlichen Ordnung erzeugt, z.B. m, m+1, ..., 2^n-1, 0, 1, ..., m-1 aus der Ordnung der n Adresseneingangsbits. In der letzteren Umwandlung ist m eine ganze Zahl.

Fig. 5 zeigt ein Ausführungsbeispiel zur Durchführung der oben erwähnten Adressenumwandlung, welches die Adressenumwandlungs-Steuerschaltung und den Adressendekodierer umfaßt. In Fig. 5 ist die Adressenumwandlungs-Steuerschaltung 22 mit einem Puffer 50 versehen. Die Adressendekodierschaltung 24 umfaßt einen Addierer 34 und einen ROM Adressendekoder 36, welcher in einem Nur-lese- oder Festwertspeicher implementiert ist, der ein Ausgangssignal vom Addierer 34 erhält. Der Addierer 34 spricht auf Adressensignale 21 von den n internen Adressenbussen an und arbeitet in zwei unterschiedlichen Moden, entweder m zu addieren oder nicht entsprechend dem logischen Pegel "1" oder "0" des Adressenumwandlungs-Steuersignales 23. Der Wert m ist ein vorbestimmter Wert in bezug auf die n Adresseneingangssignale. Das bedeutet, ein Adressensignal auf einer Vielzahl (n) von Ausgangsleitungen 35 des Addierers 34 wird umgewandelt oder nicht entsprechend dem Adressenumwandlungs- Steuersignal 23. Der ROM Adressendekoder 36 spricht auf die Adresseninformation vom Addierer 34 an, um sie zu dekodieren und um hierdurch eine Speicherzelle der Speicherzellengruppe 35 auszuwählen. Es gibt 2ⁿ Ausgangsleitungen, die zwischen der Speicherzellengruppe 35 und dem ROM Adressendekoder 36 vorgesehen sind, Im Betrieb werden das Datenauslesen aus der Speicherzellengruppe 35 und das Dateneinschreiben in die Speicherzellengruppe in der gleichen Weise wie bei einer konventionellen Vorrichtung ausgeführt. Jedoch ist das Adressendekodieren unterschiedlich gegenüber dem der konventionellen Vorrichtung. Die Adressenumwandlungs-Steuerschaltung 22 liefert als Adressenumwandlungs-Steuersignal einen Wert "1" oder "0" entsprechend dem "1"- oder "0"-Signal, welches vom Adressenumwandlungs-Befehlsanschluß 17 geliefert wird. Das Adressenumwandlungs-Steuersignal 23 wird dann dem Addierer 34 zugeführt. Wenn das Adressenumwandlungs- Steuersignal "1" ist, wird eine Adressenumwandlung ausgeführt. Der Addierer 34 spricht auf das "1"- Ausgangssignal der Adressenumwandlungs- Steuerschaltung an, um die vorbestimmte Anzahl m zu addieren. Da der ROM Adressendekoder 36 auf die Ausgangssignale der Leitungen 35 anspricht, um diese Leitungen zu dekodieren, wird die Adresseninformation, welche auf die Adresseneingangsanschlüsse 5-1 bis 5-n gegeben wurde, durch den Addierer 34 umgewandelt. Der ROM Adressendekoder 36 wählt eine geeignete Speicherzelle jeder Speicherzellengruppe 25 entsprechend der umgewandelten Adresseninformation aus.

Wenn das Signal "0" vom Adressenumwandlungs- Befehlsanschluß 17 geliefert wird, erscheint die gleiche Adresseninformation auf dem internen Adressenbus 21 auf den Ausgangsleitungen 35 des Addierers 34.

Betrachtet man irgendeine der Speicherzellen der Speicherzellengruppe 25, so ist die Speicherzelle in der Lage, zwei unterschiedliche Adressen zu haben, von denen jede ausgewählt wird entsprechend der Information für den Adressenumwandlungs-Befehlsanschluß 17. Somit kann in diesem Ausführungsbeispiel die Adressendekodier- Schaltung 24 zwei unterschiedliche Adressen für jede Speicherzelle liefern bzw. schaffen. Es ist willkürlich und freigestellt, wie solche unterschiedlichen Adressen für eine Zelle geschaffen werden. Außerdem sind die Anzahl der Adressenumwandlungs-Befehlsanschlüsse sowie die Anzahl der Adressenumwandlungs-Steuerschaltungen willkürlich.

Im Ausführungsbeispiel von Fig. 4 wird das Adressenumwandlungs-Steuersignal 23 von der Adressenumwandlungs-Steuerschaltung 22 nur zur Adressendekodierschaltung 24 geliefert. Jedoch ist es außerdem möglich, das Adressenumwandlungs-Steuersignal 23 dazu zu benutzen, um die Anzahl der effektiven Leitungen eines Datenbusses mit variabler Breite zu ändern, welcher extern mit den Dateneingangs/ Ausgangsanschlüssen verbunden ist.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Halbleiterspeichervorrichtung, in der ihre Schaltungskonfiguration beispielsweise entweder die Form und Gestalt eines Speichers mit wahlfreiem Zugriff bzw. Schreib- und Lesespeichers von 1 × 2ⁿ Bits mit einem einzigen Dateneingangs/Ausgangsanschluß oder eines Speichers mit wahlfreiem Zugriff oder Schreib- und Lesespeichers von l × 2ⁿ/l Bits annimmt, welcher l Dateneingangs/Ausgangsanschlüsse aufweist. Die Konfiguration ist bestimmt durch die Information vom Adressenumwandlungs-Befehlsanschluß 17, wobei ein Adressendekodiersignal der Adressendekodierschaltung entsprechend der gewünschten Konfiguration geändert wird.

Wenn z.B. ein Video RAM mit Videobildelementen zusammengesetzt aus 1024 × 512 Punkten geschaffen werden soll, sind acht getrennte 1 × 64K Bit DRAMs notwendig. In einem solchen Fall wird gewöhnlich eine Rasterabtastung horizontal für eine Zeile von 1024 Bits ausgeführt und anschließend eine nächste Zeile usw. abgetastet.

Die 1 × 64K Bit DRAMs sind längs der Abtastrichtung angeordnet. Ein Datenbus weist eine Breite von 8 Bits auf, d.h. ein Byte. Mit einer solchen Speicherkonstellation kann es einfach sein, Zugriff zu den Daten zu haben, welche aufeinanderfolgend und horizontal im Video RAM abgelegt sind. Wenn jedoch auf Daten Zugriff genommen werden soll, die aufeinanderfolgend vertikal abgelegt sind, kann nur 1 Bit für jeden Zugriff verarbeitet werden. In einem Fall, wo der vertikale Zugriff als Verbesserung der Verarbeitungsgeschwindigkeit gewünscht wird, werden 8 × 8K Bit DRAMs anstelle der horizontal orientierten 1 × 64K Bit DRAMs verwendet, wobei die erstgenannten vertikal orientiert bzw. angeordnet sind. Da im letzteren Fall auf jede Speicherzelle der Speicherzellengruppe mit unterschiedlichen Adressen Zugriff genommen werden muß, müssen die Adressendekodierschaltung und der Rest der Schaltung durch das Adressenumwandlungs-Steuersignal geändert werden.

In Fig. 6 liefert die Halbleiterspeichervorrichtung 1 einen 1 × 2ⁿ Bit Schreib- und Lesespeicher oder einen l × (2ⁿ/l) Bit Schreib- und Lesespeicher entsprechend der Information vom Adressenumwandlungs-Befehlsanschluß 17 über die Adressenumwandlungs-Steuerschaltung 22. Die Adressenpufferschaltung 27 spricht auf die Adressierinformation von den Adresseneingangsanschlüssen 5-1 bis 5-n und das Adressenumwandlungs-Steuersignal 23 an, um 2ⁿ unterschiedliche Adressen auf dem internen Adressenbus 21 zu liefern, der aus n Signalleitungen zusammengesetzt ist, wenn er die 1 × 2ⁿ Bitkonstruktion aufweist. Wenn alternativ hierzu die Gruppe 32, die l × 2ⁿ/l Konfiguration aufweist, liefert die Adressenpufferschaltung 27 eine Anzahl n - log₂l Adressensignale aus den n Signalen auf den Adresseneingangsanschlüssen 5-1 bis 5-n des internen Adressenbusses 21. Im letztgenannten Fall werden die verbleibenden log₂l Adresseneingangsanschlüsse als Chipauswahlanschlüsse verwendet.

Einige der Signale der Adresseneingangsanschlüsse 5-1 bis 5-n, welche als Chipauswahlanschlüsse verwendet werden, liefern log₂l Chipauswahlausgangssignale 28, welche von der Adressenpufferschaltung 27 abgeleitet und der R/W-Steuerschaltung 29 zugeführt werden. Im Falle der 1 × 2ⁿ Bitkonstruktion spricht die R/W- Steuerschaltung 29 auf Steuerdaten des R/W- Auswahlanschlusses 3 und vom Chipauswahlanschluß 4 an, um das R/W-Steuersignal 14 zu erzeugen, welches der Speicher-R/W-Steuerschaltung 33 sowie zur Adressendekoderschaltung 31 entsprechend dem Adressenumwandlungs-Steuersignal 23 von der Adressenumwandlungs-Steuerschaltung 22 zugeführt wird. In dem Falle der l × (2ⁿ/l) Bitkonstruktion spricht die R/W-Steuerschaltung 29 auf die Chipauswahlsignale 28 an, welche von den Adressen und der Steuerinformation vom Chipauswahlsignal 4 abgeleitet werden, um das R/W- Steuersignal 14 zu erzeugen, welches der Speicher-R/W- Steuerschaltung 33 und der Adressendekodierschaltung 31 zugeführt wird. In diesem Zeitpunkt wird auch das Datenpuffersteuersignal 9 durch die R/W-Steuerschaltung 29 in Abhängigkeit vom Adressenumwandlungs- Steuersignal 23 erzeugt und der Datenpufferschaltung 30 zugeführt. Die Datenpufferschaltung 30 empfängt das Datenpuffersteuersignal 9 und das Adressenumwandlungs- Steuersignal 23, um ausschließlich einen der Dateneingangs/Ausgangsanschlüsse 15-1 bis 15-n wirksam zu machen, und zwar in dem Fall der 1 × 2ⁿ Bitkonfiguration. Die Datenpufferschaltung 30 führt eine Datenübertragung in bezug auf die Speicher-R/W- Steuerschaltung 33 und einem der Dateneingangs/ Ausgangsanschlüsse 15-1 bis 15-n aus, wobei nur eine Leitung des internen Datenbusses 19 verwendet wird. Wenn die Speicherzellengruppe 25 als l × (2ⁿ/l) Bitkonfiguration ausgebildet ist, macht die Datenpufferschaltung 30 alle Dateneingangs/ Ausgangsanschlüsse 15-1 bis 15-l wirksam und führt eine Datenübertragung in bezug auf die Speicher-R/W- Steuerschaltung 33 aus mittels aller l Signalleitungen des internen Datenbusses 19.

Die Adressendekoderschaltung 31 spricht im Falle der 1 × 2ⁿ Bitkonstruktion auf das R/W-Steuersignal 14 und das Adressenumwandlungs-Steuersignal 23 an, um eine der 2ⁿ Speicherzellen entsprechend der Information auf den n Adressenbussen auszuwählen. Alternativ hierzu wählt in der l × (2ⁿ/l) Konfiguration die Adressendekodier- Schaltung 31 gleichzeitig l Speicherzellen aus. Zum Beispiel werden im letztgenannten Falle die l Daten gleichzeitig durch Zugriff erfaßt entsprechend der Darstellung, die für die 1 × 2ⁿ Bitkonfiguration geeignet ist, bei Adressen 0, 0+m, 0+2m, ..., 0+(l-1) × m und zur gleichen Zeit adressiert. Im Falle der 1 × 2ⁿ Bitkonstruktion wird 1 Bit der Speicherzellengruppe 32 entsprechend dem Ausgangssignal der Adressendekodierschaltung 31 ausgewählt. Im Falle der l × (3ⁿ/l) Bitkonstruktion werden Speicherzellen von l Bits gleichzeitig ausgewählt.

Die Speicher-R/W-Steuerschaltung 33 führt die Datenübertragung über den internen Datenbus 19 aus. Die Speicher-R/W-Steuerschaltung 33 empfängt das Adressenumwandlungs-Steuersignal 23, das R/W- Steuersignal 14 und ein Signal (nicht dargestellt) von der Adressendekodierschaltung 31, um entweder ein Lesen oder ein Schreiben der Daten in die ausgewählte Speicherzelle der Speicherzellengruppe 32 zu steuern und um die Daten zwischen der Zelle und einer der Datenleitungen des internen Datenbusses 19 im Falle der 1 × 2ⁿ Bitkonstruktion zu übertragen oder alternativ in dem Falle der l × (2ⁿ/l) Bitkonstruktion das Lesen oder Schreiben der Daten in die ausgewählten l Speicherzellen der Speicherzellengruppe 32 zu steuern und um die Daten zwischen den Zellen und den l Datenleitungen des internen Datenbusses 19 zu übertragen.

Die Bereiche der Adressenumwandlungs-Steuerschaltung 22 und der Adressendekodierschaltung 31, die in Fig. 6 gezeigt sind, welche sich auf die Adressenumwandlung beziehen, werden mit Bezug auf ein spezielles Beispiel beschrieben, in dem ein Video RAM aus 8 RAMs aufgebaut ist, von denen jedes 64K Bits aufweist und in welchem es 1024 Punkte in horizontaler Richtung und 512 Punkte in vertikaler Richtung gibt.

Wenn es gewünscht wird, auf die Gruppe Zugriff zu haben, liefern die 8 RAMs, von denen jedes 64K Bits aufweist, zusammen ein Byte. Der Zugriff wird unter Verwendung eines Bytes als eine Einheit in einem Zugriff ausgeführt. Da in diesem Falle die Anzahl der Punkte in einer Zeile 1024 Bits beträgt, ist eine Serie von 1024/8 = 128 Adressen für die Speicherung einer horizontalen Zeile in jedem RAM erforderlich. Da außerdem 64K Bits dividiert durch 128 = 512 beträgt, liefern die 8 RAMs 512 horizontale Zeilen in der vertikalen Richtung

Fig. 7 zeigt einen Adressenplan oder Karte für 8 RAMs in der zuvor erwähnten Verwendung. In Fig. 7 zeigen unterschiedliche Nummern Adressen, von denen jede in den 8 RAMs gemeinsam ist. Wenn auf das Video RAM gemäß Fig. 7 ein vertikaler Zugriff durchgeführt wird, wird es als 8 × 8K Bit RAM verwendet. Speicherzellen, die bei oder für die Adressen von z.B. 0, 129, 256, 384, 512, 640, 768 und 896 des 64K Bit RAM bestehen, werden parallel als Speichereinheit mit der Adresse 0 ausgelesen. In ähnlicher Weise werden solche, die bei den Adressen 64512, 64640, 64769, 64896, 65024, 65152, 65280 und 65408 bestehen, parallel als Speichereinheit mit der Adresse 63 ausgelesen. Da die Speicherzelle, die der Adresse 64512 in der 64K Bitkonstruktion entspricht die Adresse 64 für das 8 × 8K Bit RAM aufweist, werden zwei unterschiedliche Adressen einer einzigen Speicherzelle zugeordnet.

Fig. 8 zeigt ein Beispiel des Adressiereingabeverfahrens für den ROM Adressendekoder, durch welches Verfahren die oben erwähnte Adressenumwandlung verwirklicht wird, in dem 16 Adressenzeilen durch A₀, ..., A₁₅ im Falle der 64K Bit RAM Konfiguration bezeichnet sind. 13 Addierzeilen sind durch B₀, ..., B₁₂ für das 8 × 8K Bit RAM bezeichnet. Im Falle des 64K Bit RAMs wird eine der Speicherzellen der Speicherzellengruppe durch einen ROM Adressendekoder ausgewählt, welcher eine Adresse von 16 Bits aus den Adressenzeilen A₀-A₁₅ dekodiert. Auf der anderen Seite werden für den Fall des 8 × 8K Bit RAMs die Bits, die den Adressenzeilen A₇, A₈ und A₉ im Falle der 64K Bitkonstruktion entsprechen, wirksam gemacht. Die Zeile, die dem A₁₀ entspricht, wird so gewählt, daß sie B₀ entspricht. In ähnlicher Weise werden die Zeilen B₁, B₂, B₃, B₄, B₅, B₆, B₇, B₈, B₉, B₁₀, B₁₁ und B₁₂ ausgebildet, um den Adressenleitungen A₁₁, A₁₂, A₁₃, A₁₄, A₁₅, A₀, A₁, A₂, A₃, A₄, A₅ und A₆ jeweils zu entsprechen. Daher werden die Adresseneingangssignale des ROM Adressendekoders auf die Zeilen B₀-B₁₂ übertragen. Das bedeutet, daß die Adresseneingangszeilen B₀-B₁₂ die Adresseneingänge A₀-A₁₅ sind, welche in geeigneter Ordnung neu geordnet werden. Diese Neuordnung kann durch bloßes Neuordnen der Verbindung der Adressenbusse der Adressenpufferschaltung realisiert werden.

Fig. 9 zeigt eine schematische Schaltung der Adressendekodierschaltung 24, welche die in den Fig. 7 und 8 gezeigte Adressenumwandlung ausführt. In Fig. 9 umfaßt die Adressendekodierschaltung 24 einen Inverter 46, der das Adressenumwandlungs-Steuersignal 23 umwandelt, um ein invertiertes Adressenumwandlungs-Steuersignal 47 zu erzeugen. Adressenmultiplexer 38 sind sämtlich ansprechbar auf das Adressenumwandlungs-Steuersignal 23 und das invertierte Adressensteuersignal 47, um entweder das Adresseneingangssignal (Ai(i = 0-15, ausgenommen 7-9) oder Bk(k = 0-12) zu liefern. Adressenumwandlungs- Multiplexer 39 sind jeweils ansprechbar auf das Adressenumwandlungs-Steuersignal 23 und das invertierte Adressenumwandlungs-Steuersignal 47, um festzustellen, ob die drei Adresseneingangssignale A₇, A₈ und A₉ wirksam sind und um ein Ausgangssignal zu liefern, welches die Bestimmung anzeigt. Adressendekoder ROMs 44 sind jeweils ansprechbar auf Ausgangssignale der Adressenmultiplexer 38 und der Adressenumwandlungs-Multiplexer 39, um die Adressen zu dekodieren und eine Dekodierausgangszeile 45 zu aktivieren. Jeder der Adressenmultiplexer 38 schaltet zwischen den Adresseneingängen jedes der 13 Sätze der Adresseneingänge A₁₅, B₅; A₁₄, B₄; ...; A₁₀, B₀; A₆, B₁₂; A₀, B₆ (Fig. 8) und liefert ein Adressenmultiplexerausgangssignal 40, welches dann das invertierte Signal 41 ist. Das bedeutet, daß jeder der Adressenmultiplexer 38 aus einem UND-Gatter 38-1 aufgebaut ist, der mit dem Adresseneingangssignal Ai und dem invertierten Adressenumwandlungs-Steuersignal 47 beliefert wird sowie aus einem UND-Gatter 38-2, welches durch das Adresseneingangssignal Bk und das Adressenumwandlungs-Steuersignal 23 versorgt wird, aus einen NOR-Gatter 38-3, welches durch Ausgangssignale der UND-Gatter 38-1 und 38-2 versorgt wird und aus einem Inverter (NICHT-Gatter) 38-4, welches durch ein Ausgangssignal des NOR-Gatters 38-3 versorgt wird. Das Adressenmultiplexerausgangssignal 40 wird vom Inverter 38-4 abgeleitet, während das invertierte Adressenmultiplexerausgangssignal 41 vom NOR-Gatter 38-3 abgeleitet wird.

Wie in Fig. 9 zu sehen ist, wird dann, wenn das Adressensteuersignal 23 "1" ist, das Adresseneingangssignal der B Seite am Adressenmultiplexerausgang 40 und am invertierten Adressenmultiplexer 41 vorgesehen bzw. vorhanden sein und wenn das Adressenumwandlungs-Steuersignal 23 "0" ist, ist das Adresseneingangssignal der A Seite an den gleichen Ausgängen vorhanden.

Der Adressenumwandlungs-Multiplexer 39 ist zusammengesetzt aus einem NOR-Gatter 39-1, welches mit einem Adresseneingangssignal Ax (x = 7, 8, 9) und dem Adressenumwandlungs-Steuersignal 23 versorgt wird und aus einem NOR-Gatter 39-2 zusammengesetzt, welches auch mit den letztgenannten Signal und einem Ausgangssignal des NOR-Gatters 39-1 versorgt wird. Der Multiplexer 39 liefert ein erstes Adressenumwandlungs- Multiplexerausgangssignal 42 vom NOR-Gatter 39-1 und ein zweites Adressenumwandlungs-Multiplexerausgangssignal 43 über das NOR-Gatter 39-2. Daher werden wie klar aus Fig. 9 ersichtlich ist, dann, wenn das Adressenumwandlungs-Steuersignal "1" ist, die ersten und zweiten Adressenumwandlungs-Multiplexerausgangssignale 42 und 43 "0" und veranlassen, daß die Adresseneingangssignale A₇, A₈ und A₉ unwirksam werden. Wenn das Adressenumwandlungs-Steuersignal 23 "0" wird, werden gegenseitig invertierte A Seiten Adresseneingangssignale geschaffen, und zwar so wie sie sind an den Adressenumwandlungs-Multiplexerausgängen 42 und 43. Die Adressendekodier ROMs 44 bilden einen ROM Adressendekodierer und 2ⁿ ROM Adressendekodierer werden geschaffen.

Das Adressendekodier ROM 44 ist zusammengesetzt aus 16 parallel verbundenen Anreicherungs FETs, deren Senken gemeinsam miteinander verbunden sind und deren Quellen geerdet sind. Die gemeinsame Verbindung der Quellen (oder Senken) wird als Ausgang 45 des Adressendekodier ROMs 44 verwendet, bei dem "0" oder "1" entsprechend dem Adresseneingang geliefert wird. Gewöhnlich wird der Ausgang 45 auf "1" durch eine geeignete Schaltung vorgeladen (nicht dargestellt), wenn das Adressendekodieren nicht ausgeführt wird.

Von den 16 FETs, die einen Adressendekodierer 44 bilden, sind 13 FETs vorhanden, an deren Gates zum Adressen- Dekodieren entweder die Adressenmultiplexerausgangssignale 40 oder die invertierten Adressenmultiplexerausgangssignale 41 angelegt werden. Die verbleibenden 3 FETs weisen Gates auf, an die zum Adressen-Dekodieren das erste oder zweite Adressenumwandlungs-Multiplexerausgangssignal 42 oder 43 angelegt wird. In diesem Falle müssen die 16 FETs ausgebildet sein, um sämtlich die 16 Adresseneingangssignale zu dekodieren. Wenn daher das Adressenumwandlungs-Steuersignal 23 "0" ist, welches den 16 Adresseneingängen A₁₅-A₀ entspricht, liefert nur eines der Adressendekodier ROMs 44 einen aktiven Ausgang, d.h. ein Adressendekodier ROM Ausgang 45, welches "1" ist. Daher wird nur eine der Speicherzellen der Speicherzellengruppe ausgewählt.

Wenn auf der anderen Seite das Adressenumwandlungs- Steuersignal 23 "1" ist, werden der erste und zweite Adressenmultiplexerausgang 42 und 43 "0", welches den 13 Adresseneingängen entspricht. Somit liefern 8 der Adressendekodier ROM Ausgänge 45 ein Ausgangssignal 45, welches "1" ist. In diesem Falle wird es bei Benutzung der Kombination der Adresseneingangssignale, welche dem Adressenmultiplexverfahren unterzogen werden, wie in Fig. 8 gezeigt, möglich, auf ein Byte vertikal Zugriff zu haben, wie in Fig. 7 gezeigt.

Wie oben beschrieben, wenn nämlich jeder der Halbleiterspeichervorrichtungen die in den Fig. 6 und 9 gezeigt sind, in einem Video RAM benutzt werden und außerdem die Datenverarbeitungsgeschwindigkeit durch vertikalen Zugriff des Video RAMs erhöht werden soll, wird die Änderung in einfacher Weise durch Änderung der Zahl oder Nummer der Dateneingangs/Ausgangsanschlüsse und das Dekodiersystem der Speicherzellen vollendet.

Es ist festzustellen, daß, obwohl Ausführungsbeispiele mit Bezug auf ein Video RAM beschrieben wurden, sie weder auf ein Video RAM noch auf einen Speicher mit wahlfreiem Zugriff bzw. Schreib- und Lesespeicher (RAM) beschränkt sind. Es ist möglich, die vorliegende Erfindung auf Halbleiterspeichervorrichtungen anzuwenden, welche irgendeinen Adressendekoder mit einem Festwertspeicher (ROM) aufweisen oder einen nicht flüchtigen Speicher oder andere Speichertypen.

Obwohl außerdem in den beschriebenen Ausführungsbeispielen das Adressenumwandlungs-Steuersignal durch ein externes Signal gesetzt wird, welches an den Adressenumwandlungs- Befehlsanschluß 17 angelegt wird, kann es möglich sein, solch ein Signal an einer speziellen Stelle in der Halbleiterspeichervorrichtung zu speichern und um das Adressenumwandlungs-Steuersignal intern auf der Basis des gespeicherten Signals zu erzeugen.

Außerdem kann die Zahl solcher Adressenumwandlungs- Steuersignalerzeugungsschaltungen willkürlich sein.

Die Adressenumwandlungskombination kann abhängig sein von speziellen Anwendungen der Halbleiterspeichervorrichtung.

Gemäß der vorliegenden Erfindung kann die Adresse, durch die eine spezielle Speicherzelle ausgewählt wird, umgewandelt werden in Abhängigkeit vom Adressenumwandlungs- Steuersignal, um mindestens zwei unterschiedliche Adressen für jede Speicherzelle zu haben. Es ist möglich, auf den Speicher mit hoher Geschwindigkeit durch Änderung der Datenbitzusammensetzung Zugriff zu haben und der Konstruktion der Speicherzellengruppe.

Claims (7)

1. Halbleiterspeichervorrichtung mit

• (a) einer ersten Adressensignal-Erzeugungseinrichtung zur Erzeugung eines ersten Adressensignals zur Bestimmung einer Adresse einer Speicherzelle, für die eine Datenlese/Datenschreib-Operation ausgeführt werden soll,
• (b) mindestens einer zweiten Adressensignal-Erzeugungseinrichtung, welche auf das erste Adressensignal ansprechbar ist, um eine vorbestimmte Operation am ersten Adressensignal auszuführen, um ein zweites Adressensignal zu erzeugen,
• (c) einer Adressenauswahlsignal-Erzeugungseinrichtung zur Erzeugung eines Adressenauswahlsignals, welches kennzeichnend ist dafür, ob das erste oder das zweite Adressensignal ausgewählt ist,
• (d) einer Adressenauswahleinrichtung, welche auf das Adressenauswahlsignal ansprechbar ist, um selektiv entweder das erste oder zweite Adressensignal passieren zu lassen,
• (e) einer Speicherzellenauswahl-Einrichtung, welche auf das erste und zweite Adressensignal ansprechbar ist, das die Adressenauswahl-Einrichtung passiert hat, um eine entsprechende Speicherzelle auszuwählen, und
• (f) einer Datenlese/Datenschreib-Einrichtung zum Lesen/Schreiben der Daten aus der bzw. in die Speicherzelle, welche durch die Speicherzellenauswahl-Einrichtung ausgewählt wurde,

dadurch gekennzeichnet, daß

• (g) das zweite Adressensignal die Auswahl von mehreren Speicherzellen gleichzeitig veranlaßt,
• (h) die Datenlese/Datenschreib-Einrichtung auf das Adressenauswahlsignal zum Lesen/Schreiben in paralleler Weise aus den bzw. in diese Speicherzellen anspricht, wenn das Adressenauswahlsignal das zweite Adressensignal passieren läßt, und
• (i) die Datenlese/Datenschreib-Einrichtung auf das Adressenauswahlsignal zum Lesen/Schreiben eines Datenbits aus einer bzw. in eine durch das erste Adressensignal ausgewählte Speicherzelle anspricht, wenn das Adressenauswahlsignal das erste Adressensignal passieren läßt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Adressensignal-Erzeugungseinrichtung eine Adressen- und Pufferschaltung zum Passieren eines Adressensignals aufweist, welches ihr von außen zugeführt wird.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Adressenauswahlsignal-Erzeugungseinrichtung auf ein Signal ansprechbar ist, welches ihr von außen zugeführt wird.

4. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Adressenauswahlsignal-Erzeugungseinrichtung nur auf ein Signal ansprechbar ist, welches innerhalb der Halbleiterspeichervorrichtung geliefert wird.

5. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Adressensignal-Erzeugungseinrichtung und die Adressenauswahl-Einrichtung auf eine Mehrbit-Adresse hin arbeiten und die Adressenauswahl-Einrichtung auf das Adressenauswahlsignal ansprechbar ist, um die Bits der Mehrbit-Adresse um eine vorbestimmte Anzahl von Plätzen zu verschieben.

6. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Adressenauswahl-Einrichtung Multiplex-Schaltungen umfaßt, von denen jede aus logischen Toren besteht.