DE3601605A1

DE3601605A1 - Simulator for a digital video signal for measuring bit errors in digital transmission channels

Info

Publication number: DE3601605A1
Application number: DE19863601605
Authority: DE
Inventors: Tibor Szigeti; Horst Hessenmueller
Original assignee: Wandel and Golterman GmbH and Co
Current assignee: Wandel and Golterman GmbH and Co
Priority date: 1986-01-21
Filing date: 1986-01-21
Publication date: 1987-07-23

Abstract

For measuring bit errors and for measuring loss of synchronisation in transmission channels for digital video signals, a simulated video signal (VS) with a pulse frame of the duration of one full frame is generated in a simulator transmitter (Figure 2) arranged at the transmitter end, the pulse frame being divided into n equally long time intervals corresponding to the number of lines of one full frame. After synchronisation has taken place, a receiver (Figure 3) arranged at the receiving end compares the simulated video signal (VS) bit by bit with a bit sequence generated at the receiving end, which is identical with the bit sequence of the simulated video signal (VS). <IMAGE>

Description

Die Erfindung betrifft einen Simulator für ein digitales Videosignal gemäß dem Oberbegriff des Patentanspruches.The invention relates to a simulator for a digital Video signal according to the preamble of the claim.

Solche Simulatoren bezwecken die Durchführung von z. B. Bitfehlermessungen an digitalen Übertragungskanälen, die zur Übertragung digitaler Videosignale geeignet sind.Such simulators are intended to carry out e.g. B. Bit error measurements on digital transmission channels that are suitable for the transmission of digital video signals.

Die Güte der Übertragung digitaler Signale ist durch die mittlere Bitfehlerhäufigkeit und die zeitliche Verteilung der Bitfehler bestimmt. Zur Messung dieser Parameter werden binäre Quasi-Zufallsfolgen (QZF) verwendet, die sendeseitig von rückgekoppelten Schieberegistern entsprechender Konfiguration erzeugt werden. Auf dem Übertragungsweg entstehende Bitfehler in der QZF werden empfangsseitig durch Vergleich der empfangenen Bitfolge mit einer zu dieser synchronen, im Emfpänger erzeugten QZF erkannt, die mit der sendeseitigen QZF identisch ist.The quality of the transmission of digital signals is determined by the average bit error rate and the temporal distribution of the bit errors. Binary quasi-random sequences ( QZF ) are used to measure these parameters. These are generated on the transmission side by feedback shift registers of the appropriate configuration. Bit errors occurring in the transmission path in the QZF are recognized on the receiving side by comparing the received bit sequence with a QZF which is synchronous with the latter and which is generated in the receiver and which is identical to the transmitting end QZF .

Durch diese Art der Messung ist es nicht nur möglich Bitfehler festzustellen, sondern es kann auch ein auf Taktversatz beruhender Synchronverlust, wie aus der deutschen Patentschrift 23 59 716 bekannt, festgestellt werden. In der beschriebenen Weise können Messungen an digitalen Übertragungssystemen einschließlich der zugehörigen Multiplexeinrichtungen, in denen gegebenenfalls auch eine Taktanpassung vorgenommen wird, durchgeführt werden. Voraussetzung dafür ist allerdings, daß es sich um Kanäle zur bitfolgeunabhängigen Übertragung der Digitalsignale handelt.With this type of measurement it is not only possible Determine bit errors, but it can also be a Clock loss based synchronous loss, as from the German patent 23 59 716 known will. Measurements can be made in the manner described on digital transmission systems including the associated multiplexing devices, where appropriate clock adjustment is also carried out will. The prerequisite for this, however, is that it is around channels for bit sequence independent transmission of the Digital signals.

Es sind Synchronisier- bzw. Taktanpassungsverfahren bekannt, die keine bitfolgeunabhängige Übertragung verwenden, sondern sich des vorhandenen Pulsrahmens bedienen.Synchronization or clock adaptation methods are known that do not use bit sequence independent transmission, but use the existing pulse frame.

Aus NTZ, Heft 4, 1985 S. 227 sind zwei solche Verfahren zur Synchronisierung digitaler Videosignale bekannt. Bei einem ersten beschriebenen Verfahren wird eine Taktabweichung über einen längeren Zeitraum in einem Vollbildspeicher aufgefangen und der Taktausgleich durch gelegentliches Wiederholen oder Weglassen eines Vollbildes durchgeführt. Eine zweite Möglichkeit besteht im Hinzufügen oder Weglassen einzelner Bits während der vertikalen Austastlücke, was jedoch eine Veränderung der Pulsrahmendauer bedeutet.From NTZ, Issue 4, 1985, p. 227, two such methods for Synchronization of digital video signals known. At a The first method described is a clock deviation over a longer period of time in a full-screen memory caught and the clock compensation by occasional Repeat or omit a full screen. A second option is to add or Omitting individual bits during vertical Blanking interval, but a change in the pulse frame duration means.

Bei Anwendung des in der deutschen Patenschrift 23 59 716 beschriebenen Bitfehlermeßverfahrens zum Beispiel zur Messung in Kanälen, in denen eines der beiden aus NTZ, Heft 4, 1985 S. 227 bekannten Taktanpassungsverfahren verwendet wird, wird bei jedem Taktanpassungsvorgang ein tatsächlich gar nicht existierender Synchronverlust erkannt. Das Meßergebnis ist also unbrauchbar.When using the in the German patent 23 59 716 Bit error measurement method described for example for Measurement in channels in which one of the two from NTZ, Issue 4, 1985 p. 227 known clock adjustment method is used with every clock adjustment process an actually nonexistent loss of synchronization recognized. The measurement result is therefore unusable.

Die der Erfindung zugrunde liegende Aufgabe, Bitfehlermessungen und Messungen von Synchronverlusten in Kanälen durchzuführen, die für die Übertragung digitaler Videosignale vorgesehen sind, bei denen eine erforderliche Taktanpassung unter Verwendung eines fest vorgegebenen Pulsrahmens durchgeführt wird, wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst.The object underlying the invention, Bit error measurements and measurements of synchronous losses perform in channels used for transmission digital video signals are provided in which using a required clock adjustment a fixed pulse frame is carried out, is characterized by the invention in the main claim solved.

Eine vorteilhafte Weiterbildung der Erfindung ist im Unteranspruch gekennzeichnet.An advantageous development of the invention is in Subclaim marked.

Die mit der Erfindung erzielbaren Vorteile bestehen insbesondere darin, daß in zur Übertragung von Videosignalen bestimmten Kanälen, die spezielle Taktanpassungsverfahren verwenden, eine Messung von Bitfehlern und Synchronverlusten möglich ist. Außerdem erlaubt das vom Simulator nach der Erfindung ausgesendete Signal eine visuelle Beurteilung der Übertragungsgüte mittels eines normalen Decodieres und eines Monitors, auf dem das decodierte Signal als quasistatistisches farbiges Streifenmuster sichtbar ist.The advantages that can be achieved with the invention exist especially in that for the transfer of Video signals specific channels, the special Using clock adjustment methods, a measurement of Bit errors and synchronous losses are possible. This also allows the simulator according to the invention emitted signal a visual assessment of the Transmission quality using a normal decoder and of a monitor on which the decoded signal as quasi-statistical colored stripe pattern is visible.

Die Erfindung wird anhand eines in Fig. 1 bis Fig. 3 dargestellten Ausführungsbeispiels näher beschrieben. Es zeigen:The invention will be described by way of in FIG. 1 to FIG. 3 embodiment illustrated in greater detail. Show it:

Fig. 1 einen Pulsrahmen eines simulierten Videosignals Fig. 1 shows a pulse frame of a simulated video signal

Fig. 2 ein Blockschaltbild eines Simulatorsenders Fig. 2 is a block diagram of a simulator transmitter

Fig. 3 ein Blockschaltbild eines Simulatorempfängers Fig. 3 is a block diagram of a simulator receiver

Fig. 1 zeigt einen aus n = 625 Zeilen zu m = 4400 bit bestehenden Pulsrahmen von 40 ms Dauer für ein simulierte digitales Videosignale VS mit 68,75 Mbit/s. Die Zeile 1 des Pulsrahmens beginnt mit einem Synchronwort SW zu i = 64 bit. Die simulierten Videosignale VS für das erste Halbbild werden in den Zeilen 25 bis 312, für das zweite Halbbild in den Zeilen 338 bis 625 übertragen. Die restlichen Zeilen sind leer und können für andere Zwecke verwendet werden. In jeder aktiven Zeile ist eine in einem Quasizufallsgenerator QZG (Fig. 2) erzeugte, aus 4400 bit bestehende Quasizufallsfolge QZF untergebracht, die durch Verkürzen einer Folge von 2¹⁵-1 bit entsteht. Fig. 1 shows a to m = 4400 bit group consisting of n = 625 lines pulse frame of 40 ms duration for a simulated digital video signals VS 68.75 Mbit / s. Line 1 of the pulse frame begins with a synchronous word SW at i = 64 bit. The simulated video signals VS for the first field are transmitted in lines 25 to 312 and for the second field in lines 338 to 625. The remaining lines are empty and can be used for other purposes. In each active line there is a quasi- random sequence QZF , which is generated in a quasi- random generator QZG ( FIG. 2) and consists of 4400 bits, which is created by shortening a sequence of 2 ¹⁵ -1 bits.

In Fig. 2 ist ein Blockschaltbild eines Simulatorsenders dargestellt. Der Systemtakt T mit einer Frequenz von 68,75 MHz wird in einem Vorteiler VT durch 8 geteilt. Somit sind alle folgenden Baugruppen in F- bzw. LS-TTL-Technik realisierbar.In FIG. 2, a block diagram is shown of a simulator transmitter. The system clock T with a frequency of 68.75 MHz is divided by 8 in a prescaler VT . This means that all of the following modules can be implemented using F or LS-TTL technology.

Mit diesem geachtelten Systemtakt T wird ein bis 550 (4400/8) zählender, als 12-bit-Binärzähler ausgelegter erster Zeilenbitzähler ZBZ 1 angesteuert. Die maximale Zählperiode des ersten Zeilenbitzählers ZBZ 1 wird durch einen ersten Decodierer PAL 1 verkürzt. Am Ausgang A des ersten Decodierers PAL 1 und am Ausgang des ersten Zeilenbitzählers ZBZ 1 steht jeweils nach 4400 Taktperioden des Systemtaktes T ein Zeilenpuls ZP an. Die Folge der Zeilenpulse ZP wird in einem dem ersten Zeilenbitzähler ZBZ 1 nachgeschalteten ersten Zeilenzähler ZZ 1 gezählt Der erste Zeilenzähler ZZ 1 wird durch einen zweiten Decodierer PAL 2 zu Beginn des ersten Zeilenpulses ZP rückgesetzt. Außerdem decodiert der zweite Decodierer PAL 2 den 25., 312. und 338. Zeilenpuls ZP.This eighth system clock T is used to drive a first line bit counter ZBZ 1, which counts up to 550 (4400/8) and is designed as a 12-bit binary counter. The maximum count period of the first line bit counter ZBZ 1 is shortened by a first decoder PAL 1 . A line pulse ZP is present at output A of the first decoder PAL 1 and at the output of the first line bit counter ZBZ 1 after 4400 clock periods of the system clock T. The sequence of line pulses ZP is counted in a first Zeilenbitzähler ZBZ 1 downstream first line counter ZZ 1 The first line counter ZZ 1 is reset by a second decoder PAL 2 at the beginning of the first line pulse ZP. In addition, the second decoder PAL 2 decodes the 25th, 312nd and 338th line pulse ZP .

Nach Erstellung aller benötigten Takte wird der Pulsrahmen mittels eines Bus-Systems BUS zusammengestellt. Mit dem ersten Zeilenpuls ZP wird ein erster Speicher SP 1 gesetzt. Es beginnt durch die am Eingang E des Synchronwortgenerators SG anliegenden Leseadressen zu 4 bit das Auslesen des aus 64 bit bestehenden Synchronwortes SW aus dem Synchronwortgenerator SG in 8-bit-paralleler Form. Nach 64 Taktperioden des Systemtaktes T wird über den dritten Decodierer PAL 3 der erste Speicher SP 1 rückgesetzt und das Auslesen des Synchronwortes SW aus dem Synchronwortgenerator SG unterbrochen. Der Rest der Zeile 1 bleibt ebenso wie die Zeilen 2 bis 24 und 313 bis 337 unbenutzt. Durch einen von den Zeilenpulsen ZP 1, 25, 312 und 338 gesteuerten zweiten Speicher SP 2 wird ein Datenregister DR in Bereitschaft gesetzt, in das während der Zeilen 25 bis 312 und 338 bis 625 durch den Übernahmetakt Ü (Ü = 1//8T) 8-bit-parallel die simulierten Videosignale VS übernommen und an das Bus-System BUS abgegeben werden.After creating all the required cycles, the pulse frame is put together using a bus system BUS . A first memory SP 1 is set with the first line pulse ZP . The 4-bit read addresses at input E of synchronous word generator SG start reading the 64-bit synchronous word SW from synchronous word generator SG in 8-bit parallel form. After 64 clock periods of the system clock T , the first memory SP 1 is reset via the third decoder PAL 3 and the reading of the synchronous word SW from the synchronous word generator SG is interrupted. The rest of row 1, like rows 2 to 24 and 313 to 337, remain unused. By means of a second memory SP 2 controlled by the line pulses ZP 1 , 25, 312 and 338, a data register DR is set in readiness, into which during the lines 25 to 312 and 338 to 625 the transfer clock Ü ( Ü = 1 // 8 T ) The simulated video signals VS are taken over in 8-bit parallel and sent to the bus system BUS .

Die acht parallelen Bits des Bus-Systems BUS werden mit dem Übernahmetakt Ü in einen Parallel-Serienwandler PSW übernommen und aus diesem zur Abgabe an das Übertragungssystem mit dem Systemtakt T seriell ausgelesen.The eight parallel bits of the bus system BUS are transferred to a parallel series converter PSW with the takeover clock Ü and are read out serially therefrom for delivery to the transmission system with the system clock T.

In Fig. 3 ist ein Blockschaltbild eines Simulatorempfängers dargestellt. Das von dem Simulatorsender kommende simulierte Videosignal VS, das mit Bitfehlern behaftet sein kann, wird mit dem Systemtakt T in ein 64-bit-Schieberegister SR eingelesen und anschließend in einem Korrelator K mit einem Synchronwort verglichen. Dieses Synchronwort wird in einem Synchronwortgenerator SG erzeugt. Bei Übereinstimmung liefert der Korrelator K alle 40 ms einen Synchronpuls S, mit dem ein zweiter Zeilenbitzähler ZBZ 2 und ein zweiter Zeilenzähler ZZ 2 zur Rahmenerzeugung synchronisiert werden. Der Korrelator K ist so eingestellt, daß eine bestimmte Anzahl von Bitfehlern im Synchronwort toleriert wird, ohne daß die Imitationswahrscheinlichkeit für das Synchronwort unzulässig hoch oder das Synchronwort zu oft nicht erkannt wird. Wie auf der Sendeseite wird der Systemtakt T in einem Teiler TE durch acht geteilt, um in den nachfolgenden Schaltungsteilen mit niedrigerer Geschwindigkeit arbeiten zu können.In Fig. 3, a block diagram is shown of a simulator receiver. The simulated video signal VS coming from the simulator transmitter, which may have bit errors, is read into a 64-bit shift register SR with the system clock T and then compared in a correlator K with a synchronous word. This synchronous word is generated in a synchronous word generator SG . If they match, the correlator K delivers a synchronizing pulse S every 40 ms, with which a second line bit counter ZBZ 2 and a second line counter ZZ 2 are synchronized for frame generation . The correlator K is set so that a certain number of bit errors in the synchronous word is tolerated without the probability of imitation for the synchronous word being inadmissibly high or the synchronous word not being recognized too often. As on the transmission side, the system clock T is divided by eight in a divider TE in order to be able to work at a lower speed in the subsequent circuit parts.

Während der Synchronpuls S den zweiten Zeilenzähler ZZ 2 jeweils nach 40 ms zurücksetzt, wird der zweite Zeilenbitzähler ZBZ 2 durch eine Pulsfolge L zurückgesetzt. Diese Pulsfolge L wird erzeugt durch eine Oder- Verknüpfung des Synchronpulses S mit einer in einem vierten Decodierer PAL 4 erzeugten Pulsfolge L 1 von 4400 bit.While the synchronizing pulse S resets the second line counter ZZ 2 after every 40 ms, the second line bit counter ZBZ 2 is reset by a pulse sequence L. This pulse sequence L is generated by ORing the synchronous pulse S with a pulse sequence L 1 of 4400 bits generated in a fourth decoder PAL 4 .

Die Folge der Zeilenpulse ZP, die den zweiten Zeilenzähler ZZ 2 ansteuert und den empfangsseitigen Quasizufallsgenerator QZGE zurücksetzt, wird in einem fünften Decodierer PAL 5 erzeugt. Dieser fünfte Decodierer PAL 5 gibt seine Pulse um acht Takte des geachtelten Systemtaktes oder 64 Takte des Systemtaktes T früher als der vierte Decodierer PAL 4 ab, da die Erkennung des Synchronwortes genau diese Zeit benötigt. Dadurch ist sichergestellt, daß das empfangene simulierte Videosignal VS und die empfangsseitig erzeugte Quasizufallsfolge QZFE gleichphasig an einem Vergleicher V anliegen. Durch einen sechsten Decodierer PAL 6 und einen dritten Speicher SP 3 wird dafür gesorgt, daß eine Bitfehlermessung, also der Vergleich des simulierten Videosignals VS mit der Quasizufallsfolge QZFE, nur während der Zeilen stattfindet, in denen eine QZF gesendet wird (Fig. 1).The sequence of line pulses ZP , which drives the second line counter ZZ 2 and resets the quasi- random generator QZGE on the receiving side, is generated in a fifth decoder PAL 5 . This fifth decoder PAL 5 emits its pulses by eight clocks of the eighth system clock or 64 clocks of the system clock T earlier than the fourth decoder PAL 4 , since the recognition of the synchronous word takes exactly this time. This ensures that the received simulated video signal VS and the quasi- random sequence QZFE generated at the receiving end are in phase with a comparator V. A sixth decoder PAL 6 and a third memory SP 3 ensure that a bit error measurement, i.e. the comparison of the simulated video signal VS with the quasi- random sequence QZFE , only takes place during the lines in which a QZF is transmitted ( FIG. 1).

Am Ausgang F des Vergleichers V wird die Bitfehlerrate gemessen, die Fehlerstruktur erfaßt oder der Synchronverlust festgestellt.The bit error rate is measured at the output F of the comparator V , the error structure is detected or the loss of synchronism is determined.

Claims

1. Simulator for a digital video signal for bit error measurement on digital transmission channels which are suitable for bit sequence-dependent transmission of digital video signals, characterized in that a simulator transmitter ( FIG. 2) is arranged on the transmission side, which has a video signal ( VS ) with a pulse frame of the duration of one Full frame simulated,
that the pulse frame in n, the number of lines of a frame corresponding, equally long periods is divided, in which - with the exception of the members of the vertical blanking interval lines - a pseudo-random sequence generated in a quasi random generator (QZG) (PRBS) having m bits is transmitted and
that a receiving end disposed simulator receiver (Fig. 3), the simulated video signal (VS) with a generated bit sequence in this, which is identical with the bit sequence of the simulated video signal (VS), compares after synchronization bit by bit.

2.) Simulator according to claim 1, characterized in that each pulse frame begins with a sync word with i bit.