DE3525550A1

DE3525550A1 - Verfahren zur herstellung von feldeffekttransistoren mit isoliertem gate und hoher ansprechgeschwindigkeit in integrierten schaltungen hoher dichte

Info

Publication number: DE3525550A1
Application number: DE19853525550
Authority: DE
Inventors: Gianfranco Dr. Mailand/Milano Cerofolini
Original assignee: ATES Componenti Elettronici SpA; SGS ATES Componenti Elettronici SpA
Current assignee: STMicroelectronics SRL
Priority date: 1984-07-19
Filing date: 1985-07-17
Publication date: 1986-01-23
Anticipated expiration: 2005-07-18
Also published as: GB2162999B; IT8421968A0; GB2162999A; IT1213192B; US4965219A; DE3525550C2; FR2568058A1; FR2568058B1; GB8517988D0

Description

Beschrei bung

Die Erfindung betrifft Feldeffekttransistoren mit isoliertem Gate (IGFET) und insbesondere ein Verfahren zur Herstellung von IGFET mit hoher Ansprechgeschwindigkeit in integrierten Schaltungen hoher Dichte.

Um eine hohe Integrationsdichte und eine große Ansprechgeschwindigkeit zu erhalten, müssen sowohl die horizontalen als auch die vertikalen Abmessungen der IGFET verringert werden ("Scaling Principle"). Insbesondere ist es erforderlich, die Tiefe der Drain- und Source-Übergänge im Substrat zu verringern. Bei den üblicherweise im Handel zur Verfügung stehenden IGFET hat jedoch die Anwendung sehr dünner Übergänge nachteilige Folgen, weil dadurch der Schichtwiderstand der aktiven Source- und Drain-Zonen vergrößert und die Zuverlässigkeit der Kontakte zwischen diesen Zonen und den zugehörigen Elektroden verringert werden.

Um diese Nachteile zu vermeiden, ist bereits die Herstellung von IGFET vorgeschlagen worden, deren aktive Source- und Drain-Zonen auf der Oberfläche des Substrats anstatt in diesem gebildet sind. Eine derartige Struktur ist beispielsweise in der US-PS 1 477 083 beschrieben. Allerdings sind die darin erläuterten Verfahren zur Herstellung dieser Struktur sehr kompliziert und werden den Anforderungen der industriellen Produktion nich· gerecht.

Der Erfindung liegt die Aufgabe zugrunde, die Herstellung eines·. IGFET mit äußerst dünnen Übergängen, niedrigen Schichtwiderstärden und hoher Zuverlässigkeit der Kontakte anzugeben, das einfach durchzuführen ist und aus einer Folge von Herste!lungsschritten besteht, die mit herkömmlichen, industriellen Herstellungsverfahren kompatibel sind.

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Diese Aufgabe wird bei einem gattungsgemäßen Verfahren erfin dungsgemäß durch das im Patentanspruch 1 angegebene Kennzeichen gelöst.

Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen und aus der folgenden Beschreibung eines Ausführungsbeispiels, das in der Zeichnung dargestellt ist. In dieser zeigen die Figuren 1 - 7 Schnittdars te Tlungen eines Teils einer Siliziumscheibe im Verlauf der Herstellungsschritte gemäß der Erfindung.

Die in Figur 1 gezeigte Ausgangsstruktur wird mit bekannten Verfahren hergestellt und hat ein Substrat 1 aus monokristallinem Silizium vom Typ P mit einer niedrigen Konzentrazion von Dotie-

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rungs-Störstellen (etwa 10 Atome/cm ) und einem spezifischen Widerstand von etwa 20 Ohm χ cm, wobei in dem Substrat 1 eine Zone 3 vorliegt, die zur Aufnahme des IGFET bestimmt ist. Außerhalb der Zone 3 ist das Substrat von einer Schicht 2 aus Siliziumdioxid (SiO₂) bedeckt, welche das FeIddielektrikum bildet.

Auf dieser Struktur werden nacheinander die folgenden Verfahrensschritte durchgeführt:

thermische Oxydation mit einer Temperatur von etwa 1000° C der nicht bedeckte*" Oberfläche des Substrates 1 mit Bildung einer Schicht 4 aus SiIiziumdioxid (Figur 2) von etwa 350 A Dicke, die das Gate-Dielektrikum bildet;

- Niederschlag einer Schicht 5 aus polykristalline" Silizium (Figur 2) von etwa 5 00C A Dicke, aus Si 1 an (SiH-). Diese Ablagerung wird mit der CVD-Technik (Chemical Vapour Deposition) bei einer Temperatur von etwa 500° C durchgeführt;

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Dotierung der Schicht 5 aus polykristallinen! Silizium mittels Vorablagerung von Phosphoroxidchlorid (POCl₃) bei einer Temperatur von etwa 920° C. Die Konzentration der Dotierungsverunreini-

20 gungen (Phosphoratome) ist in der Größenordnung von 10

Atomen/cm ;

Diffusion der Dotierungsverunreinigungen in die Schicht 5 aus polykristallinem Silizium und Wachsen einer Schicht 6 aus Siliziumdioxid (Figur 2) von etwa 1500 A" Dicke mittels Aussetzung in eine oxydierende Umgebung bei einer Temperatur von etwa 1000° C;

Niederschlag einer Schicht 7 aus Siliziumnitrid (Si₃N₄) (Figur Z) von etwa 1500 Ä Dicke mittels der CVD-Technik bei einer Temperatur von etwa 500° C;

Bildung einer Maske 8 aus Photoresist (Figur 2), die einen Teil 9 der Schicht 7 aus Siliziumnitrid abdeckt. Diese Maske begrenzt die Gate-Fläche des IGFET, welche über einer Zone 30 des Substrates liegt, die die Kanal funktion des Transistors übernehmen soll;

Abtragung der nicht geschützten Teile der Schicht 7 (Figur 3) durch selektives Abätzen (feuchtes Abätzen mit Phosphorsäure oder Abätzen im Plasma), um dadurch den Teil 9 des Siliziumnitrids zu begrenzen, der als Abschirmung für die Teile der darunterliegenden Schichten einschließlich der Gate-Fläche dient;

- Entfernung der Maske 8 aus Photoresist;

Begrenzung des Teils 10 aus Siliziumdioxid, des Teils 11 aus polykristallinen! Silizium und des Teils 12 des Gate-Oxids (Figur 3) durch drei aufeinanderfolgende, selektive Ätzungen (feuchte Ätzungen oder Ätzungen im Plasma), durch die die Teile der Schichten 6, 5 und 4 abgetragen werden, die nicht von dem Teil 9 aus Siliziumnitrid abgedeckt sind;

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thermische Oxydation der auf diese Weise freigelegten Silizium-Oberflächen. Diese Oxydation erfolgt bei einer verhältnismäßig niedrigen Temperatur von etwa 800° C, damit das Wachsen des Oxids von der Konzentration der Dotierungsverunreinigungen im Silizium abhängt. An den Rändern des Teils 11 aus polykri-

20 stallinem Silizium, in dem die Dotierungskonzentration um 10

Atome/cm beträgt, wachsen Wände 13 aus Siliziumdioxid von etwa 1500 A* Dicke (Figur 4), und auf der nicht abgedeckten Fläche des Substrates 1, in dem die Dotierstoffkonzentration um 10
Atome/15 cm beträgt, wächst eine Schicht 14 aus Siliziumdioxid von etwa 350 Ä Dicke (Figur 4);

Reaktive Ionenätzung (RIE) des im vorhergehenden Verfahrensschritt hergestellten Siliziumdioxids. Diese Ätzung erfolgt in vertikaler Richtung und beseitigt das nicht von dem Teil 9 aus Siliziumnitrid abgedeckte Oxid, wodurch die Schicht 14 so weit abgetragen wird, bis die darunterliegende Oberfläche des Substrates 1 frei wird, während die Wände 13 mit den seitlichen Oberflächen der Teile 9 in Übereinstimmung gebracht werden. Die Dicke des Feldoxids 2 erfährt hingegen keine wesentliche Verringerung. Der Teil 11 des polykristallinen Siliziums bildet die Gate-Elektrode des IGFET und ist vollständig von dem Siliziumdioxid 15 umgeben (Figur 5);

Ablagerung einer Schicht 16 aus Silizium (Figur 6) von etwa 7000 % Dicke aus Siliziumtetrachlorid (SiCl-). Diese Ablagerung erfolgt mit der CVD-Technik bei einer Temperatur von etwa 1150° C. Die Streifen 17 auf dem Felddielektrikum 2 sind polykristallin, während die Zonen 18 und 19 auf dem Substrat epitaktisch sind, dieselbe kristalline Ausrichtung wie das Substrat haben und die aktiven Source- bzw. Drain-Zonen des IGFET bilden. Sie wachsen in vertikaler Richtung auf dem Substrat 1, während sie auf dem Nitrid 9 nicht wachsen, weshalb man eine sich selbsttätig ausrichtende Struktur erhält. Die Streifen 17 aus poiykristallinem Silizium werden als Elemente zur Verbindung

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mit anderen, nicht dargestellten Komponenten der integrierten Schaltung verwendet;

- Ionenimplantation eines N-Dotierstoffes, beispielsweise Arsen (As) in die Schicht 16 aus Silizium (Figur 6). Die Implantation erfolgt bei einer niedrigen Energie um etwa 80 KeV, um eine geringe Eindringung des Dotierstoffes zu erzielen, der bis zu einer Tiefe von etwa lOOG Ä* eindrinqt. Die Dosis des implantier-

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ten Dotierstoffes ist sehr hoch, etwa um 5 χ 10 Atome/cm , um eine hohe Leitfähigkeit zu erhalten;

- Aussetzung in eine oxidierende Umgebung bei einer Temperatur von etwa 1000° C für eine Zeit, die ausreicht, um die Diffusion des implantierten Dotierstoffes bis zu einer Tiefe von etwa 5000 Ä sowie das Wachsen einer Schicht 20 aus Siliziumdioxid (Figur 7) mit einer Dicke von etwa 4000 \ auf der Schicht 16 aus Silizium zu ermöglichen.

Auf die hier beschriebenen Herstellungsschritte folgen die üblichen Verfahrensschritte zur Öffnung der Fenster für die Gate-, Source- und Drain-Kontakte, zur Bildung der zugehörigen Elektroden und schließlich zur Passivierung der Vorrichtung.

Bei dem Verfahren gemäß der Erfindung wird der Dotierstoff nicht sehr tief in die epi takti s:.hen Zonen 18 und 19 implantiert, damit die folgenden thermischen Behandlungen bei hoher Temperaturen keine Diffusion cr'eses Dotierstoffes in das Substrat 1 hervorrufen und die Drain- und Source-übergänge schließlich nicht unter die Schnittstelle Gateoxid - Substrat sinken. In einer solchen Situation ergeben sich keine lateralen Übergangskapazitäten. Wenn diese nicht vorhanden sind, können hohe Ansprechgeschindigkeiten des Transistors erzielt werden. Außerdem erstrecken sich die verarmter, Zonen nicht, wie bei üblicher, IGFET, seitlich, sondern vertikal unter die aktiven Zonen, weshalb die wirksame Länge des Transistors ansteigt und die Gefahr eines punch-through sinkt.

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In Übereinstimmung mit den Anforderungen der Ebenheit werden Source- und Drain-Dicken erreicht, die größer als die mit herkömmlichen Verfahren erhältlichen sind, wodurch die zugehörigen Schichtwiderstände verbessert werden, deren Werte sich auf etwa ein Drittel der üblichen Werte verringern.

Zur Öffnung der Fenster für die Source- und Drain-Kontakte wird eine selektive fitzung durchgeführt, um das Oxid abzutragen, welches diese Source- und Drain-Zonen bedeckt. Es ist bekannt, daß bei üblichen Verfahren aufgrund der Maskierungstoleranzen während dieser fitzung die Gefahr besteht, daß ein Teil des Oxids abgetragen wird, der die Gate-Elektrode abdeckt, weshalb Kurzschlüsse zwischen den Source- und Drain-Zonen und der Gate-Elektrode auftreten können. Mit dem Verfahren gemäß der Erfindung wird das Oxid 15, das die Gate-Elektrode umgibt, von dem Siliziumnitrid 9 abgeschirmt, wodurch die soeben genannte Gefahr vermieden wird.

Die Streifen 17 aus polykristallinem Silizium können verwendet werden, um die Kontakte mit den Source- und Drain-Elektroderherzustellen, so daß die horizontalen Abmessungen der epitaktischen Zonen verringert werden können, ohne dadurch eine Verringerung der Fläche der Kontakte zu erhalten und damit deren Zuverlässigkeit einzuschränken. Die hohe Dosis des in die Siliziumschicht 16 implantierten Dotierstoffes erhöht schließlic'r die Leitfähigkeit dieser Kontakte.

Die Streifen 17 aus polykristallinem Silizium können nicht nur als Verbindungen verwendet werden, sondern auch, um beispielsweise Widerstände oder Kondensatorbeläge zu bilden. Wenn man die Bildung von Streifen aus polykristallinem Silizium auf der Schicht aus Feldoxid 2 vermeiden will, genügt es selbstverständlich, diese Schicht mit einer Maske aus Siliziumnitrid zu schützen .

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Bei einer Variante des Verfahrens gemäß der Erfindung werden die aktiven Source- und Drain-Zonen nicht durch epitaktisches Wachstum hergestellt, sondern durch Rekristallisation des polykristallinen Siliziums. In diesem Fall wird auf der gesamten Oberfläche der in Figur 5 gezeigten Struktur eine Schicht aus polykristallinem Silizium von etwa 7000 Ä Dicke abgelagert. Die Ablagerung erfolgt dabei mit der CVD-Technik bei einer Temperatur von etwa 500° C. Die epitaktisehen Drain- und Source-Zonen erhält man dadurch, daß mit der als "Laser annealing" bezeichneten Tecnrik die Zonen aus polykristallinem Silizium rekristallisiert werden, die in Kontakt mit dem monokristallinen Silizium des Substrates sind. Danach wird ein selektives Ätzen durchgeführt, um das polykristalline Silizium zu entfernen, welches auf dem Teil 9 aus Siliziumnitrid abgelagert ist, um anschließend wieder die in Figur 6 gezeigte Struktur zu erhalten, auf der die oben erläuterten Verfahrensschritte durchgeführt werden.

über das hier beschriebene und dargestellte Ausführungsbeispiel hinaus sind selbstverständlich Änderungen möglich, ohne dadurch den Erfindungsgedanken zu verlassen. Die Erfindung kann außerdem hei jedem Herstellungsverfahren für MOS und CMOS ausgeführt werden.

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Claims

Patentansprüche

Γΐ) Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate auf einem Substrat (1) aus monokristallinem Silizium eines ersten Leitfähigkeitstyps, unter Bildung einer Mehrzahl liberei nanderl legender Schichten (4, 5, 6), von denen eine erste, isolierende Schicht (4) auf dem Substrat gebildet wird und das Gate-Dielektrikum darstellt, eine zweite, leitende Schicht (5) auf der ersten Schicht (4) gebildet wird und die Gate-Elektrode des Transistors darstellt, während eine zweite, isolierende Schicht (6) auf der leitenden Schicht (5) gebildet w i r d ,

gekennzei c h net durch die folgenden

schri tte:

Verfahrens-

Bildung einer ersten Abschirmschicht (7) auf der zweiten isolierenden Schicht (6),

- Bildung einer Schutzmaske (8) auf der Abschirmschicht (7), wobei die Schutzmaske (8) eine Gate-Fläche über einer Zone (30) des Substrats begrenzt, die zur Übernahme der Kanalfunktion des Transistors geeignet ist,

- Selektives Ätzen der Abschirmschicht und der mehrfach übereinander angeordneten Schichten bis zur Freilegung des Substrates an den Seiten der Kanalzone,

Bildung von isolierenden Wänden (13) an den Rändern der leitenden Schicht (5), die durch das selektive Ätzen (11) freigelegt worden sind,

- Bildung von epitaktisehen Zonen (18, 19) auf den durch das selektive Ätzen freigelegten Flächen des Substrates, wobei die epitaktisehen Zonen von einem zweiten Leitfähigkeitstyp sind und bestimmt sind, die Source- und Drain-Zonen des Transistors ζ u b i 1 d e η .
2. Verfahren nach Anspruch 1, bei dem vor der Bildung der Mehrzahl der übereinanderliegenden Schichten eine isolierende Schicht (2) gebildet wird, die das Felddielektrikum an den Seiten einer Zone (3) des Substrates bildet, die zur Aufnahme des Transistors bestimmt ist, dadurch g e ke η η ζ e i c h η e t , daß die Bildung der epitaktisehen Zonen die folgenden Herstellungsschritte aufweist:

Ablagerung einer Siliziumschicht (16) auf den freigelegten Oberflächen des Felddielektrikums und des Substrats derart, daß die Teile des Substrats, die auf dem Felddielektrikum niedergeschlagen sind, polykristallin (17) und die auf dem Substrat niedergeschlagenen Teile epitaktisch (18, 19) sind, und

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- Dotierung dieser Siliziumschicht mit Dotierstoffen des zweiten Leitfähigkeitstyps.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Dotierung mit Störstellen, die zur zweiten Leitfähigkeitsart fuhren, eine Ionenimplantation des Dotierstoffs in die Siliziumschicht (16) umfaßt.
4. Verfahren nach Anspruch 1, bei dem vor der Herstellung der mehreren, übereinanderliegenen Schichten eine isolierende Schicht (2) gebildet wird, die das Felddielektrikum an den Seiten einer Zone (3) des Substrates bildet, welches zur Aufnahme des Transistors bestimmt ist, dadurch ge kenn ζ ei chn e t , daß die Bildung der epitaktischen Zonen die folgenden Verfahrensschritte umfaßt:

- Ablagerung einer ersten Schicht aus polykristallinem Silizium auf den freigelegten Oberflächen des Felddielektrikums und des Substrates, »

- Rekristallisation derjenigen Teile der polykristallinen SiIi- ^ ziumschicht, die über dem Substrat liegen, derart, daß die epitaktischen Zonen erhalten-werden,

- Dotierung der epitaktischen Zonen mit Dotierstoffen des zweiten Leitfähigkeitstyps.
5. Verfahren nach Anspruch 4, dadurch g e k e-,-η η ζ e i c h net, daß die Dotierung mit Dotierstoffen des zweiten Leitfähigkeitstyps eine Ionenimplantation des Dotierstoffes in die epitaktischen Zonen enthält.

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6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem

- die Bildung der ersten, isolierenden Schicht das Wachsen einer Schicht (4) aus Siliziumdioxid auf der freigelegten Oberfläche des Substrates umfaßt,

die Bildung der leitenden Schicht die Ablagerung einer Schicht (5) aus polykristallinem Silizium auf der ersten isolierenden Schicht sowie die 'Dotierung dieser Schicht (5) aus polykristallinem Silizium umfaßt und

die Bildung der zweiten isolierenden Schicht das Wachsen einer Schicht (6) aus Siliziumdioxid auf der leitenden Schicht umfaßt,

dadurchgeken η zeichnet, daß

die Bildung der Abschirmschicht die Ablagerung einer Schicht (7) aus Siliziumnitrid auf der zweiten isolierenden Schicht umfaßt,

das selektive Abätzen die Abtragung der nicht von der Maske abgedeckten Teile der Schicht umfaßt derart, daß die Gate-Fläche (9) des Transistors abgedeckt bleibt, sowie die Entfernung der Maske und die Abtragung der nicht von den übereinanderliegenden Schichten abgedeckten Teile derart, daß die Teile dieser Schichten innerhalb der Gate-Fläche begrenzt werden, und

- die Bildung der isolierenden Wände das Wachsen von Siliziumdioxid (13) an den Rändern der Teile (11) der leitenden Schicht innerhalb der Gate-Fläche umfaßt.