DE3511352A1

DE3511352A1 - Method and coupling device for distribution of plesiochronous broadband digital signals

Info

Publication number: DE3511352A1
Application number: DE19853511352
Authority: DE
Inventors: Wilhelm Dipl.-Ing. 8029 Sauerlach Volejnik
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1985-03-28
Filing date: 1985-03-28
Publication date: 1986-10-09

Abstract

Coupling device in which, under the control of a central clock (ZT), plesiochronous broadband digital signals (DS1a-DS3a) with a bit rate equal to or greater than 1.5 Mbit/s are converted in input-side converters (4-6) with padding into intermediate digital signals (ZDS1-ZDS3) containing additional signals and, after passing through a switching matrix with switching points (10-18), are converted in output-side converters (22-24) back into plesiochronous broadband digital signals (DS1b-DS3b). The distribution of the broadband digital signals is possible through the application of the positive padding method to the individual digital signal with a common clock. <IMAGE>

Description

Verfahren und Koppeleinrichtung zum Verteilen vonMethod and coupling device for distributing

plesiochronen Breitband-Digitalsignalen Die Erfindung bezieht sich auf ein Verfahren zum Verteilen von Breitband-Digitalsignalen über Koppelpunkte einer Koppeleinrichtung sowie auf eine Koppeleinrichtung selbst.Broadband plesiochronous digital signals The invention relates to to a method for distributing broadband digital signals over crosspoints a coupling device as well as a coupling device itself.

Unter Breitband-Digitalsignalen werden solche einer Bitrate gleich oder größer 1,5 Mbit/s verstanden.Among broadband digital signals, those become equal to a bit rate or greater than 1.5 Mbit / s.

Koppeleinrichtungen sind aus dem Buch "Neue Kommunikationsnetze - Prinzipien, Einrichtungen, Systeme", Peter R. Gerke, Springer-Verlag, Berlin, Heidelberg, New York, 1982, Seiten 43 bis 81, bekannt. Sie dienen durch Koppeln von Eingängen mit Ausgänge beispielsweise der Vermittlungstechnik, in der insbesondere das Zeitmultiplex-und das Raummultiplex-Prinzip eingesetzt wird. Bei letzterem können über Koppelpunkte Verbindungen zwischen zwei Leitungen wahlweise hergestellt werden.Coupling devices are from the book "New Communication Networks - Principles, facilities, systems ", Peter R. Gerke, Springer-Verlag, Berlin, Heidelberg, New York, 1982, pages 43 to 81. They serve by coupling inputs with outputs, for example, the switching technology, in particular the time division multiplex and the room multiplex principle is used. With the latter, you can use crosspoints Connections between two lines can be made optionally.

Aus der Zeitschrift telcom report", 2 (1979) Beiheft Digital-Übertragungstechnik, Seiten 59 bis 64, sind weiter Digitalsignal-Multiplexgeräte bekannt, bei denen Signale aller Hierarchiestufen in beiden Übertragungsrichtungen digital - einmal bündeln und einmal aufteilen - verarbeitet werden. Die Signale können untereinander plesiochron oder synchron sein. Ein Digitalsignal ist dann plesiochron, wenn sich seine Bitrate innerhalb eines Toleranzbereichs um die Nennbitrate bewegen darf.From the magazine telcom report ", 2 (1979) supplement digital transmission technology, Pages 59 to 64, digital signal multiplex devices are also known in which signals of all hierarchical levels in both transmission directions digitally - bundle once and split once - processed. The signals can be plesiochronous with one another or be in sync. A digital signal is plesiochronous if its bit rate may move within a tolerance range around the nominal bit rate.

Die bei plesiochronen Einzelsignalen erforderliche Taktanpassung geschieht nach dem Positiv-Stopfverfahren, bei dem in der Sendestelle die Bitrate des Einzelsignals der niedrigeren Ordnung an die des abgehenden Signals der höheren Ordnung angepaßt wird. Nach der Übertragung erhalten bei diesem Verfahren die Bitraten der Einzelsignale wieder ihre ursprünglichen Werte.The clock adjustment required for plesiochronous individual signals takes place according to the positive stuffing method, in which the bit rate of the individual signal is recorded at the transmission point of the lower order matched that of the outgoing higher order signal will. With this method, the bit rates of the individual signals are retained after the transmission return to their original values.

Für das zeitliche Verschachteln von vier Digitalsignalen wird ein Pulsrahmen verwendet, der für das gebündelte Digitalsignal eine Bitrate von mehr als dem vierfachen Nennwert der Bitrate des Einzelsignals festlegt. Der Pulsrahmen enthält auRer den Nutzinformationen die Angaben für Rahmenkennung, Überwachung und Taktanpassung.For the temporal interleaving of four digital signals, a Pulse frame is used, which has a bit rate of more for the bundled digital signal as four times the nominal value of the bit rate of the single signal. The pulse frame In addition to the useful information, it contains the information for frame identification, monitoring and Clock adjustment.

Die Realisierung von Schnittstellen, Taktanpassungen, Multiplexer, Demultiplexer und Taktversorgung ist näher erläutert.The implementation of interfaces, clock adjustments, multiplexers, Demultiplexer and clock supply is explained in more detail.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung für ein schnelles, elektronisch gesteuertes Rangieren von plesiochronen Breitband-Digitalsignalen anzugeben.The invention is based on the object of a method and an arrangement for fast, electronically controlled maneuvering of plesiochronous broadband digital signals to specify.

Bei einem Verfahren zum Verteilen von Breitband-Digitalsignalen über Koppelpunkte einer Koppeleinrichtung wird diese Aufgabe erfindungsgemäß dadurch gelöst, daR plesiochrone Breitband-Digitalsignale zwischen den Eingängen und den Ausgängen der Koppeleinrichtung von einem zentralen Takt gesteuert mittels Positiv-Stopfverfahren übertragen werden. Damit wird die Stopftechnik erstmals bei der Übertragung von Einzelsignalen und dazu nur innerhalb eines Gerätes angewandt.In a method for distributing broadband digital signals over According to the invention, this object is achieved by coupling points of a coupling device solved that plesiochronous broadband digital signals between the inputs and the Outputs of the coupling device controlled by a central clock using the positive stuffing method be transmitted. This is the first time the tamping technology is used in the transmission of Individual signals and only used within a device.

Vorteilhaft ist es dabei, wenn innerhalb der Koppeleinrichtung Zwischen-Digitalsignale mit Puls rahmen aus m Bits gebildet werden, von denen n+o Bits der Übertragung von Bits des jeweils anliegenden plesiochronen Digitalsignals, die o Bits bei Fehlen von Bits dieses Digitalsignals als Leerbits und p Bits der Übertragung einer Stopfkennung für den Inhalt der o Bits dienen, wobei für n, o und p ganze Zahlen gewählt sind.It is advantageous if there are intermediate digital signals within the coupling device with pulse frame are formed from m bits, of which n + o bits of the transmission of Bits of the plesiochronous digital signal present, the o bits if missing of bits of this digital signal as empty bits and p bits of the transmission of a stuffing identifier serve for the content of the o bits, whereby integers are chosen for n, o and p.

Vorteilhaft ist es weiterhin, wenn im Pulsrahmen zusätzlich q Bits der Übertragung von Überwachungssignalen und/oder r Bits der Übertragung von Service-Signalen dienen.It is also advantageous if there are also q bits in the pulse frame the transmission of monitoring signals and / or r bits of the transmission of service signals to serve.

Die Bitrate des zentralen Taktes wird derart gewählt, daß die Bitrate der n+o Bits gleich oder größer als die höchstzulässige Bitrate der plesiochronen Digitalsignale ist. Weiter wird ein zentraler Rahmentakt erzeugt, der Beginn und Ende der Pulsrahmen markiert.The bit rate of the central clock is chosen so that the bit rate of the n + o bits equal to or greater than the maximum permissible bit rate of the plesiochronous Digital signals is. A central frame rate is also generated, the beginning and The end of the pulse frame is marked.

Je mehr Zusatzsignale eingefügt werden, um so schneller muß die höchste Bitrate der Zwischen-Digitalsignale sein. Dieser Nachteil kann dadurch vermieden werden, daß in den p oder p+q Bits unter Bildung eines Überrahmens nacheinander in beliebiger definierter Reihenfolge Kennungs-, Überwachungs- und/oder Servicesignale übertragen werden und daß der Beginn und das Ende jedes Überrahmens durch einen zentralen Überrahmentakt markiert wird.The more additional signals are inserted, the faster the highest one has to be Bit rate of the intermediate digital signals. This can avoid this disadvantage that in the p or p + q bits successively forming a superframe Identification, monitoring and / or service signals in any defined order are transmitted and that the beginning and the end of each superframe by a central superframe clock is marked.

Eine kostengünstige und leistungssparende Technologie läßt sich für eine Koppeleinrichtung dann anwenden, wenn die Frequenz des zentralen Taktes reduziert werden kann.An inexpensive and power-saving technology can be used for then use a coupling device when the frequency of the central clock is reduced can be.

Dies ist möglich, wenn die Bits eines Pulsrahmens durch die Koppelpunkte jeweils insgesamt parallel oder in Teilen parallel und zeitlich gestaffelt durchgeschaltet werden; Zur Durchführung des erfindungsgemäßen Verfahrens ist eine Koppeleinrichtung mit einem Koppelfeld von Vorteil, die dadurch gekennzeichnet ist, daß den Eingängen des Koppelfeldes vorgeschaltet eingangsseitige Umsetzer zur Umsetzung der Breitband-Digitalsignale in Zwischen-Digitalsignale vorgesehen sind, daß den Ausgängen des Koppelfeldes nachgeschaltet ausgangsseitige Umsetzer zur Umsetzung der Zwischen-Digitalsignale in die wiederzugewinnenden Breitband-Digitalsignale vorgesehen sind, daß ein Takterzeuger zur Erzeugung des zentralen Taktes und des zentralen Rahmentaktes vorgesehen ist und daß eine Rangiereinrichtung für das Koppelfeld vorgesehen ist. Die Rangiereinrichtung kann mittels Fernsteuerung betätigt werden.This is possible when the bits of a pulse frame pass through the crosspoints in each case switched through in parallel or in parts in parallel and staggered in time will; To carry out the method according to the invention is a Coupling device with a switching matrix is advantageous, which is characterized by that the inputs of the switching network are connected upstream of the input-side converter for implementation of the broadband digital signals are provided in intermediate digital signals that the Outputs of the switching matrix downstream converter for conversion of the intermediate digital signals into the broadband digital signals to be recovered are provided that a clock generator for generating the central clock and the central frame clock is provided and that a switching device for the switching network is provided. The maneuvering device can be operated by remote control.

Für die praktische Ausgestaltung der erfindungsgemäßen Koppeleinrichtung ist es von Vorteil, wenn im eingangsseitigen Umsetzer im Übertragungsweg eine empfangsseitige Schnittstelle, eine empfangsseitige Taktanpassung mit einem Pufferspeicher, mit einem empfangsseitigen Phasenvergleicher und mit einer empfangsseitigen Pufferspeicher-Steuerung und ein Multiplexer vorgesehen sind, der die Stopfkennung von der Pufferspeicher-Steuerung sowie Zusatzsignale über weitere Eingänge empfängt, und wenn eine Multiplexer-Steuerung vorgesehen ist, die den zentralen Takt und den zentralen Rahmentakt empfängt und Steuersignale an den Multiplexer und die empfangsseitige Pufferspeicher-Steuerung abgibt.For the practical design of the coupling device according to the invention It is advantageous if the converter on the input side has a receiver on the transmission path Interface, a receiving-side clock adjustment with a buffer memory, with a phase comparator at the receiving end and with a buffer memory controller at the receiving end and a multiplexer is provided which receives the stuffing identifier from the buffer memory controller as well as receiving additional signals via other inputs, and if a multiplexer control is provided that receives the central clock and the central frame clock and Control signals to the multiplexer and the buffer memory controller on the receiving side gives away.

Für die praktische Ausführung der erfindungsgemäßen Koppeleinrichtung ist es weiter von Vorteil, wenn im ausgangsseitigen Umsetzer im Übertragungsweg ein Demultiplexer, eine sendeseitige Taktanpassung mit einem sendeseitigen Pufferspeicher, mit einem sendeseitigen Phasenvergleicher, mit einem spannungsgesteuerten Oszilla- tor und mit einer sendeseitigen Pufferspeicher-Steuerung und eine sendeseitige Schnittstelle vorgesehen sind, wenn zwischen dem Demultiplexer und der sendeseitigen Pufferspeicher-Steuerung eine Verbindung für eine Weiterleitung der Stopfkennung vorgesehen ist, wenn Demultiplexerausgänge für Zusatzsignale vorgesehen sind und wenn eine Demultiplexer-Steuerung vorgesehen ist, die den zentralen Takt und den zentralen Rahmentakt empfängt und Steuersignale an den Demultiplexer und die sendeseitige Pufferspeicher-Steuerung abgibt.For the practical implementation of the coupling device according to the invention it is also advantageous if the converter on the output side is in the transmission path a demultiplexer, a transmission-side clock adjustment with a transmission-side buffer memory, with a phase comparator on the transmitter side, with a voltage-controlled oscillator gate and with a transmit-side buffer memory controller and a transmit-side interface are provided if between the demultiplexer and the transmit-side buffer memory controller a connection for forwarding the stuffing identifier is provided if demultiplexer outputs are provided for additional signals and if a demultiplexer control is provided which receives the central clock and the central frame clock and control signals to the demultiplexer and the transmit-side buffer memory controller.

Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert.The invention is explained in more detail below on the basis of exemplary embodiments explained.

Fig. 1 zeigt eine erfindungsgemäße Koppeleinrichtung, Fig. 2 zeigt einen eingangsseitigen Umsetzer für diese Koppeleinrichtung, Fig. 3 zeigt einen ausgangsseitigen Umsetzer für diese Koppeleinrichtung und Fig. 4 einen Pulsrahmen.Fig. 1 shows a coupling device according to the invention, Fig. 2 shows an input-side converter for this coupling device, Fig. 3 shows one converter on the output side for this coupling device and FIG. 4 shows a pulse frame.

Fig. 1 zeigt eine erfindungsgemäße Koppeleinrichtung mit einem an sich bekannten Koppelfeld mit Koppelpunkten 10 bis 18, die durch eine Rangiereinrichtung 31 einstellbar sind. An die Stelle dieses Koppelfeldes kann ein beliebiges anderes Koppelfeld treten.Fig. 1 shows a coupling device according to the invention with a known switching network with crosspoints 10 to 18, which by a switching device 31 are adjustable. Any other one can take the place of this switching matrix Connect switching network.

Den Eingängen 7 bis 9 des Koppelfeldes 10 bis 18 sind eingangsseitig Umsetzer 4 bis 6 vorgeschaltet, deren Eingängen 1 bis 3 plesiochrone Breitband-Digitalsignale DSla bis DS3a zugeführt werden. Die eingangsseitigen Umsetzer 4 bis 6 geben Zwischen-Digitalsignale ZDS1 bis ZDS3 an die Eingänge 7 bis 9 des Koppelfeldes ab. Diese durchlaufen die Koppelpunkte und gelangen zu den Ausgängen 19 bis 21 des Koppelfeldes. Im dargestellten Fall hat die Rangiereinrichtung die Koppelpunkte 11, 15 und 16 durchgeschaltet. Dies hat zur Folge, daR am Ausgang 19 das Zwischen-Digitalsignal ZDS2, am Ausgang 20 das Zwischen-Digitalsignal ZDS3 und am Ausgang 21 das Zwischen-Digitalsignal ZDS1 erscheint.The inputs 7 to 9 of the switching matrix 10 to 18 are on the input side Converters 4 to 6 connected upstream, their inputs 1 to 3 plesiochronous broadband digital signals DSla to DS3a are fed. The converters 4 to 6 on the input side provide intermediate digital signals ZDS1 to ZDS3 to inputs 7 to 9 of the switching matrix. These run through the crosspoints and get to the outputs 19 to 21 of the switching matrix. In the illustrated In this case, the maneuvering device has switched the crosspoints 11, 15 and 16 through. As a result, the intermediate digital signal ZDS2 at output 19 is at the output 20 the intermediate digital signal ZDS3 and at output 21 the intermediate digital signal ZDS1 appears.

Den Ausgängen 19 bis 21 des Koppelfeldes sind ausgangsseitige Umsetzer 22 bis 24 nachgeschaltet, an deren Ausgängen 25 bis 27 die wiedergewonnenen plesiochronen Breitband-Digitalsignale DS2b, DS3b und DSlb erscheinen.The outputs 19 to 21 of the switching matrix are converters on the output side 22 to 24 connected downstream, at whose outputs 25 to 27 the recovered plesiochronous Broadband digital signals DS2b, DS3b and DSlb appear.

Der Takterzeuger 28 gibt über die Klemme 30 an alle Einheiten der Koppeleinrichtung einen zentralen Takt ZT und über die Klemme 29 an alle Umsetzer einen zentralen Rahmentakt ZRT ab. Die Wirkungsweise der Umsetzer wird in den nachfolgenden Figuren näher erläutert.The clock generator 28 is via the terminal 30 to all units of the Coupling device a central clock ZT and via terminal 29 to all converters a central frame cycle ZRT. The mode of operation of the converters is described in the following Figures explained in more detail.

Fig. 2 zeigt detailliert den eingangsseitigen Umsetzer 4. Die Umsetzer 5 und 6 sind entsprechend gestaltet.2 shows in detail the converter 4 on the input side. The converters 5 and 6 are designed accordingly.

Der Umsetzer 4 enthält eine Schnittstelle 32, einen Pufferspeicher 35, einen Phasenvergleicher 36, eine Pufferspeicher-Steuerung 37, einen Multiplexer 42 und eine Multiplexer-Steuerung 39.The converter 4 contains an interface 32, a buffer memory 35, a phase comparator 36, a buffer memory controller 37, a multiplexer 42 and a multiplexer controller 39.

Über den Eingang 1 wird das plesiochrone Breitband-Digitalsignal DSla eingegeben; das erzeugte Zwischen-Digitalsignal ZDS1 verläßt den Umsetzer über den Ausgang 7. Über den Eingang 30 wird der zentrale Takt ZT und über den Eingang 29 der zentrale Rahmentakt ZRT eingespeist. Zusatzsignale beispielsweise für Überwachung und Service werden den Anschlüssen 45 zugeführt.The plesiochronous broadband digital signal DSla entered; the generated intermediate digital signal ZDS1 leaves the converter via the Output 7. The central clock ZT is sent via input 30 and via input 29 the central frame cycle ZRT is fed in. Additional signals, for example for monitoring and service are supplied to the terminals 45.

Das plesiochrone Breitband-Digitalsignal am Eingang 1 sei beispielsweise pseudoternär. in der Schnittstelle 32 wird in an sich bekannter Weise eine Verstärkung, eine Taktrückgewinnung, eine Aufhebung der Kabelverzerrung und eine Amplitudenentscheidung vorgenommen. Weiter kann eine Decodierung des Leitungscodes,eine Überwachung des Eingangssignals und eine AIS-Signal-Einsetzung bei fehlendem Eingangssignal vorgenommen werden. Am Ausgang 34 wird ein binäres Signal abgegeben. Der von der Pufferspeicher-Steuerung 37 kommende Takt TES schreibt das vom Eingang 34 kommende binäre Digitalsignal in den Pufferspeicher 35 ein. Der von der Pufferspeicher-Steuerung 37 gelieferte Takt TAS steuert das serielle, blockweise Auslesen zum Ausgang 43. Die Phasendifferenzen zwischen Einschreibetakt TES und Auslesetakt TAS fängt der Pufferspeicher 35 auf. Darüberhinaus bleibt in jedem Pulsrahmen wegen des systematisch zu schnellen Auslesens nach dem Positiv-Stoppverfahren eine zusätzliche Phasendifferenz übrig, die sich von Rahmen zu Rahmen aufsummiert. Der Phasenvergleicher 36 kontrolliert diese Phasendifferenz. Überschreitet sie einen gewissen Grenzwert so wird zum nächst möglichen Zeitpunkt ein Stopfbit im Pulsrahmen eingefügt, d.h. es entsteht ein Leerbit. Zu diesem Zweck hält die Pufferspeicher-Steuerung 37 den Auslesetakt um eine Bitperiode an. Vorher gibt die Pufferspeicher-Steuerung 37 noch die Stopfkennung über den AnschluR 44 an den Multiplexer 42 ab. Dadurch teilt die Pufferspeicher-Steuerung 37 dem Demultiplexer 46 im verbundenen ausgangsseitigen Umsetzer 24 mit, daß die entsprechende Bitposition des Rahmens ein Stopfbit enthält. Die Multiplexer-Steuerung 39 steuert die Pufferspeicher-Steuerung 37 und den Multiplexer 42 derart, daß der gewünschte Pulsrahmen entsteht.The plesiochronous broadband digital signal at input 1 is an example pseudo-ternary. in the interface 32 is a gain in a known manner, clock recovery, cable distortion cancellation and amplitude decision performed. Decoding of the line code, monitoring of the Input signal and an AIS signal set-up in the absence of an input signal will. A binary signal is emitted at output 34. The one from the buffer controller 37 incoming clock TES writes the binary digital signal coming from input 34 in the buffer memory 35. The clock supplied by the buffer memory controller 37 TAS controls the serial, block-by-block reading to output 43. The phase differences The buffer memory 35 intercepts between the write-in clock TES and the read-out clock TAS. In addition, remains in each pulse frame because of the systematically too fast readout after the positive stop process, an additional phase difference is left that is summed up from frame to frame. The phase comparator 36 controls this phase difference. If it exceeds a certain limit value, the next possible point in time a stuffing bit inserted in the pulse frame, i.e. an empty bit is created. To this end the buffer memory controller 37 stops the read-out clock by one bit period. Before the buffer storage controller 37 also outputs the stuffing identifier via the connection 44 to the multiplexer 42. Thereby, the buffer memory controller 37 shares the demultiplexer 46 in the connected output-side converter 24 with that the corresponding bit position of the frame contains a stuffing bit. The multiplexer controller 39 controls the buffer memory controller 37 and the multiplexer 42 in such a way that the desired pulse frame is produced.

Fig. 3 zeigt einen sendeseitigen Umsetzer 24, der identisch mit den sendeseitigen Umsetzern 22 und 23 ist.Fig. 3 shows a transmitter-side converter 24 which is identical to the Transmitting converters 22 and 23 is.

Dieser Umsetzer 24 enthält einen Demultiplexer 46, eine Demultiplexer-Steuerung 47, einen Pufferspeicher 53, einen Phasenvergleicher 54, einen spannungsgesteuerten Oszillator 55, eine Pufferspeicher-Steuerung 57 und eine Schnittstelle 59. Dem Umsetzer wird über den Eingang 21 das Zwischen-Digitalsignal ZDS1, das das Koppelfeld über den Koppelpunkt 16 durchlaufen hat, zugeführt. Das wiederhergestellte ples iochrone Breitband-Digitalsignal DSlb wird über den Ausgang 27 abgegeben. Über die Klemmen 30 und 29 wird der Demultiplexer-Steuerung 47 der zentrale Takt ZT und der zentrale Rahmentakt ZRT zugeführt. Im Zwischen-Digitalsignal ZDS1 enthaltene Zusatzsignale werden über die Anschlüsse 52 entnommen.This converter 24 contains a demultiplexer 46, a demultiplexer control 47, a buffer memory 53, a phase comparator 54, a voltage controlled Oscillator 55, a buffer memory controller 57 and an interface 59. The converter is the intermediate digital signal ZDS1 via the input 21, which the switching matrix via has passed through the crosspoint 16 is supplied. The restored ples iochrone Broadband digital signal DSlb is output via output 27. About the terminals 30 and 29, the demultiplexer control 47 is the central clock ZT and the central Frame cycle ZRT supplied. Additional signals contained in the intermediate digital signal ZDS1 are taken from connections 52.

Der Demultiplexer 46 trennt die über das Koppelfeld übertragenen Signale auf, am Ausgang 50 erscheint das binäre Digitalsignal und am Eingang 51 die Stopfkennung.The demultiplexer 46 separates the signals transmitted over the switching network on, the binary digital signal appears at output 50 and the stuffing code at input 51.

Das binäre Digitalsignal wird mit dem Takt TEE seriell und blockweise in den Pufferspeicher 53 eingeschrieben.The binary digital signal becomes serial and block-wise with the clock TEE written in the buffer memory 53.

Der nachgezogene spannungsgesteuerte Oszillator 55 gewinnt aus dem ungleichmäßigen Einschreibetakt TEE den gleichmäßigen Takt TAE zum Auslesen und zur Weitergabe.The tightened voltage controlled oscillator 55 wins from the uneven write clock TEE the even clock TAE for reading and for distribution.

Schließlich übernimmt die Schnittstelle 59 das binäre Digitalsignal und das Taktsignal am AnschluR 58. In der Schnittstelle 59 erfolgt eine Verstärkung und eine Erzeugung der Ausgangsimpulse. Weiter kann eine Leitungscodierung und das Einsetzen eines AIS-Signals bei Störung im Koppelfeld 10 bis 18 erfolgen.Finally, the interface 59 takes over the binary digital signal and the clock signal at connection 58. Amplification takes place in interface 59 and generation of the output pulses. Line coding and the Use of an AIS signal in the event of a fault in the switching network 10 to 18.

Fig. 4 zeigt einen Pulsrahmen P mit m Bits. Dieser setzt sich aus n Bits für das Nutzsignal, o Bits für das Nutzsignal oder Stopfbits gleich Leerbits, p Bits für die Stopfkennung, q Bits für Überwachungssignale und r Bits für Service-Signale zusammen. Unter dem Pulsrahmen P ist der zentrale Takt ZT und der zentrale Rahmentakt ZRT dargestellt. Die Bits p, o, q, s werden im Regelfall gleichmäßig über den Rahmen P verteilt.4 shows a pulse frame P with m bits. This is exposed n bits for the useful signal, o bits for the useful signal or stuffing bits equal to empty bits, p bits for the stuffing identifier, q bits for monitoring signals and r bits for Service signals together. Under the pulse frame P is the central clock ZT and the central frame clock ZRT shown. The bits p, o, q, s are usually uniform distributed over the frame P.

11 Patentansprüche 4 Figuren11 claims 4 figures

Claims

Claims method for distributing broadband digital signals via coupling points (10-18) of a coupling device, characterized in that plesiochronous Broadband digital signals (DSla-DS3a) between the inputs (1-3) and the outputs (25-27) of the coupling device controlled by a central clock (ZT) using the positive stuffing method be transmitted.

2. The method according to claim 1, characterized in that within the coupling device intermediate digital signals (ZDS1-ZDS3) with pulse frames (P) m bits are formed, of which n + o bits of the transmission of bits of each applied plesiochronous digital signal (DSla-DS3a), the o bits in the absence of Bits of this digital signal (DSla-DS3a) as empty bits and p bits of the transmission of a Stuffing identifier is used for the content of the o bits, with integers for n, o and p are chosen.

3. The method according to claim 2, characterized in that in the pulse frame (P) additionally q bits are used for the transmission of monitoring signals, q being a is an integer.

4. The method according to claim 2, characterized in that in the pulse frame (P) additional r bits are used for the transmission of service signals, where r is a is an integer.

5. The method according to any one of claims 1 to 4, d a d u r c h g e k e n n z e i c h n e t that the bit rate of the central clock (ZT) is chosen in such a way, that the bit rate of the n + o bits is equal to or greater than the maximum permissible bit rate of plesiochronous digital signals (DS).

6. The method according to claim 5, characterized in that a central Frame clock (ZT) is generated, which marks the beginning and end of the pulse frame (P).

7. The method according to any one of the preceding claims, characterized in, that in the p or p + q bits with the formation of a superframe one after the other in any Sequence identification, monitoring and / or service signals are transmitted and that the beginning and the end of each superframe by a central superframe clock is marked.

8. The method according to any one of the preceding claims, characterized in, that the bits of a pulse frame (P) through the crosspoints (10-18) each total can be switched through in parallel or in parts in parallel and staggered in time.

9. Coupling device with a switching matrix (10-18) for implementation of the method according to one of the preceding claims, characterized in that that the inputs (7-9) of the switching matrix (10-18) are connected upstream of the input-side converter (4-6) for converting the broadband digital signals (DSla-DS3a) into intermediate digital signals (ZDS1-ZDS3) are provided, that the outputs (19-21) of the switching matrix (10-18) downstream converters (22-24) for converting the intermediate digital signals (ZDS1-ZDS3) provided in the broadband digital signals to be recovered (DSlb-DS3b) are that a clock generator (28) for generating the central clock (ZT) and the central frame cycle (ZRT) is provided and that a shunting device (31) for the switching matrix (10-18) is provided (Fig. 1).

10. Coupling device according to claim 9, characterized in that in the input-side converter (4-6) in the transmission path a receiving-side interface (32), a receiving-side clock adaptation with a buffer memory (35), with a phase comparator (36) at the receiving end and with a buffer memory controller at the receiving end (37) and a multiplexer (42) are provided, which the stuffing identifier from the buffer memory controller (37) and additional signals via further inputs (45), and that a multiplexer control (39) is provided, which the central clock (ZT) and the central frame clock (ZRT) receives and control signals to the multiplexer (42) and the receiving-side buffer memory controller (37) delivers (Fig. 2).

11. Coupling device according to claim 9, characterized in that in the output converter (22-24) in the transmission path a demultiplexer (46), a transmission-side clock adaptation with a transmission-side buffer memory (53), with a phase comparator (54) on the transmission side, with a voltage-controlled oscillator (55) and with a transmit-side buffer memory controller (57) and one Interface (59) on the transmit side are provided between the demultiplexer (46) and the transmit-side buffer memory control (57) a connection (51) for forwarding the stuffing code it is provided that demultiplexer outputs (52) are provided for additional signals and that a demultiplexer control (47) is provided, which receives the central clock (ZT) and the central frame clock (ZRT) and control signals and the demultiplexer (46) and the transmit-side buffer memory controller (57) delivers (Fig. 3).