DE3588155T2

DE3588155T2 - Digitale IC-Vorrichtung

Info

Publication number: DE3588155T2
Application number: DE3588155T
Authority: DE
Inventors: William Robert Verbanets; Leonard Charles Vercellotti; Theodore Hughes York
Original assignee: Eaton Corp
Current assignee: Eaton Corp
Priority date: 1984-06-28
Filing date: 1985-06-14
Publication date: 1997-09-18
Anticipated expiration: 2005-06-15
Also published as: DE3588141T2; AU584908B2; EP0189456B1; KR940000954B1; CA1277381C; EP0431983B1; IN164533B; EP0431982B1; DE3588155D1; SG129493G; IL75547A; ZA854670B; DE3588141D1; DE3586627T2; IE60327B1; EP0189456A1; DE3586627D1; IL75547A0; EP0431982A3; PH24235A

Description

Die Erfindung betrifft eine digitale IC-Vorrichtung.
Der Gegenstand der vorliegenden Erfindung wurde aus der parallel anhängigen Anmeldung 85 903 480.3 ausgeschieden, in welcher eine Mehrzweck-Kommunikationsvorrichtung beschrieben und beansprucht ist, die versehen ist mit einer Kornmunikationsnetzwerkleitung zum Empfangen von digitalen Mehrbitsignalnachrichten von einem zentralen Steuergerät und zum Senden von digitalen Mehrbitsignalnachrichten an das zentrale Steuergerät, welches ebenfalls mit der Netzwerkleitung verbunden ist, wobei die Vorrichtung einen einzelnen fest verdrahteten digitallogischen integrierten Schaltkreis aufweist, der ein digitales IC aufweist, das für unterschiedliche Betriebsmodi ausgelegt ist, welche von unterschiedlichen Verbindungen zu zwei externen Anschlüssen für vorbestimmte Signale gebildet werden, wobei die Vorrichtung in einem ersten Modus betätigbar ist, in welchem die Vorrichtung eine Anordnung zum Empfangen und Dekodieren einer digitalen Signalnachricht von dem zentralen Steuergerät sowie eine Anordnung aufweist, welche auf die dekodierte Nachricht anspricht, um eine Steuerfunktion gemäß einer in der dekodierten Nachricht enthaltenen Anweisung auszuführen, wobei die Vorrichtung auch in einem zweiten erweiterten Servicemodus betätigbar ist, in welchem die Vorrichtung eine Anordnung aufweist, die auf eine andere dekodierte Nachricht anspricht, um eine Schnittstelle zu einem Mikrocomputer einzurichten, wobei die Vorrichtung in dem zweiten Modus eine Anordnung zum Speichern einer empfangenen Nachricht bis zu dem Zeitpunkt, wenn der Mikrocomputer das Auslesen der gespeicherten Nachricht über die eingerichtete Schnittstelle beschließt, eine von dem Netzwerk empfangene digitale Signalnachricht, die mehrere Anweisungsbits und ein Steuerbit aufweist, eine Anordnung zum Speichern der Bits einer empfangenen Nachricht in der Vorrichtung, eine Anordnung, die in dem ersten Modus und in Abhängigkeit von einem gespeicherten Steuerbit eines vorbestimmten Werts betätigbar ist, um eine Steuerfunktion gemäß einer ersten Kombination von gespeicherten Anweisungsbits auszuführen, sowie eine Anordnung aufweist, die in dem erweiterten Modus und in Abhängigkeit von einem Steuerbit des vorbestimmten Werts betätigbar ist, um die Schniffstelle gemäß einer zweiten Kombination von gespeicherten Anweisungsbits einzurichten.
Verschiedene Kommunikations- und Steuersysteme wurden bisher vorgeschlagen, um eine Gruppe von außerhalb angeordneten Vorrichtungen von einem zentralen Steuergerät über eine gemeinsame Netzwerkleitung zu steuern. Steuersysteme zum Steuern von verteilten elektrischen Lasten sind beispielsweise in den Patenten US-A-4 167 786, US-A-4 367 414 und US-A-4 396 844 von Miller et al. sowie in den früheren Patenten, auf welche dort Bezug genommen wird, gezeigt. Bei solchen Systemen ist eine große Anzahl von relativ komplexen und kostspieligen Sendeempfänger-Dekoder-Stationen, die jeweils einen Mikroprozessor aufweisen, über eine gemeinsame Sammelleitung, die aus einer festgeschalteten verdrillten Doppelleitung für eine bidirektionale Kommunikation zwischen dem zentralen Steuergerät und allen Sendeempfängern besteht, mit einem zentralen Steuergerät verbunden. Jede der Sendeempfänger-Dekoder-Stationen weist aufgrund der Tatsache, daß eine erhebliche Menge an Hardware zusätzlich zu dem Mikroprozessor erforderlich ist, um Signale zu empfangen und zu senden, eine relativ große physikalische Abmessung auf. Ferner verbrauchen sowohl die Hardware als auch der Mikroprozessor erhebliche Energiemengen. In der Tat ist es bei der US-A-4 167 786 von Miller et al. erforderlich, einen Stromsparmodus vorzusehen, in welchem der größte Teil der Verschaltung an jeder Außenstation abgeschaltet wird, um den Energieverbrauch während Intervallen zu verringern, während denen keine Laständerungen vorgenommen werden.
Jede der Sendeempfänger-Dekoder-Stationen steuert eine Anzahl von Lasten, welche einzeln mit einem bestimmten Sendeempfänger mittels Drähten verbunden werden müssen, wobei diese Verbindungen in manchen Fällen ziemlich lang sein können. In einem solchen System können alle Sendeempfänger Nachrichten zu jedem beliebigen Zeitpunkt in Abhängigkeit von einem Steuereingangssignal von den zugeordneten Schaltern initiieren. Folglich ist es für zwei oder mehr Sendeempfänger nicht ungewöhnlich, daß sie gleichzeitig eine freie gemeinsame Sammelleitung erfassen und eine gleichzeitige Übertragung beginnen. Dies erfordert ein spezielles Bus-Auswahlschema, um zu bewirken, daß alle sich störenden Sendeempfänger außer einem ihre Tätigkeit einstellen, während es einem ausgewählten Sendeempfänger erlaubt ist, seine Datenübertragung fortzusetzen. Ferner ist bei solch einem System die Übertragung von dem Sendeempfänger zu dem zentralen Steuergerät sehr begrenzt und besteht nur aus einer Anzeige eines handbetätigten oder zustandsabhängigen Schalters oder Analogsensoren, wie beispielsweise einem Thermistor oder einer anderen analogerfassenden Vorrichtung. Bei dem Lastverteilungssteuersystem, das in den oben erwähnten Patenten gezeigt ist, hängt die Auswahltechnik von den Impedanzpegeln des aktiven und des inaktiven Zustands der Datenleitung ab. Falls die Datenleitung aufgrund des Ausfalls eines der angeschlossenen Sendeempfänger-Dekoder in einem Zustand mit geringer Impedanz hängenbleibt, wird eine weitere Kommunikation über die Netzwerkleitung verhindert, bis der ausgefallene Sendeempfänger physikalisch von der Datenleitung abgehängt wird.
Bei dem in den oben erwähnten Patenten von Miller et al. beschriebenen Kommunikationsund Steuersystem weist eine über das Netz übertragene Nachricht einen Präambelabschnitt mit mindestens vier Bit auf Diese Präambel-Bits weisen 50 % Rechteckwellen auf, welche von Sendeempfänger-Dekodem verwendet werden, um es einer phasenverriegelten Schleifenschaltung in jedem Sendeempfänger zu erlauben, sich auf die empfangenen Präambel-Bits aufzuschalten. Die Verwendung eines Minimums von 4 Bit sorgt für eine Phasenschleifenverriegelung, wobei der Gesamtdurchsatz eines solchen Systems verringert wird. Um die Präambel-Bits einzufangen, ist es nötig, die Phasenverriegelungsschleifenschaltung anfänglich mit einer relativ großen Bandbreite von etwa 5 kHz zu versehen und dann die Bandbreite kleiner zu machen, nachdem sich die Phasenverriegelungsschleifenschaltung auf die Präambel-Bits aufgeschaltet hat. Solch eine Anordnung erfordert zusätzlichen Schaltungsaufwand, um die erforderliche Anderung der Bandbreite zu erzielen. Ferner läßt die zum Einfangen der Präambel-Bits erforderliche relativ große Bandbreite mehr Rauschen zu, so daß die Sicherheit und Verläßlichkeit des Systems in rauschstarken Umgebungen verringert ist.
Es wird Bezug genommen auf "Electronic Design", Band 27, Nr. 25, Dezember 1, Seiten 68 - 73, wo eine integrierte Sende-Empfänger-Schaltung mit adressierbarem BUS offenbart ist, die eine Schaltungsanordnung zum Empfangen eines Befehlssatzes und zum Errechnen und Prüfen eines Fehlercodes sowie eine Sender-Schaltungsanordnung zum Senden einer Nachricht sowie zum Errechnen und Zufügen eines Fehlercodes zu der Nachricht aufweist.
Die Erfindung besteht in einer digitalen IC-Vorrichtungsanordnung mit einer Mehrzahl von digitalen IC-Vorrichtungen, die mit einer Leitung eines Kommunikationsnetzwerks zum Empfangen einer Nachricht von einem zentralen Steuergerät verbunden ist, welches ebenfalls mit der Netzwerkleitung verbunden ist, wobei die empfangene Nachricht eine Mehrzahl von Adressbits und Anweisungsbits sowie einen Satz Prüfbits enthält, deren logischer Wert von den vorhergehenden Bits der empfangenen Nachricht bestimmt ist und jede digitale IC- Vorrichtung ein serielles Schieberegister zum Abspeichern der den Prüfbits vorangehenden empfangenen Nachrichtenbits, eine Fehlercodeberechnungsanordnung zum Berechnen eines neuen Satzes von Prüfbits basierend auf den logischen Werten der empfangenen Nachrichtenbits, welche den Prüfbit vorangehen, wenn die vorangehenden Nachrichtenbits in dem seriellen Schieberegister gespeichert werden, eine Anordnung zum Vergleichen des neuen Prüfbit-Satzes mit einem Prüfbit-Satz der empfangenen Nachricht auf einer Bit-zu-Bit- Basis und zum Entwickeln eines Ausgangssignals, wenn alle Bits der beiden Sätze gleich sind, eine Anordnung zum Herausschieben mindestens mancher der in dem Register gespeicherten Bits in die Netzwerkleitung, um einen Teil einer übertragenen Nachricht zu bilden, eine Anordnung zum Zuführen dieser Bits an die Fehlercodeberechnungsanordnung, wenn diese Bits aus dem Register herausgeschoben werden, so daß ein Satz Übertragungsfehler-Prüfbits von der Fehlercodeberechnungsanordnung auf der Basis der logischen Werte dieser Bits berechnet wird, und eine Anordnung zum Einspeisen des Satzes der Übertragungsfehler-Prüfbits in die Netzwerkleitung als weiteren Teil der übertragenen Nachricht aufweist, wobei die digitalen IC-Vorrichtungen, die jeweils mit der gemeinsamen Netzwerkleitung verbunden sind, jeweils eine erste, von dem zentralen Steuergerät über die Leitung übertragene Nachricht speichern können und jeder digitalen IC-Vorrichtung eine unterschiedliche Adresse zugewiesen ist, wobei die erste Nachricht eine Mehrzahl von Anweisungsbits und ein Steuerbit mit einem ersten logischen Wert aufweist, eine jede IC- Vorrichtung aus einer ersten aus den IC-Vorrichtungen gebildeten Gruppe eine Anordnung aufweist, die auf den Empfang der ersten Nachricht reagiert, welche Adressbits entsprechend der der Vorrichtung zugeordneten Adresse sowie Anweisungsbits enthält, die einer Schnittstellen-Entsperr-Anweisung zum Einrichten einer Schnittstelle zu einem verbundenen Mikrocomputer entsprechen, so daß der Mikrocomputer die in dieser Vorrichtung gespeicherte erste Nachricht lesen kann, jede Vorrichtung aus der ersten Vorrichtungsgruppe eine von dem zentralen Steuergerät über die Leitung übertragene zweite Nachricht speichern kann, die zweite Nachricht ein Steuerbit mit dem entgegengesetzten logischen Wert und für den Mikrocomputer bestimmte Datenbits aufweist, welche Nachrichtenbit-Positionen einnehmen, welche vorher von den Adressbits der ersten Nachricht eingenommen wurden, und eine Anordnung in jeder der Vorrichtungen vorgesehen ist, die auf das Steuerbit mit entgegengesetzten logischem Wert reagiert, um zu verhindern, daß die Datenbits der zweiten Nachricht fälschlicherweise als den den Vorrichtungen zugewiesenen Adressen entsprechende Adressbits interpretiert werden

Zusammenfassung der Erfindung

Bei dem vorliegend beschriebenen Kommunikationsnetzwerk wird ein kleines kostengünstiges digitales IC verwendet, welches ohne weiteres angepaßt werden kann, indem einfach verschiedene Eingangsanschlüsse des ICs auf Masse gelegt werden, um alle unterschiedlichen Funktionen auszuführen, die für die Komponententeile des vollständigen Kommunikationsnetzwerks erforderlich sind. Somit kann in einer Anschlußkonfiguration des digitalen ICs das digitale IC als ein adressierbares Laststeuergerät funktionieren, welches auf Lastabschalt- oder Lasteinschaltkommandos von dem zentralen Steuergerät antwortet und das zentrale Steuergerät mit Statusinformation hinsichtlich des Zustands des gesteuerten Verbrauchers versorgt.
Dieser Funktionsmodus des digitalen ICs wird als isolierter Slave-Betriebsmodus bezeichnet. In dem isolierten Slave-Modus ist das digitale IC direkt jedem Steuergerät zugeordnet, d.h. dem Schutzschalter, dem Motorsteuergerät, der Lichtsteuerung etc., und kann, falls erwünscht, mit dem Mastersteuergerät über die gleichen Drähte kommunizieren, welche für die Stromversorgung der gesteuerten Vorrichtung verwendet werden. Dies verringert den Verkabelungsaulwand erheblich, der zum Verbinden einer Zahl von gesteuerten Geräten mit dem gemeinsamen Kommunikationsnetzwerk erforderlich ist. Das zentrale Steuergerät kann auch Blockabschalt- und Blockeinschalt-Kommandos an eine Gruppe von isolierten Slavevorrichtung versenden, auf welches Kommando diese alle gleichzeitig ansprechen. Das zentrale Steuergerät kann auch ein "Schnellabschalt"-Kommando zum Abhängen der Last ausgeben, welches bewirkt, daß alle isolierten Slave-Vorrichtungen (deren Anzahl bis zu 4095 betragen kann) gleichzeitig ihre entsprechenden Lasten abschalten.
In einer anderen Anschlußkonfiguration des digitalen ICs kann dieses als eine adressierbare Mikrocomputer-Schniffstelle wirken. In diesem sogenannten erweiterten Slave-Betriebsmodus sorgt das digitale IC für eine Schnittstelle zwischen der Kommunikationsnetzwerkleitung und einem außerhalb liegenden Mikrocomputer, welcher beispielsweise Daten über das Kommunikationsnetzwerk an das zentrale Steuergerät übermitteln will. In dem erweiterten Slave- Modus des digitalen ICs ist die Mikrocomputer-Schnittstelle gesperrt, bis das zentrale Steuergerät sie mittels eines an die Vorrichtung im erweiterten Slave-Modus adressierten Schnittstellenfreigabekommandos freigibt. Nachdem die Mikrocomputer-Schnittstelle freigegeben ist, können das zentrale Steuergerät und der außerhalb liegende Mikrocomputer durch das digitale IC im erweiterten Slave-Modus in beide Richtungen kommunizieren.
Das digitale IC kann auch so anschlußkonfiguriert werden, daß es als eine nicht adressierbare Mikrocomputer-Schnittstelle wirkt, wobei eine solche Funktion als der erweiterte Masterfunktionsmodus des digitalen ICs bezeichnet wird. In dem erweiterten Mastermodus ist die Schnittstelle mit einem zugeordneten Mikrocomputer immer freigegeben, und alle Netzwerkübertragungen, welche das digitale IC empfängt, können durch den mit der Schnittstelle verbundenen Mikrocomputer gelesen werden. Der mit der Schnittstelle verbundene Mikrocomputer kann auch Daten zu jedem Zeitpunkt durch den erweiterten Mastertyp des digitalen ICs an das Netzwerk senden. Wenn das digitale IC in diesem Modus betrieben wird, kann der mit der Schnittstelle verbundene Mikrocomputer das zentrale Steuergerät des Kommunikationsnetzwerks sein.
Das digitale IC, welches zur Ausführung aller oben beschriebenen Funktionen angepaßt werden kann, ist auch so ausgebildet, daß es mit unterschiedlichen Typen von Datenleitungen verwendet werden kann. In einer Anschlußkonfiguration des digitalen ICs ist dieses ausgelegt, um Nachrichten an eine Netzwerkleitung zu senden und von dieser zu empfangen, die aus der herkömmlichen Wechselstromleitung einer Fabrik, eines Bürogebäudes oder Privathauses besteht. Wegen der signifikanten Phasenstörungen, die mit solchen Stromleitungen verbunden sind, werden die Daten mittels des Ein-Aus-Abtastens eines Hochfrequenzträgers übertragen. Vorzugsweise weist dieser Hochfrequenzträger eine Frequenz von 115,2 kHz auf, und das digitale IC ist ausgelegt, um Daten mit der Rate von 300 Bit pro Sekunde (300 Baud) über herkömmliche Stromversorgungsleitungen zu übertragen. Die Wahl eines 115,2 kHz-Trägers basiert auf empirischen Ergebnissen von Spektralanalysen von typischen Stromversorgungsleitungen, und die 300 Baud-Bitrate basiert auf der gewünschten Systemleistungsfähigkeit und akzeptablen Fehlerraten.
Bei dem vorliegend beschriebenen Kommunikationssystem weist das digitale IC einen kristallgesteuerten Oszillator auf, der bei einer Frequenz arbeitet, die um ein Vielfaches höher als die Trägerfrequenz ist. Das Trägersignal wird von diesem Kristalloszillator abgeleitet. Der Kristalloszillator wird auch als Quelle für Zeitgebersignale innerhalb jedes digitalen ICs verwendet, um vorbestimmte Baud-Raten für die Übertragung von Daten über das Netzwerk einzurichten. Folglich kann die Frequenz des Trägersignals, das verwendet wird, um Nachrichten über das Netzwerk zu übertragen, ohne weiteres geändert werden, um eine unerwünschte Interferenzfrequenz einfach durch Ändern des Kristalls in dem Kristalloszillator, der mit jedem digitalen IC verbunden ist, zu vermeiden. Solch ein Wechsel der Trägerfrequenz verändert auch die Baud-Raten, bei welchen das Kommunikationssystem arbeitet, wie dies nachfolgend detaillierter beschrieben ist.
Die Frequenz des Kristalloszillators in jedem digitalen IC ist hoch stabilisiert, so daß die von den digitalen ICs entwickelten Trägerfrequenzen an dem zentralen Steuergerät und den Außenstationen sehr nahe bei der gleichen Frequenz liegen, obschon ein empfangenes Trägersignal eine Phasendrift bezüglich des in dem digitalen IC, welches eine Nachricht empfängt, erzeugten Zeitgebersignals aufweist. Folglich ist es nicht erforderlich, eine Anzahl von Präambel-Bits zu übertragen und eine Phasenverriegelungsschleifenschaltung vorzusehen, welche sich auf die empfangene Nachricht während der Präambel-Bits aufschaltet, wie dies bei den oben erwähnten Patenten von Miller et al. beschrieben ist. Bei dem vorliegend beschriebenen Kommunikations- und Steuersystem arbeiten die einzelnen digitalen ICs asynchron, jedoch im wesentlichen bei der gleichen Frequenz, so daß jede Phasendrift das Erfassen des empfangenen Trägersignals selbst bei relativ niedrigen Baud-Raten und rauschstarken Umgebungen nicht beeinträchtigt.
Um für eine weitere Rauschunempfindlichkeit bei Verwendung von verrauschten Stromversorgungsleitungen als die gemeinsame Netzwerkdatenleitung zu sorgen, ist das digitale IC ausgelegt, um einen 5-Bit-BCH-Fehlercode zu berechnen und diesen mit jeder Nachricht zu übertragen, die auf das Netzwerk gesendet wird. Ferner enthält jede von dem Netzwerk mittels des digitalen ICs empfangene Nachricht einen 5-Bit-BCH-Fehlercode-Abschnitt, und das digitale IC berechnet einen BCH-Fehlercode basierend auf den anderen Bits der empfangenen Nachricht und vergleicht ihn mit dem BCH-Fehlercodeabschnitt der empfangenen Nachricht.
Um für eine noch stärkere Rauschunempfindlichkeit beim Betrieb über herkömmliche Stromversorgungsleitungen zu sorgen, weist das digitale IC einen digitalen Demodulator auf, welche eine hohe Rauschunterdrückung hat, so daß er eine An-Aus-Trägermodulation auf Stromversorgungsleitungen erfassen kann, welche einen relativ hohen Rauschpegel aufweisen. Empirische Resultate zeigen, daß der digitale Demodulatorabschnitt des digitalen ICs Nachrichten mit einer Bit-Fehlerrate von weniger als 1 pro 100000 für Stromversorgungsleitungs- Signal/Rausch-Verhältnisse von näherungsweise 6 dB bei einer Bandbreite von 300 Hz empfangen kann. Ferner kann ein solcher digitaler Demodulator fehlerfrei 33-Bit-Nachrichten mit einer Erfolgsrate von 90 % in einer Stromversorgungsleitungsrauschumgebung von einem Signal/Rausch-Verhältnis von nur 4 dB empfangen.
Wenn es erwünscht ist, eine festgeschaltete verdrillte Doppelleitung als die gemeinsame Datenleitung für das Kommunikationsnetzwerk zu verwenden, welche gewöhnlich einen geringeren Rauschpegel als Stromversorgungsleitungen aufweist, ist das digitale IC ausgelegt, um Daten zu und von einer solchen verdrillten Doppelleitung beim Vierfachen der oben erwähnten Datenrate zu übertragen, d.h. bei 1200 Bit pro Sekunde (1200 Baud). Solch eine Auslegung des digitalen ICs kann ohne weiteres erreicht werden, indem einfach ein anderer der Eingangsanschlüsse des digitalen ICs auf Masse gelegt wird.
Die Anschlüsse des digitalen ICs können auch so konfiguriert werden, daß alle der oben beschriebenen Funktionen in einem Hochgeschwindigkeits-Kommunikationsnetzwerk erreicht werden, in welchem die gemeinsame Datenleitung eine optische Faserleitung ist. In diesem Betriebsmodus des digitalen ICs ist der digitale Demodulatorabschnitt überbrückt, und die verbleibende Logik ist ausgelegt, um Datennachrichten bei der extrem hohen Rate von 38400 Bit pro Sekunde (38,4 kBaud) zu empfangen und zu senden. In einem solchen Kommunikationssystem mit faseroptischer Leitung werden die Daten als Basisbanddaten ohne Modulation auf einem Träger mit höherer Frequenz übertragen.
Das digitale IC ist ausgelegt, um Nachrichten über das gemeinsame Netzwerk in einem speziellen Nachrichtenformat oder Protokoll zu senden und zu empfangen, welches die Einrichtung der oben beschriebenen Mikrocomputerschnittstelle erlaubt, so daß verschiedene Mikrocomputer über das gemeinsame Netzwerk kommunizieren können, während für eine maximale Sicherheit gegen Rauschen und falsche Adressierung von individuellen digitalen ICs mittels des Mastersteuergeräts gesorgt wird. Das Nachrichtenformat besteht aus einer Reihe von 33 Bits, wobei die ersten beiden Bits Startbits mit einem logischen Wert von "1" sind. Auf die Startbits folgt ein Steuerbit, welches einen logischen Wert von "1" aufweist, wenn die nachfolgenden 24 Nachrichtenbits die Adresse des digitalen ICs und von dem digitalen IC auszuführende Anweisungen bedeuten. Wenn das Steuerbit einen logischen Wert von "0" hat, enthalten die nächsten 24 Nachrichtenbits Daten, welche für den mit der Schnittstelle verbundenen Mikrocomputer bestimmt sind, wenn das digitale IC in einem erweiterten Modus betrieben wird. Die nächsten 5 Nachrichtenbits enthalten einen BCH-Fehlerprüfcode, und das letzte Nachrichtenbit ist ein Stopp-Bit, welches immer einen logischen Wert von "0" hat.
Wenn eine 33-Bit-Nachricht von dem digitalen IC empfangen wird, werden die ersten 27 Bits davon einem BCH-Code-Berechnungsabschnitt des digitalen ICs zugeführt, welcher einen 5- Bit-BCH-Fehlercode basierend auf den ersten 27 Bits der empfangenen Nachricht berechnet. Der berechnete BCH-Code wird dann mit dem folgenden 5-Bit-BCH-Fehlerprüfcode der empfangenen Nachricht Bit für Bit verglichen, um sicherzustellen, daß die empfangene Nachricht ordnungsgemäß empfangen und dekodiert wurde.
Wenn Daten entweder als Antwortnachricht in dem isolierten Slave-Modus über das Netzwerk zu senden sind oder von dem mit der Schnittstelle verbundenen Mikrocomputer über das digitale IC an das Netzwerk zu senden sind, berechnet der BCH-Berechnungsabschnitt des digitalen ICs einen 5-Bit-Fehlerprüfcode basierend auf den zu sendenden Daten und fügt den berechneten BCH-Fehlerprüfcode an das Ende der gespeicherten Datenbits an, wenn die 33- Bit-Nachricht formatiert wird und von dem digitalen IC an das Kommunikationsnetzwerk gesendet wird. Indem auf diese Weise die BCH-Fehlercode-Berechnungslogik in dem digitalen IC sowohl für die empfangenen als auch die abgesendeten Nachrichten verwendet wird, wird die Sicherheit des Übertragens von gültigen fehlerfreien 33-Bit-Nachrichten in beiden Richtungen in dem Netzwerk stark erhöht.
Das digitale IC, welches alle diese Funktionen erfüllt, ist relativ klein, kann ohne weiteres mit geringen Kosten auf einer Massenproduktionsbasis hergestellt werden und verbraucht sehr wenig Energie. Folglich sind die Gesamtkosten des Kommunikations- und Steuersystems viel geringer als diejenigen bei den oben erwähnten Patenten des Stands der Technik, während für alle oben diskutierten zusätzlichen Merkmale gesorgt wird. Von besonderer Bedeutung ist das Merkmal des Schaffens einer kostengünstigen Schnittstelle mit Mikroprozessoren, die den zu steuemden Vorrichtungen, wie beispielsweise Schutzschaltern, Motoranlassem, Schutzrelais und Femverbrauchersteuergeräte, zugeordnet sind, so daß diese Mikroprozessoren, welche mit anderen Aufgaben beschäftigt sind, selektiv unterbrochen werden können und eine Zweiwegkommunikation zwischen dem zentralen Steuergerät und dem ausgewählten Mikroprozessor an einer Außenstation aufgebaut werden kann.

Kurze Beschreibung der Zeichnungen

Die Erfindung wird sowohl hinsichtlich ihrer Betriebsorganisation als auch ihrem Betriebsverfahren zusammen mit ihren weiteren Aufgaben und Vorteilen am besten unter Bezugnahme auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden, wobei:
FIG. 1 ein Gesamtblockdiagramm des beschriebenen Kommunikationssystems ist;
FIG. 2 ein Diagramm des Bit-Formats der Nachrichten ist, das in dem System von FIG. 1 für eine von dem zentralen Steuergerat an eine Außenstation gesendete Nachricht verwendet wird;
FIG. 3 die Codierung der Anweisungsbits in der Nachricht von FIG. 2 zeigt;
FIG. 4 ein Nachrichtenbitformat für eine Antwortnachricht ist, die von einer Außenstation zu dem zentralen Steuergerät zurückgesendet wird;
FIG. 5 ein Nachrichtenbitformat einer Nachricht ist, die von dem zentralen Steuergerät an einen mit der Schnittstelle verbundenen Mikrocomputer gesendet wird;
FIG. 6 ein Diagramm der Anschlußkonfiguration des in dem offenbarten System verwendeten digitalen ICs ist;
FIG. 7 ein Blockdiagramm ist, welches die Verwendung des digitalen ICs mit einer Stromversorgungsleitung bei einer Datenübertragungsrate von 300 Baud veranschaulicht;
FIG. 8 ein Blockdiagramm ist, welches die Verwendung des digitalen ICs mit einer verdrillten Doppelleitung bei einer Datenübertragungsrate von 1200 Baud zeigt;
FIG. 9 ein Blockdiagramm ist, welches das digitale IC in Verwendung mit einem faseroptischen Kabelübertragungssystems bei einer Datenrate von 38,4 kBaud zeigt;
FIG. 10 ein Blockdiagramm ist, welches die Verwendung des digitalen ICs in einem isolierten Slave-Modus zeigt;
FIG. 11 ein Blockdiagramm ist, welches eine Modifikation des Systems von FIG. 10 zeigt, wobei eine variable Zeitsperre vorgesehen ist;
FIG. 12 ein Blockdiagramm des digitalen ICs in dem isolierten Slave-Modus ist, und den Betrieb in Antwort auf eine Lastabschalt-Anweisung veranschaulicht;
FIG. 13 ein Blockdiagrannn des digitalen ICs in dem isolierten Slave-Modus beim Zurücksenden einer Antwortnachricht an das zentrale Steuergerät ist;
FIG. 14 ein Blockdiagramm des digitalen ICs in einem erweiterten Slave-Modus bei der Antwort auf eine Schnittstellenfreigabeanweisung ist;
FIG. 15 ein Flußdiagramm für den Mikrocomputer ist, der dem digitalen IC in dem offenbarten System zugeordnet ist;
FIG. 16 eine detaillierte Schemadarstellung des Kopplungsnetzwerks ist, welches mit dem digitalen IC in dem offenbarten Kommunikationssystem verwendet wird;
FIG. 16a eine diagrammartige Veranschaulichung des in dem Kopplungsnetzwerk von FIG. 16 verwendeten Kopplungswandlers ist;
FIG. 17 ein detailliertes schematisches Diagramm einer alternativen Ausführungsform eines Kopplungsnetzwerks ist;
FIG. 18 bis 33 ein detailliertes schematisches Diagramm des in dem offenbarten Kommunikationssystem verwendeten digitalen ICs darstellen, wenn sie in der in FIG. 34 gezeigten Art angeordnet werden;
FIG. 35 ein Blockdiagramm des in dem digitalen IC des offenbarten Kommunikationssystems verwendeten digitalen Demodulators ist;
FIG. 36 ein Zeitablaufdiagramm des Betriebs des Trägerbestätigungsabschnitts des digitalen Demodulators von FIG. 35 ist;
FIG. 37 eine Reihe von Zeitgeberwellenformen und Abtastsignalen ist, die bei der Startbiterfassung und Zeitgeberlogik des digitalen ICs des offenbarten Kommunikationssystems verwendet werden;
FIG. 38 eine grafische Darstellung ist, welche die Bit-Fehlerrate des digitalen Demodulators von FIG. 35 in verschiedenen Rauschumgebungen zeigt;
FIG. 39 ein schematisches Diagramm einer lokalen Übersteuerschaltung ist, welche das digitale IC des offenbarten Kommunikationssystems verwendet;
FIG. 40 eine Reihe von Zeitablaufdiagrammen ist, welche den Betrieb des digitalen ICs in dem isolierten Slave-Modus veranschaulichen;
FIG. 41 eine Tabelle der Antwortzeiten bei unterschiedlichen Baud-Raten der in FIG. 40 gezeigten Signale ist;
FIG. 42 eine Serie von Zeitablaufdiagrammen des digitalen ICs in einem Schnittstellenmodus mit dem Mikrocomputer ist; und
FIG. 43 eine Tabelle ist, welche die Betriebszeiten der in FIG. 42 gezeigten Wellenformen bei unterschiedlichen Baud-Raten zeigt.

Allgemeine Beschreibung des Kommunikationssystems

Unter Bezugnahme auf FIG. 1 ist ein allgemeines Blockdiagramm des Kommunikationsnetzwerks gezeigt, wobei ein allgemein mit 76 bezeichnetes zentrales Steuergerät über eine herkömmliche, allgemein mit 78 bezeichnete Stromversorgungsleitung Nachrichten an eine große Anzahl von Außenstationen senden und von diesen empfangen kann. Der zugrunde liegende Aufbaublock des Kommunikationsnetzwerks ist ein kleines kostengünstiges digitales IC, das allgemein mit 80 bezeichnet ist, welches angeordnet ist, um mit der Stromversorgungsleitung 78 verbunden zu sein, so daß es über diese Leitung Nachrichten von dem zentralen Steuergerät 76 empfangen und an dieses senden kann.
Das digitale IC 80 ist extrem vielseitig und kann ohne weiteres an unterschiedliche Betriebsmodi angepaßt werden, indem einfach verschiedene Verbindungen zu zwei der Außenanschlüsse dieser Vorrichtung eingerichtet werden. Insbesondere kann, wie dies bei den Außenstationen # 1 und # 2 in FIG. 1 gezeigt ist, das digitale IC 80 anschlußkonfiguriert werden, um in einem isolierten Slave-Modus zu arbeiten, in welchem es ausgelegt ist, um ein zugeordnetes Relais, ein zugeordnetes Motorsteuergerät oder eine andere Fernsteuereinrichtung, was allgemein mit 82 bezeichnet ist, mittels Sendens eines Steuerausgangssignals (COUT) an die gesteuerte Einrichtung 82 zu steuern. In dem isolierten Slave-Modus kann das digitale IC 80 auch auf ein geeignetes Kommando von dem zentralen Steuergerät 76 ansprechen, indem es über die Stromversorgungsleitung 78 eine Nachricht zurück an das Steuergerät 76 sendet, in welcher der Status von zwei der gesteuerten Einrichtung 82 zugeordneten Anschlüssen, die als STAT 1 und STAT 2 bezeichnet sind, angegeben wird. Jedes der digitalen ICs 80 ist mit einem 12-Bit-Adressfeld versehen, so daß 4095 Vorrichtungen 80 individuell unterschiedlichen Relais, Motorsteuergeräten, Laststeueranschlüssen oder anderen gesteuerten Einrichtungen an von dem zentralen Steuergerät 76 entfernt gelegenen Stellen zugeordnet werden können und auf über die Stromversorgungsleitung 78 übertragene Lastabschalt- oder Lasteinschalt-Kommandos ansprechen können, indem das Potential auf ihrer COUT-Leitung zu der gesteuerten Einrichtung 82 in geeigneter Weise geändert wird.
Das digitale IC 80 ist auch so ausgelegt, daß es anschlußkonfiguriert werden kann, um in einem erweiterten Slave-Modus zu arbeiten, wie dies bei der Station # 3 in FIG. 1 gezeigt ist.
In dem erweiterten Slave-Modus ist das digitale IC ausgelegt, um auf ein bestimmtes Kommando von dem zentralen Steuergerät 76 anzusprechen, indem es eine Schnittstelle zu einem zugeordneten, allgemein mit 84 bezeichneten Mikrocomputer einrichtet. Insbesondere spricht die Vorrichtung 80 im erweiterten Slave-Modus auf eine Schniffstellenfreigabeanweisung in einer von dem zentralen Steuergerät 76 empfangenen Nachricht an, indem sie ein Unterbrechungssignal auf der INT-Leitung zu dem Mikrocomputer 84 erzeugt und es dem Mikrocomputer 84 erlaubt, serielle Daten aus einem Puffer-Schieberegister in dem digitalen IC 80 über die bidirektionale DATA-Leitung in Abhängigkeit von seriellen Taktgeberimpulsen zu lesen, die über die SCK-Leitung von dem Mikrocomputer 84 an das digitale IC 80 gesendet werden. Das digitale IC 80 kann auch auf ein Signal auf der Schreibe-Lese-Leitung (RW) von dem Mikrocomputer 84 ansprechen, indem es serielle Daten in das Pufferschieberegister in der Vorrichtung 80 von der DATA-Leitung in Koordination mit seriellen Taktgeberimpulsen lädt, welche über die SCK-Leitung von dem Mikrocomputer 84 zugeführt werden. Das digitale IC 80 ist dann ausgelegt, um auf eine Änderung des Potentials auf der RW-Leitung durch den Mikrocomputer 84 anzusprechen, indem es die ihm von dem Mikrocomputer 84 in einer 33-Bit-Nachricht zugeführten Daten aufnimmt, wobei die Nachricht so formatiert ist, daß sie das ganze Protokoll einer von dem zentralen Steuergerät 76 gesendeten Standardnachricht umfaßt. Diese 33-Bit-Nachricht in dem korrekten Format wird dann von dem IC 80 über die Stromversorgungsleitung 78 zu dem zentralen Steuergerät gesendet. Als Ergebnis erlaubt die Vorrichtung 80 im erweiterten Slave-Modus eine bidirektionale Kommunikation und eine bidirektionale Datenübertragung zwischen dem zentralen Steuergerät 76 und dem Mikrocomputer 84 über die Stromversorgungsleitung 78 als Antwort auf eine spezielle Schnittstellenfreigabeanweisung, die von dem zentralen Steuergerät 76 anfangs zu der Vorrichtung 80 im erweiterten Slave-Modus gesendet wird. Wenn die Schnittstelle zwischen den Vorrichtungen 80 und 84 einmal eingerichtet wurde, wird diese Schnittstelle so lange aufrecht erhalten, bis das digitale IC eine von dem zentralen Steuergerät 76 gesendete Nachricht empfängt, welche eine Schnittstellensperranweisung beinhaltet, oder die Vorrichtung 80 im erweiterten Slave- Modus eine Nachricht von dem zentralen Steuergerät empfängt, welche ein Kommando beinhaltet, welches an eine andere Außenstation adressiert ist. In beiden Fällen wird dann die Schnittstelle zwischen dem Netzwerk und dem Mikrocomputer 84 gesperrt, bis eine weitere Nachricht von dem zentralen Steuergerät an die Vorrichtung 80 im erweiterten Slave-Modus gesendet wird, welche eine Schnittstellenfreigabeanweisung beinhaltet. Die Vorrichtung 80 im erweiterten Slave-Modus sendet auch jedesmal ein Besetzt-Signal über die BUSYN-Leitung an den Mikrocomputer 84, wenn die Vorrichtung 80 eine Nachricht von dem Netzwerk 78 empfängt oder eine Nachricht an das Netzwerk 78 sendet. Das BUSYN-Signal teilt dem Mikrocomputer 84 mit, daß von dem zentralen Steuergerät 76 eine Nachricht in dem Netzwerk 78 plaziert wird, obschon die Steuerung des Pufferschieberegisters in der Vorrichtung 80 im erweiterten Slave-Modus auf den Mikrocomputer 84 verlagert wurde.
Das digitale IC 80 kann auch anschlußkonfiguriert sein, um in einem erweiterten Mastermodus zu arbeiten, wie dies bei der Station # 4 in Fig. 1 angedeutet ist. In dem erweiterten Mastermodus ist die Vorrichtung 80 permanent über eine Schnittstelle mit einem Mikrocomputer 86 verbunden, so daß der Mikrocomputer 86 als ein alternatives Steuergerät arbeiten kann und Lastabschalt- und Lasteinschalt-Nachrichten zu jeder Vorrichtung 80 im isolierten Slave-Modus des Kommunikationsnetzwerks senden kann. Der Mikrocomputer 86 kann auch eine Kommunikation über die Stromversorgungsleitung 78 mit dem Mikrocomputer 84 durch die IC-Vorrichtung 80 im erweiterten Slave-Modus an der Station # 3 einrichten. Um eine solche Zweiwegkommunikation einzurichten, sendet der Mikrocomputer 86 Daten über die bidirektionale DATA-Leitung zu der Vorrichtung 80 im erweiterten Mastermodus, wobei diese Daten die Adresse der Vorrichtung 80 im erweiterten Slave-Modus an der Station # 3 sowie eine Schnittstellenfreigabeanweisung beinhalten. Die Vorrichtung 80 im erweiterten Mastermodus beinhaltet diese Daten in einer 33-Bit-Nachricht, die gemäß dem von dem Kommunikationsnetzwerk geforderten Protokoll formatiert ist, und sendet diese Nachricht über die Stromversorgungsleitung 78 an die Vorrichtung 80 im erweiterten Slave-Modus an der Station # 3. Die Vorrichtung 80 im erweiterten Slave-Modus an dieser Station spricht auf diese Schnittstellenfreigabeanweisung an, indem sie die oben beschriebene Schnittstelle zu dem Mikrocomputer 84 einrichtet, wonach der bidirektionale Datenaustausch zwischen den Mikrocomputern 84 und 86 in der oben im Detail beschriebenen Art und Weise möglich gemacht wird.
Ein digitales IC 80, welches anschlußkonfiguriert ist, um in dem erweiterten Mastermodus zu arbeiten, kann auch als eine Schnittstelle zu einem zentralen Steuercomputer 88 verwendet werden, welcher jeder Mikrocomputer oder Mainframe-Computer sein kann, der verwendet wird, um die mit dem zentralen Steuergerät 76 über die Stromversorgungsleitung 78 verbundenen Außenstationen zu steuern. Da jedes der digitalen ICs 80 ein BUSYN-Signal an den zugeordneten Computer ausgibt, wenn es entweder eine Nachricht empfängt oder sendet, erlaubt das vorliegende Kommunikations- und Steuersystem die Verwendung von mehreren Mastereinheiten in dem gleichen Netz. Bei Betrachtung des zentralen Steuergeräts 76 und des alternativen Steuergeräts an der Station # 4, welche in dem erweiterten Mastermodus arbeitet, wird somit jede der Mastereinheiten wissen, wann die andere eine Nachricht sendet, indem deren BUSYN-Leitung überwacht wird.
Es ist somit ersichtlich, daß das digitale IC 80 eine extrem vielseitige Vorrichtung ist, die entweder als adressierbares Laststeuergerät mit Statusantwortvermögen in dem isolierten Slave-Modus oder als eine adressierbare oder nicht adressierbare Schnittstelle zwischen dem Netzwerk und einem Mikrocomputer verwendet werden kann, um die bidirektionale Übertragung von Daten zwischen zwei Mikrocomputer-Steuereinheiten, wie beispielsweise dem zentralen Steuergerät 76 und den Außenstationen # 3 und # 4 zu ermöglichen.

Netzwerkkommunikationsformat

Die gesamte Kommunikation in dem Netzwerk 78 ist asynchroner Natur. Die 33-Bit-Nachricht, für deren Senden an das Netzwerk 78 oder deren Empfang von dem Netzwerk 78 das digitale IC 80 ausgelegt ist, ist speziell gestaltet, um für eine maximale Sicherheit und einen maximalen Schutz gegen hohe Rauschpegel auf der Stromversorgungsleitung 78 zu sorgen, während gleichzeitig das Einrichten von Schnittstellen zwischen unterschiedlichen Mikrocomputern, wie dies vorstehend in Verbindung mit FIG. 1 beschrieben wurde, ermöglicht wird. Die 33-Bit-Nachricht hat das in FIG. 2 gezeigte Format, wobei die 33 Bits B0 bis B32 in der Weise gezeigt sind, in welcher sie in dem Schieberegister in dem digitalen IC 80 gespeichert sind, d.h. von links nach rechts, wobei das niedrigstwertige Bit ganz rechts angeordnet ist. Jede 33-Bit-Nachricht beginnt mit zwei Startbits B0 und B1 und endet mit einem Stoppbit B32. Die Startbits sind als logische "1" definiert und das Stoppbit ist als logische "0" definiert. Bei dem offenbarten Kommunikations- und Steuersystem ist eine logische 1 als vorhandener Träger definiert, und eine logische 0 ist als fehlender Träger definiert, wobei dies für alle Baud-Raten des modulierten Trägers gilt.
Das nächste Bit B2 in der 33-Bit-Nachricht ist ein Steuerbit, welches die Bedeutung der folgenden Nachrichtenbits B3 bis B26 festlegt, welche als Pufferbits bezeichnet werden. Eine logische "1" als Steuerbit bedeutet, daß die Pufferbits eine Adresse und eine Anweisung für das digitale IC 80 beinhalten, wenn dieses konfiguriert ist, um entweder in einem isolierten Slave-Modus oder einem erweiterten Slave-Modus zu arbeiten. Eine logische "0" als Steuerbit B2 bedeutet, daß die Pufferbits B3 bis B26 Daten beinhalten, die für einen mit einer Schnittstelle verbundenen Mikrocomputer, wie beispielsweise den Mikrocomputer 84 in FIG. 1, gedacht sind.
Die nächsten vier Bits B3 bis B6 nach dem Steuerbit B2 sind Anweisungsbits, wenn und nur wenn das vorhergehende Steuerbit eine "1" ist. Die Anweisungsbits B3 bis B6 können dekodiert werden, um eine Anzahl unterschiedlicher Anweisungen an das digitale IC 80 darzustellen, wenn dieses in einem Slave-Modus, entweder in einem isolierten Slave-Modus oder einem erweiterten Slave-Modus, arbeitet. Die Beziehung zwischen den Anweisungsbits B3 bis B6 und der entsprechenden Anweisung ist in FIG. 3 gezeigt. Wenn alle Anweisungsbits B3, B4 und B5 "0" sind, wird unter Bezugnahme auf diese Figur eine Lastabschaltanweisung angezeigt, bei welcher das digitale IC 80 seinen COUT-Anschluß rücksetzt, d.h. im herkömmlichen Sinn auf logisch 0 geht, so daß die gesteuerte Einrichtung 82 abgeschaltet wird. Ein X an der Bitposition B6 bedeutet, daß die Lastabschaltanweisung unabhängig von dem Wert des B6-Bits ausgeführt wird. Falls jedoch das B6-Bit eine "1" ist, antwortet das digitale IC 80 dem zentralen Steuergerät 76 mit Informationen hinsichtlich des Status der Leitungen STAT 1 und STAT 2, welchen es von der gesteuerten Einrichtung 82 empfängt. Das Format der Antwortnachricht ist in Fig. 4 gezeigt und wird nachstehend detaillierter beschrieben.
Wenn die Anweisungsbits B3 bis B5 100 sind, wird eine Lasteinschaltanweisung dekodiert, worauf das digitale IC 80 seinen COUT-Anschluß setzt und eine logische 1 auf der COUT- Leitung an die gesteuerte Einrichtung 82 sendet. Hier veranlaßt eine "1" in dem B6-Bit die Vorrichtung 80, eine Antwort mit Statusinformation von der gesteuerten Einrichtung 82 zurückzusenden, um anzuzeigen, daß das Kommando ausgeführt wurde.
Wenn die Anweisungsbits B3 bis B5 110 sind, wird eine Schniffstellenfreigabeanweisung dekodiert, welche eine Vorrichtung im erweiterten Slave-Modus, wie beispielsweise die Vorrichtung 80 an der Station # 3, veranlaßt, eine Schnittstelle zu einem zugeordneten Mikrocomputer, wie beispielsweise dem Mikrocomputer 84, einzurichten. Das digitale IC 80 spricht auf die Schnittstellenfreigabeanweisung an, indem es ein Unterbrechungssignal an der INT- Leitung erzeugt, nachdem es eine Nachricht von dem zentralen Steuergerät 76 empfangen hat, welche die Schnittstellenfreigabeanweisung enthält. Die weitere Funktion des digitalen IC 80 beim Einrichten dieser Schnittstelle wird nachstehend detaillierter beschrieben. Auf ähnliche Weise veränlaßt die Anweisung 010 das digitale IC 80, die Schniffstelle zu dem Mikrocomputer 84 zu sperren, so daß dieser Mikrocomputer danach nicht mehr über das Netzwerk 78 kommunizieren kann, bis das digitale IC 80 erneut eine Schnittstellenfreigabeanweisung von dem zentralen Steuergerät 76 empfängt. In der Schnittstellensperranweisung bedeutet eine "1" an der B6-Bitstelle, daß die Vorrichtung 80 im erweiterten Slave-Modus eine Antwort an das zentrale Steuergerät 76 zurücksenden sollte, welche dem zentralen Steuergerät bestätigt, daß die Mikrocomputerschnittstelle von der Außenvorrichtung 80 gesperrt wurde. Das B6-Bit für eine Schnittstellenfreigabeanweisung ist immer 0, so daß das digitale IC 80 keine für den Mikrocomputer 84 bestimmte Daten an das zentrale Steuergerät zurücksendet.
Falls die Bits B3 bis B5 001 sind, wird eine Blockabschaltanweisung dekodiert. Die Blockabschaltanweisung ist für Vorrichtungen im isolierten Slave-Modus gedacht, und wenn sie empfangen wird, ignoriert die Vorrichtung im isolierten Slave-Modus die vier niedrigstwertigen Bits seiner Adresse und führt einen Blockabschaltvorgang aus. Folglich ermöglicht es die Blockabschaltanweisung dem zentralen Steuergerät, gleichzeitig 16 Vorrichtungen im isolierten Slave-Modus mit einer einzigen abgesendeten Nachricht so zu steuern, daß diese Slave-Vorrichtungen gleichzeitig ihre zugeordneten gesteuerten Einrichtungen sperren. Falls die Anweisungsbits B3 bis B5 101 sind, wird in ähnlicher Weise eine Blockeinschaltanweisung dekodiert, welche gleichzeitig von 16 Vorrichtungen im isolierten Slave-Modus interpretiert wird, ihre entsprechenden gesteuerten Einrichtungen erneut mit einer Last zu beaufschlagen. Es sei angemerkt, daß bei den Blockabschalt- und Blockeinschaltanweisungen das B6-Bit für die Ausführung der Anweisung "0" sein muß. Dies ist vorgesehen, um zu verhindem, daß alle 16 der angewiesenen Vorrichtungen im isolierten Slave-Modus versuchen, zur gleichen Zeit zu antworten.
Falls die Bits B3 bis B5 011 sind, wird eine Schnellabschaltanweisung dekodiert. Als Antwort auf die Schnellabschaltanweisung führen alle mit dem Netzwerk 78 verbundenen Vorrichtungen im isolierten Slave-Modus unabhängig von ihrer Gesamtadresse einen Lastabschaltvorgang aus. Folglich kann das zentrale Steuergerät 76 mittels Senden einer Schnellabschaltanweisung alle 4096 Vorrichtungen im isolierten Slave-Modus dazu veranlassen, ihre Lasten im Falle eines Notfalls abzuschalten. Es sei angemerkt, daß die Schnellabschaltanweisung nur ausgeführt werden kann, wenn das B6-Bit "0" ist.
Falls die Bits B3 bis B5 alle "1" sind, wird eine Statusanweisung dekodiert, in welcher die adressierte Vorrichtung im isolierten Slave-Modus keinen Vorgang hinsichtlich seiner gesteuerten Einrichtung ausführt, sondern nur eine Statusinformation hinsichtlich der zugeordneten gesteuerten Einrichtung 82 zu dem zentralen Steuergerät 76 zurücksendet.
Unter Bezugnahme auf das in FIG. 2 gezeigte Nachrichtenbitformat stellen die Bits B10 bis B21 Adressbits der der Vorrichtung im isolierten Slave-Modus zugewiesenen Adresse dar, wenn die empfangene Nachricht für eine Vorrichtung im isolierten Slave-Modus gedacht ist, d.h. wenn das Steuerbit "1" ist. In diesem Modus werden die Bits B7 bis B9 und die Bits B22 bis B26 nicht verwendet. Wenn jedoch in dem erweiterten Modus eine Schnittstellenfreigabeanweisung abgegeben wird, können die Bits B7 bis B9 und B22 bis B26 für den zugeordneten Mikrocomputer 84 gedachte Daten enthalten, wie dies nachfolgend detaillierter beschrieben wird.
Die Bits B27 bis B31 der empfangenen Nachricht enthalten einen 5bit-BCH-Fehlerprüfcode. Dieser BCH-Code wird von den ersten 27 Bits der empfangenen 33-Bit-Nachricht entwickelt, wenn diese ersten 27 Bits in dem seriellen Schieberegister gespeichert werden. Die Vorrichtung im isolierten Slave-Modus 80 vergleicht dann ihren berechneten BCH-Fehlercode mit dem in den Bits B27 bis B31 enthaltenen Fehlercode der empfangenen Nachricht. Falls irgendwelche Bits des innerhalb der Vorrichtung 80 entwickelten BCH-Fehlercodes nicht mit den entsprechenden Bits in dem in den Bits B27 bis B31 der empfangenen Nachricht enthaltenen Fehlercode übereinstimmen, wird ein Übertragungsfehler angezeigt, und die Vorrichtung 80 ignoriert die Nachricht.
FIG. 4 zeigt das Nachrichtenformat der 33-Bit-nachricht, welche von der Vorrichtung 80 im isolierten Slave-Modus als Antwort auf eine Antwortanforderung in der empfangenen Nachricht, d.h. mittels einer "1" in der B6-Bit-Position, gesendet wird. Die Antwortnachricht der Vorrichtung im isolierten Slave-Modus weist ein Format auf, das identisch zu dem in FIG. 2 gezeigten Format der empfangenen Nachricht ist, außer daß die Bits B25 und B26 der Statusanzeige auf der STAT 1- und STAT 2-Leitung entsprechen, die von der gesteuerten Einrichtung 82 empfangen wird. Da jedoch die Bits B25 und B26 in der empfangenen Nachricht nicht verwendet wurden, wohingegen sie verwendet werden, um Information in der Antwortnachricht zu übertragen, kann der alte BCH-Fehlerprüfcode der empfangenen Nachricht beim Senden einer Rückantwort an das zentrale Steuergerät nicht verwendet werden. Die Vorrichtung 80 im isolierten Slave-Modus rückerrechnet einen 5-Bit-BCH-Fehlercode basierend auf den ersten 27 Bits der in FIG. 4 gezeigten Antwortnachricht, wenn diese Bits an das Netzwerk 78 ausgesendet werden. An dem Ende des siebenundzwanzigsten Bits der Antwortnachricht wird der neue BCH-Fehlercode, welcher in der Vorrichtung 80 basierend auf dem Zustand der Statusbits B25 und B26 berechnet wurde, zu der gesendeten Nachricht hinzugefügt, worauf ein Stoppbit mit dem Wert 0 angehängt wird, um die an das zentrale Steuergerät zurückgehende Antwortnachricht zu vervollständigen.
FIG. 5 zeigt das Format einer zweiten Nachricht, die an ein digitales IC 80 gesendet wurde, welches in einem erweiterten Modus arbeitet, wobei angenommen wird, daß die erste Nachricht eine Schnittstellenfreigabeanweisung, wie oben diskutiert, enthielt. In dem Format von FIG. 5 ist das Steuerbit "0", was alle Vorrichtungen 80 auf der Stromversorgungsleitung 78 informiert, daß die Nachricht weder eine Adresse noch eine Anweisung enthält. Die nächsten 24 Bit nach dem Steuerbit beinhalten Daten, welche von dem Pufferschieberegister in der Vorrichtung 80 mittels des zugeordneten Mikrocomputers 84 auszulesen sind.

Allgemeine Beschreibung der Vorrichtung 80

Bei der veranschaulichten Ausführungsform ist das digitale IC 80 in einem Gehäuse mit 28 gegenüberliegend angeordneten Anschlüssen aufgenommen. Vorzugsweise ist es aus einem 5 µm Siliziumgaffer-CMOS-Gatterfeld aufgebaut. Eine detaillierte Signal- und Anschlußzuweisung der Vorrichtung 80 ist in FIG. 6 gezeigt. Es sei erwähnt, daß einige Anschlüsse eine doppelte Funktion haben. Beispielsweise kann ein Anschluß eine Funktion in der isolierten Slave-Konfiguration und eine andere Funktion in einer Konfiguration im erweiterten Modus haben. Das folgende ist eine kurze Beschreibung der Terminologie, welche jedem der Anschlüsse der Vorrichtung 80 in FIG. 6 zugeordnet ist.
TX: Sendeausgang der Vorrichtung 80. Sendet eine 33-Bit-Nachricht durch ein geeignetes Kopplungsnetzwerk zu der gemeinsamen Datenleitung 78.
RX: Der Empfangseingang der Vorrichtung 80. Alle 33-Bit-Netzwerksendungen gelangen über diesen Anschluß in die Vorrichtung.
RESTN: aktiver Eingang für Einstellung des Grundzustands bei Wiedereinschalten des Stromes. Setzt die internen Register in der Vorrichtung 80 rück.
Vdd: Der Stromversorgungseingang von + 5 V.
Vss: Die Massereferenz.
XTAL1 und XTAL2: Die Kristalleingänge. Ein Kristalloszillator mit 3,6864 MHz ± 0,015 % ist erforderlich.
BAUD0 und BAUD1: Die Eingänge für die Band-Raten-Auswahl.
A0 bis A8: Die Anschlüsse für die niederwertigen Adressbits.
A9/CLK: Doppelfunktionsanschluß. In allen Modi außer dem Testmodus ist dieser Anschluß der A9-Adreßeingangsanschluß. In dem Testmodus ist dieser Anschluß der Taktgeberabtast ausgang des digitalen Demodulators in der Vorrichtung 80.
A10/DEMOD: Ein Doppelfunktionsanschluß. In allen Modi außer dem Testmodus ist dieser Anschluß der A10-Adreßeingangsanschluß. In dem Testmodus ist dieser Anschluß der demodulierte Ausgang (DEMOD) des digitalen Demodulators in der Vorrichtung 80.
A11/CD: Ein Doppelfunktionsanschluß. In allen Modi außer dem Testmodus ist dieser Anschluß der A11-Adreßeingangsanschluß. In dem Testmodus ist dieser Anschluß der Wortempfangs-Erfassungsausgang (CD) des digitalen Demodulators in der Vorrichtung 80.
BUSYN/COUT: Ein Doppelfunktionsausgangsanschluß. In dem erweiterten Slave- oder erweiterten Master-Modus ist dieser Anschluß der BUSYN-Ausgang der Mikrocomputer- Schnittstelle. In dem isolierten Slave-Modus ist dieser Anschluß der Schaltersteuerungsausgang (COUT).
INT/TOUT: Ein Doppelfunktionsausgangsanschluß. In dem erweiterten Master- oder erweiterten Slave-Modus ist dieser Anschluß der Unterbrechungsausgang (INT) der Mikrocomputer-Schnittstelle. In dem isolierten Slave-Modus ist dieser Anschluß ein Zeitgeber-Steueranschluß (TOUT).
SCK/STATI: Ein Doppelfunktionseingangsanschluß. In dem erweiterten Master- und erweiterten Slave-Modus ist dieser Anschluß der serielle Taktgeber (SCK) der Mikrocomputerschnittstelle. In dem isolierten Slave-Modus ist er einer der beiden Statuseingänge (STAT1).
RW/STAT2: Ein Doppelfunktionseingangsanschluß. In dem erweiterten Master- oder erweiterten Slave-Modus ist dieser Anschluß Lese-Schreib-Steuerleitung der Mikrocomputerschnittstelle (RW). In dem isolierten Slave-Modus ist er einer der beiden Statuseingänge (STAT2).
DATA/TIMR: Ein Doppelfunktionsanschluß. In dem erweiterten Master- oder erweiterten Slave-Modus ist dieser Anschluß der bidirektionale Datenanschluß (DATA) der Mikrocomputerschnittstelle. In dem isolierten Slave-Modus ist dieser Anschluß eine Zeitgebersteuerleitung (TIMR).
Alle Eingangsanschlüsse der Vorrichtung 80 werden mittels interner 10 kΩ-Pull-up-Widerstände auf die +5 V-Versorgungsspannung Vdd gezogen. Vorzugsweise sind diese internen Pull-up-Widerstände durch geeignet vorgespannte Transistoren innerhalb der Vorrichtung 80 vorgesehen, wie es sich für den Fachmann ohne weiteres versteht.
Wie obenstehend allgemein diskutiert wurde, ist das digitale IC 80 in verschiedenen unterschiedlichen Betriebsmodi betriebsfähig, indem einfach externe Verbindungen zu der Vorrichtung geändert werden. Die Anschlüsse, welche die Betriebsmodi der Vorrichtung 80 steuern, sind die Anschlüsse 1 und 27, die mit MODE1 und MODE0 bezeichnet sind. Die Beziehung zwischen diesen Anschlüssen und dem ausgewählten Modus ist wie folgt:
Wenn nur der MODE 1-Anschluß auf Masse gelegt ist, verrnutet der MODE 0-Anschluß eine logische "1" aufgrund seines internen Pull-up-Widerstands, und das digitale IC 80 arbeitet in dem isolierten Slave-Modus. In dieser Anschlußkonfiguration wirkt das digitale IC 80 als eine Schaltersteuerung mit Statusrückkopplung. Die Vorrichtung 80 enthält eine 12-Bit-Adresse, einen Schaltersteuerausgang (COUT) und zwei Statuseingänge (STAT1) und (STAT2). Die adressierte Vorrichtung 80 kann angewiesen werden, den Schaltersteuerausgang COUT zu setzen oder rückzusetzen, mit Statusinformation von seinen beiden Statusanschlüssen zu antworten oder beides. Die Vorrichtungen 80 können in 16er-Blocks für Einwegschaltersteuerkommandos adressiert sein.
Wenn sowohl der Anschluß MODE 1 als auch MODE 0 auf Masse liegen, arbeitet die Vorrichtung 80 in einem erweiterten Slave-Modus. In dieser Anschlußkonfiguration enthält die Vorrichtung 80 eine 12-Bit-Adresse und eine Mikrocomputerschnittstelle. Diese Schnittstelle erlaubt es dem zentralen Steuergerät 76 und einem Mikrocomputer 84, welcher mit der Vorrichtung 80 verbunden ist, miteinander zu kommunizieren. Die Schnittstelle ist gesperrt, bis das zentrale Steuergerät 76 sie freigibt, indem es ein Schnittstellenfreigabekommando an das adressierte digitale IC 80 sendet. Das zentrale Steuergerät und ein Mikrocomputer kommunizieren, indem ein serielles Schieberegister in der digitalen Vorrichtung 80 geladen wird. Das zentrale Steuergerät nimmt dies vor, indem es eine 33-Bit-Nachricht an die Vorrichtung 80 sendet. Dies veranlaßt die Mikrocomputerschnittstelle, den Mikrocomputer 84 zu unterbrechen, um ihm das Auslesen des Schieberegisters zu erlauben. Der Mikrocomputer 84 kommuniziert mit dem zentralen Steuergerät 76, indem das gleiche Schieberegister geladen wird und die Vorrichtung 80 angewiesen wird, den Inhalt an das Netzwerk zu senden.
Wenn nur der Anschluß MODE 0 auf Masse liegt, nimmt der Anschluß MODE 1 eine logische "1" aufgrund seines internen Pull-up-Widerstands an, und die Vorrichtung 80 arbeitet in dem erweiterten Mastermodus. In diesem Modus arbeitet die Vorrichtung 80 genauso wie im erweiterten Slave-Modus, außer daß die Mikrocomputerschnittstelle immer freigegeben ist. Alle Netzwerksendungen, welche die digitale Vorrichtung 80 erhält, erzeugen Unterbrechungen an dem zugeordneten Mikrocomputer 84, wodurch es diesem ermöglicht wird, das serielle Schieberegister der Vorrichtung 80 auszulesen. Ferner kann der Mikrocomputer auch Daten in das Schieberegister plazieren, um die Vorrichtung 80 zu veranlassen, zu jedem Zeitpunkt an das Netzwerk zu senden.
Wenn weder der Anschluß MODE 1 noch der Anschluß MODE 0 auf Masse liegen, nehmen sie "logische" Werte von "1" an, und die Vorrichtung 80 ist in einem Testmodus konfiguriert, in welchem einige der externen Signale in dem digitalen Demodulatorabschnitt der Vorrichtung 80 an Anschlüsse zu Testzwecken ausgegeben werden, wie dies detaillierter beschrieben wird.
Wie bisher allgemein diskutiert wurde, ist das digitale IC 80 ausgelegt, um Nachrichten an unterschiedliche Typen von Netzwerkleitungen zu senden bzw. von diesen zu empfangen, wie beispielsweise einer herkömmlichen Stromversorgungsleitung, einer festgeschalteten verdrillten Doppelleitung oder faseroptischen Leitungen. Wenn das digitale IC 80 mit einer herkömmlichen Wechselstromleitung 78 arbeiten soll, ist die Vorrichtung so anschlußkonfiguriert, daß sie Daten mit einer Baud-Rate von 300 Bit pro Sekunde empfängt bzw. sendet. Somit bestehen für Stromversorgungsleitungsanwendungen die binären Bits aus einem Träger mit einer Frequenz von 115,2 kHz, welcher mittels Ein-Aus-Abtastens mit einer 300 Baud- Bitrate moduliert wird. Diese Bitrate wird gewählt, um Bitfehlerraten in der relativ verrauschten Umgebung der Stromversorgungsleitung 78 zu minimieren. Für Stromversorgungsleitungsanwendungen ist das digitale IC 80 somit wie in FIG. 7 konfiguriert, wobei die Anschlüsse BAUD 0 und BAUD 1 der Vorrichtung 80 nicht auf Masse liegen und aufgrund ihrer internen Pull-up-Widerstände logische Werte von "1" annehmen. Die RX- und TX-Anschlüsse der Vorrichtung 80 sind durch ein Kopplungsnetzwerk und einen Verstärkungs begrenzer 90 mit den Stromversorgungsleitungen 78 gekoppelt, wobei dieses Kopplungsnetzwerk für die erwünschte Isolation zwischen gesendeten und empfangenen Nachrichten sorgt, so daß eine Zweiwegkommunikation zwischen dem digitalen IC 80 und der Stromversorgungsleitung 78 ermöglicht wird, wie dies nachfolgend detaillierter beschrieben wird. Wenn die Vorrichtung 80 wie in FIG. 7 gezeigt anschlußkonfiguriert ist, ist sie intern so eingestellt, daß sie modulierte Trägernachrichten bei einer Rate von 300 Baud empfängt. Sie ist auch intern so gesteuert, daß sie Nachrichten bei dieser gleichen Rate von 300 Baud sendet.
In FIG. 8 ist das digitale IC 80 in Verbindung mit einem Kommunikationsnetzwerk veranschaulicht, in welchem die gemeinsame Datenleitung eine festgeschaltete verdrillte Doppelleitung 92 ist. Unter diesen Bedingungen liegt der BAUD 0-Anschluß der Vorrichtung 80 auf Masse, wohingegen der BAUD 1-Anschluß aufgrund seines internen Pull-up-Widerstands einen logischen Wert von "1" annimmt. Wenn die Vorrichtung 80 wie in FIG. 8 anschlußkonfiguriert ist, ist sie ausgelegt, um modulierte Trägernachrichten bei einer Rate von 1200 Baud zu senden und zu empfangen. Die 1200 Baud-Bitrate wird durch die weniger stark verrauschte Umgebung in der verdrillten Doppelleitung 92 ermöglicht. In der Konfiguration von FIG. 8 ist das Kopplungsnetzwerk 90 ebenfalls erforderlich, um die Vorrichtung 80 mit der verdrillten Doppelleitung 92 zu verkoppeln.
Für eine Hochgeschwindigkeits-Datenkommunikation kann das digitale IC 80 auch anschlußkonfiguriert werden, um unmodulierte Daten bei einer relativ hohen Bitrate von 38,4 kBaud zu senden und zu empfangen. Wenn es so konfiguriert ist, ist die Vorrichtung 80 besonders geeignet, um in einem Kommunikationssystem betrieben zu werden, welches die faseroptischen Leitungen 94 (FIG. 9) als das Kommunikationsnetzwerkmedium verwendet. Wenn die Vorrichtung 80 mit den faseroptischen Leitungen 94 finktionieren soll, liegt der BAUD 1 - Anschluß auf Masse und der BAUD 0-Anschluß nimmt einen logischen Wert von "1" aufgrund seines internen Pull-up-Widerstands ein, wie dies in FIG. 9 gezeigt ist. In dem faseroptischen Leitungssystem von FIG. 9 wird das Kopplungsnetzwerk 90 nicht verwendet. Statt dessen ist der Empfangsanschluß RX der Vorrichtung 80 direkt mit dem Ausgang eines faseroptischen Empfängers 96 verbunden, und der Sendeanschluß TX ist mit einem faseroptischen Sender 98 verbunden. Ein digitales IC 80 in dem zentralen Steuergerät 76 ist ebenfalls mittels eines geeigneten Sender-Emplänger-Paars 100 mit den faseroptischen Leitungen 94 verbunden. Der faseroptische Empfänger 96 bzw. der faseroptische Sender 98 können jede geeignete Anordnung sein, in welcher der RX-Anschluß mit einer geeigneten Photodetektor- und Verstärkeranordnung verbunden ist und der RX-Anschluß mit einer geeigneten modulierten Lichtquelle, wie beispielsweise einer Photodiode, verbunden ist. Beispielsweise kann das Sender-Empfänger-Paar vom Typ Hewlett Packard HFBR-1501/2502 verwendet werden, um das digitale IC 80 mit den faseroptischen Leitungen 94 zu verbinden. Ein solches Sender- Empfänger-Paar arbeitet bei TTL-kompatiblen Logikpegeln, welche für ein direktes Anlegen an die RX- bzw. TX-Anschlüsse der Vorrichtung 80 zufriedenstellend sind.

Isolierter Slave-Modus

In Fig. 10 ist eine typische Konfiguration für die Vorrichtung 80 gezeigt, wenn diese in dem isolierten Slave-Modus betrieben wird. Unter Bezugnahme auf diese Figur werden +5 V Gleichspannung an den Vdd-Anschluß angelegt, und der Vss-Anschluß liegt auf Masse. Ein Kristall 102, der bei 3,6864 ± 0,0015 % MHz arbeitet, ist mit dem OSC1- und dem OSC2- Anschluß der Vorrichtung 80 verbunden. Jede Seite des Kristalls ist durch einen Kondensator 104 bzw. 106 mit Masse verbunden, und ein Widerstand 108 ist über den Kristall 102 angeschlossen. Vorzugsweise haben die Kondensatoren 104, 106 einen Wert von 33 pF, und der Widerstand 108 hat einen Wert von 10 MΩ. Die Baud-Rate, bei welcher die Vorrichtung 80 betrieben werden soll, kann mittels der Baudratenschalter 110 ausgewählt werden. In der Ausführungsform von Fig. 10 sind diese Schalter offen, was bedeutet, daß die Vorrichtung 80 bei einer Baud-Rate von 300 Baud arbeitet, was für eine Netzwerkkommunikation über Stromversorgungsleitungen geeignet ist. Der MODE 1-Anschluß liegt auf Masse, und der MODE0- Anschluß ist nicht angeschlossen, so daß die Vorrichtung 80 in einem isolierten Slave-Modus arbeitet. Ein Kondensator 112 mit einem Wert von 0,1 µF ist mit dem RESETN-Anschluß der Vorrichtung 80 verbunden. Wenn der Vdd-Anschluß der Vorrichtung 80 mit Strom versorgt wird, kann sich der Kondensator 112 nicht sofort aufladen und erzeugt folglich ein Rücksetzsignal von "0", welches verwendet wird, um verschiedene Logikkreise in dem digitalen IC 80 rückzusetzen. Ferner zwingt ein Power-on-reset-Signal (Signal zur Einstellung des Grundzustands bei Wiedereinschalten des Stromes) den COUT-Ausgang der Vorrichtung 80 auf eine logische "1". Als Ergebnis wird die gesteuerte Einrichtung, wie beispielsweise die Relaisspule 114, über den bezeichneten Transistor 116 mit Strom versorgt, wenn das digitale IC 80 mit Strom versorgt wird. Der Zustand des Relais 114 wird durch die Statusinformationsschalter 118 angezeigt, welche gemäß dem dem gesteuerten Relais 114 zugeführten Signal geöffnet oder geschlossen sind. Zwei Statusinformationsschalter sind für die beiden Leitungen STAT1 und STAT2 vorgesehen, obschon nur eine einzelne Einrichtung über die COUT-Steuerleitung gesteuert wird. Folglich kann eine Statusleitung mit der COUT-Leitung verbunden werden, um zu bestätigen, daß das COUT-Signal tatsächlich erzeugt wurde, und die andere Statusleitung kann mit Hilfskontakten an dem Relais 114 verbunden werden, um zu bestätigen, daß die Lastanweisung tatsächlich ausgeführt wurde.
Eine Reihe von zwölf Adreß-Schaltern 120 kann selektiv mit den Adreßanschlüssen A0 bis All verbunden werden, um für ein digitales Eingangssignal zu der Adreßvergleichsschaltung in dem digitalen IC 80 zu sorgen. Jeder Adreßanschluß, welcher mittels der Schalter 120 nicht auf Masse liegt, nimmt einen logischen "1"-Wert innerhalb der Vorrichtung 80 mittels der Verwendung von internen Pull-up-Widerständen an jedem Adreßanschluß an. In diesem Zusammenhang versteht es sich, daß die Vorrichtung 80, und die dazu zugeordneten externen Komponenten, einschließlich des Kopplungsnetzwerks 90, alle auf einer kleinen PC-Platine oder -Karte angeordnet sein können, welche direkt der gesteuerten Einrichtung, wie beispielsweise dem Relais 114, zugeordnet werden kann. Ferner können das digitale IC 80 und die ihm zugeordneten Komponenten extrem klein sein, so daß sie tatsächlich in dem Gehäuse der Einrichtung angeordnet werden können, welche sie steuern. Falls die Vorrichtung 80 verwendet wird, um ein Relais für einen Heißwasserheizer oder einen Gefrierschrank in einer Wohnung zu steuern, kann sie direkt einem solchen Relais zugeordnet werden und über die Hausverkabelung der Wohnung Nachrichten zum Steuern des Relais empfangen. Falls die gesteuerte Einrichtung keine 5 V-Quelle zur Stromversorgung des digitalen IC 80 aufweist, kann das Kopplungsnetzwerk 90 für eine solche Stromversorgung direkt von der Stromversorgungsleitung 78 sorgen, wie dies im folgenden detaillierter beschrieben wird.
In einigen Situationen ist es wünschenswert, für ein Lastabschaltemerkmal mit variabler Zeitgebung für besondere Anwendungen im isolierten Slave-Modus zu sorgen. Falls das digitale IC 80 verwendet wird, um einen Heißwasserheizer oder einen Gefrierschrank zu steuern, kann es von einem zentralen Steuergerät gesteuert werden, so daß der Gefrierschrank oder der Heißwasserheizer während Spitzenlastzeiten gemäß einem vorbestimmten Zeitplan ausgeschaltet werden können (Lastabschaltanweisung). Unter diesen Umständen wäre es wünschenswert, für eine Einrichtung mit variabler Zeitgebung zum Wiedereinschalten der Stromversorgung des gesteuerten Gefrierschrank oder des Wasserheizers in dem Fall zu sorgen, wenn das zentrale Steuergerät keine Nachricht sendete, welche das digitale IC 80 anwies, die Last wieder einzuschalten. Solch ein Lastabschaltungsmerkmal mit variabler Zeitgebung kann mittels Verwendung der in FIG. 11 gezeigten Anordnung auf einfache Weise erzielt werden, wobei ein variabler Zeitgeber 130 mit dem digitalen IC 80 verbunden ist. Der variable Zeitgeber 130 kann eine kommerzielle Einrichtung vom Typ MC 14536 sein, der von Motorola Inc. und anderen hergestellt wird.
In der Anordnung von FIG. 11 ist die COUT-Leitung des digitalen IC 80 mit dem Rücksetzanschluß des variablen Zeitgebers 130 und ferner mit einem internen NOR-Gatter U625 der Vorrichtung 80 verbunden, dessen Ausgang invertiert ist. Die TOUT-Ausgangsleitung der Vorrichtung 80 ist mit dem Takthemmanschluß des Zeitgebers 130 verbunden, und der Dekodierausgangsanschluß dieses Zeitgebers ist mit dem TIMR-Eingangsanschluß der Vorrichtung 80 verbunden. Die Vorrichtung 80 ist in FIG. 11 auch in dem isolierten Slave-Modus von FIG. 10 angeschlossen, in welchem die TOUT- und TIMR-Leitungen freigegeben sind. In der Ausführungsform von FIG. 11 ist das gesteuerte Relais 114 mit der TOUT-Leitung anstatt mit dem COUT-Anschluß der Vorrichtung 80 verbunden. Der Zeitgeber 130 weist einen internen Taktgeber auf, dessen Frequenz mittels der externen Widerstände 132 und 134 und dem Kondensator 136 bestimmt werden kann, wie es sich für den Fachmann ohne weiteres versteht. Ferner weist der Zeitgeber 130 eine Anzahl von Zeitgebereingangsanschlüssen A, B, C und D auf, mit welchen Wahlschalter 138 für die Abschaltzeit selektiv verbunden sein können, um für ein gewünschtes variables Zeitgeberintervall zu sorgen.
Wenn das digitale IC 80 in FIG. 11 mit Strom versorgt wird, erzeugt eine Grundzustandseinstellung bei Wiedereinschalten des Stromes eine logische "1" (Lasteinschaltzustand) an dem COUT-Anschluß. Dieses Signal wird an den Rücksetzanschluß des Zeitgebers 130 angelegt, was den Zeitgeber zum Rücksetzen zwingt und seinen Dekodierausgangsanschluß auf "Low" setzt. Dieser Dekodierausgangsanschluß ist mit der TIMR-Leitung der Vorrichtung 80 verbunden, welche intern mit dem NOR-Gatter U625 verbunden ist. Da der TOUT-Anschluß die logische ODER-Verknüpfung von COUT und dem Dekodierausgang des Zeitgebers 130 ist, ist der TOUT-Anschluß bei der Grundzustandseinstellung bei Wiedereinschalten des Stromes eine logische "1", und das Relais 114 befindet sich in einem Lasteinschaltzustand. Wenn die COUT-Leitung in Abhängigkeit von einer Lastabschaltanweisung an die Vorrichtung 80 rückgesetzt wird, wird es dem Zeitgeber 130 erlaubt, mit dem Zählen zu beginnen, und der TOUT-Anschluß ist eine logische "0", was ein Abschalten der Last bewirkt. Wenn der Zeitgeber 130 bis zu einer von den Wahlschaltern 138 für die Abschaltzeit bestimmten Zahl hochzählt, wird sein Dekodierausgangsanschluß "High", was den TOUT-Anschluß auf "High" bringt, d.h. zurück in den Lasteinschaltzustand, und den Zeitgeber-Taktgeber hemmt. Falls das zentrale Steuergerät vergißt, das Relais 114 mittels einer zu der Vorrichtung 80 gesendeten Netzwerknachricht einzuschalten, nimmt der Zeitgeber 130 nach einem vorbestimmten Zeitintervall automatisch ein Einschalten der Last vor.
In FIG. 12 sind die Hauptkomponententeile des digitalen ICs 80 in Form eines Blockdiagramms gezeigt, wenn die Vorrichtung 80 in dem isolierten Slave-Modus betrieben wird und ausgelegt ist, um eine über das Netzwerk 78 gesendete Nachricht zu empfangen, welche eine Lastabschaltanweisung beinhaltet. Die eingehende Nachricht wird in dem Kopplungsnetzwerk 90 verstärkt und begrenzt, wie dies nachfolgend detaillierter beschrieben wird, und sie wird an den RX-Anschluß (Anschluß 6) des digitalen ICs 80 angelegt. Es versteht sich, daß die eingehende Nachricht ein 33-Bit-Nachrichtensignal in dem vorstehend in Verbindung mit FIG. 2 beschriebenen Format ist. Diese eingehende Nachricht wird in einem digitalen Demodulator 150 demoduliert, der auch die Startbit-Erfassungs- und Rahmungs-(framing)-Logik enthält, die zum Setzen der Bitintervalle der eingehenden asynchronen Nachricht erforderlich ist, die über das Netzwerk 78 an die Vorrichtung 80 gesendet wird. Der digitale Demodulator und seine begleitende Rahmungs-Logik werden im folgenden in Verbindung mit einer Beschreibung des detaillierten schematischen Diagramms der Vorrichtung 80 beschrieben, das in den Figuren 18 bis 33 gezeigt ist.
Die Ausgabe des Demodulators 150 wird einem allgemein mit 152 bezeichneten seriellen Schieberegister zugeführt. Das serielle Schieberegister 152 weist eine Serie von 26 seriell verbundenen Stufen auf, wobei die ersten 24 Stufen ein Puffer sind und die Bits B3 bis B26 (FIG. 2) der empfangenen Nachricht speichern. Die nächste Stufe ist das Steuerbitregister U528, welche das Steuerbit B2 (FIG. 2) der empfangenen Nachricht speichert. Die letzte Stufe des seriellen Schieberegisters 152 ist ein Startbitregister U641, welches die Bits B0 und B1 (FIG. 2) der empfangenen Nachricht speichert. In diesem Zusammenhang sei daran erinnert, daß die beiden Startbits B0 und B1 jeder Nachricht beide einen logischen Wert von "1" haben und folglich ein Trägersignal bilden, welches sich über zwei Bit-Intervalle erstreckt, so daß beide Bits in dem einzelnen Register U641 gespeichert werden können. In diesem Zusammenhang sei angemerkt, daß alle Logikkomponenten mit U-Nummern sich auf das entsprechende Logikelement beziehen, das in dem Gesamtschema des digitalen ICs 80, das in den Figuren 18 bis 33 gezeigt ist, im Detail gezeigt ist. Das serielle Schieberegister 152 wird von links von der demodulierten Ausgabe des Demodulators 150 geladen, welche an den Dateneingang des Registers 152 angelegt wird, wobei diese Daten mittels Pufferverschiebetaktpulsen (BSHFCLK) in das Register 150 eingetaktet werden, welche von dem Demodulator 150 an dem Ende eines jeden Bit-Intervalls in einer nachfolgend detaillierter beschriebenen Weise erzeugt werden. Folglich wird die eingehende Nachricht so lange durch das Register 152 geschoben, bis das Startbitregister U641 mittels der beiden Startbits B0 und B1 auf einen logischen Wert von "1" gesetzt wird. In diesem Zusammenhang versteht es sich, daß die Bits der eingehenden Nachricht in dem Pufferbereich des Registers 152 in der in Fig. 2 gezeigten Weise gespeichert werden, wobei das niedrigstwertige Bit B3 in dem Register nächst dem Steuerbitregister U528 gespeichert wird.
Wenn die demodulierten Datenbits auf diese Weise in das serielle Schieberegister 152 geladen werden, werden sie auch gleichzeitig einer BCH-Fehlercode-Berechnungseinheit zugeführt, die allgemein mit 154 bezeichnet ist. Der DEMOD-Ausgang des Demodulators 150 wird über einen Schalter 156 dem Eingang der BCH-Fehlercode-Berechnungseinheit 154 zugeführt, und der Ausgang dieser Berechnungseinheit ist über den Schalter 158 mit einem Umlaufeingang verbunden. Die BCH-Fehlercode-Berechnungseinheit 154 weist eine Serie von fünf seriell verbundenen Schieberegisterstufen auf, und wenn die Schalter 156 und 158 in der in FIG. 12 gezeigten Stellung sind, berechnet die Berechnungseinheit 154 einen 5-Bit-Fehlercode basierend auf den ersten 27 Nachrichtenbits, welche es von dem Demodulator 150 emplängt, wenn diese Bits in dem seriellen Schieberegister 152 gespeichert werden.
Die Taktgeberpulse auf der BSHFCLK-Leitung, welche verwendet werden, um das serielle Schieberegister 152 weiterzuschalten, werden auch einem Nachrichtenbitzähler 160 zugeführt. Der Zähler 160 ist ein sechsstelliger Zähler, welcher eine Ausgabe an seiner Wortende (EOW)-Ausgangsleitung erzeugt, wenn er auf 32 hochgezählt hat. In diesem Zusammenhang sei bemerkt, daß unter Verwendung von zwei logische-"1"-Startbits, die als eine Einheit gezählt werden, die Gesamtnachrichtenlänge mittels einer Digitallogik gezählt werden kann, während mittels des längeren Startbitintervalls für eine erhöhte Rauschunempfindlichkeit gesorgt wird.
Der Nachrichtenbitzähler 160 setzt auch ein Latch an dem Ende des sechsundzwanzigsten Nachrichtenbits und erzeugt ein Freigabesignal auf seiner GT26-(größer als 26)-Ausgangsleitung. Das GT26-Signal steuert die Schalter 156 bzw. 158 so, daß nach dem sechsundzwanzigsten Nachrichtenbit der DEMOD-Ausgang des Demodulators 150 einem BCH-Komparator 162 zugeführt wird, welchem die Ausgabe der BCH-Fehlercodeberechnungseinheit 154 ebenfalls zugeführt wird. Zur gleichen Zeit wird der Schalter 158 mittels des GT26-Signals geöffnet, so daß der in der Berechnungseinheit 154 berechnete BCH-Fehlercode bei einem Wert festgehalten wird, der den ersten 26 Bit der empfangenen Nachricht entspricht. Da der Demodulator 150 weiter BSHFCLK-Pulse der Berechnungseinheit 154 zuführt, wird der in der Berechnungseinheit 154 erzeugte BCH-Fehlercode dann herausgeschoben und Bit für Bit mit den nächsten fünf Bits der empfangenen Nachricht, d.h. den Bits B27 bis B31 (FIG. 2), verglichen, welche den BCH-Fehlercodeabschnitt der eingehenden empfangenen Nachricht bilden und dem anderen Eingang des BCH-Komparators 162 zugeführt werden. Falls alle fünf Bits des in der Berechnungseinheit 154 berechneten BCH-Fehlercodes den fünf Bits des in den Bits B27 bis B31 der empfangenen Nachricht enthaltenen BCH-Fehlercode entsprechen, erzeugt der Komparator 162 eine Ausgabe auf seiner BCHOK-Ausgangsleitung.
Das digitale IC 80 weist auch einen Adress-Dekodierer auf der allgemein mit 164 bezeichnet ist und eine Serie von 12 Exclusiv-ODER-Gattem und die damit verbundene Logik aufweist. Es sei aus der vorstehenden Beschreibung von FIG. 2 in Erinnerung gerufen, daß die Bits B11 bis B22 einer empfangenen Nachricht eine Adresse entsprechend der bestimmten Vorrichtung im isolierten Slave-Modus enthalten, mit welcher das zentrale Steuergerät kommunizieren will. Ferner sei aus der vorstehenden Beschreibung von FIG. 10 in Erinnerung gerufen, daß die Adresswahlschalter 120 gemäß der jeder bestimmten Vorrichtung im isolierten Slave-Modus zugewiesenen Adresse mit den Adressanschlüssen A0 bis A11 des digitalen ICs 80 verbunden sind. Der Adressdekodierer 164 vergleicht die Einstellung der Adresswahlschalter 120 mit der in den Bits B11 bis B22 des Pufferabschnitts des seriellen Schieberegisters 152 gespeicherten Adresse. Falls die beiden Adressen übereinstimmen, erzeugt der Dekodierer 164 eine Ausgabe auf seiner Adresse-in-Ordnung (ADDOK)-Ausgangsleitung.
Das digitale IC 80 weist auch einen Anweisungsdekodierer 166 auf, welcher die Ausgaben der Pufferstufen entsprechend den Bits B3 bis B6 (FIG. 2) dekodiert, welche die Anweisung enthalten, welche die adressierte Vorrichtung im isolierten Slave-Modus ausführen soll. Wenn man annimmt, daß die Bits B3 bis B5 alle einen logischen Wert von "0" haben, wird eine Lastabschaltanweisung dekodiert, wie dies in FIG. 3 gezeigt ist, und der Anweisungsdekodierer 166 erzeugt eine Ausgabe auf seiner Lastabschaltungsleitung (SHEDN).
Wie allgemein vorstehend diskutiert wurde, hat das Steuerbit B2 einer für eine Vorrichtung im isolierten Slave-Modus gedachten Nachricht immer einen logischen Wert von "1", was anzeigt, daß die Bits B3 bis B26 dieser Nachricht Adressbits und Anweisungsbits beinhalten, welche in den Dekodierem 164, 166 des digitalen IC 80 verglichen und dekodiert werden müssen. Wenn das Steuerbitregister U528 in dem seriellen Schieberegister 152 gesetzt ist, wird ein Freigabesignal über die CONTROL-Ausgangsleitung des Registers U528 den Ausführungslogikkreisen 170 zugeführt. Die BCHOK-Ausgangsleitung des Komparators 162, die EOW-Ausgangsleitung des Nachrichtenbitzählers 160 und die ADDOK-Ausgangsleitung des Adressdekodierers 164 werden ebenfalls den Ausführungslogikkreisen 170 zugeführt. Wenn der Nachrichtenbitzähler 160 anzeigt, daß das Ende der Nachricht erreicht wurde, zeigt folglich der Komparator 162 an, daß alle Bits des empfangenen BCH-Fehlercodes mit dem in der Berechnungseinheit 154 berechneten Fehlercode übereinstimmten, der Adressdekodierer 164 zeigt an, daß die Nachricht für diese bestimmte Vorrichtung im isolierten Slave-Modus gedacht ist, und das Steuerbitregister U558 ist gesetzt, die Logikschaltkreise 170 erzeugen ein Ausgangssignal auf der EXECUTE-Leitung, welche mit dem SHEDN-Ausgang des Anweisungsdekodierers in dem NAND-Gatter U649 in einer UND-Verknüpfung steht, wobei der Ausgang des NAND-Gatters U649 verwendet wird, um ein Lastabschalte-Latch U651 und U692 rückzusetzen, so daß der COUT-Ausgangsanschluß des digitalen ICs 80 einen logischen Wert von "0" annimmt, und die Stromversorgung der gesteuerten Einrichtung 82 (FIG. 1) wird abgeschaltet. Die Vorrichtung im isolierten Slave-Modus führt somit die in der empfangenen Nachricht enthaltene Anweisung aus, um die Last der gesteuerten Einrichtung 82 abzuschalten. Wie dies allgemein vorstehend diskutiert wurde, wird, wenn die Stromversorgung des digitalen IC 80 eingeschaltet wird, das Lastabschalte-Latch anfänglich mittels des auf der PONN-Leitung erscheinenden Signals rückgesetzt, so daß die COUT-Leitung "high" wird, wenn eine Versorgungsspannung von +5 V an die Vorrichtung 80 angelegt wird.
Wenn das Nachrichtenbit B6 (FIG. 3) einen logischen Wert von "1" aufweist, führt die Vorrichtung im isolierten Slave-Modus nicht nür eine Lastabschaltanweisung in der in Verbindung mit FIG. 12 beschriebenen Weise aus, sondern sie ist auch ausgelegt, um eine Antwortnachricht an das zentrale Steuergerät wie in FIG. 4 gezeigt zurückzusenden. In dieser Antwortnachricht enthalten die Bits B25 und B26 die beiden Statuseingaben STAT1 und STAT2, welche auf den Anschlüssen 26 bzw. 25 des digitalen IC 80 erscheinen. Sehr allgemein betrachtet wird diese Antwortnachricht erzeugt, indem die Daten herausgeschoben werden, welche in dem seriellen Schieberegister 152 gespeichert wurden, und indem diese Daten verwendet werden, um einen 115,2 kHz-Träger im Ein-Aus-Verfahren abzutasten, welcher dann dem TX-Ausgangsanschluß der Vorrichtung 80 zugeführt wird. Gemäß einem wichtigen Aspekt des offenbarten Systems werden die Statussignale, die an den STAT1- und STAT2-Eingangsanschlüssen der Vorrichtung 80 erscheinen, welche den Zustand des gesteuerten Relais darstellen, nicht verwendet, um die Statusbits B25 und B26 der Antwortnachricht zu setzen, ehe 15 Bits aus dem seriellen Schieberegister 152 ausgelesen sind. Dies gibt den Relaiskontakten beträchtliche Zeit zur Ruhe zu kommen, bevor ihr Status zu der Antwortnachricht hinzugefügt wird, welche an das zentrale Steuergerät zurückgesendet wird.
In FIG. 13 ist die Funktionsweise der Vorrichtung im isolierten Slave-Modus beim Formatieren und Absenden einer solchen Antwortnachricht zurück zu dem zentralen Steuergerät in Blockdiagrammform gezeigt. Unter Bezugnahme auf diese Figur wird angenommen, daß eine Nachricht von dem zentralen Steuergerät empfangen und in dem seriellen Schieberegister 152 in der in Verbindung mit FIG. 12 oben detailliert beschriebenen Weise gespeichert wurde. Es wird ferner angenommen, daß das Steuerbit B2 der empfangenen Nachricht einen logischen Wert von "1" hat und daß das in dem Pufferbereich des Registers 152 gespeicherte Nachrichtenbit B6 einen logischen Wert von "1" hat, was die Vorrichtung im isolierten Slave-Modus anweist, eine Antwortnachricht zu dem zentralen Steuergerät zurückzusenden. Wenn das B6- Bit einen Wert von "1" hat, erzeugt der Anweisungsdekodierer 166 ein Ausgangssignal an seiner COM3-Ausgangsleitung. Die Ausführungslogik-Schaltkreise 170 (siehe FIG. 12) erzeugen ferner an dem Ende der empfangenen Nachricht ein EXECUTE-Signal, wenn die oben in Verbindung mit FIG. 12 im Detail beschriebenen Bedingungen auftreten. Wenn ein EXECUTE-Signal erzeugt wird, liefert ein Antwort-Latch 172 ein Ausgangssignal, welches verwendet wird, um ein Status-Latch 174 zu setzen. Das Status- Latch 174 sorgt für ein Steuersignal für die Status-Steuerlogik 176. Jedoch wird der Zustand der Statusanschlüsse STAT1 und STAT2 nicht verwendet, um die entsprechenden Stufen des Pufferbereichs des seriellen Schieberegisters 152 zu setzen, ehe 15 Bits aus dem Register 152 herausgeschoben wurden. Zu diesem Zeitpunkt liefert der Nachrichtenbitzähler 160 ein Ausgangssignal an seiner "15"- Ausgangsleitung, welches in der Status-Steuerlogik 176 verwendet wird, um die entsprechenden Stufen des Pufferbereichs des Registers 152 zu setzen, wobei diese Stufen der Anordnung der Bits B25 und B26 in der Antwortnachricht entsprechen, nachdem 15 Bits aus dem Register 152 herausgeschoben wurden. Beim Betrachten der Art und Weise, auf welche die empfangene Nachricht, welche in dem seriellen Schieberegister 152 gespeichert wurde, herausgeschoben wird, um eine Antwortnachricht zu bilden, sei daran erinnert, daß eine Nachricht, welche über das Netzwerk 78 übertragen wird, zwei Startbits mit einem logischen Wert von "1" erfordert. Falls jedoch die Nachricht empfangen wurde, wurde sie anfänglich mittels Erfassen des Vorhandenseins des Trägers auf dem Netzwerk 78 für die Dauer von 2 Bits erfaßt, und folglich sind die beiden Startbits der empfangenen Nachricht als ein einzelnes Bit in dem Startbitregister U641 gespeichert. Wenn eine Antwortnachricht über das Netzwerk gesendet werden soll, ist es erforderlich, für einen modulierten Träger von 2 Bit Dauer in Abhängigkeit von dem einzelnen Startbit zu sorgen, welches in dem Register U641 gespeichert ist. Um dies zu erreichen, wird ein Sende-Strobe-Signal (TXSTB) von dem Antwort-Latch 172 abgeleitet und durch das NOR-Gatter U601 gekoppelt, um ein 1 Bit-Verzögerungs-Flipflop 178 rückzusetzen, dessen D-Eingang mit der 5 V-Versorgungsspannung Vdd verbunden ist. Als Ergebnis ist der QN-Ausgang des Flipflops 178 invertiert, um für ein Sende-Strobe-A-(TXSTBA)- Signal zu sorgen, welches ein Sende-Steuer-Latch 180 setzt. Wenn das Latch 180 gesetzt ist, sorgt es für ein Sende-Ein-(TXONN)-Signal, welches verwendet wird, um die Rahmungszähler in dem Demodulator 150 freizugeben, so daß sie beginnen, für BSHFCLK-Pulse in 1 Bit-Intervallen zu sorgen.
Für die ersten 26 Bits der Antwortnachricht ist der Ausgang des Startbitregisters U641 über einen Schalter 190 mit einem Sende-Flipflop 182 verbunden, welches ebenfalls mittels des TXSTBA-Signals gesetzt und in einem gesetzten Zustand gehalten wird, so daß es nicht auf den ersten BSHFCLK-Puls anspricht, welcher an seinen Takteingang angelegt wird. Zum selben Zeitpunkt wird der QN-Ausgang des 1 Bit-Verzögerungs-Flipflops 178 mit dem ersten BSHFCLK-Puls in dem NAND-Gatter U668 kombiniert, um für ein Signal zu sorgen, welches ein Sendefreigabe-Latch 184 setzt. Wenn das Sendefreigabe-Latch 184 gesetzt ist, sorgt es für ein Freigabesignal an den Modulator 186, welchem auch ein Trägersignal mit einer Frequenz von 115,2 kHz von dem digitalen Demodulator 150 zugeführt wird. Wenn das Sende-Flipflop 182 anfänglich durch das Wechseln der TXTSBA-Leitung auf "Low" gesetzt wird, liefert es an seinem Q-Ausgang eine 1 an den Modulator 186. Wenn das Sendefreigabe- Latch 184 ein Freigabesignal an den Modulator 186 liefert, wird folglich ein Trägerausgangssignal dem TX-Ausgangsanschluß der Vorrichtung 80 und dem Netzwerk 78 zugeführt. Während dieses anfänglichen Sendens des Trägers während des ersten Startbit-Intervalls werden die Daten in dem seriellen Schieberegister 152 nicht herausgeschoben, da die BSHFCLK- Pulse an den Takteingang des Registers 152 durch das NAND-Gatter U697 blockiert sind. Das NAND-Gatter U697 hat als zweiten Eingang ein Signal von der GT26N-Ausgangsleitung des Nachrichtenbitzählers 160, welches "High" ist, bis 26 Bits aus dem Register 152 herausgeschoben wurden. Jedoch ist ein dritter Eingang in das NAND-Gatter U697 die TXSTBA- Leitung, welche den "Low"-Pegel einnahm, als das 1 Bit-Verzögerungs-Flipflop 178 rückgesetzt wurde. Folglich wird der erste BSHFCLK-Puls nicht an den Takteingang des Registers 152 angelegt, obschon dieser Puls das Sende-Freigabe-Latch 184 setzt und die Trägerausgabe freigibt, um für das erste Bit-Intervall dem TX-Ausgangsanschluß zugeführt zu werden. Jedoch wird ein kurzes Intervall nach dem ersten BSHFCLK-Puls ein verzögerter Schiebetaktpuls (DSHFHCLK), der ebenfalls in der Rahmungslogik des Demodulators 150 erzeugt wird, dem Takteingang des 1 Bit-Verzögerungs-Flipflops 178 zugeführt, so daß die TXSTBA-Leitung "High" wird, kurz nachdem der erste BSHFCLK-Puls auftritt. Wenn die TXSTBA-Leitung "High" wird, gelangen die BSHFCLK-Pulse durch das NAND-Gatter U697 und schieben Daten aus dem Register 152 und dem seriell verbundenen Sende-Flipflop 182 zu dem Modulator 186 heraus, so daß das einzelne Startbit, das in dem Register U641 gespeichert ist und die verbleibenden Bits B2 bis B26 der empfangenen Nachricht die Modulation des dem TX-Ausgangsanschluß zugeführten Trägers steuern. In diesem Zusammenhang sei angemerkt, daß die BSHFCLK-Pulse auch dem Takteingang des Sende-Flipflops 182 zugeführt werden, um die serielle Datenverschiebung zu dem TX-Ausgangsanschluß zu erlauben. Wenn die TXSTBA-Leitung jedoch "Low" ist, hält sie, wie oben diskutiert, das Flipflop 182 im gesetzten Zustand, so daß es nicht auf den ersten BSHFCLK-Puls anspricht.
Beim Betrachten der Art und Weise, auf welche die STAT1- und STAT2-Statussignale von der gesteuerten Einrichtung zu der Antwortnachricht hinzugefügt werden, sei daran erinnert, daß die Pufferstufen so lange nicht gemäß den Signalen auf dem STAT1- und STAT2-Anschluß gesetzt werden, bis 15 Bits aus dem Register 152 herausgeschoben wurden, um Zeit zu gewähren, daß die Relaiskontakte der gesteuerten Einrichtung eine Endstellung einnehmen.
Es sei auch daran erinnert, daß das B25- und B26-Bit der empfangenen Nachricht für zu einer Antwortnachricht hinzuzufügende Statusbits reserviert sind, so daß das letzte aktive Bit in der empfangenen Nachricht das Bit B24 ist. Wenn das B24-Bit 15mal geschoben wurde, erscheint es in der B9-Stufe des Pufferbereichs des seriellen Schieberegisters 152. Folglich können die Zustände der Statusanschlüsse STAT1 und STAT2 in die B10- und B11-Stufen des Puffers nach der fünfzehnten Datenverschiebung in dem Register 152 gesetzt werden. Zu diesem Zeitpunkt erzeugt der Nachrichtenbitzähler 160 ein Signal auf der "15"-Ausgangsleitung, welches zu der Statussteuerlogik 176 gesendet wird. Diese Logik wurde freigegeben, als das Status- Latch 174 als Antwort auf ein COM3-Signal gesetzt wurde, welches anzeigte, daß die Antwort angefordert wurde. Folglich spricht die Statussteuerlogik dann auf das "15"-Signal an, indem die Stufen B10 und B11 gemäß den Potentialen auf den Anschlüssen STAT1 und STAT2 gesetzt werden. In diesem Zusammenhang versteht es sich, daß die Stufen B10 und B11 des Puffers anfänglich einen Teil der Adresse in der empfangenen Nachricht enthielten. Nachdem jedoch die empfangene Nachricht um 15 Bit während des Sendens der Antwortnachricht verschoben wurde, sind die Stufen B10 und B11 frei, um gemäß den Statusanschlüssen STAT1 und STAT2 gesetzt zu werden, und dieser Status wird als Teil der Antwortnachricht an den B25- und B26-Bitstellen ausgesendet.
Wie oben allgemein diskutiert wurde, ist es erforderlich, einen neuen BCH-Fehlercode für die Antwortnachricht zu berechnen, welche an das zentrale Steuergerät zurückgesendet wird, da die Statusbits B25 und B26 nun Statusinformation enthalten können, wo sie in der empfangenen Nachricht nicht verwendet wurde. Sobald das Sende-Steuer-Latch 180 gesetzt ist, steuert das TXONN-Signal einen Schalter U758 so, daß die DEMOD-Ausgabe des Demodulators 150 von dem Dateneingang der BCH-Fehlercodeberechnungseinheit 154 entfernt wird, und der Ausgang des seriellen Schieberegisters 152 wird mit diesem Eingang über den Schalter 156 verbunden. Jedoch werden während der anfänglichen 1-Bit-Verzögerung des Flipflops 178 BSHFCLK-Pulse von dem Takteingang des Komparators 154 mittels des NAND-Gatters U672 blockiert, dessen anderer Eingang die TXSTBA-Leitung ist, welche für das erste Startbit "Low" ist. Nach dem ersten BSHFCLK-Puls wird die TXSTBA-Leitung "High" und nachfolgende BSHFCLK-Pulse werden der Berechnungseinheit 154 zugeführt. Die zwei Startbits der gesendeten Nachricht werden somit von der Berechnungseinheit 154 auf die gleiche Weise behandelt, wie wenn die beiden Startbits einer empfangenen Nachricht für das Register U641 als ein Bit dekodiert werden.
Wenn die in dem Register 152 gespeicherten Daten an das Sende-Flipflop 182 herausgeschoben werden, werden diese Daten auch dem Dateneingang der BCH-Fehlercode-Berechnungseinheit 154 über den Schalter 156 zugeführt. Der Umlaufeingang der Berechnungseinheit 154 ist ebenfalls über den Schalter 158 verbunden, wie dies oben in Verbindung mit FIG. 12 beschrieben wurde. Wenn die in dem Register 152 gespeicherten 26 Bits aus diesem Register herausgeschoben werden, berechnet die Berechnungseinheit 154 einen neuen BCH-Fehlercode, welcher die Statusinformation in den Bits B25 und B26 berücksichtigt. Nachdem das sechsundzwanzigste Bit aus dem Register 152 herausgeschoben wurde, liegt ein neuer 5 Bit- Fehlercode dann in der Berechnungseinheit 154 vor. Wenn der Nachrichtenbitzähler 160 eine Ausgabe auf der GT26-Leitung erzeugt, werden die Schalter 156 und 158 geöffnet, während zur gleichen Zeit der Ausgang der Berechnungseinheit 154 über den Schalter 190 mit dem Eingang des Sende-Flipflops 182 anstelle des Ausgangs von dem seriellen Schieberegister 152 verbunden ist. Da immer noch BSHCLK-Pulse sowohl der BCH-Fehlercodeberechnungseinheit 154 als auch dem Sende-Flipflop 182 zugeführt werden, wird der in der Berechnungs einheit 154 erzeugte 5-Bit-Fehlercode sukzessive durch das Sende-Flipflop 182 zu dem Modulator 186 durchgetaktet, um den BCH-Fehlercodeabschnitt der gesendeten Antwortnachricht zu bilden.
Wenn der Schalter 156 nach dem sechsundzwanzigsten Bit geöffnet wird, wird eine Null an den Dateneingang der BCH-Fehlercodeberechnungseinheit 154 angelegt, so daß, wenn der 5- Bit-Fehlercode aus der BCH-Fehlercodeberechnungseinheit 154 herausgeschoben wird, die Schieberegisterstufen wieder mit Nullen aufgefüllt werden. Nachdem die fünf Fehlercode-Bits herausgeschoben wurden, taktet der nächste BSHFCLK-Puls eine Null aus der Berechnungseinheit 154 heraus und durch das Sende-Flipflop 182 zu dem Modulator 186, um das B 32- Stopbit zu bilden, welches einen logischen Wert von "0" hat. Dies vervollständigt das Senden der 33-Bit-Nachricht auf dem Netzwerk 78.
Wenn der Nachrichtenzähler 160 auf 32 Bit gezählt hat, wird seine EOW-Leitung einem Sendeende-Flipflop 192 zugeführt, so daß ein Sendeende-Signal (TXOFFN) von dem Flipflop 192 erzeugt wird. Das TXOFFN-Signal wird verwendet, um das Status-Latch 174 und das Sende-Steuer-Latch 180 rückzusetzen. Wenn das Sende-Steuer-Latch 180 rückgesetzt wird, setzt seine TXONN-Ausgangsleitung das Sendefreigabe-Latch 184 zurück. Das Antwort- Latch 172 wird von Zeitgeberpulsen STBAD, die in der Rahmungslogik des Demodulators 150 erzeugt werden, rückgesetzt, wie dies nachfolgend detaillierter beschrieben wird.

Erweiterter Slave-Modus

In FIG. 14 ist ein Blockdiagramm des digitalen IC 80 gezeigt, wenn es in einem erweiterten Slave-Modus arbeitet, wobei der Betrieb der Vorrichtung 80 als Antwort auf eine Schnittstellenfreigabe-Anweisung gezeigt ist. Es seit aus der vorstehenden Beschreibung daran erinnert, daß in dem erweiterten Modus der Anschluß 24 (DATA) des digitalen ICs als eine bidirektionale serielle Datenleitung verwendet wird, mittels derer in dem seriellen Schieberegister 152 gespeicherte Daten mittels eines zugeordneten Mikrocomputers, wie beispielsweise dem Mikrocomputer 84 (FIG. 1), ausgelesen werden können oder Daten von dem Mikrocomputer in das Register 152 geladen werden können. Ferner wirkt der Anschluß 26 der Vorrichtung 80 als ein serieller Takt-(SCK)-Eingang, mittels dem serielle Taktpulse, die von dem zugeordneten Mikrocomputer 84 zugeführt werden, mit dem Takteingang des Registers 152 verbunden werden können, um die Datenverschiebung von diesem Register an den Datenausgangsanschluß 24 oder das Takten von Daten in das Schieberegister 152 zu steuern, die auf dem DATA-Anschluß liegen. Ferner ist der Anschluß 25 (RW) der Vorrichtung 80 als eine Schreib-Lese-Steuerleitung verbunden, welche von dem zugeordneten Mikrocomputer 84 gesteuert werden kann, um entweder das Lesen von Daten aus dem Register 152 oder das Schreiben von Daten in dieses Register von dem Mikrocomputer 84 zu steuern. Die RW-Leitung wird auch von dem Mikrocomputer 84 verwendet, um das digitale IC 80 zu zwingen, die in seinem Register 152 vorhandenen Daten in dem 33-Bit-Nachrichtenformat dieses Netzwerks auf das Netzwerk 78 zu senden. Anschluß 9 der Vorrichtung 80 wirkt in dem erweiterten Modus als eine Unterbrechungsleitung (INT) zu dem Mikrocomputer 84 und liefert als Antwort auf eine Schnittstellenfreigabeanweisung ein Unterbrechungssignal, welches den Mikrocomputer 84 informiert, daß eine für ihn gedachte Nachricht in dem Register 152 gespeichert wurde. Auf der INT-Leitung wird auch ein Unterbrechungssignal erzeugt, nachdem die Vorrichtung 80 Daten, die in das Register 152 geladen wurden, an das Netzwerk gesendet hat. Anschluß 8 der Vorrichtung 80 liefert ein Besetzt-Signal (BUSYN) an den zugeordneten Mikrocomputer 84, wenn eine Nachricht von der Vorrichtung 80 empfangen wird oder eine Nachricht von dieser Vorrichtung an das Netzwerk 78 gesendet wird.
Es versteht sich, daß das Blockdiagramm von FIG. 14 nur die Schaltkreiskomponenten und Logikgatter umfaßt, welche beim Einrichten einer Schnittstelle mit dem zugeordneten Mikrocomputer 84 und der bidirektionalen Übertragung von Daten- und Steuersignalen zwischen dem Mikrocomputer 84 und der Vorrichtung 80 beteiligt sind. In FIG. 14 wird angenommen, daß eine Nachricht von dem zentralen Steuergerät empfangen wurde, welche eine Anweisung zum Einrichten einer Schnittstelle mit dem zugeordneten Mikrocomputer 84 in den Bits B3 bis B5 der Nachricht enthält, und daß der Anweisungsdekodierer 166 diese Anweisung dekodiert hat, indem er eine Ausgabe auf seiner Schnittstellenfreigabeleitung (EINTN) erzeugt. Wenn die Vorrichtung 80 in einem erweiterten Slave-Modus betrieben wird, liegen die Anschlüsse 1 und 27 auf Masse, und die Erweiterter-Modus-Leitung EMN ist "high".
In dem erweiterten Betriebsmodus der digitalen Vorrichtung 80 wird ein serielles Statusregister 200 verwendet, welches ein BCH-Fehlerregister U642 und ein RX/TX-Register U644 umfaßt. Das BCH-Fehlerregister U642 ist seriell mit dem Ausgang des Steuerbit-Registers U528 in dem seriellen Schieberegister 152 über die CONTROL-Leitung verbunden. Das RX/TX-Register U644 ist seriell mit dem Ausgang des BCH-Fehlerregisters U642 verbunden und die Ausgabe des Registers U644 wird über einen invertierenden Ausgangsschaltkreis U762 mit drei Zuständen dem bidirektionalen seriellen DATA-Anschluß 24 zugeführt.
Es sei aus der obigen Diskussion von FIG. 12 daran erinnert, daß, wenn die digitale Vorrichtung 80 eine Nachricht von dem zentralen Steuergerät empfängt, welche eine Anweisung enthält, sie diese Anweisung nicht ausführt, bis der BCH-Komparator 162 (FIG. 12) ein BCHOK- Ausgangssignal erzeugt, welches anzeigt, daß jedes Bit des BCH-Fehlercodes in der empfangenen Nachricht dem BCH-Fehlercode entspricht, welcher in der Vorrichtung 80 berechnet wurde. Das BCH-Fehlerregister U642 wird in Abhängigkeit von dem BCHOK-Ausgangssignal von dem BCH-Komparator 162 gesetzt oder rückgesetzt. Das BCH-Fehlerregister U642 wird rückgesetzt, wenn die anfängliche Nachricht empfangen wird, die erfordert, daß die Schnittstelle eingerichtet wird, da diese Anweisung nicht ausgeführt worden wäre, falls sie nicht fehlerfrei wäre. Wenn jedoch diese Schnittstelle einmal eingerichtet worden ist, kann das zentrale Steuergerät zus zusätzliche Nachrichten an den Mikrocomputer 84 senden. Während des Empfangs jeder dieser zusätzlichen Nachrichten vergleicht der BCH-Komparator 162 den in der empfangenen Nachricht enthaltenen BCH-Fehlercode mit dem von der Berechnungseinheit 154 berechneten Fehlercode und zeigt einen Fehler an, indem er die BCHOK-Leitung bei "low" hält, falls nicht alle Bits der beiden Codes übereinstimmen. Falls die BCHOK-Leitung "low" ist, wird das BCH-Fehlerregister U642 gesetzt. Da die Schnittstelle jedoch bereits eingerichtet wurde, kann diese zweite in dem Register 152 gespeicherte Nachricht, welche einen Fehler enthält, durch sukzessives Takten der SCK-Leitung und Auslesen der DATA- Leitung von dem Mikrocomputer 84 ausgelesen werden. Das Vorhandensein einer logischen "1" an der BCH-Fehlerregisterstelle (zweites Bit) der von dem Mikrocomputer 84 ausgelesenen Daten zeigt dem Mikrocomputer 84 an, daß ein Übertragungsfehler auftrat und daß der Mikrocomputer möglicherweise das zentrale Steuergerät bitten will, die Nachricht zu wiederholen.
Das RX/TX-Register U644 wird verwendet, um dem Mikrocomputer 84 anzuzeigen, ob das serielle Schieberegister 152 geladen oder leer ist, wenn er ein Unterbrechungssignal auf der INT-Leitung empfängt. Falls das Register 152 mit einer von dem zentralen Steuergerät empfangenen Nachricht geladen wurde, wird das RX/TX-Register U644 gesetzt. Wenn der Mikrocomputer die in dem Register 152 gespeicherten Daten ausliest, werden das serielle Schieberegister 152 und das serielle Statusregister 200 wieder mit Nullen aufgefüllt, so daß eine Null in dem RX/TX-Register U644 gespeichert ist, wenn das Auslesen abgeschlossen ist. Wenn Daten dann in das Register 152 geladen und auf das Netzwerk gesendet werden, bleibt diese Null in dem RX/TX-Register gespeichert, da es während dem Senden nicht verwendet wird. Wenn ein Unterbrechungssignal auf der INT-Leitung nach dem Senden der Nachricht erzeugt wird, bleibt das RX/TX-Register U644 folglich bei 0, um dem Mikrocomputer anzuzeigen, daß die Nachricht abgesendet wurde und das Register 152 leer ist.
Wenn das digitale IC 80 konfiguriert ist, um eine Nachricht von dem Netzwerk 78 zu empfangen, haben die Schalter U759 und U760 die in Fie. 14 gezeigte Stellung, so daß die Ausgabe des Demodulators 150 dem Dateneingang des seriellen Schieberegisters 152 zugeführt wird, und die empfangene Nachricht kann mittels der an den Takteingang des Registers 152 angelegten BSHFCLK-Pulse in das Register 152 getaktet werden. Sobald jedoch in dem IC 80 ein Schnittstellenfreigabekommando ausgeführt wurde, schaltet die Steuerung des Registers 152 zu dem zugeordneten Mikrocomputer 84, indem die Schalter U759 und U760 in die entgegengesetzte Stellung betätigt werden. Dies stellt sicher, daß Daten, welche in dem Register 152 während der empfangenen Nachricht gespeichert wurden, für das Senden an den Mikrocomputer 84 erhalten werden. Es ist wichtig, die Steuerung des Registers 152 sofort auf den Mikrocomputer zu schalten, da der Mikrocomputer möglicherweise nicht sofort auf seine Unterbrechung auf der INT-Leitung antworten kann, und eine eingehende Nachricht die Daten in dem Register 152 überschreiben könnte, bevor der Mikrocomputer diese Daten ausliest.
Während die Schnittstelle zu dem Mikrocomputer 84 eingerichtet ist, werden so lange keine weiteren Netzwerkübertragungen demoduliert und in das serielle Schieberegister 152 plaziert, bis der Mikrocomputer 84 die Steuerung abtritt. Nachdem jedoch die Steuerung auf den Mikrocomputer 84 übertragen wurde, fährt der digitale Demodulator 150 fort, Netzwerknachrichten zu demodulieren, und wenn eine Netzwerknachricht empfangen wird, erzeugt er ein Signal auf seiner RXWDETN-Ausgangsleitung. Dieses Signal wird durch das NAND-Gatter U671 gesendet. Der Ausgang des NAND-Gatters U671 wird invertiert, um ein BUSYN-Ausgangssignal an den zugeordneten Mikrocomputer 84 zu erzeugen. Der Mikrocomputer 84 wird auf diese Weise informiert, daß die Vorrichtung 80 eine Aktivität auf dem Netzwerk 78 erfaßt hat. Diese Aktivität kann darin bestehen, daß das zentrale Steuergerät versucht, mit dem Mikrocomputer über das digitale IC 80 im freigegebenen Slave-Modus zu kommunizieren. Wenn das digitale IC 80 eine Nachricht über das Netzwerk zurück an das zentrale Steuergerät sendet, wie dies oben beschrieben wurde, führt das von dem Sende-Steuer-Latch 180 (FIG. 13) erzeugte TXONN-Signal auch ein Low-aktiv-Signal dem BUSYN-Ausgangsanschluß zu, um den Mikrocomputer 84 zu informieren, daß eine Nachricht über das digitale Netzwerk 78 von dem digitalen IC 80 an das zentrale Steuergerät gesendet wird.
Bei detaillierterer Betrachtung der Art und Weise, auf welche die Steuerung des Registers 152 von dem Netzwerk auf den Mikrocomputer 84 übertragen wird, wird, wenn das Schnittstellenfreigabekommando von dem Anweisungsdekodierer 166 dekodiert wird, ein EINTN-Ausgangssignal erzeugt, welches ein Schnittstellenfreigabe-Latch 202 setzt. Der "low"-Ausgang des Latchs 202 wird in dem NAND-Gatter U749 mit dem Master-Slave-Signal EMN kombiniert, welches in dem erweiterten Slave-Modus "high" ist, um für ein High-aktiv-Signal an den ENABLE-Ausgang des NAND-Gatters U749 zu sorgen, welcher ein Eingang des NAND- Gatters U686 ist. Unter der Annahme, daß der andere Eingang des NAND-Gaffers U686 ebenfalls eine list, wird der Ausgang des U686 zu "low", was in dem Invertierer U736 invertiert wird, so daß die UPSLN-Leitung "high" wird. Die UPSLN-Leitung wird verwendet, um die Schalter U759 und U760 zu steuern, und wenn sie "high" ist, schaltet sie den Dateneingang des Registers 152 über den Invertierer U547 zu der bidirektionalen seriellen DATA-Leitung, und den Takteingang des Registers 152 schaltet sie an die serielle Takt-SCK-Leitung. Insbesondere steuert die UPSLN-Leitung direkt den Schalter U760, so daß die serielle Taktleitung SCK mit dem Takteingang des Registers 152 verbunden wird. Ferner ist die UPSLN-Leitung durch den Invertierer U547 ein Eingang des NOR-Gatters U597, dessen anderer Eingang die RW-Leitung ist, welche normalerweise aufgrund eines internen Pull-up-Widerstands in dem digitalen IC 80 "high" ist. Folglich bewirkt ein "high"-Pegel auf der UPSLN-Leitung, daß der Schalter U759 den DEMOD-Ausgang des Modulators 150 von dem Dateneingang des Registers 152 nur dann trennt, wenn die RW-Leitung "low" ist.
Wenn der Mikrocomputer 84 es wünscht, die in dem seriellen Schieberegister 152 gespeicherten Daten zu lesen, tut er dies, indem er serielle Taktpulse der SCK-Leitung zuführt. Zur selben Zeit ist die RW-Leitung "high", was den Drei-Zustands-Ausgangs-Schaltkreis U762 steuert, um den Ausgangs des RX/TX-Registers U644 mit der bidirektionalen DATA-Leitung zu verbinden. Folglich enthält der DATA-Anschluß den Zustand des RX/TX-Registers U644, welches von dem Mikrocomputer 84 gelesen werden kann. Wenn die UPSLN-Leitung "high" ist und die RW-Leitung ebenfalls "high" ist, ist der Ausgang des NAND-Gatters U683 "low", was durch den Invertierer U800 invertiert und als ein Eingang an das NAND-Gatter U801 angelegt wird, dessen anderer Eingang die SCK-Leitung ist. Der Ausgang des NAND-Gatters U801 wird von dem Invertierer U802 invertiert und den Takt-Eingängen des BCH-Fehlerregisters U642 und dem RX/TX-Register U644 zugeführt, so daß diese Register mittels von dem Mikrocomputer auf der SCK-Leitung erzeugten Pulsen ebenfalls geschoben werden. Wenn der Mikrocomputer den SCK-Anschluß einmal taktet, werden folglich alle Daten in dem seriellen Schieberegister 152 und dem seriell verbundenen seriellen Statusregister 200 nach rechts verschoben, so daß der Zustand des BCH-Fehlerregisters U642 an dem DATA-Anschluß anliegt. Der Mikrocomputer kann dann den DATA-Anschluß erneut auslesen, um den Zustand dieses Registers zu erhalten. Dieser Takt- und Leseprozeß wird fortgesetzt, bis der Mikrocomputer aus dem DATA-Anschluß alle Daten in dem seriellen Schieberegister 152 und dem seriellen Statusregister 200 ausgelesen hat. In diesem Zusammenhang sei angemerkt, daß das Startbit-Register U641 während des Auslesevorgangs umgangen wird, da seine Information nur beim Senden einer Nachricht an das Netzwerk verwendet wird. Wie oben erwähnt, sind die Stufen des seriellen Statusregisters 200 in der Datenkeffe enthalten, welche aus dem Mikrocomputer 84 herausgeschoben wird, da diese Stufen Informationen enthalten, welche für den Mikrocomputer 84 nützlich sind.
Es sei ferner angemerkt, daß, wenn ein Schniffstellenfreigabesignal erzeugt wird und die UPSLN-Leitung "high" ist, die RW-Leitung ebenfalls "high" ist, was eine Null an dem Ausgang von U683 erzeugt. Die Tatsache, daß sowohl die UPSLN-Leitung als auch die RW-Leitung "high" sind, zwingt den Schalter U759 in die DEMOD-Stellung. Da jedoch der Ausgang des U683 "low" ist, sind die Dateneingaben in das serielle Schieberegister 152 immer logische Nullen. Wenn Daten aus dem Register U644 auf dem DATA-Anschluß 24 ausgelesen werden, werden das Register 152 und das serielle Statusregister 200 mit Nullen wieder aufgefüllt. Nachdem der gesamte Inhalt dieser Register ausgelesen wurde, enthält das RX/TX-Register U644 eine Null, so daß eine Null danach auf dem DATA-Anschluß erscheint. Wie oben erwähnt, kann der Mikrocomputer, wenn er ein zweites Unterbrechungssignal auf der INT- Leitung empfängt, nachdem eine Nachricht übertragen wurde, den DATA-Anschluß lesen und sicherstellen, daß die Nachricht abgesendet wurde.
Wenn man nun die Art und Weise betrachtet, in welcher die Stufen des seriellen Statusregisters 200 beim Ende entweder einer empfangenen Nachricht oder einer gesendeten Nachricht gesetzt werden, um für die oben erwähnte Information an den Mikrocomputer zu sorgen, erzeugt der Nachrichtenbitzähler 160 (FIG. 12) am Ende einer empfangenen Nachricht ein EOW-Signal, welches mit BSHFCLK-Pulsen von dem digitalen Demodulator 150 in dem NAND-Gatter U647 (FIG. 14) kombiniert wird, um für ein Status-Strobe-Signal STSTB zu sorgen. Das STSTB-Signal wird in dem NAND-Gaffer U660 mit dem BCHOK-Siugnal kombiniert, so daß das BCH-Fehlerregister U642 rückgesetzt wird, falls die empfangene Nachricht fehlerfrei war. Das BCHOK-Signal wird in dem Invertierer U555 invertiert, dessen Ausgang in dem NAND-Gatter U659 ebenfalls mit dem STSTB-Signal kombiniert wird, so daß das BCH-Fehlerregister U642 gesetzt wird, falls ein Fehler in der empfangenen Nachricht vorhanden war. Das STSTB-Signal wird in dem NAND-Gatter U658 auch mit dem ENABLE- Signal kombiniert, wobei der Ausgang des NAND-Gatters einem Eingang eines NAND- Gatters U756 zugeführt wird, dessen anderer Eingang die TXONN-Leitung ist, welche "high" ist, wenn die Vorrichtung 80 keine Nachricht sendet. Folglich wird das RX/TX-Register U644 an dem Ende einer empfangenen Nachricht gesetzt.
Wenn die Vorrichtung 80 eine Nachricht an das Netzwerk sendet, ist die TXONN-Leitung "low", so daß an dem Ende eines solchen Sendevorgangs das STSTB-Signal das Register U644 nicht setzt. Jedoch wird, wie oben erwähnt, das Register U644 mit einer Null wieder gefüllt, wenn Daten aus dem Register 152 ausgelesen werden. Folglich kann der Mikrocomputer den DATA-Anschluß lesen, mit welchem der Ausgang des Registers U644 verbunden ist, und bestimmen, daß eine Nachricht an das Netzwerk gesendet wurde und das Register 152 leer ist. Das Register U644 wird rückgesetzt, wenn die Versorgungsspannung an die Vorrichtung 80 angelegt wird und wenn die Schnittstelle gesperrt wird und das ENABLE-Signal verschwindet. Dieses Rücksetzen wird durch das NAND-Gatter U657 und den Invertierer U725 erzielt, welche als ein UND-Gatter zusammenwirken, dessen Eingänge das PONN-Signal und das ENABLE-Signal sind.
Nachdem der Mikrocomputer die in dem seriellen Schieberegister 152 und dem Statusregister 200 gespeicherten Daten ausgelesen hat, kann er entweder die Steuerung sofort an das Netzwerk zurückschalten oder er kann Daten in das serielle Schieberegister 152 laden und dann die Vorrichtung 80 anweisen, die in das Register 152 geladenen Daten in einer 33-Bit-Nachricht mit dem oben beschriebenen Netzwerkformat an das Netzwerk zu senden. Der Mikrocomputer schaltet die Steuerung sofort auf das Netzwerk zurück, indem die RW-Leitung zuerst auf "low" und dann auf "high" gezogen wird. Der Übergang von "low" nach "high" auf der RW- Leitung, welcher von dem Mikrocomputer 84 ausgeführt wird, tritt jedoch asynchron bezüglich der Rahmungslogik in dem Demodulator 150 auf. Folglich ist es wichtig, sicherzustellen, daß die Vorrichtung 80 den Übergang von 0 nach 1 sieht, welchen der Mikrocomputer 84 auf der RW-Leitung bewirkt. Dieser Übergang wird mittels eines digitalen Monoflops 204 erfaßt, dessen beide Stufen von den STBDD-Zeitgeberpulsen von der Rahmungslogik in dem Demodulator 150 getaktet werden. Die Stufen des Monoflops 204 werden von der RW-Leitung rückgesetzt, so daß während der Zeitdauer, wenn die RW-Leitung von dem Mikrocomputer auf "low" gehalten wird, die Ausgangsleitung RWR des Monoflops 204 "high" bleibt. Durch den Übergang von 0 nach 1 auf der RW-Leitung kann das digitale Monoflop 204 auf die STBDD-Pulse ansprechen, und es erzeugt einen Ausgangspuls auf der RWR-Leitung mit einer garantierten minimalen Pulsbreite aufgrund der Tatsache, daß dieser von den Zeitgeberpulsen der Rahmungslogik in dem Demodulator 150 abgeleitet ist. Die RWR-Leitung wird als Antwort auf einen Übergang von 0 nach 1 auf der RW-Leitung für ein festes Zeitintervall "low".
Wenn die RWR-Leitung "low" wird, setzt sie ein Puffersteuerungs-Latch 206, dessen Ausgang mit einem Eingang des NAND-Gatters U753 verbunden ist. Der andere Eingang des NAND-Gatters ist die RW-Leitung. Nach dem Übergang von 0 auf 1 auf der RW-Leitung ist diese Leitung folglich "high", so daß der Ausgang des NAND-Gatters U753 nicht länger eine "1" ist und die UPSLN-Leitung von "high" auf "low" wechselt. Wenn dies auftritt, werden die Schalter U759 und U760 in die in FIG. 14 gezeigten Stellungen zurückgebracht, so daß die Puffersteuerung von dem Mikrocomputer zurück auf das Netzwerk übertragen wird.
Wenn man nun die Situation betrachtet, in welcher der Mikrocomputer Daten in das serielle Schieberegister 152 zu laden wünscht und dann die Vorrichtung 80 anzuweisen wünscht, die in dem Register 152 befindlichen Daten an das Netzwerk zu senden, zieht der Mikrocomputer zuerst die RW-Leitung auf "low", was es ermöglicht, daß Daten von der DATA-Leitung durch das NOR-Gatter U598, den Schalter U759, das NAND-Gatter U682 und den Invertierer U730 zu dem Dateneingang des Registers 152 gesendet werden. Wie vorher erwähnt, bewirkte ein "high"-Pegel auf der UPSLN-Leitung, daß der Schalter U760 die serielle Taktleitung SCK mit dem Takteingang des Registers 152 verband. Daten von dem Mikrocomputer können nun auf den DATA-Anschluß gegeben und mittels der positiven Taktflanken der SCK-Taktpulse in das Register 152 getaktet werden. Die in das Register 152 eintretenden Daten beginnen mit einem Steuerbit, das einen logischen Wert von "0" aufweist, gefolgt von dem niedrigstwertigen Bit der Pufferbits B3 bis B26, und sie enden mit dem höchstwertigen Bit der Pufferbits. Es sei bemerkt, daß der Mikrocomputer das Startbitregister U641 nicht lädt.
Nachdem diese Daten in das Register 152 geladen wurden, zieht der Mikrocomputer den RW- Anschluß auf "high". Der Übergang von "low" nach "high" auf der RW-Leitung nach der Zuführ der SCK-Pulse auf die SCK-Leitung wird von der Vorrichtung 80 so interpretiert wird, daß Daten in das Register 152 geladen wurden und daß diese Daten nun in dem 33-Bit-Nachrichtenformat des Netzwerks an das Netzwerk gesendet werden sollen. Zur Erfassung dieses Zustands wird ein Sendeerfassungs-Flipflop 208 verwendet. Insbesondere werden die von dem Mikrocomputer 84 auf der SCK-Leitung erzeugten Taktpulse, die als BSERCK-Pulse bezeichnet sind, an den Takteingang des Flipflops 208 angelegt, und die RW-Leitung wird mit dessen D-Eingang verbunden. Wenn die RW-Leitung "low" ist und ein BSERCK-Puls über die SCK-Leitung von dem Mikrocomputer 84 gesendet wird, wird die Q-Ausgangsleitung des Flipflops 208 "low". Dieser Ausgang wird dem NOR-Gaffer U628 zugeführt, dessen anderer Eingang die RWR-Leitung ist. Folglich wird, wenn die RW-Leitung an dem Ende des Datensendens in das Register 152 wieder auf "high" gezogen wird, die RWR-Leitung zu "low", so daß der Ausgang des NOR-Gatters U628 "high" wird. Dieser Ausgang wird als ein Bingang einem NOR-Gatter U60 1 zugeführt und gelangt durch dieses Gatter hindurch, um für einen "low"-Pegel auf der TXSTB-Leitung zu sorgen. Ein "low"-Pegel auf der TXSTB-Leitung veranlaßt die Vorrichtung 80, die in dem seriellen Schieberegister 152 gespeicherten Daten in dem 33-Bit-Netzwerkformat auf exakt die gleiche Weise, wie sie vorstehend detailliert in Verbindung mit FIG. 13 beschrieben wurde, wobei die Vorrichtung 80 eine Antwortnachricht an das zentrale Steuergerät zurücksendet, an das Netzwerk zu senden. Da der Mikrocomputer keine Daten in das Startbit-Register U641 lädt, ist es jedoch erforderlich, dieses Register zu setzen, bevor eine Nachricht gesendet wird. Dies wird mittels der TXSTBA-Leitung erzielt, welche am Anfang der gesendeten Nachricht "low" wird und die Registerstufe U641 wie in FIG. 13 gezeigt setzt. Wenn die TXSTBA-Leitung am Ende der 1-Bit-Verzögerung, welche von dem Flipflop 178 bewirkt wird, "high" wird, wird folglich das Startbit-Register U641 gesetzt und dessen logische "1" kann herausgeschoben werden, um die zweite Hälfte des 2-Bit-Startsignals der gesendeten Nachricht zu bilden, wie dies vorher beschrieben wurde.
Wenn das Sende-Freigabe-Latch 184 (FIG. 13) am Beginn des Sendens dieser Nachricht gesetzt wird, wird der Ausgang des NAND-Gaffers U668 (FIG. 13) verwendet, um das Sende- Erfassungs-Flipflop 208 durch das NAND-Gatter U664 zu setzen, dessen andere Eingänge das Stromversorgungs-Ein-Signal PONN und das ENABLE-Signal sind. Wenn ein STSTB-Signal an dem Ende dieser gesendeten Nachricht in Abhängigkeit von den verzögerten Taktpulsen DSHFCLK erzeugt wird, ist die TXONN-Leitung "low", so daß der Ausgang eines NAND- Gatters U687, in welches diese beiden Signale eingespeist werden, "high" bleibt, was das Puffer-Steuer-Latch 206 in gesetztem Zustand läßt. Dies bedeutet, daß die Puffersteuerung, welche am Beginn des Sendevorgangs auf das Netzwerk übertragen wurde, auf diese Weise bestehen bleibt.
Um dem zugeordneten Mikrocomputer 84 anzuzeigen, daß eine Schnittstelle zwischen der Vorrichtung 80 im erweiterten Slave-Modus und dem Mikrocomputer eingerichtet wurde, so daß eine Zweiweg-Datenübertragung über das Netzwerk möglich ist, erzeugt die Vorrichtung 80 einen "high"-Pegel auf dem INT-Anschluß 9, sobald eine Schnittstellenfreigabeanweisung von dem Dekodierer 166 dekodiert wird. Insbesondere wird, wenn das RX/TX-Register U644 am Ende einer empfangenen Nachricht gesetzt wird, welche die Schnittstellenfreigabeanweisung enthält, wie vorher beschrieben, der Ausgang des NAND-Gatters U756 als ein Eingang dem NAND-Gatter U1000 zugeführt, dessen anderer Eingang die TXONN-Leitung ist. Da die TXONN-Leitung außer während des Sendens "high" ist, wird ein Taktpuls dem Unterbrechungs-Flipflop 210 zugeführt, das auch als U643 bezeichnet ist. Die D-Leitung des Flipflops 210 ist mit der 5V-Versorgungsspannung verbunden, so daß, wenn dieses Flipflop einen Taktpuls empfängt, sein QN-Ausgang "low" wird, was invertiert und dem INT-Anschluß 9 der Vorrichtung 80 zugeführt wird. Dies signalisiert dem zugeordneten Mikrocomputer, daß eine Schnittstelle zwischen ihm und der Vorrichtung 80 im erweiterten Slave-Modus eingerichtet wurde, so daß der Mikrocomputer die in dem seriellen Schieberegister 152 gespeicherten Daten von dem DATA-Anschluß lesen und Daten auf die detailliert vorher beschriebene Art und Weise in dieses Register laden kann. Sobald der Mikrocomputer den ersten Puls auf der SCK-Leitung erzeugt, entweder beim Lesen von Daten von dem Register 152 oder beim Einschreiben von Daten in das Register 152, setzt dieser SCK-Puls das Unterbrechungs- Flipflop 210 zurück und entfernt das Unterbrechungssignal von der INT-Leitung. Insbesondere wird dieser SCK-Puls einem Eingang eines NOR-Gatters U1002 zugeführt, dessen anderer Eingang der Ausgang eines NAND-Gatters U657 ist. Der Ausgang des NAND-Gatters U657 ist "high", wenn die Schnittstelle freigegeben ist und die Versorgungsspannung an der Vorrichtung 80 anliegt, so daß der erste SCK-Puls das Unterbrechungs-Flipflop 210 zurücksetzt.
Falls der Mikrocomputer das serielle Schieberegister 152 lädt und die Vorrichtung 80 im erweiterten Slave-Modus anweist, diese Nachricht an das Netzwerk zurückzusenden, wird die TXONN-Leitung während dieses Sendens "low", wie dies in Verbindung mit FIG. 13 vorstehend beschrieben wurde. Während eines solchen Sendevorgangs sind die NAND-Gatter U756 und U1000 blockiert, so daß das RX/TX-Register U644 am Ende der gesendeten Nachricht nicht gesetzt ist. Wenn die TXONN-Leitung jedoch nach dem Senden der Nachricht wieder "high" wird, wird das Unterbrechungs-Flipflop 210 erneut getaktet, so daß ein Signal auf dem INT-Anschluß erzeugt wird, wodurch dem Mikrocomputer signalisiert wird, daß das Zurücksenden einer Nachricht an das zentrale Steuergerät abgeschlossen wurde. Die Tatsache, daß der Sendevorgang abgeschlossen wurde, kann von dem Mikrocomputer verifiziert werden, indem er den DATA-Anschluß ausliest, welcher mit dem Ausgang des RX/TX-Registers U644 gebunden ist und eine "0" zeigt, die in diesem Register gespeichert ist. In diesem Zusammenhang sei angemerkt, daß der Mikrocomputer den DATA-Anschluß zu jedem Zeitpunkt auslesen kann, wenn die RW-Leitung "high" ist, um die Drei-Zustands-Ausgabe U762 freizugeben, obwohl die Steuerung des Registers 152 auf das Netzwerk zurück übertragen wurde. Die Zeitgebung des Taktens des Unterbrechungs-Flipflops 210 ist so gewählt, daß sie mit der hinteren Flanke des BUS YN-Signals auf Anschluß 9 zusammenfällt, so daß die INT-Leitung zu dem Zeitpunkt "high" wird, wenn die BUSYN-Leitung "high" wird.
Während der Mikrocomputer 84 in jeglicher geeigneter Weise programmiert sein kann, um Daten von dem digitalen IC 80 im erweiterten Slave-Modus zu empfangen und zu diesem zu senden, ist in FIG. 15 ein allgemeines oder Hochpegel-Flußdiagramm für den Mikrocomputer 84 gezeigt, mittels welchem er auf die Schnittstelle ansprechen kann und eine bidirektionale Kommunikation mit dem und eine Datenübertragung an das Netzwerk 78 durch das digitale IC 80 einrichten kann. Unter Bezugnahme auf diese Figur sei angenommen, daß das zugeordnete digitale IC 80 eine Nachricht empfangen hat, welche ein Schnittstellenfreigabekommando beinhaltet, jedoch noch keine Unterbrechung auf der INT-Leitung erzeugt hat. Unter diesen Bedingungen ist die RW-Leitung "high" und die SCK-Leitung ist "low", wie dies von dem Mikrocomputer-Hauptprogrammblock 212 angezeigt wird. Sobald eine Unterbrechung auf der INT-Leitung eintritt, liest der Mikrocomputer die DATA-Leitung, wie dies von dem Block 213 in dem Flußdiagramm von FIG. 15 angezeigt wird. Wie allgemein oben beschrieben wurde, wird das RX/TX-Register U654 am Ende einer empfangenen Nachricht gesetzt, welche ein Schniffstellenfreigabe-Kommando beinhaltet, so daß die DATA-Leitung unter diesen Bedingungen "high" ist. Folglich ist die Ausgabe des Entscheidungsblocks 214 JA, und der Mikrocomputer liest dann den Inhalt des Registers 152 in dem digitalen IC 80, wie dies von dem Prozeßblock 215 angezeigt wird. Wie oben allgemein beschrieben wurde, bewirkt der Mikrocomputer dieses Auslesen mittels 27maligem Takten der SCK-Leitung und Auslesen der DATA-Leitung an der Vorderflanke eines jeden SCK-Pulses. Nach dem siebenundzwanzigsten SCK-Puls wird eine 0 in dem RX/TX-Register U644 gespeichert, wie dies vorstehend in Zusammenhang mit FIG. 14 beschrieben wurde.
Nachdem der Mikrocomputer den Inhalt des Registers 152 ausgelesen hat, muß er entscheiden, ob er eine Rückantwort an das zentrale Steuergerät oder eine Übergabe der Steuerung des Registers 152 zurück an das Netzwerk ohne eine Antwort wünscht, wie dies in FIG. 15 durch den Entscheidungsblock 216 dargestellt ist. Wenn man zuerst annimmt, daß der Mikrocomputer eine Rückgabe der Steuerung an das Netzwerk ohne Antwort wünscht, wie dies durch den Prozeßblock 217 gezeigt ist, erreicht der Mikrocomputer dies, indem er die SCK-Leitung "low" hält und die RW-Leitung zuerst auf "low" und dann wieder auf "high" zieht. Wenn die Steuerung dem Netzwerk rückübertragen wird, kehrt das Programm zu dem Mikrocomputer- Hauptprogramm zurück, um das Auftreten eines weiteren Unterbrechungssignals auf der INT- Leitung in Abhängigkeit von einer Nachricht von dem zentralen Steuergerät zu erwarten. In diesem Zusammenhang sei daran erinnert, daß, sobald der Mikrocomputer einen Puls über die SCK-Leitung sendet, um den Inhalt des Registers 152 auszulesen, das Unterbrechungs-Flipflop U643 rückgesetzt wird und der INT-Anschluß wieder "low" wird.
Nach dem Lesen des Inhalts des Registers 152 will der Mikrocomputer 84 möglicherweise dem zentralen Steuergerät antworten, indem er Daten in das Register 152 lädt und das digitale IC 80 anweist, ein 33-Bit-Nachrichtensignal einschließlich dieser Daten an das Netzwerk zu senden. Unter solchen Bedingungen ist die Ausgabe des Entscheidungsblocks 216 JA, und der Mikrocomputer 84 kann Daten in das Register 152 laden, wie dies durch den Prozeßblock 219 gezeigt ist. Wie oben beschrieben, lädt der Mikrocomputer Daten in das Register 152, indem er die RW-Leitung auf "low" zieht und dann seriell Datenbits auf die DATA-Leitung gibt und jedes Bit mittels der positiven Taktflanke der SCK-Pulse, welche er auf die SCK-Leitung gibt, in das Register 152 taktet. Die in den Chip eintretenden Daten beginnen mit dem Steuerbit, gefolgt von dem niedrigstwertigen Bit der Pufferbits, und sie enden mit dem höchstwertigen Bit der Pufferbits. Die SCK-Leitung wird auf diese Weise 25mal getaktet, um das Register 152 zu laden. Nachdem das Register 152 geladen ist, liest der Mikrocomputer die BUSYN- Leitung, um zu bestimmen, ob sie "high" oder "low" ist, wie dies durch den Entscheidungsblock 220 dargestellt ist. Es sei daran erinnert, daß die BUSYN-Leitung "low" wird, falls eine Nachricht auf dem Netzwerk mittels des digitalen Demodulatorabschnitts des digitalen IC 80 demoduliert wird, selbst wenn die Steuerung des Registers 152 an den Mikrocomputer 84 übergeben wurde. Auch ein Rauschsignal wird von dem Demodulator 150 möglicherweise als ein eingehendes Signal interpretiert. Unter diesen Umständen sollte der Mikrocomputer 84 das IC 80 nicht anweisen, eine Nachricht an das Netzwerk zu senden. Falls die BUSYN-Leitung "high" ist, gibt der Mikrocomputer dann ein Sendekommando an das digitale IC 80, wie dies durch den Prozeßblock 221 dargestellt ist. Wie oben beschrieben, wird dieses Kommando ausgeführt, indem die RW-Leitung auf "high" gezogen wird, nachdem sie während des Ladens von Daten in das digitale IC 80 auf "low" gehalten wurde. Die Steuerung wird dann an das Mikrocomputer-Hauptprogramm zurückgegeben, wie dies in FIG. 15 dargestellt ist.
Nachdem das digitale IC 80 die Daten, die in das Register 152 geladen wurden, an das Netzwerk 78 gesendet hat, erzeugt es ein Unterbrechungs-"high"-Signal auf der INT-Leitung am Ende der gesendeten Nachricht. Als Antwort auf dieses Unterbrechungssignal wird die DATA-Leitung erneut von dem Mikrocomputer ausgelesen, wie dies durch den Block 213 dargestellt ist. Am Ende einer gesendeten Nachricht ist die Datenleitung jedoch nicht länger "high", da das RX/TX-Register U644 am Ende einer gesendeten Nachricht eine Null enthält, wie dies oben beschrieben wurde. Folglich ist die Ausgabe des Entscheidungsblocks 214 negativ, und das Programm fährt mit dem Entscheidungsblock 222 fort, um zu bestimmen, ob ein weiteres Senden von dem Mikrocomputer 84 an das zentrale Steuergerät erfordert wird. Falls ein solcher Sendevorgang erforderlich ist, werden weitere Daten in das Register 152 geladen, wie dies durch den Block 219 gezeigt ist. Andererseits wird die INT-Leitung rückgesetzt, wie dies durch den Prozeßblock 222 dargestellt ist, falls kein weiterer Sendevorgang erforderlich ist. Wie oben allgemein beschrieben wurde, wird dies erzielt, indem die RW- Leitung "high" gehalten wird, während ein SCK-Puls auf die SCK-Leitung gegeben wird.
Dieser einzelne SCK-Puls setzt das Unterbrechungs-Flipflop 210 (FIG. 14) zurück und entfemt das Unterbrechungssignal von der INT-Leitung.
Es ergibt sich somit, daß das vorliegende Kommunikationssystem für eine extrem flexible Anordnung für eine bidirektionale Kommunikation zwischen dem zentralen Steuergerät und dem Mikrocomputer 84 über das digitale IC 80 sorgt. Nachdem die Schnittstelle eingerichtet wurde, liest der Mikrocomputer die von dem zentralen Steuergerät an das IC 80 gesendete Nachricht und kann entweder die Steuerung wieder dem zentralen Steuergerät übergeben, um eine weitere Nachricht zu empfangen, oder er kann eine eigene Nachricht an das zentrale Steuergerät senden. Ferner kann der Mikrocomputer eine Serie von Nachrichten an das zentrale Steuergerät senden, indem sukzessive Daten in das Register 152 geladen werden und er das digitale IC 80 anweist, diese Daten an das zentrale Steuergerät zurückzusenden, wie dies durch die Blöcke 219, 220 und 221 in FIG. 15 dargestellt ist. In diesem Zusammenhang versteht es sich, daß, nachdem die Schnittstelle anfänglich in der ersten von dem zentralen Steuergerät gesendeten Nachricht eingerichtet wurde, nachfolgende Nachrichten von diesem zentralen Steuergerät an den Mikrocomputer alle 24 Pufferbits als Datenbits verwenden und daß das Steuerbit eine "0" ist. Alle anderen Vorrichtungen 80 des gleichen Netzwerks, entweder in dem isolierten Slave-Modus oder in dem erweiterten Modus, interpretieren eine solche Nachricht aufgrund der Tatsache, daß das Steuerbit rückgesetzt ist, als nicht für sie gedacht, obschon die gesendeten Daten ein Muster entsprechend der Adresse einer dieser anderen Vorrichtungen 80 aufweisen kann. Das Hin- und Hersenden von Daten zwischen dem zentralen Steuergerät und dem Mikrocomputer 84 dauert an, bis das zentrale Steuergerät die Schnittstelle sperrt.
Die Schnittstelle kann durch eine direkte Schnittstellensperranweisung an die mit dem Mikrocomputer verbundene Vorrichtung 80 gesperrt werden, wobei in diesem Fall die von dem zentralen Steuergerät gesendete Nachricht ein gesetztes Steuerbit (1) und Adressbits entsprechend der Adresse dieser Vorrichtung 80 aufweist. Die Vorrichtung 80 spricht auf die Schnittstellensperranweisung an, indem das Schnittstellenfreigabe-Latch 202 (FIG. 14) rückgesetzt wird. Im alternativen Fall kann das zentrale Steuergerät die Schnittstelle implizit sperren, indem es einfach eine Nachricht über das Netzwerk sendet, welche an ein anderes digitales IC 80 adressiert ist, in welcher das Steuerbit gesetzt ist. Das der Schnittstelle zugeordnete digitale IC 80 wird diese Nachricht ebenfalls empfangen, jedoch das Auftreten eines Steuerbits mit dem Wert "1" zusammen mit einer Adresse erkennen, welche nicht seine eigene ist, und es wird die Schnittstelle in Abhängigkeit von diesem Umstand sperren, wie dies nachfolgend detaillierter beschrieben wird. In dem erweiterten Slave-Modus ist jedoch dieser implizite Schnittstellensperrmodus nicht wirksam, falls ein BCH-Fehler in der empfangenen Nachricht erfaßt wird. Dies geschieht, da die empfangene Nachricht für den mit der Schnittstelle verbundenen Mikrocomputer gedacht gewesen sein könnte, wobei ein Störimpuls eine Demodulation des Steuerbits als "1" anstatt 0 bewirkte. Unter diesen Umständen wird die BCHOK- Leitung am Ende der empfangenen Nachricht nicht "high", und dieser Umstand wird verwendet, um die Schnittstelle aufrecht zu erhalten, wie dies nachstehend detaillierter beschrieben wird.

Erweiterter Master-Modus

Wie allgemein oben diskutiert wurde, kann das digitale IC 80 auch so anschlußkonfiguriert werden, daß es in einem erweiterten Mastermodus arbeitet, wie dies an der Station # 4 in FIG. 1 dargestellt ist. In dem erweiterten Mastermodus ist die Vorrichtung 80 permanent über eine Schnittstelle mit einem Mikrocomputer 86 verbunden, so daß der Mikrocomputer 86 als ein alternatives Steuergerät arbeiten und Lastabschalt- und Lasteinschalt-Signale an jegliche Vorrichtung 80 im isolierten Slavemodus des Kommunikationsnetzwerks senden kann, falls das zentrale Steuergerät 76 inaktiv ist und keine Nachrichten auf dem Netzwerk plaziert. Diese Schnittstelle ist permanent eingerichtet, wenn der MODE 1-Anschluß 1 der Vorrichtung 80 an der Station # 4 nicht auf Masse liegt, wie in FIG. 1 gezeigt, so daß die EMN-Leitung in FIG. 14 immer "low" ist und die ENABLE-Leitung durch das NAND-Gatter U749 immer auf "high" gehalten wird. Die Vorrichtung 80 im erweiterten Mastermodus an der Station # 4 sollte eine Adresse haben, welche sich von der Adresse einer jeden anderen Vorrichtung 80 auf der Leitung 78 unterscheidet, um es dem zentralen Steuergerät zu erlauben, mit dem Mikrocomputer 86 zu kommunizieren.
Der Mikrocomputer 86 kann über die Stromversorgungsleitung 78 auch eine Kommunikation mit dem Mikrocomputer 84 über die IC-Vorrichtung 80 im erweiterten Slavemodus an der Station # 3 einrichten. Um eine solche Zweiweg-Kommunikation einzurichten, sendet der Mikrocomputer 86 nur über die bidirektionale DATA-Leitung Daten an die Vorrichtung 80 im erweiterten Mastermodus, wobei die Daten die Adresse der Vorrichtung 80 im erweiterten Slavemodus an der Station # 3 sowie eine Schnittstellenfreigabeanweisung enthalten. Die Vorrichtung 80 im erweiterten Mastermodus beinhaltet diese Daten in einer 33-Bit-Nachricht, die gemäß dem von dem Kommunikationsnetzwerk erforderten Protokoll formatiert ist, und sie sendet diese Nachricht über die Stromversorgungsleitung 78 an die Vorrichtung 80 im erweiterten Slavemodus an der Station # 3. Die Vorrichtung 80 im erweiterten Slavemodus an dieser Station reagiert auf die Schnittstellenfreigabeanweisung, indem sie die oben beschriebene Schnittstelle mit dem Mikrocomputer 84 einrichtet, wobei danach der bidirektionale Datenaustausch zwischen den Mikrocomputern 84 und 86 in der oben detailliert beschriebenen Art und Weise ermöglicht wird.
Ein digitales IC 80, welches anschlußkonfiguriert ist, um in dem erweiterten Mastermodus zu arbeiten, wird auch als Schnittstelle zu dem zentralen Steuercomputer 88 verwendet, welcher jeder Mikrocomputer oder Mainframe-Computer sein kann und welcher verwendet wird, um die mit dem zentralen Steuergerät 76 über die Stromversorgungsleitungen 78 verbundenen Außenstationen zu steuern. Die Vorrichtung 80 im erweiterten Mastermodus, die dem zentralen Steuergerät 76 zugeordnet ist, sollte ebenfalls eine ihr zugewiesene Adresse aufweisen, die sich von den den anderen digitalen ICs auf der Leitung 78, einschließlich des digitalen IC 80 an der dem Mikrocomputer 86 zugeordneten Station # 4, unterscheidet. Dies trifft zu, selbst wenn die Schnittstelle zu dem zentralen Steuercomputer 88 immer freigegeben ist, wie dies oben in Verbindung mit der Vorrichtung 80 im erweiterten Mastermodus an der Station # 4 diskutiert wurde.
Da die digitalen ICs 80 im erweiterten Mastermodus, die dem zentralen Computer 88 und dem Mikrocomputer 86 zugeordnet sind, jeweils jedes Mal ein BUSYN-Signal erzeugen, wenn sie eine Nachricht von dem Netzwerk empfangen, erlaubt das oben beschriebene Kommunikations- und Steuersystem die Verwendung von mehreren Vorrichtungen im Mastermodus auf der gleichen Netzwerkleitung. Falls beispielsweise der Mikrocomputer 86 eine Nachricht an irgendeine andere Stelle in dem System, einschließlich dem zentralen Steuergerät 76, senden will, kann der Mikrocomputer 86 seine BUSYN-Leitung überwachen, um festzustellen, ob sich zu diesem Zeitpunkt irgendeine Nachricht auf dem Netzwerk befindet. Auf die gleiche Weise kann das zentrale Steuergerät 76 seine BUSYN-Leitung überwachen, bevor es eine Nachricht absendet, um sicher zu sein, daß der Mikrocomputer 86 zum selben Zeitpunkt keine Nachricht sendet oder empfängt.

Kopplungsnetzwerk 90

Wie sich aus der obigen allgemeinen Diskussion ergibt, sorgt das Kopplungsnetzwerk 90 für eine bidirektionale Kopplung zwischen dem Netzwerk 78 und dem digitalen IC 80, welches auf die Trägerfrequenz von 115,2 kHz eingestellt ist. Das Kopplungsnetzwerk 90 sorgt auch für eine Verstärkung des empfangenen Signals und begrenzt dieses Signal sowohl in die positive als auch in die negative Richtung auf 5 V Spitze-zu-Spitze, bevor es an den RX-Eingangsanschluß der Vorrichtung 80 angelegt wird. Das Kopplungsnetzwerk 90 koppelt auch den Sendeausgangsanschluß TX mit der Stromversorgungsleitung und treibt ihn mit hinreichender Leistung an, um für ein Signal mit einer Laufamplitude von 1 V auf der Stromversorgungsleitung 78 zu sorgen, wenn die Vorrichtung 80 eine Nachricht an das Netzwerk sendet.
In FIG. 16 ist ein Kopplungsnetzwerk 90 gezeigt, welches besonders geeignet für Anwendungen ist, bei welchen die Vorrichtung 30 einer gesteuerten Einheit, wie beispielsweise einem Heißwasserheizer oder einem Gefrierschrank in einem Haushalt zugeordnet ist. Bei solchen Anwendungen ist eine +5 V-Versorgung für die Vorrichtung 30 gewöhnlich nicht verfügbar, und das Kopplungsnetzwerk 90 von FIG. 16 ist vorgesehen, um von der konventionellen Stromversorgungsleitung her zu funktionieren und eine geeignete Stromversorgung für die Vorrichtung 80 zu erzeugen. Unter Bezugnahme auf diese Figur führen die Stromversorgungsleitungen 230 und 232, welche eine 240 V-Wechselspannungsleitung sein können, einem Verbraucher 234, der ein Heißwasserheizer oder ein Gefrierschrank in einem Haushalt sein kann, über ein Leistungsrelais, welches allgemein mit 236 bezeichnet ist und im Normalzustand geschlossene Leistungsrelaiskontakte 238 und 240 aufweist, den Versorgungsstrom zu. Eine Schutzvorrichtung 242 ist zwischen der Stromversorgungsleitung 232 und der Neutralleitung angeschlossen, wobei die Spannung gewöhnlich 120 V Wechselspannung beträgt. Ein Vollwellengleichrichter 244 richtet die Wechselspannung auf der Leitung 232 gleich, und der Ausgang des Gleichrichters 244 ist über eine Diode 250, einen Widerstand 248 und einen Filterkondensator 246 mit Masse verbunden, so daß eine Gleichspannung von etwa 150 V über den Kondensator 246 erzeugt wird.
Um für einen geeigneten Spannungspegel für die Versorgung der Vorrichtung 80 zu sorgen, ist die Spannung über den Kondensator 246 über einen Widerstand 252 mit einer Zenerdiode 254 verbunden, über welche eine Spannung von +10 V erzeugt wird, wobei ein Kondensator 256 parallel zu der Zenerdiode 254 angeschlossen ist, um für eine zusätzliche Filterwirkung zu sorgen. Ein allgemein mit 258 bezeichneter Spannungsregler ist parallel zu der Zenerdiode 254 geschaltet und vorgesehen, um eine geregelte Spannung von +5 V an seinem Ausgang zu erzeugen, der mit dem Vdd-Anschluß 28 der Vorrichtung 80 verbunden ist. Der Spannungsregler 258 kann beispielsweise ein von National Semiconductor Inc. hergestellter Regler des Typs LM 309 sein.
Ein Transformator 260 wird verwendet, um für eine bidirektionale Kopplung zwischen dem Netzwerk 78 und der Vorrichtung 80 zu sorgen. Der Transformator 260 weist eine Primärwicklung 262 und eine Sekundärwicklung 264 auf, wobei die Primärwicklung 262 in Serie mit einem Kondensator 266 zwischen der Stromversorgungsleitung 232 und dem Null-Leiter liegt. Die beiden Wicklungen 262 und 264 des Transformators 260 sind entkoppelt, um es der Wicklung 262 zu erlauben, als ein Teil eines abgestirnmten Resonanzkreises zu wirken, welcher den Kondensator 266 beinhaltet, dessen Resonanzfrequenz auf die Trägerfrequenz von 115,2 kHz eingestellt ist. Insbesondere wird, wie in FIG. 16A gezeigt, die Kernstruktur des Transformators 260 von zwei Sätzen gegenüberliegender E-förmiger Ferritkernabschnitte 268 und 270 gebildet, deren gegenüberliegende Arme durch einen kleinen Luftspalt getrennt sind. Vorzugsweise sind diese Kernabschnitte aus einem von der Ferrox Cube Corp. hergestelltem Ferritmaterial des Typs 814E250/3E2A gefertigt. Die Wicklung 262 ist um die gegenüberliegenden oberen Armabschnitte 272 der Abschnitte 268 und 270 gewickelt, und die Wicklung 264 ist um die unteren Armabschnitte 274 gewickelt. Die Wicklung 262 und 264 sind somit durch einen von den gegenüberliegenden mittleren Armen der Kernabschnitte 268 und 270 gebildeten magnetischen Nebenschluß entkoppelt, um für eine wesentliche Entkopplung zwischen diesen Wicklungen zu sorgen. Die Wicklung 262 weist eine Induktivität von 0,2 mH auf und besteht aus 100 Windungen eines AWG# 36-Drahts. Die Wicklung 264 weist eine Induktivität von 7,2 mH auf und besteht aus 600 Wicklungen eines AWG# 40-Drahts. Das Windungsverbäknis zwischen der Primärwicklung 262 und der Sekundärwicklung 264 beträgt somit 1:6. Die Lufispalte zwischen den gegenüberliegenden Armen der Kernabschnitte 268, 270 betragen vorzugsweise 63 mils.
Das obere Ende der Wicklung 264 ist mit der über den Kondensator 246 ausgebildeten Spannung von 150 V verbunden, und das untere Ende dieser Wicklung ist mit dem Kollektor eines Hochspannungs-NPN-Transistors 280 verbunden, dessen Emitter über einen kleinen Widerstand 282 mit Masse verbunden ist. Vorzugsweise ist der Transistor 280 von dem Typ MJE 13003, der von Motorola Inc. hergestellt wird. Alternativ kann ein Hochspannungs-FET des Typs IR 720, wie er von International Rectifier Co. hergestellt wird, als der Transistor 280 verwendet werden. Das untere Ende der Wicklung 264 ist ebenfalls über einen Kondensator 284 und zwei entgegengesetzt gepolte Dioden 286, 288 mit Masse verbunden.
Wenn eine modulierte Trägernachricht über die Stromversorgungsleitung 232 zu der Außenstelle der Vorrichtung 80 gesendet wird, kann das Ein-Aus-abgetastete Trägersignal eine Amplitude im Millivoltbereich haben, falls die Nachricht über eine wesentliche Entfernung über die Stromversorgungsleitung gesendet wurde. Die Wicklung 262 und der Kondensator 266 des Kopplungsnetzwerks 90 wirken als ein erster Resonanzkreis, der auf die Trägerfrequenz von 115,2 kHz abgestimmt ist und ein Q von etwa 40 aufweist. Die Wicklung 264 und der Kondensator 284 wirken auch als ein Resonanzkreis, der auf die Trägerfrequenz abgestimmt ist. Vorzugsweise ist der Kondensator 266 ein Polypropylen-400 V-Kondensator mit einer Kapazität von 0,01 µF. Der Kondensator 284 hat vorzugsweise einen Wert von 270 pF. Falls das Signal auf der Leitung 232 eine Amplitude von beispielsweise 10 mV hat, wird näherungsweise eine Spannung von Q-mal der Eingangsspannung über die Wicklung 262 erzeugt, d.h. ein Signal mit einer Amplitude von 400 mV. Das über die Wicklung 264 erzeugte Signal wird aufgrund des Windungsverhältnisses des Transformators 260 um einen Faktor 6 erhöht, und es wird über den Kondensator 284 zu einem Filternetzwerk gekoppelt, welches die Serienwiderstände 290, 292 und 294 umfaßt. Ein Nebenschlußwiderstand 296 ist zwischen den Widerständen 290 und 292 vorgesehen und mit Masse verbunden, und ein kleiner Kondensator 298, der vorzugsweise einen Wert von 100 pF hat, ist zwischen der Verbindung der Widerstände 292 und 294 und Masse vorgesehen.
Der Ausgang dieses Filterkreises wird einem Eingang eines Komparators 300 zugeführt, dessen anderer Eingang mit Masse verbunden ist. Der Komparator 300 kann beispielsweise ein Bereich eines Viererkomparators des kommerziellen Typs LM 239, der von National Semiconductor Inc. hergestellt wird, sein. Der Komparator wird aus der über die Zenerdiode 254 erzeugten Versorgungsspannung von +10 V gespeist, und sein Ausgang wird dem RX-Anschluß 6 der Vorrichtung 80 zugeführt. Dieser Ausgang ist über den Widerstand 302 auch mit dem 5 V-Ausgang des Reglers 258 verbunden. Ein geringer Grad an positiver Rückkopplung ist für den Komparator 300 mittels des Widerstands 304 vorgesehen, welcher zwischen den Ausgang des Komparators 300 und dessen Plus-Eingangsanschluß geschaltet ist, wobei der Widerstand 304 vorzugsweise einen Wert von 10 MΩ aufweist. Die leichte positive Rückkopplung mittels des Widerstands 304 erzeugt ein kleines Totband an dem Eingang des Komparators 300, so daß ein Signal von näherungsweise 5 mV erforderlich ist, um ein Signal in dem Ausgang zu erzeugen, und Rauschspannungen unterhalb dieses Pegels werden nicht in dem Ausgang des Komparators 300 reproduziert. Wenn jedoch das Eingangssignal einen 5 mV-Pegel übersteigt, wird es aufgrund der extrem hohen Verstärkung des Komparators 300 stark verstärkt, so daß ein verstärktes Trägersignal mit einer Amplitude von 5 V über den Widerstand 302 erzeugt wird und dem RX-Eingangsanschluß der Vorrichtung 80 zugeführt wird.
Wenn man nun die Arbeitsweise des Kopplungsnetzwerks 90 während des Sendens einer Nachricht von der Vorrichtung 80 an das Netzwerk betrachtet, wird das modulierte Trägersignal, welches an dem TX-Anschluß 10 der Vorrichtung 80 erzeugt wird, über einen Kondensator 306 an die Basis des Transistors 280 gekoppelt. Diese Basis ist über eine Diode 308 und einen Widerstand 310 mit Masse verbunden. Der Transistor 280 ist ein Hochspannungs- NPN-Transistor, so daß der Kollektor dieses Transistors über die Transformatorwicklung 264 mit der über den Kondensator 246 erscheinenden Versorgungsspannung von 150 V verbunden werden kann. Der Kondensator 306 ist vorgesehen, um den TX-Ausgang der Vorrichtung 80 mit der Basis des Transistors 280 zu koppeln, da, wenn die Versorgungsspannung an die Vorrichtung 80 angelegt wird, der TX-Ausgangsanschluß 10 einen Spannungswert von 5 V annimmt, welcher den Transistor 280 zerstören würde, falls der Kondensator 306 nicht vorgesehen wäre.
Der Transistor 280 wird durch das modulierte Trägersignal ein- und ausgeschaltet, welches über den Kondensator 306 auf die Basis dieses Transistors gegeben wird, und erzeugt folglich während den Träger-Ein-Abschnitten der gesendeten Nachricht eine Spannung von etwa 150 V über die Wicklung 264. Wenn der Transistor 280 ausgeschaltet wird, wird ein erheblicher Strom durch die Wicklung 264 gezogen, welcher sich nicht augenblicklich ändern kann, so daß ein großer EMF-Rückpuls ebenfalls über die Wicklung 264 erzeugt wird. Die entgegengesetzt gepolten Dioden 286 und 288 schützen die Empfängereingangsschaltung in beiden Polungen vor den Hochspannungspulsen, welche während des Sendemodus über die Wicklung 264 erzeugt werden. Jedoch versteht es sich, daß die Dioden 286 und 288 für Signale mit kleiner Amplitude nichtleitend sind, und folglich kann das empfangende Trägersignal über den Kondensator 284 ohne störenden Einfluß von den Dioden 286 und 288 zu dem Komparator 300 gekoppelt werden.
Die große über die Wicklung 264 erzeugte Trägerspannung wird in dem Transformator 260 nach unten gestuft und treibt die Stromversorgungsleitung 232, so daß die von der Vorrichtung 80 erzeugte 33-Bit-Nachricht über eine wesentliche Entfernung zu dem zentralen Steuergerät gesendet werden kann. Bei der Trägerfrequenz weist die Stromversorgungsleitung 232 eine sehr niedrige Impedanz von etwa 10 Ω auf, wohingegen der Blindwiderstand des Kondensators 266 bei der Trägerfrequenz etwa 300 Ω beträgt. Folglich wird die Stromversorgungsleitung im wesentlichen in einem Strommodus betrieben.
Wenn man nun die Art und Weise betrachtet, auf welche die Vorrichtung 80 das Relais 236 und die zugeordnete Last 234 in Abhängigkeit von einer Lastabschaltanweisung steuert, ist das Relais 236 mit einer Hochstromspule 320 versehen, welche die Hochstromrelaiskontakte 238, 240 steuert, wobei die Spule 320 in Serie mit den im Normalzustand geschlossenen Kontakten 322 und einem SCR 324 mit Masse verbunden ist. Die andere Seite der Relaisspule 320 ist mit dem ungefilterten vollwellen-gleichgerichteten Ausgang des Gleichrichters 244 verbunden. Eine einen relativ niedrigen Strom haltende Spule 326 ist von dieser Stelle aus mit der Drain-Elektrode eines FET 328 verbunden, dessen Source über den Widerstand 330 mit Masse verbunden ist. Der COUT-Anschluß 8 der Vorrichtung 80 ist mit der Gate-Elektrode eines FET 332 verbunden, dessen Drain-Elektrode über den Widerstand 334 mit der +5 V-Versorgungsspannung verbunden ist, wobei die Source-Elektrode mit Masse verbunden ist. Die Drain-Elektrode der FET-Source-Elektrode ist mit der Gate-Elektrode des FET 328 verbunden.
Wenn die Versorgungsspannung an die Vorrichtung 80 angelegt wird, wird der COUT- Anschluß "high", was den FET 332 leitend macht, und die über den Widerstand 334 erzeugte Spannung hält den FET 328 im nichtleitenden Zustand. Folglich besteht kein Stromfluß durch den Widerstand 330, und der SCR 324 wird im ausgeschalteten Zustand gehalten. Wenn eine Lastabschaltanweisung von der Vorrichtung 80 empfangen wird, wird die COUT-Leitung "low", was den FET 332 ausschaltet und den FET 328 leitend macht. Die über den Widerstand 330 erzeugte Spannung schaltet den SCR 324 ein, so daß die Relaisspule 320 von Strom durchflossen wird und die Hauptrelaiskontakte 238 und 240 öffnet. Zur gleichen Zeit werden die im Normalzustand geschlossenen Kontakte 322 in Serie mit der Spule 320 geöffnet. Da jedoch der FET 328 leitend ist, wird die Relaisspule 326 von Strom durchflossen und hält die Kontakte 238, 240 und 322 offen. Die Spule 326 hat jedoch eine Impedanz, die wesentlich größer als diejenige der Spule 320 ist, so daß nur ein kleiner Strom erforderlich ist, um die Kontakte des Relais 236 offenzuhalten. Wenn eine Lasteinschaltanweisung von der Vorrichtung 80 empfangen wird, wird die COUT-Leitung wieder "high", und der FET wird nichtleitend, so daß die Spule 326 nicht länger von Strom durchflossen wird und die im Normalzustand geschlossenen Kontakte des Relais 236 wieder geschlossen werden. Da das Relais 236 keine Hilfskontakte hat, um für eine Statusrückkopplung zu sorgen, sind die STAT1- und STAT2-Anschlüsse 26 und 25 mit dem COUT-Anschluß 8 der Vorrichtung 80 verbunden.
Falls ein variables Sperrzeitmerkmal erwünscht ist, wie dies obenstehend in Verbindung mit FIG. 11 diskutiert wurde, können der TOUT-Anschluß 9 und der TIMR-Anschluß 24 der Vorrichtung 80 in FIG. 16 in der in FIG. 11 gezeigten Weise verbunden sein, um für ein variables Sperrzeitmerkmal in Verbindung mit dem Relais 236 zu sorgen.
Es versteht sich, daß das Kopplungsnetzwerk 90 aufgrund der Tatsache, daß der Koppeltransformator 260 relativ klein ist, eine sehr kleine physikalische Größe aufweisen kann. Das Kopplungsnetzwerk 90, die Vorrichtung 80 und die Steuervorrichtungen 332, 328 und 324 können alle auf einer kleinen Leiterplatte angeordnet sein, welche innerhalb des Gehäuses des Relais 236 montiert sein kann, um auf eine einfache und ökonomische Weise für ein adressierbares Relais zu sorgen. Ferner können vorhandene Relais in adressierbare Relais umgewandelt werden, indem einfach solch eine Leiterplatte installiert wird und für geeignete Verbindungen zu der Stromversorgungsleitung gesorgt wird.
Es versteht sich, daß in vielen Fällen die dem digitalen IC 80 zugeordnete gesteuerte Einrichtung eine Niederspannungsgleichstromversorgung aufweist, die für andere logische Schaltkreise in der gesteuerten Einrichtung vorgesehen ist. In einem solchen Fall kann das Kopplungsnetzwerk von FIG. 16 wie in FIG. 17 gezeigt modifiziert werden, um direkt von einer Niederspannungsgleichstromquelle betrieben zu werden. Unter Bezugnahme auf diese Figur sind nur die Teile des Netzwerks von FIG. 16 gezeigt, welche gegenüber der Anordnung von FIG. 16 verändert sind. Speziell ist das obere Ende der Wicklung 264 mit einer +24 V-Stromversorgung (von der angenommen wird, daß sie von der gesteuerten Einrichtung zur Verfügung gestellt wird) verbunden, und das untere Ende der Wicklung 264 ist über einen Widerstand 340 mit der Drain-Elektrode eines FET 342 verbunden, dessen Source-Elektrode mit Masse verbunden ist. Vorzugsweise ist der FET ein Leistungs-FET des kommerziellen Typs 2N6660. Die Gate-Elektrode des FET 342 ist über die Diode 308 mit Masse und über den Kondensator 306 mit dem TX-Anschluß der Vorrichtung 80 verbunden. Die Drain-Elektrode des FET 342 ist über eine Diode 344 und einen Widerstand 346 auch mit einer Leuchtdiode 348 gekoppelt. In der Schaltung von FIG. 17 sind der Spannungsregler 258 und der Komparator 300 von einem geeigneten kommerziellen Typ, der direkt von der +24 V-Stromversorgung versorgt werden kann. Da eine niedrigere Gleichspannung in der Schaltung von FIG. 17 verfügbar ist, haben die beiden Wicklungen 262 und 264 des Transformators 260 von FIG. 17 die gleiche Windungszahl, d.h. 100 Windungen aus einem AWG# 36-Draht, und die Kondensatoren 266 und 284 sind beide Kondensatoren mit einer Kapazität von 0,01 µF.
Beim Betrieb empfängt die Schaltung von FIG. 17 ein Ein-Aus-moduliertes Trägersignal von der Stromversorgungsleitung 78, welches über den Transformator 260 ohne Hochtransformieren eingekoppelt wird, da beide Wicklungen 262 und 264 die gleiche Windungszahl haben. Das über die Wicklung 264 erzeugte Signal wird über den Kondensator 284 und den Eingangsfilter und Komparator 300, wie dies in Verbindung mit FIG. 16 beschrieben wurde, auf den RX-Anschluß der Vorrichtung 80 gekoppelt. In dem Sendemodus wird das modulierte Trägersignal auf dem TX-Anschluß über den Kondensator 306 der Gate-Elektrode des FET 342 zugeführt, um dieses Bauelement ein- und auszuschalten, was einen modulierten Trägerstrom in der Transformatorwicklung 264 erzeugt, welcher auf die Stromversorgungsleitung 78 übertragen wird. Da die Wicklungen 262 und 264 in der Ausführungsform von FIG. 17 die gleiche Windungszahl haben, wird das übertragene Signal beim Durchlaufen des Transformators nicht heruntertransformiert, und folglich ist der Pegel der gesendeten Nachricht in der Stromversorgungsleitung 78 etwa der gleiche wie in der Ausführungsform von FIG. 17, obwohl die 24 V-Versorgungsspannung etwa ein Sechstel der +150 V-Versorgungsspannung in der Ausführungsform von FIG. 16 ist. Die LED 348 zeigt die Zeiträume an, während welcher die Vorrichtung 80 eine Nachricht an das Netzwerk 78 sendet.

Detaillierte Beschreibung der digitalen Vorrichtung 80

Die Figuren 18 bis 33 bilden, wenn sie in der in FIG. 34 gezeigten Weise angeordnet werden, ein detailliertes schematisches Diagramm des digitalen IC 80, welches oben allgemein beschrieben wurde. Allgemein gesagt, sind in diesem schematischen Diagramm die Logiksignale, welche an den Ausgängen von verschiedenen Abschnitten der Schemadarstellung erzeugt werden, mit einer Buchstabenabkürzung wiedergegeben, welche mit "N" endet, wenn das bestimmte Signal eine low-aktive Ausgabe ist. Ansonsten ist das Signal high-aktiv.

Digitaler Demodulator 150

Wenn man nun den digitalen Empfänger-Demodulator 150 und die zugeordnete Startbiterfassungs- und Rahmungslogik detaillierter betrachtet, sollte zuerst hervorgehoben werden, daß, während dieser Demodulator besonders geeignet zum Demodulieren von Trägerinformation auf Stromversorgungsleitungen in stark verrauschten Umgebungen ist und sich für eine Implementierung in digitalen hochintegrierten Schaltungen, wie beispielsweise der Vorrichtung 80 eignet, dieser Demodulator eine breite allgemeine Anwendbarkeit aufweist und überall verwendet werden kann, wo es erforderlich ist, ASK-modulierte binäre Daten zu demodulieren. Der Demodulator kann alleine verwendet werden, da er ohne weiteres in einer digitalen Logik implementiert ist oder als Teil eines größeren Systems, wie in dem digitalen IC 80, verwendet werden. Wie oben allgemein diskutiert wurde, ist der Empfänger-Demodulator 150 ausgelegt, um über eine Stromversorgungsleitung gesendete Daten zu demodulieren. Trägersignale auf Stromversorgungsleitungen werden von drei Arten von Rauschen beeinflußt: Gaußsches Rauschen, kohärente Signale und Impulsstörungen. Das Trägersignal plus dem Rauschen wird in den digitalen Demodulator 150 über das Kopplungsnetzwerk 90 eingespeist, welches einen Eingangsfilter aufweist, welcher die Vorrichtung 80 mit der Stromversorgungsleitung 78 koppelt, wie dies oben detailliert in Verbindung mit Fie. 16 beschrieben wurde. Dieser Eingangsfilter erzeugt Oszillationen (gedämpfte Schwingungen) in Abhängigkeit von den Impulsstörungs-Eingangssignalen. Andererseits ist es wünschenswert, die Rauschleistungsbandbreite des Eingangsfilters zu verringern, d.h. ein hohes Q zu erzielen, während gleichzeitig ein Bedürfnis nach einem Eingangsfilter mit einem relativ niedrigen Q besteht, um die mit Impulsstörungen verbundene Abklingzeit zu verringern. Die Filterwirkung des digitalen Demodulators 150 versucht diese beiden einander widersprechenden Anforderungen miteinander auszugleichen.
Wie oben allgemein diskutiert wurde, besteht das in dem digitalen IC 80 verwendete Trägermodulationssystem in einem Ein-Aus-Tasten einer Trägerfrequenz von 115,2 kHz bei 300 Baud. Dieses Modulationssystem wurde gegenüber einer Phasenverschiebungsmodulation bei den erforderlichen Datenraten wegen den mit der Stromversorgungsleitung 78 verbundenen wesentlichen Phasenstörungen vorgezogen. Die Trägerfrequenz von 115,2 kHz wurde basierend auf Spektralanalysen der typischen Stromversorgungsleitungssystemen gewählt, und die 300 Baud-Bitrate wurde gewählt, um für einen maximalen Durchsatz bei akzeptablen Fehlerraten zu sorgen.
Der allgemeine Ansatz in dem digitalen Demodulator 150 besteht darin, eine Phasenkohärenz auf kurzer Zeitskala, d.h. über 1/2 Trägerzyklen, für die Frequenzerfassung zu erfordern, und eine kontinuierliche Phasenkohärenz auf längerer Zeitskala, d.h. 1/6 Bit oder 64 Trägerzyklen bei 300 Baud, zu erfassen, um für eine Diskriminierung gegenüber Impulsstörungen zu sorgen. Impulsstörungen erzeugen auch Frequenzinformation, welche auf kurzer Zeitskala kohärent ist, jedoch auf der längeren Zeitskala nicht perfekt kohärent ist. Der Grund dafür, daß die längere Zeitskala nicht auf ein gesamtes Bit oder einen längeren Bruchteil eines Bits ausgedehnt wird, besteht darin, daß die Stromversorgungsleitung Phasendiskontinuitäten erzeugt, die über das verwendete Zeitintervall signifikant sind. Ein Beispiel für eine auf der Stromversorgungsleitung erzeugte Phasendiskontinuität ist eine Leitungswiderstandsstörung, die von Gleichrichtern verursacht wird, die zu leiten beginnen oder ihren leitfähigen Zustand beenden, wobei dies in Verbindung mit einem kapazitiven Eingangsfilter geschieht. Diese Phasendiskontinuitäten werden erfaßt und führen zu Bit-Fehlern. Indem die Integrationszeit zu einem Sechstel eines Bits gewählt wird, kann jede Phasenstörung nur zu einer Verschlechterung von einem Sechstel eines Bits führen.
Der digitale Demodulator 150 erfaßt somit sowohl Frequenz als auch Phase eines eingehenden Signais über ein Sechstel eines Bitintervalis (etwa 556 µsec bei 300 Baud). Falls die Eingangsfrequenz korrekt ist und eine Phasenkohärenz für mindestens drei Viertel des 1/6-Bits- Intervalls aufrecht erhält, wird ein Zähler inkrementiert. Nachdem sechs dieser 1/6-Bit-Intervalle verarbeitet sind, wird der Zählerinhalt untersucht. Falls der Zähler bis vier oder mehr hochgezählt hat (unter der Annahme, daß bei 0 begonnen wurde), gibt der Demodulator eine demodulierte logische 1 aus. Falls der Zählerinhalt weniger als 4 ist, gibt der Demodulator eine demodulierte logische 0 aus.
Unter anfänglicher Bezugnahme auf das Blockdiagramm des in Fig. 35 gezeigten digitalen Demodulators wird ein Oszillator- und Zeitgeber-Untersystem 400 verwendet, um für alle Zeitgebersignale und Strobesignale für die anderen Bereiche des Demodulators 150 zu sorgen. Ein 3,6864 MHz ± 0,015 %-Oszillator wird verwendet, um diese Zeitgeberschaltkreise zu treiben. Das Trägereingangssignal, welches in dem Kopplungsnetzwerk 90 verstärkt und begrenzt wird und an den RX-Eingangsanschluß der Vorrichtung 80 angelegt wird, wird in ein zwei Trägerbestätigungsschaltkreisen 402 und 404 eingespeist, wobei diese Schaltkreise mit einem Phasenversatz von 900 zueinander arbeiten. Jeder der Trägerbestatigungsschaltkreise 402 und 404 untersucht das Eingangssignal und bestimmt, ob es innerhalb eines akzeptablen Frequenzbands, dessen Mitte die Trägerfrequenz ist, liegt. Dies geschieht zyklusweise. Jeder Trägerbestätigungsschaltkreis weist zwei Ausgänge auf. Ein Ausgang erzeugt einen Impuls, falls ein Signal innerhalb des Durchlaßbands liegt und die abgetastete Phase des Eingangssignals eine logische 1 ist. Der andere Ausgang erzeugt einen Impuls, falls das Signal innerhalb des Durchlaßbandes liegt und die abgetastete Phase des Eingangssignals eine logische ist. Die vier Ausgänge der Trägerbestätigungsschaltkreise 402 und 404 werden als Takteingangssignale für eine Reihe von vier Phasenzählem 406, 408, 410, 412 verwendet, welche nach jedem Sechstel eines Bits zurückgesetzt werden. Bei 300 Baud enthält jedes Bit 384 Zyklen des 115,2 kHz-Trägers. Deshalb enthält ein Sechstel eines Bits 64 Trägerzyklen. Falls einer der Phasenzähler 406 bis 412 auf 48 oder mehr hochzählen sollte, wodurch eine Phasenkohärenz über drei Viertel des 1/6-Bit-Intervalls angezeigt wird, wird eine logische 1 an dem Ausgang eines ODER-Gatters U166 mit vier Eingängen erzeugt, welche die Ausgänge der Phasenzähler 406 bis 412 sind.
Der Ausgang des ODER-Gatters U166 ist mit der Startbit-Erfassungs- und Rahmungslogik, die allgemein mit 414 bezeichnet ist, verbunden. Allgemein betrachtet triggert die erste Eingabe einer logischen 1 in den Schaltkreis 414 den Startbit-Detektor. Der Startbit-Detektor löst dann das Rücksetzen eines Zählers aus und inkrementiert ihn in Intervallen von einem Sechstel eines Bits. Dieser Zähler zählt dann 11 weitere 1/6-Bit-Intervalle. Am Ende eines jeden 1/6-Bit-Intervalls wird die Ausgabe des ODER-Gaffers U166 abgetastet und dieser Zähler wird inkrementiert, falls es sich um eine logische 1 handelt. Der Zähler wird am Ende eines jeden zwölften 1/6-Bit-Intervalls untersucht. Falls der Zählerinhalt 8 oder mehr ist, werden zwei gültige Startbits angenommen. Der Zähler wird dann zurückgesetzt und sechs 1/6-Bit-Intervalle werden abgezählt. Am Ende jedes Intervalles wird der Ausgang des ODER-Gatter U166 erneut abgetastet und der Zähler inkrementiert, falls eine logische eins anliegt. Der Zähler wird am Ende jedes sechsten 1/6-Bit-Intervalls untersucht. Falls der Zähler vier oder mehr anzeigt, wird eine demodulierte logische 1 auf der DEMOD-Ausgangsleitung erzeugt. Falls der Zähler weniger als 4 anzeigt, wird eine logische 0 demoduliert. Dieser Prozeß wird 30 weitere Male wiederholt, um ein vollständiges Wort mit einer Länge von 32 Bit (einschließlich der beiden Startbits) zu ergeben. Falls am Anfang der Zähler über ein Zwei-Bit-Intervall nicht auf 8 hochzählt, setzt sich die Startbitlogik 414 zurück und wartet auf die nächste logische 1 aus dem ODER-Gatter U166.
Wenn nun die Trägerbestätigungsschaltkreise 402 und 404 detaillierter betrachtet werden, tastet jeder dieser Schaltkreise die Trägereingabe beim Doppelten der Trägerfrequenz von 115,2 kHz ab. Der einzige Unterschied zwischen den beiden Schaltkreisen besteht in der Abstastphase, wobei der Schaltkreis 402 mit einem Phasenversatz von 90º bezüglich des Schaltkreises 404 abtastet. Unter Bezugnahme auf FIG. 36 sind die 0º-Tastimpulse des Trägerbestätigungsschaltkreises 402 mittels nach unten gerichteter Pfeile relativ zu dem eingehenden Trägersignal bezeichnet, und die 90º-Abtastimpulse des Trägerbestätigungsschaltkreises 402 sind mit nach oben gerichteten Pfeilen bezeichnet. Es ist aus FIG. 36 ersichtlich, daß aufgrund des Abtastens mit einer Phasenverschiebung von 90º durch die Schaltkreise 402 und 404 die Unbestimmtheit des Abtastens des Trägereingangssignals um seine Flanken herum eliminiert wird, da, falls einer der Schaltkreise 402 oder 404 das Trägersignal in dem Übergangsbereich von "high" nach "low" abtastet, der andere Schaltkreis das Trägersignal in der Mitte des Rechteckwellen-Tragereingangssignals abtastet. Durch gleichzeitiges Zählen der Ausgabesignale der beiden Trägerbestätigungsschaltkreise 402 und 404 kann somit sichergestellt werden, daß einer der beiden das eingehende Träger-Rechteckwellensignal entfernt von dessen Flanken abtastet.
Jeder der Schaltkreise 402 und 404 speichert seine drei letzten Abtastproben, wobei jede Abtastprobe ein Halbzyklus-Abtastsignal des eingehenden Tragersignals darstellt. Nach jeder weiteren Tastprobe erzeugt der Schaltkreis einen Impuls auf einem seiner beiden Ausgänge, vorausgesetzt, daß die drei gespeicherten Abtastproben ein 1-0-1- oder ein 0-1-0-Muster bilden. Der Puls erscheint an einem Ausgang, falls die letzte Abtastprobe eine logische 1 ist, und er erscheint an dem anderen Ausgang, falls die letzte Abtastprobe eine logische 0 ist. Es ist somit ersichtlich, daß ein Ausgangspuls auf einem Ausgang eines jeden Schaltkreises 402 oder 404 alle 8,68 µsec erscheint, falls das altemierende Muster von Halbzyklus-Abtastproben weiter auftritt. Indem er fordert, daß drei aufeinanderfolgende Abtastproben des Eingangs einander in der Phase entgegengesetzt sind, fordert der Demodulator 150 ein strengeres Akzeptanzkriterium eines Eingangssignals als gültiges Trägersignal, als dies bei einem Schaltkreis der Fall wäre, der nur die beiden letzten Halbzyklusabtastproben berücksichtigt. Diese Technik des Berücksichtigens von drei aufeinanderfolgenden Abtastproben des Eingangssignals, die einander bezüglich der Phase entgegengesetzt sein müssen, stellte sich als sehr effektiv beim Ausschließen von Rauschen in den Intervallen heraus, in denen kein Signal vorliegt, und die Trägerbestatigungsschaltkreise 402 und 404 sind effektiv beim Ausschließen aller Frequenzen außer den ungeraden harmonischen Vielfachen der Trägerfrequenz.
Wenn man nun die Details der Trägerbestatigungsschaltkreise 402 und 404 betrachtet und sich auf die Figuren 18 und 19 bezieht, in welchen diese Schaltkreise in dem detaillierten schematischen Diagramm der Vorrichtung 80 gezeigt sind, wird das 3,6864 MHz-Oszillatorsignal, welches von dem mit den Anschlüssen 3 und 4 der Vorrichtung 80 verbundenen Kristalloszillator erzeugt wird, in den Teilerstufen U102 und U103 heruntergeteilt, um für ein 921,6 kHz-Signal zu sorgen, welches verwendet wird, um einen zweistufigen Johnson-Zähler zu takten, welcher die Stufen U104 und U105 umfaßt. Die Q- und QN-Ausgänge der Stufe U105 beinhalten zwei gegenphasige Rechteckwellen mit der doppelten Frequenz der Trägerfrequenz von 115,2 kHz. Diese Ausgänge werden über die Inverter U18 und U40 angelegt, um als Taktsignale für die Trägerbestätigungsschaltkreise 402 und 404 zu wirken. Der Schaltkreis 402 wird jedoch getaktet, wenn U18 positiv wird und U40 negativ wird, wohingegen der Schaltkreis 404 getaktet wird, wenn U18 negativ und U40 positiv wird, so daß die Schaltkreise 402 und 404 das eingehende Trägersignal um 90º versetzt auf der Trägerwelle abtasten.
Um für einen Schaltkreis zu sorgen, welcher die drei letzten Abtastproben des eingehenden Trägersignals speichert, wird ein zweistufiges Schieberegister bei der doppelten Trägerfrequenz getaktet. Wenn man den Trägerbestätigungsschaltkreis 402 betrachtet, werden somit die Schieberegisterstufen U113 und U114 beim Doppelten der Trägerfrequenz getaktet, wie dies oben beschrieben wurde, wobei der Ausgang einer jeden Stufe mittels der exklusiven ODER-Gatter U133 bzw. U134 mit dem Eingang einer jeden Stufe in einer exklusiven ODER-Verknüpfung verschaltet. Die exklusiven ODER-Ausgänge der Gatter U133 und U134 werden in dem NAND-Gatter U137 UND-verknüpft, wobei dessen Ausgang in dem Invertierer U35 invertiert und an den D-Eingang einer Registerstufe U115 angelegt wird. Das eingehende Trägersignal an dem RX-Anschluß 6 wird über den Invertierer U25, das NAND-Gatter U139 und die Invertierer U16 und U39 an den D-Eingang der ersten Registerstufe U113 angelegt. Der andere Eingang des NAND-Gaffers U139 wird von dem TXONN-Signal gesteuert, so daß den Trägerbestätigungsschaltkreisen 402 und 404 während des Sendens der Vorrichtung 80 kein Trägereingangssignal zugeführt wird.
Wenn man annimmt, daß ein 1-0-1-Muster auf dem D-Eingang zu der Schieberegisterstufe 113, dem Q-Ausgang dieser Stufe und dem Q-Ausgang der Registerstufe U114 anliegt, bedeutet dies, daß die letzte Abtastprobe, welche eine 0 ist, in U113 gespeichert ist, und die davor liegende Abtastprobe, welche eine list, in U114 gespeichert ist. Jedoch wurde die an dem D-Eingang von U113 anliegende Abtastprobe bisher nicht gespeichert. Unter diesen Umständen sind die Ausgänge der exklusiven ODER-Gatter U133 und U134 1, und der Ausgang des NAND-Gatters U137 ist eine 0, welche invertiert und an den D-Eingang der Registerstufe U115 angelegt wird. Beim nächsten Taktpuls ist der Q-Ausgang von U115 eine 1. Falls zum Zeitpunkt dieses Taktpulses der D-Eingang von U113 eine 1 bleibt, wird diese 1 in U113 getaktet, so daß dessen Q-Ausgang eine 1 ist, welche die gespeicherte, zum Zeitpunkt dieses Taktpulses vorliegende Abtastprobe darstellt. Der Q-Ausgang der Stufe U115 wird als ein Eingang den NAND-Gattem U158 undU159 zugeführt, und der Q-Ausgang der Stufe U113 wird direkt als weiterer Eingang dem NAND-Gatter U158 und über den Invertierer U36 als weiterer Eingang dem NAND-Gaffer U159 zugeführt.
Ein bei der Trägerfrequenz auftretendes Abtastsignal wird den NAND-Gattern U158 und U159 als dritter Eingang zugeführt. Insbesondere werden die Stufen U104 und U105 des Johnson-Zählers in den NOR-Gattem U66 und U65 kombiniert, um für Signale mit der doppelten Trägerfrequenz zu sorgen, welche einem sequentiellen Zähler, der die Stufen U106 bis U110 umfaßt, zugeführt werden. Der Eingang und der Ausgang der ersten Stufe U106 werden in dem NOR-Gatter U130 kombiniert, um für ein Abtastsignal bei der Trägerfrequenz für die NAND-Gatter U158 und U159 zu sorgen. In diesem Zusammenhang sei angemerkt, daß der Q-Ausgang der Stufe 115 unabhängig von den 1-0-1- oder 0-1-0-Mustern an den Eingängen und Ausgängen der Stufen U113 und U114 immer eine list. Jedoch wird der Q-Ausgang der Stufe U113 direkt dem NAND-Gatter U158 und über den Invertierer 136 dem NAND-Gatter U159 zugeführt. Folglich wird nur eines dieser NAND-Gatter in Abhängigkeit von dem Zustand des Q-Ausgangs der Stufe U113 freigegeben. Wenn dieser Ausgang 0 ist, erzeugt das NAND-Gatter U159 einen Puls auf der ZEROA-Ausgangsleitung, wohingegen das NAND- Gatter U158 einen Puls auf der ONEA-Ausgangsleitung erzeugt, wenn der Q-Ausgang der Stufe 113 1 ist.
Es ist somit ersichtlich, daß der Puls entweder auf dem ONBA-Ausgang oder dem ZBROA- Ausgang des Trägerbestätigungsschaltkreises 402 bedeutet, daß über den relativ kurzen Zeitraum von 1½ Trägerzyklen das Bingangsträgersignal allgemein in Phase mit den in der Vorrichtung 80 mittels des Kristalloszillators 102 erzeugten Zeitgebersignalen ist. Der Begriff "allgemein" wird verwendet, da ein vorgegebenes Muster fortgesetzt erzeugt werden kann, selbst wenn sich das eingehende Trägersignal um einen wesentlichen Betrag in der Phase verschiebt, wie dies durch die unterbrochene Linie in FIG. 36 gezeigt ist. Falls das selbe Muster fortdauert, zeigt dies an, daß das eingehende Signal weiter in Phase mit den Zeitgeberschaltkreisen der Vorrichtung 80 ist, wobei weiter ein Ausgabesignal entweder auf dem ONEA- Ausgang oder dem ZEROA-Ausgang des Schaltkreises 402 in jedem Trägerzyklus erzeugt wird.
Der Trägerbetätigungsschaltkreis 404 arbeitet im wesentlichen identisch wie der Schaltkreis 402, außer daß er entgegengesetzt zu dem Schaltkreis 402 getaktet ist, so daß das eingehende Trägersignal an einer Stelle abgetastet wird, die um 90º bezüglich des Trägerbestätigungsschaltkreises 402 verschoben ist. Falls der Schaltkreis 402 das eingehende Trägersignal nahe den Trägersignalflanken abtastet und folglich möglicherweise kein verläßliches 1-0-1- oder 0-1-0-Muster liefert, tastet der Trägerbestätigungsschaltkreis 404 das eingehende Trägersignal in der Mitte zwischen seinen Flanken ab, so daß mittels des Schaltkreises 404 ein verläßliches Muster erhalten wird.
Wie oben allgemein beschrieben wurde, werden die Phasenzähler 406 bis 412 getrennt verwendet, um die Zahl der während eines Zeitintervalls entsprechend einem Sechstel eines Bits an den vier Ausgängen der Bestätigungsschaltkreise 402 und 404 erzeugten Pulse zu zählen. Falls einer dieser Zähler während der 64 Trägerzyklen die während eines Intervalls von einem 1/6-Bit bei 300 Baud auftreten, einen Zählwert von 48 erreicht, oder 12 aus 16 bei 1200 Baud, wird angenommen, daß ein gültiges Trägersignal über dieses 1/6-Bit-Intervall vorlag, und ein Ausgangssignal wird dem ODER-Gatter U166 zugeführt. Unter Bezugnahme auf die FIGN. 19 und 20, in welchen die Zähler 406 bis 412 detailliert gezeigt sind und unter Betrachtung des Phasenzählers 406 wird der ONEA-Ausgang des Trägerbestätigungsschaltkreises 402 über das NAND-Gatter U140 einem die Stufen U71 bis U76 umfassenden sequentiellen Zähler als der Takt- und Nicht-Takt-Eingang zugeführt. Wenn der Zähler 406 einen Zählwert von 48 bei 300 Baud erreicht, werden die Q-Ausgänge der "16"-Stufe U75 und der "32"-Stufe U76 in dem NAND-Gatter U141 kombiniert, dessen 0-Ausgang dem NAND-Gatter U 166 zugeführt wird, welches die von den Zählern 406 bis 412 ausgegebenen Nullen ODER-verknüpft und dem ODER-Gatter U166 von Fig. 26 entspricht. Wenn der Zähler 406 einen Zählwert von 48 erreicht, wird der Ausgang des NAND-Gaffers U141 auf den anderen Eingang des NAND- Gatters U140 gegeben, um den Eingang des Zählers 406 während des Rests des 1/6-Bit-Intervalls zu sperren. In ähnlicher Weise zählt der Phasenzähler 408 die an dem ZEROA-Ausgang des Trägerbestätigungsschaltkreises 402 erzeugten Pulse, der Phasenzähler 410 zählt die an dem ONEB-Ausgang des Trägerbestätigungsschaltkreises 404 erzeugten Pulse und der Phasenzähler 412 zählt die an dem ZEROB-Ausgang des Schaltkreises 404 erzeugten Pulse.
Der digitale Demodulator 150 ist somit in der Lage, eine gesendete Nachricht selbst dann zu empfangen, wenn das empfangene Trägersignal über eine empfangene Nachricht, die bei 300 Baud gesendet wurde, um einen wesentlichen Betrag driftet. Dies wird erreicht, indem die phasenzählenden Kanäle 406 bis 412 vorgesehen sind, die alle nur über ein Intervall von einem Sechstel Bit zählen. Die empfangene Nachricht driftet möglicherweise während eines Sechstel eines Bits relativ zu einem dieser Kanäle hinreichend, um das 1-0-1- oder 0-1-0- Muster eines der Trägerbestätigungsschaltkreise 402 oder 404 zu verändern, jedoch wird sich beim anderen das Muster über dieses Intervall nicht ändern. Falls das empfangene Trägersignal um einen wesentlichen Betrag nach links driftet, wie dies in FIG. 36 mit der unterbrochenen Linie angedeutet ist, wird sich folglich das 1-0-1-Muster der 0º-Abtastprobe nicht ändem, während sich das 90º-Abtastprobenmuster aufgrund dieser Trägersignaldrift von 1-0-1 auf 0-1-0 ändert. Die 0º-Abtastprobe ergibt somit mit diesem Betrag der Trägersignaldrift eine gültige 1/6-Bit-Zählung, während dies bei der 90º-Abtastprobe nicht der Fall ist. Indem die Ausgänge aller Phasenverbinder 406 bis 412 ODER-verknüpft werden, werden möglicherweise durch verschiedene Phasenzähler mehrere 1/6-Bit-Intervalle aufeinanderfolgend gezählt, wodurch eine wesentliche Drift in beiden Richtungen zwischen dem Trägersignal und den in dem Demodulator 150 erzeugten Abtastsignalen ausgeglichen wird. Als ein Ergebnis kann die empfangene 33-Bit-Nachricht ohne die Verwendung einer Phasenverriegelungsschleife oder eines anderen Synchronisationsschaltkreises und trotz der Tatsache demoduliert werden, daß die Kristalloszillatoren in dem zentralen Steuergerät und der Außenstation asynchron und bei leicht unterschiedlichen Frequenzen arbeiten.
Wie oben allgemein diskutiert wurde, zählen die Phasenzähler 406 bis 412 auch die Phasenkohärenzen der Trägerbestätigungsschaltkreise 402 und 404 nur über 1/6-Bit-Intervall, um jede Phasenstörung zu vermeiden, die auf der Stromversorgungsleitung erzeugt werden könnte, die als das Netzwerkübertragungsmedium verwendet wird. Folglich werden die Phasenzähler 406 bis 412 nach jedem 1/6-Bit-Intervall zurückgesetzt. Insbesondere wird der Ausgang des sequentiellen Zählers U106 bis U110, dessen Eingang mit der doppelten Trägerfrequenz getaktet wird, über den Schalter U122, die Invertierer U873 und U874, den Schalter U128 und die Invertierer U867 und U17 einem zweistufigen Johnson-Zähler, der die Stufen U111 und U112 umfaßt, zugeführt. Die Ausgabe dieses Zählers ist ein Signal mit 1/64 der Trägerfrequenz, was bei einer Baud-Rate von 300 einem Sechstel eines Bit-Intervalls entspricht. Folglich wird der Ausgang des Invertierers U15, der mit dem Q-Ausgang der Stufe U112 verbunden ist, verwendet, um die Phasenzähler 406 bis 412 rückzusetzen. Insbesondere wird die Ausgabe des Invertierers U15 als ein Takteingang dem Flipflop U172 zugeführt, dessen D-Eingang mit der +5 V-Versorgungsspannung verbunden ist. Der Q-Ausgang der Stufe U172 wird über die Invertierer U20 und U50 der RSTPHAS-Leitung (Rücksetzen der Phasenzähler) gekoppelt und setzt alle Phasenzähler 406 bis 412 zurück. Die Stufe U172 wird durch den Ausgang des NOR-Gatters U65 zurückgesetzt, welches bezüglich der Ausgabe des NOR- Gatters U66 verzögert ist, welches den sequentiellen Zähler U106 bis U110 steuert.
Bei detaillierterer Betrachtung des Startbit-Erfassungs- und Rahmungslogikabschnitts des Demodulators 150 wird der die Stufen U111 und U112 umfassende Johnson-Zähler verwendet, um eine Anzahl Zeitgebersignale zu erzeugen, die in den Startbiterfassungs- und Rahmungslogikschaltkreisen verwendet werden. Insbesondere werden die Eingänge und Ausgänge der Stufen U111 und U112 in einer Reihe von NOR-Gattem U67 bis U70, U132 und U200 kombiniert, um für eine Anzahl von Abtastsignalen zu sorgen. Die Nomenklatur und Zeitabfolge dieser Abtastsignale ist in FIG. 37 gezeigt, wobei die Wellenform 37(a) die Ausgabe des Schalters U128 ist, welche beim Vierundzwanzigfachen der Bitrate von 300 Baud auftritt. Die Ausgabe des NOR-Gatters U67 wird als STBAD bezeichnet und ist in FIG. 37(b) gezeigt. Die Ausgabe des NOR-Gatters U132, die als STBB bezeichnet ist, ist in FIG. 37(c) gezeigt. Die Ausgabe des NOR-Gatters U68, die als STBBD bezeichnet ist, ist in FIG. 37(d) gezeigt. Die als STBCD bezeichnete Ausgabe des NOR-Gatters U69 ist in FIG. 37(e) gezeigt. Die als STBD bezeichnete Ausgabe des NOR-Gatters U200 ist in FIG. 37(f) gezeigt, und die als STBDD bezeichnete Ausgabe des NOR-Gatters U70 ist in FIG. 37(g) gezeigt.
Falls einer der Phasenzähler 406 bis 412 während eines 1/6-Bit-Intervalls auf 48 hochzählt und das ODER-Gatter U166 eine Ausgabe erzeugt, wird die Rücksetzung eines Bitrahmenzählers 420 (FIG. 22) aufgehoben, und er wird um eins inkrementiert. Der Bitrahmenzähler 420 wird anfänglich gesetzt, um 12 1/6-Bit-Intervalle zu zählen, um für einen Bezugsrahmen zu sorgen, um zu bestimmen, ob das eingehende Signal zwei Startbits aufweist, die beide einen Wert von logisch "1" haben. Zur gleichen Zeit wird ein Demodulatorzähler 422 (FIG. 21) verwendet, um die Anzahl der von dem ODER-Gatter U 166 erzeugten Ausgangssignale von jedem der Phasenzähler 406 bis 412 während des 2-Bit-Intervalls zu zählen, welches durch den Bitrahmenzähler 420 bestimmt wird. Falls der Demodulatorzähler 422 auf 8 oder mehr während dieses 2-Bit-Intervalls hochzählt, wird ein gültiges Startbit angenommen. Falls andererseits der Zähler 422 einen Zählwert von weniger als 8 aufweist, wenn der Zähler 420 auf 12 hochgezählt hat, wird die Rahmungslogik zurückgesetzt und wartet auf die nächste logische 1 aus dem ODER-Gatter U166. Wenn das ODER-Gaffer U166 eine Ausgabe erzeugt, wird diese über den Schalter U129 dem D-Eingang des Flipflops U95 (Fle. 22) zugeführt, welches von dem Ausgang der Stufe U112 des Johnson-Zählers nahe dem Ende eines jeden 1/6-Bit-Intervalls getaktet wird. Wenn das Flipflop U95 "high" wird, taktet es ein Flipflop U119, dessen D-Eingang mit der +5 V-Versorgungsspannung verbunden ist, so daß der QN-Ausgang von U119 "low" wird. Dieser Ausgang steuert über das NAND-Gatter U162, den Invertierer U53, das NOR-Gatter U176 und den Invertierer U54 die Bitrücksetzleitung (BITRST), so daß die Rücksetzung an beiden Zählern 420 und 422 aufgehoben wird. Ferner wird der Bitrahmenzähler 420 mittels des STBAD-Pulses (Fig. 37(b)) um eins inkrementiert, welcher über den Invertierer U865 angelegt wird, um die erste Stufe U98 des Zählers 420 zu takten. Wenn U95 "high" wird, wird es mit dem STBAD-Puls in dem NAND-Gatter U155 UND-verknüpft, was den Demodulatorzähler 422 um eins inkrementiert.
Wenn der Bitrahmenzähler 420 auf 12 hochgezählt hat, was zwei Bitintervalle später auftritt, werden die "4"- und "8"-Ausgangsstufen U100 und U101 dem NOR-Gatter U131 zugeführt, dessen Ausgabe ein Rahmenlatch setzt, welches die NOR-Gatter U169 und U170 umfaßt. Dieses Latch erzeugt ein Ausgabesignal auf der FRAME-Leitung, welche mit den STBB-Pulsen (Fle. 37(c)) in dem NAND-Gatter U153 UND-verknüpft wird, dessen Ausgang in dem Invertierer U58 invertiert und als ein Eingang dem NAND-Gatter U152 zugeführt wird. Der andere Eingang des NAND-Gaffers U152 ist der Q-Ausgang der letzten Stufe U121 des Demodulatorzählers 422. Falls während des ersten 2-Bit-Intervalls der Demodulatorzähler 422 acht oder mehr Taktimpulse von dem Flipflop U95 empfangen hat, was anzeigt, daß die Phasenzähler 406 bis 412 kollektiv ein Ausgangssignal für 8 der 12 1/6-Bit-Intervalle entsprechend den beiden Startbits einer empfangenen Nachricht erzeugt haben, wird der Q-Ausgang der letzten Stufe 121 folglich "high", und der Ausgang des NAND-Gatters U152 wird verwendet, um ein Latch U151 und U165 zur Erfassung eines empfangenen Worts zu setzen. Wenn dieses Latch gesetzt wird, wird die RXWDETN-Leitung, welche der invertierte Ausgang dieses Latchs ist, für den Rest einer empfangenen Nachricht "low". Dieses RXWDETN- Signal gelangt über das NAND-Gatter U171 zu einem Eingang eines NAND-Gatters U163 mit drei Eingängen, dessen andere beiden Eingänge der Rahmenausgang des Latchs 169, 170 und die STBBD-Abtastpulse sind (FIG. 37(d)). Wenn die RXWDETN-Leitung "low" wird, nachdem das Rahmenlatch gesetzt wurde, erzeugt folglich das NAND-Gatter U163 eine Ausgabe, welche in dem Invertierer U567 invertiert wird, um Schieberegister-Taktpulse auf der BSHFCLK-Leitung zu erzeugen. Das Ausgangssignal des Demodulatorzählers 422 gelangt über das NOR-Gatter U29 und den Invertierer U63 zu der DEMOD-Ausgangsleitung, sobald der Zähler 422 acht 1/6-Bit-Intervalle gezählt hat. Jedoch werden demodulierte Daten nicht in das serielle Schieberegister 152 getaktet, bis BSHFCLK-Pulse an dem Ende des 2-Startbit- Rahmenintervalls erzeugt werden, wenn der Ausgang des NAND-Gatters U163 "low" wird. Nachdem die BSHFCLK-Pulse erzeugt wurden, werden die STBDD-Pulse mit dem FRAME- Signal in dem NAND-Gatter U164 kombiniert, um verzögerte Schieberegister-Taktpulse (DSHFCLK) zu erzeugen, welche nach den BSHFCLK-Pulsen auftreten und an verschiedenen Stellen in der Vorrichtung 80 verwendet werden, wie dies oben beschrieben wurde. Die DEMOD-Ausgangsleitung des Demodulators 150 wird über den Schalter U758 (FIG. 31) dem Eingang der BCH-Fehlercode-Berechnungseinheit 154 zugeführt, um es dieser Berechnungseinheit zu erlauben, einen BCH-Fehlercode basierend auf den ersten 27 Bits der empfangenen Nachricht zu berechnen. Der DEMOD-Ausgang wird über den Schalter U759 (FIG. 27) auch dem Eingang des seriellen Schieberegisters 152 zugeführt, wie dies nachfolgend detaillierter beschrieben wird. Der DEMOD-Ausgang wird auch dem Doppelfunktionsanschluß 22 der Vorrichtung 80 zugeführt, wenn diese Vorrichtung in einem Testmodus arbeitet, wie dies nachfolgend detaillierter beschrieben wird.
Die RXWDETN-Leitung steuert auch das Rücksetzen der Zähler 420 und 422, da, wenn diese Leitung "low" wird, dies anzeigt, daß ein gültiges Startbit mit einer Länge von zwei Bit empfangen wurde. Insbesondere wird die RXWDETN-Leitung über das NAND-Gatter U162 und den Invertierer U53 einem Eingang eines NOR-Gatters Ul 76 mit drei Eingängen zugeführt. Die STBCD-Abtastpulse werden mit dem Rahmensignal in dem NAND-Gatter U150 UND- verknüpft und in dem Invertierer USS invertiert, um einen weiteren Eingang des NOR-Gatters U176 zu bilden. Der dritte Eingang dieses NOR-Gatters ist die interne Rücksetzleitung INTRES, welche im Normalzustand "low" ist. Folglich wird in Abhängigkeit von dem "low"- Ausgangssignal, welches von dem Element U150 erzeugt wird, von dem NOR-Gatter U176 ein Ausgangssignal zugeführt, welches in dem Invertierer U54 invertiert und der Bitrücksetzleitung BITRST zugeführt wird, um den Bitrahmenzähler 420 und den Demodulatorzähler 422 rückzusetzen,.
Nachdem ein gültiges Startbit empfangen wurde, welches über mindestens zwei Bitintervalle andauerte, ist es erforderlich, den Bitrahmenzähler 420 einzustellen, so daß er nur bis 6 hochzählt, um das Rahmenlatch U169, U170 zu setzen. Dies wird erzielt, indem das RXWDETN- Signal, welches durch das NAND-Gatter U201 und die Invertierer U202 und U861 gelangt, mit den STBAD-Pulsen kombiniert wird, welche dem NAND-Gatter U862 über den Invertierer U866 als weiterer Eingang zugeführt werden. Als Ergebnis liefert das NAND-Gatter U862 über das NAND-Gatter U864 ein Taktsignal an die zweite Stufe U99 des Bitrahmenzählers 420, während der Ausgang der ersten Stufe U98 mittels des NAND-Gaffers U860 blockiert wird. Folglich werden die Stufen U100 und U101 des Zählers 420 in dem NOR-Gatter U131 kombiniert, um das Rahmenlatch U169, U170 bei einem Zählstand von 6 für die restlichen Bits der empfangenen Nachricht zu setzen.
Unter Bezug auf den Demodulatorzähler 422 sei daran erinnert, daß, falls dieser Zähler während des nächsten Bitintervalls auf 4 zählt, d.h. die Phasenzähler 406 bis 412 haben kollektiv für vier 1/6-Bit-Intervalle während des nächsten vollen Bitintervalls eine Ausgabe erzeugt, angenommen wird, daß eine logische 1 empfangen wurde. Folglich wird der Q-Ausgang der Stufe U120 über das NOR-Gatter U29 ebenfalls mit der DEMOD-Leitung verbunden. In diesem Zusammenhang versteht es sich, daß, während die Stufe U120 ein Ausgangssignal während des Startbit-Rahmenintervalls erzeugt, bevor in dem Zähler 422 ein Zählstand von 8 erreicht wird, dieses auf der DEMOD-Leitung erscheinende Ausgangssignal nicht verwendet wird, um das Schieberegister 152 zu laden, da zu diesem Zeitpunkt keine BSHFCLK-Pulse erzeugt wurden. Die STBDD-Abtastpulse (FIG. 37(g)), welche an dem Ende eines %-Bit- Intervalls auftreten, werden verwendet, um das Rahmenlatch U169, U170 am Ende entweder des anfänglichen 2-Startbit-Rahmenzyklusses oder am Ende eines jeden nachfolgenden Bitintervalls rückzusetzen.
Falls der Bitrahmenzähler 420 während des anlänglichen 2-Startbitintervalls auf 12 zählt und der Demodulatorzähler 422 nicht bis auf 8 oder mehr während dieser Periode hochzählt, wird angenommen, daß zwei gültige Startbits nicht empfangen wurden, und das Flipflop U119 wird rückgesetzt sowie die Zähler 420 und 422. Falls der Zähler 422 nicht auf 8 oder mehr zählt, ist die RXWDETN-Leitung "high", was als ein Eingang zu dem NAND-Gatter U149 erscheint. Der andere Eingang dieses NAND-Gaffers ist eine Eins, wenn der STBCD-Abtastpuls mit der FRAME-Leitung NAND-verknüpft wird, so daß der als RSTWORD bezeichnete Ausgang des NAND-Gatters U164 "high" wird und die Flipflops U95 und U119 rücksetzt. Wenn dies geschieht, wird der invertierte Q-Ausgang von U119 "high", und der Ausgang des NAND-Gatters U162 wird "low", was durch das NOR-Gatter U176 gelangt und die BITRST- Leitung "high" werden läßt, was die Zähler 420 und 422 zurücksetzt.
Am Ende einer 33-Bit-Nachricht wird die EOW-Leitung von dem Nachrichtenbitzähler 160 "high" und setzt das Latch U167, U168, so daß der Ausgang dieses Latchs, der ein Eingang des NAND-Gatters U148 ist, "high" wird. Beim Auftreten des STBD-Pulses an dem anderen Eingang des NAND-Gaffes U148 wird das RXWDETN-Latch U151, U165 rückgesetzt, so daß die RXWDETN-Leitung "high" wird, was das Ende einer Nachricht anzeigt. Ferner erzeugt ein "low"-Pegel auf dem Ausgang des NAND-Gatters U148 einen "high"-Pegel auf dem Ausgang des NAND-Gatters U164, was die Flipflops U95 und U119 zurücksetzt.
Aus der obigen detaillierten Beschreibung des digitalen Demodulators 150 ist offensichtlich, daß dieser Demodulator besonders geeignet zum Empfang und Demodulieren von Ein-Ausabgetasteten Trägernachrichten ist, die über eine Stromversorgungsleitung übertragen werden, bei der Phasenstörungen auftreten können, welche große Löcher in der empfangenen Nachricht erzeugen. Dies ist deshalb der Fall, weil die Phasenzähler 406 bis 412 ein gültiges 1/6-Bit erfassen können, wenn 16 der 64 Trägerzyklen in dem empfangenen Signal fehlen. Ferner kann der Demodulatorzähler 422 eine gültige "logische 1" anzeigen, wenn zwei der sechs 1/6- Bit-Intervalle in der empfangenen Nachricht fehlen. In FIG. 38 sind die Testergebnisse des digitalen Demodulators 150 gezeigt, wenn er in unterschiedlichen Rauschumgebungen verwendet wurde. Unter Bezugnahme auf diese Figur ist die Abszisse eine lineare Skala des Signalirausch-Verhältnisses in dB, und die Ordinate ist eine lineare Skala der Bitfehlerrate. Beispielsweise bedeutet eine Bitfehlerrate von 10&supmin;³ einen 1-Bitfehler bei der Erfassung von 1000 Bits. Die Kurve 424 in FIG. 38 zeigt die Bitfehlerrate des digitalen Demodulators 150, wenn eine Eingangssignalamplitude mit einem Spitze-zu-Spitze-Wert von 100 mV mit verschiedenen Amplituden von weißem Rauschen gemischt wird, um für unterschiedliche Signal/Rausch-Verhältnisse zu sorgen. Dieses 100 mV-Eingangssignal plus Rauschen wurde an den Eingang des Kopplungsnetzwerks 90 angelegt (an Stelle der Stromversorgungsleitung 232 (FIG. 16)), und das Signal/Rausch-Verhältnis wurde an der Verbindungsstelle des Kondensators 284 und der Dioden 286 und 288 in dem Kopplungsnetzwerk von FIG. 16 mit einem Spektralanalysator mit einer Bandbreite von 300 Hz gemessen. Die Kurve 424 zeigt, daß bei einem Signal/Rausch-Verhältnis von 17 dB eine Bitfehlerrate von 1 pro 100000 erzielt wurde. Bei einem Signal/Rausch-Verhältnis von 9 wurde eine Bitfehlerrate von 1 pro 1000 erzielt. Zum Vergleich zeigt die Kurve 426 die theoretische Bitfehlerratenkurve für ein differentiell abgetastetes Signal mit kohärenter Phasenverschiebung mit weißem Rauschen. Kurve 428 in FIG. 38 zeigt die Bitfehlerrate des Demodulators 150 bei Verwendung auf einer Stromversorgungsleitung anstatt mit einem Generator für weißes Rauschen. Da es nicht möglich war, die Rauschpegel der Stromversorgungsleitung zu variieren, wurden verschiedene Werte der Signaleingabe verwendet, wobei der Punkt A auf der Kurve 428 mit einem Signaleingabewert von 30 mV Spitze-zu-Spitze und Punkt B auf der Kurve 428 mit einem Signaleingabewert von 50 mV Spitze-zu-Spitze erhalten wurden.
Aus dem Vergleich der Kurven 424 und 428 ist ersichtlich, daß der digitale Demodulator 150 für eine erheblich verbesserte Leistungsfähigkeit, d.h. niedrigere Bitfehlerraten, sorgt, wenn er mit der Stromversorgungsleitung verwendet wird, als wenn das Eingangssignal mit weißem Rauschen gemischt ist. Dies ist deshalb der Fall, weil das Rauschen der Stromversorgungsleitung hauptsächlich Impulsrauschen ist, wohingegen das Signal mit weißem Rauschen eine gleichförmige Verteilung über alle Frequenzen aufweist. Der digitale Demodulator 150 ist speziell ausgelegt, um für eine fehlerfreie Biterfassung in der Gegenwart von Impulsstörungen zu sorgen, wie dies vorstehend detailliert diskutiert wurde.
Die Bandbreite des digitalen Demodulators 150 wurde auch mittels Anschließen eines Wobblers an den RX-Eingangsanschluß der Vorrichtung 80 und Durchfahren eines um die Trägerfrequenz von 115,2 kHz zentrierten Frequenzbands gemessen. Es stellte sich heraus, daß der Demodulator 150 alle Frequenzen, die weiter als 1,2 kHz von der Trägerfrequenz (115,2 kHz) entfernt lagen, vollständig ausschloß, außer die ungeraden Harmonischen des Trägersignals, deren niedrigste das Dreifache die Trägerfrequenz ist.
Wie oben allgemein diskutiert wurde, kann das digitale IC 80 anschlußkonfiguriert sein, um bei einer Baud-Rate von 1200 zu arbeiten, wenn die Vorrichtung 80 in einer rauschärmeren Umgebung, wie beispielsweise bei der festgeschalteten verdrillten Doppelleitung 92, die in FIG. 8 gezeigt ist. Gemäß einem weiteren Aspekt des offenbarten Systems wird diese Modifikation in dem digitalen Demodulator 150 einfach dadurch erreicht, daß die Phasenzähler 406 bis 412 alle 16 Trägerzyklen anstatt alle 64 Trägerzyklen zurückgesetzt werden. Ferner wird das Eingangssignal des Johnson-Zählers U111, U112 um einen Faktor 4 hochgesetzt, so daß alle an dem Ausgang dieses Zählers erzeugten Abtastsignale (FIG. 37), welche sich mit einer Rate von 1/6 Bit wiederholen, um einen Faktor 4 erhöht sind. Wenn der BAUD-0-Anschluß 2 der Vorrichtung 80 auf Masse liegt, wird ein "low"-Signal über die Invertierer U24 und U49 eingekoppelt, um den Schalter U122 zu steuern, so daß der Ausgang der Stufe U108 in dem sequentiellen Zähler U106 bis U110 dem Johnson-Zähler U111, U112 über den Schalter U128 zugeführt wird. Gleichzeitig steuert dieses Signal die Schalter U123, U124, U125 und U126 (FIG. 19), um die ersten beiden Stufen eines jeden Phasenzählers 406 bis 412 von ihren entsprechenden Zähiketten zu löschen, so daß diese Zähler während eines 16-Trägerzyklus-Bitintervalls nur auf 12 hochzählen müssen, um einen gültigen 1/6-Bitpuls an deren Ausgangsleitung anzuzeigen. Jedoch wirkt die gesamte digitale Verschaltung, wie sie in Verbindung mit dem Betrieb des Demodulators 150 bei einer Baud-Rate von 300 beschrieben wurde, für bei einer Baud-Rate von 1200 empfangene Eingangsdaten auf die gleiche Weise weiter, wenn der BAUD0-Anschluß auf Masse liegt. Ferner arbeitet die gesamte weitere Verschaltung des digitalen IC 80, wie sie oben allgemein beschrieben wurde, ordnungsgemäß, um bei der erhöhten Baud-Rate von 1200 Baud Nachrichten von dem Netzwerk zu empfangen und Nachrichten an das Netzwerk zu senden, indem einfach der BAUD0-Anschluß 2 der Vorrichtung 80 auf Masse gelegt wird.
Wie allgemein oben diskutiert wurde, kann das digitale IC 80 auch anschlußkonfiguriert werden, um Daten mit einem unmodulierten Basisband bei der extrem hohen Baud-Rate von 38,4 kBaud zu akzeptieren. Um dies zu erreichen, wird der BAUD 1-Anschluß 7 der Vorrichtung 80 auf Masse gelegt, so daß der Ausgang des Invertierers U12 (FIG. 18) der in der detaillierten Schemadarstellung als TEST bezeichnet ist, "high" wird. Wenn dies auftritt, wird der Schalter U128 auf seinen A-Eingang geschaltet, so daß das 921,6 kHz-Signal von dem Johnson-Zähler U102, U103 direkt an den Eingang des Johnson-Zählers U111, U112 angelegt wird. Dieser letztere Johnson-Zähler arbeitet somit so, daß er die oben beschriebenen Abtastpulse bei einer Frequenz von dem 6-fachen der Baud-Rate von 38,4 kHz erzeugt. Gleichzeitig werden die Trägerbestätigungs-Schaltkreise 402, 404 und die Phasenzähler 406 bis 412 umgangen, indem das BAUD1-Signal an den Schalter U129 angelegt wird, so daß dieser Schalter in die B-Stellung gebracht wird, in welcher der RX-Eingang direkt an den D-Eingang des Flipflops U95 angelegt wird. Die gesamte oben in Verbindung mit der Arbeitsweise des Demodulators 150 bei einer Baud-Rate von 300 Baud beschriebene Startbiterfassungs- und -Rahmungslogik arbeitet nun bei der Rate von 38,4 kBaud.
Wenn die Vorrichtung 80 bei einer Rate von 38,4 kBaud betrieben wird, wird die BAUD1- Signalleitung auch verwendet, um den Schalter U761 zu steuern (FIG. 25), so daß der QN- Ausgang des Sendeflipflops U640 über die Invertierer U733, U740 und U745 an den TX- Ausgangsanschluß 10 der Vorrichtung 80 angelegt wird. Folglich ist die gesamte digitale Verschaltung in der Vorrichtung 80 in der Lage, Nachrichten von einer rauscharmen Umgebung, wie beispielsweise einer faseroptischen Leitung, zu empfangen, alle die oben beschriebenen Anweisungen einschließlich der Schnittstelleneinrichtung zu einem zugeordneten Mikrocomputer auszuführen und Nachrichten zurück an das Netzwerk zu senden, wobei dies alles bei der erhöhten Baud-Rate von 38,4 kBaud erfolgt.

Serielles Schieberegister 152

Wenn man nun das serielle Schieberegister detaillierter betrachtet, weist dieses Register die seriell verbundenen Stufen U536, U537, U535, U515 bis 519, U533, U534, U529 bis 532, U521, U500, U501, U538, U522, U523, U526, U524, U525, U527, U528 und U641 auf (FIGN 26 bis 29). Wie oben allgemein diskutiert wurde, speichert die Stufe U528 das Steuerbit der empfangenen Nachricht, und die Stufe U641 speichert eine logische "1" für die beiden Startbits der empfangenen Nachricht. Die demodulierten Daten der empfangenen Nachricht werden über den Schalter U759, das NAND-Gatter U682 und den Invertierer U730 an den D-Eingang der ersten Stufe U536 des Registers 152 übertragen, wobei dieser Eingang als BUFDATA bezeichnet ist. Die in dem Demodulator 150 erzeugten BSHFCLK-Pulse werden als ein Eingang einem NAND-Gatter U697 (FIG. 29) zugeführt. Die anderen beiden Eingänge des NAND-Gatters U697 sind die TXSTBA-Leitung und die GT26N-Leitung, die beide am Anfang einer empfangenen Nachricht "high" sind. Folglich werden die BSHFCLK-Pulse in dem Invertierer U727 invertiert und erscheinen auf der ENSHF-Leitung, welche über den Schalter U760 (FIG. 26) und die Invertierer U540, U543, U544 und U545 der BUFCK-Taktleitung des Registers 152 und über den Invertierer U546 der BUFCKN-Leitung zugeführt werden, wobei diese Leitungen die Haupttaktleitungen des Registers 152 bilden. Das Register 152 wird von der internen Rücksetzleitung INTRES über die Invertierer 734 und 575 (FIG. 27) zurückgesetzt. Die Art und Weise, auf welche Daten mittels eines zugeordneten Mikrocomputers aus dem Register 152 ausgelesen werden können oder mittels eines Mikrocomputers in dieses Register geladen werden können, wurde in Verbindung mit FIG. 14 oben beschrieben.

Adreß-Dekodierer 164

Unter Bezugnahme auf die detaillierte Verschaltung des Adreß-Dekodierers 164 weist dieser Dekodierer die exklusiven ODER-Gaffer U578 bisusBg (FIGN 27 und 28) auf, welche die Ausgänge von 12 Stufen des Registers 152 mit den 12 Adreßanschlüssen A0 bis A11 vergleichen, wobei der A0-Anschluß mit dem Ausgang der 16. Stufe U500 und der Ausgang des Adreßanschlusses A11 mit dem Ausgang der fünften Stufe U516 des Registers 152 verglichen wird. Die Ausgänge der exklusiven ODER-Gaffer werden in den NOR-Gattem U596, U593, U595 und U592 kombiniert, wobei deren Ausgänge weiter in dem NAND-Gatter U636 mit vier Eingängen (FIG. 29) kombiniert werden. Falls die Bits B11 bis B22 der empfangenen Nachricht, die in den bezeichneten Stufen des Registers 152 gespeichert sind, alle den Einstellungen der Adreßwahlschalter 120 (FIG. 10) entsprechen, welche mit den Adreßanschlüssen A0 bis A11 verbunden sind, wird der Ausgang des NAND-Gatters U636 "low", wie dies durch die ADDECN-Ausgangsleitung dieses Gaffers angezeigt wird.

Anweisungs-Dekodierer 166

Wenn man nun den Anweisungs-Dekodierer 166 detaillierter betrachtet, sind die Q- und QN- Ausgänge der Registerstufen U527, U525 und U524 (FIG. 29) über Invertierer mit einer Serie von NAND-Gattem U691, U690, U689, U688, U639, U638 und U637 (FIG. 30) gekoppelt, deren Ausgänge die dekodierten Anweisungen liefern, die oben in Verbindung mit FIG. 3 detailliert beschrieben wurden.
Die Art und Weise, in welcher eine Lastabschaltanweisung ausgeführt wird, wurde oben in Verbindung mit FIG. 12 detailliert beschrieben. Jedoch sei hervorgehoben, daß der SHEDN- Ausgang des Anweisungs-Dekodierers 166 als ein Eingang einem NAND-Gaffer U698 mit drei Eingängen zugeführt wird. Die anderen beiden Eingänge dieses NAND-Gatters sind die SCRAMN-Anweisung und die Blockabschaltanweisung BLSHEDN. Wenn eine dieser beiden Anweisungen erzeugt wird, werden sie folglich mit der Ausführungsfunktion in dem NAND- Gaffer U649 kombiniert und setzen das Lastabschalte-Latch U651 und U692.
Wie oben allgemein diskutiert wurde, kann das zentrale Steuergerät Block-Lastabschalt- oder Block-Lasteinschaltanweisungen ausgeben, wobei als Antwort darauf eine Gruppe von 16 Vorrichtungen im isolierten Slave-Modus gleichzeitig ihre Verbraucher ab- oder einschalten. Wenn eine Block-Abschaltanweisung dekodiert wird, wird die BLSHEDN-Leitung "low", und wenn eine Block-Einschaltanweisung dekodiert wird, wird die BLRESN-Leitung "low". Diese Leitungen werden in ein NAND-Gaffer U752 eingespeist, dessen Ausgang "high" ist, wenn eine dieser Anweisungen dekodiert wird. Der Ausgang des U752 wird als ein Eingang dem NOR-Gatter U634 zugeführt, dessen anderer Eingang der Ausgang des U592 entsprechend der vier niedrigstwertigen Bits des Adreß-Dekodierers 164 ist. Das NOR-Gatter U634 erzeugt somit eine Null, obschon die vier niedrigstwertigen Bits der dekodierten Adresse nicht der diesen Vorrichtungen im isolierten Slave-Modus zugewiesenen Adresse entsprechen. Der Ausgang des U634 wird in U566 invertiert und liefert eine Eins an U636, so daß die ADDOK- Leitung "high" wird und ein Lastabschalt- oder Lasteinschaltvorgang in allen sechzehn Vorrichtungen im isolierten Slave-Modus ausgeführt wird.
Hinsichtlich der Schnittstellen-Freigabeanweisung EINTN wird dieses Signal in dem Invertierer U699 invertiert und mit der Ausführfunktion in dem NAND-Gatter U652 kombiniert, um das Schnittstellen-Freigabe-Latch U654 und U693 zu setzen. Wie oben allgemein diskutiert wurde, richtet diese Vorrichtung, wenn die Vorrichtung 80 sich in dem erweiterten Slave- Modus befindet und eine Schnittstellen-Freigabeanweisung empfangen wird, die oben beschriebene Schnittstelle zu dem Mikrocomputer 84 ein, welche aufrechterhalten wird, bis eine Schnittstellen-Sperranweisung von der Vorrichtung im Master-Modus empfangen wird, welche das Schnittstellen-Freigabe-Latch U654, U693 zurücksetzt Insbesondere wird eine Schnittstellen-Sperranweisung DINTN in dem Invertierer U700 (FIG. 29) invertiert und über die NAND-Gatter U633 und U680 zugeführt, um das Latch U654, U693 zurückzusetzen.
Es ist für die Master-Vorrichtung auch möglich, die Schnittstelle indirekt und ohne das Erfordernis des Sendens einer Schnittstellen-Sperranweisung an die Vorrichtung 80 zu sperren, welche bereits eine Schnittstelle eingerichtet hat. Insbesondere kann die Master-Vorrichtung das Sperren der Schnittstelle implizit dadurch erreichen, daß sie eine Nachricht auf das Netzwerk sendet, welche an ein digitales IC an einer anderen Außenstation adressiert ist, wobei diese Nachricht ein gesetztes Steuerbit beinhaltet. Wenn dies auftritt, empfangen beide Vorrichtungen die von der Master-Vorrichtung gesendete Nachricht. Jedoch wird die Vorrichtung 80, welche bereits eine Schnittstelle eingerichtet hat, erkennen, daß die Adresse der empfangenen Nachricht nicht ihre eigene ist, wobei in diesem Fall die ADDOK-Leitung (FIG. 29) "low" ist. Dieses Signal wird in dem Invertierer U564 invertiert, um für einen "high"-Pegel auf einem Eingang des NAND-Gatters U68 1 zu sorgen. Wenn das Ausführungsabtastsignal EXSTB "high" wird, wird der andere Eingang des NAND-Gatters U681 "high", so daß an den anderen Eingang des NAND-Gatters U680, welches das Latch U654, U693 auf die gleiche Weise zurücksetzt, wie dies bei einer Schnittstellen-Sperranweisung der Fall wäre, ein "low"- Pegel angelegt. Wenn die ADDOK-Leitung "low" ist, ist das NAND-Gatter U812 nicht freigegeben, so daß keine EXECUTE-Anweisung als Antwort auf die an ein anderes digitales IC 80 adressierte Nachricht erzeugt wird. Das Schnittstellen-Freigabe-Latch wird ebenfalls zurückgesetzt, wenn die Versorgungsspannung über die PONN-Leitung an die Vorrichtung 80 angelegt wird.
Wenn man nun die Logikschaltkreise 170 (FIG. 12) betrachtet, die verwendet werden, um für das EXECUTE-Signal zu sorgen, gelangt dieses Signal, wenn Die ADDECN-Leitung "low" wird, über das NAND-Gatter U810 auf einen Eingang des NAND-Gaffers U812. Es sei aus der obigen allgemeinen Beschreibung daran erinnert, daß, falls das Steuerbitregister 528 gesetzt ist, der BCH-Komparator keinen Übertragungsfehler anzeigt, indem er einen "high"- Pegel auf der BCHOK-Leitung erzeugt, und falls das Ende eines Worts erreicht ist, alle drei Leitungen EOW, CONTROL und BCHOK "high" sind. Diese drei Signale werden in ein NAND-Gatter U748 (FIG. 32) eingespeist und gelangen durch das NOR-Gatter U604, um für einen "high"-Pegel auf der Ausführungs-Abtastleitung EXSTB zu sorgen. Diese Leitung wird über den Invertierer U1005 (FIG. 29) und das NOR-Gatter U1006 dem anderen Eingang des NAND-Gatters U812 zugeführt, dessen Ausgang in dem Invertierer U735 invertiert wird, um für einen "high"-Pegel auf der EXECUTE-Leitung zu sorgen.
Wie oben allgemein diskutiert wurde, sperrt die Vorrichtung 80 im erweiterten Slave-Modus die Schnittstelle zu dem zugeordneten Mikrocomputer 84 als Antwort auf eine empfangene Nachricht mit einer anderen Adresse nicht, falls ein BCH-Fehler in der empfangenen Nachricht angezeigt wird. Diese Beschränkung ist vorgesehen, weil die empfangene Nachricht für die Vorrichtung im erweiterten Slave-Modus bestimmt gewesen sein könnte, wobei jedoch das Steuerbit durch einen Störimpuls in eine "1" verstümmelt wurde. Falls ein BCH-Fehler in der empfangenen Nachricht bemerkt wird, wird die BCHOK-Leitung nicht "high" und kein "high"-Pegel wird auf der EXSTB-Leitung erzeugt. Folglich wird das NAND-Gatter U681, obwohl die ADDOK-Leitung "low" ist, keine Ausgabe erzeugen, und das Schnittstellen-Freigabe-Latch U654 und U693 bleibt gesetzt, so daß die Schnittstelle nicht gesperrt wird.

Nachrichtenbitzähler 160

Wenn man nun den Nachrichtenbitzähler 160 detaillierter betrachtet, weist dieser Zähler die sechs Stufen U503 und U510 bis U514 (FIG. 31) des sequentiellen Zählers auf, welche durch die in dem Demodulator 150 erzeugten BSHFCLK-Pulse getaktet werden. Wie oben allgemein beschrieben wurde, zählt der Nachrichtenbitzähler 160 diese Pulse von dem Demodulator 150, und wenn ein Zählwert von 32 erreicht ist, sorgt er für ein Ausgangssignal auf der EOW-Leitung, welche der Q-Ausgang der letzten Stufe US 14 ist. Der Zähler 160 sorgt auch für einen Abtastpuls für das Status-Latch bei einem Zählwert von 15 und sorgt bei einem Zählwert von 26 sowohl für positive als auch negative Signale GT26 bzw. GT26N.
Wenn man zuerst die Art und Weise betrachtet, in welcher der "15"-Abtastpuls erzeugt wird, werden die Q-Ausgänge der ersten und dritten Stufe 503 bzw. 511 in dem NAND-Gatter U869 kombiniert, und die Q-Ausgänge der zweiten und vierten Stufe werden in dem NAND- Gatter U870 kombiniert, wobei die Ausgänge dieser beiden Gatter in dem NOR-Gatter 871 UND-verknüpft werden, um für eine Ausgabe auf der FIFTEEN-Leitung zu sorgen, wenn die bezeichneten Stufen des Zählers 160 alle "high" sind.
Hinsichtlich der Erzeugung des GT26-Signale werden die Q-Ausgänge der zweiten Stufe U510, der vierten Stufe US12 und der fünften Stufe US13 in dem NAND-Gatter U696 kombiniert, so daß bei einem Zählwert von 26 dieses Gatter eine Ausgabe erzeugt, welche an das NOR-Gatter U747 geht. Der zweite Eingang des NOR-Gatters U747 ist eine Kombination der Q-Ausgänge der Stufen U503 und U511, welche für einen gültigen Zählwert von 26 in dem NOR-Gatter U630 beide Null sein müssen. Der dritte Eingang des NOR-Gatters U742 ist der BSHFCLK-Puls, welcher, nach einem Zählwert von 26 in dem Zähler 660, ein die NOR-Gatter U631 und U632 umfassendes Latch setzt. Wenn dieses Latch gesetzt ist, wird die GT26- Leitung "high" und die GT26N-Leitung wird "low".
Aus der obigen allgemeinen Beschreibung sei daran erinnert, daß der Nachrichtenbitzähler 160 sowohl während des Empfangs einer Nachricht als auch während des Sendens einer Nachricht verwendet wird, um die Bitintervalle zu zählen, um das Ende eines Worts zu erfassen. Wenn jedoch die Vorrichtung 80 weder eine Nachricht empfängt noch eine Nachricht sendet, sollte dieser Zähler zurückgesetzt sein. Ferner sei aus der obigen allgemeinen Beschreibung daran erinnert, daß der BUSYN-Ausgangsanschluß 8 der Vorrichtung 80 "low" wird, wenn die Vorrichtung 80 entweder eine Nachricht empfängt oder eine Nachricht sendet, um den mit der Schnittstelle verbundenen Mikrocomputer von diesem Umstand zu unterrichten. Wenn man zuerst die Art und Weise betrachtet, auf welche die BUSYN-Ausgabe erzeugt wird, ist die RXWDETN-Leitung "low", wenn die Vorrichtung 80 ein Wort empfängt, und die TXONN-Leitung ist "low", wenn die Vorrichtung 80 eine Nachricht sendet. Diese Leitungen werden in dem NAND-Gatter U671 ODER-verknüpft, dessen Ausgang über die BUSYN- Leitung und über den B-Anschluß des Schalters U853 (FIG. 32) und die Invertierer U708, U741 und U746 (FIG. 33) dem BUSYN-Anschluß 8 der Vorrichtung 80 zugeführt wird. Folglich wird ein negatives Signal auf dem Anschluß 8 erzeugt, wenn die Vorrichtung 80 eine Nachricht empfängt oder sendet.
Bei Betrachtung der Art und Weise, auf welche der Nachrichtenbitzähler 160 zurückgesetzt wird, sei aus der obigen Beschreibung von FIG. 13 daran erinnert, daß während des Sendens einer Nachricht ein TXSTBA-Signal durch das 1-Bit-Verzögerungsflipflop U646 erzeugt wird, um für einen zwei Bit-Intervall breiten Startpuls am Anfang einer Nachricht zu sorgen, während nur ein Zählwert von 1 für beide Startbits geliefert wird. Folglich ist es erforderlich, den Nachrichtenbitzähler 160 während des Zeitraums des ersten Startbits im zurückgesetzten Zustand zu halten. Dies wird durch das TXSTBA-Signal erzielt, welches als ein Eingang einem NAND-Gatter U695 zugeführt wird und während des ersten Startbits "low" ist. Die anderen beiden Eingänge des NAND-Gatters U695 sind das Versorgungsspannungssignal PONN, welches den Nachrichtenbitzähler 160 zurücksetzt, wenn die Versorgungsspannung an die Vorrichtung 80 angelegt wird, ansonsten jedoch im Normalzustand "high" ist, sowie die BUSYN-Leitung, welche jedesmal "high" ist, wenn eine Nachricht entweder empfangen oder gesendet wird, d.h. während eines Zeitraums, wenn der Zähler 160 die Bits der Nachricht zählen sollte. Folglich wird nach dem ersten gesendeten Startbit die TXSTBA-Leitung "high", und die Rücksetzung des Zählers 160 wird aufgehoben.

BCH-Fehlercode-Berechnungseinheit 154

Bei detaillierterer Betrachtung der BCH-Berechnungseinheit 154 ist diese Berechnungseinheit auf der Basis des Polynoms x&sup5;+x²+1 programmiert und weist folglich das fünfstufige Schieberegister U505 bis U509 (FIG. 32) auf, wie es sich für den Fachmann ohne weiteres versteht. In diesem Zusammenhang sei auf das Buch "Error Correcting Codes" von Peterson und Weldon, MIT Press, 2. Auflage 1992 verwiesen, wo sich eine detaillierte Beschreibung der Funktionsweise und der Implementierung eines BCH-Fehlerberichtigungscodes findet. Die Schieberegisterstufen U505 bis U509 werden von den von dem Demodulator 150 erzeugten BSHFCLK- Pulsen getaktet, welche an einem Eingang des NAND-Gatters U672 angelegt werden, dessen anderer Eingang das TXSTBA-Signal ist, welches außer während des ersten Startbits einer gesendeten Nachricht "high" ist. Der Ausgang des NAND-Gatters U672 wird in dem Invertierer U711 invertiert, um für Taktpulse für das BCH-Schieberegister U505 bis U509 zu sorgen. Die demodulierten Daten der empfangenen Nachricht werden über den Schalter U758 (FIG. 31) und das NAND-Gatter U673 (FIG. 32) und den Invertierer U712 einem Eingang eines exklusiven ODER-Gatters U577 zugeführt, dessen Ausgang mit dem D-Eingang der ersten Stufe U505 verbunden ist. Der andere Eingang des exklusiven ODER-Gatters U577 ist der Ausgang eines NOR-Gatters U603, dessen einer Eingang die GT26-Leitung und dessen anderer Eingang der QN-Ausgang der letzten Stufe U509 ist. Während der ersten 26 Nachrichtenbits wirken das NOR-Gatter U603 und das exklusive ODER-Gatter U577 als ein umlaufender Eingang von dem Ausgang zu dem Eingang der Berechnungseinheit 154. Ferner bilden der D-Eingang der ersten Stufe U505 und der Q-Ausgang der zweiten Stufe U506 Eingänge eines exklusiven ODER-Gatters U590, dessen Ausgang mit dem D-Eingang der dritten Stufe U507 verbunden ist. Während des Empfangs der ersten 26 Nachrichtenbits berechnet folglich die Berechnungseinheit 154 einen 5-Bit-BCH-Fehlercode, welcher in den Stufen U505 bis U509 gespeichert wird. Die Stufen U505 bis U509 der BCH-Fehlercode-Berechnungseinheit werden von dem Ausgang des Invertierers U731 gleichlaufend mit dem Nachrichtenbitzähler 160 zurückgesetzt.

BCH-Komparator 162

Es sei aus der obigen allgemeinen Beschreibung daran erinnert, daß nach dem Empfang der 26 Nachrichtenbits der BCH-Fehlercode, der in der Berechnungseinheit 154 berechnet wurde, mit dem als die Nachrichtenbits B27 bis B31 der empfangenen Nachricht in dem BCH-Komparator 162 erscheinenden Fehlercode verglichen werden. Insbesondere ist der Q-Ausgang der letzten Stufe U509 ein Eingang eines exklusiven ODER-Gaffers U591 (FIG. 32), dessen anderer Eingang die DEMOD-Daten von dem Ausgang des Schalters U758 sind. Sobald die GT26-Leitung an dem Ende der 26 Nachrichtenbits "high" wird, blockiert das NOR-Gatter U603 die Umlaufverbindung von dem QN-Ausgang der Stufe U509 zu dem exklusiven ODER-Gatter U577. Das Gatter U603 wirkt in FIG. 12 als der Schalter 158. Gleichzeitig wird die GT26-Leitung in dem Invertierer U713 invertiert und dem NAND-Gatter U673 als zweiter Eingang zugeführt, um die DEMOD-Daten von dem Eingang der Berechnungseinheit 154 zu entfernen. Das Gatter U673 übt somit die Funktion des Schalters 156 in FIG. 12 aus. Folglich bewirken nachfolgende BSHFCLK-Pulse ein Herausschieben des in dem Register U505 bis 509 gespeicherten BCH-Fehlercodes aus diesem Register heraus zum Zweck eines bitweisen Vergleichs in dem exklusiven NOR-Gaffer U591. Der Ausgang dieses NOR-Gatters wird einem NAND-Gatter U755 (FIG. 33) als ein Eingang zugeführt, dessen anderer Eingang der QN-Ausgang eines BCHOK-Flipflops U520 ist. Das Flipflop U520 wird während des Sendens von der TXONN-Leitung zurückgesetzt gehalten, welche einen Eingang eines NAND- Gatters U750 darstellt, dessen Ausgang mit dem Rücksetzanschluß von U520 verbunden ist. U520 wird über den anderen Eingang von U750 ebenfalls rückgesetzt, wenn die Zähler 160 und 154 zurückgesetzt sind. Das Flipflop U520 wird von BSHFCLK-Pulsen über das NAND- Gatter U676 (FIG. 32) nur getaktet, nachdem die GT26-Leitung am Ende des 26. Nachrichtenbits "high" wird. Wenn das Flipflop U520 rückgesetzt ist, ist sein QN-Ausgang eine Eins, welche an das NAND-Gatter U755 angelegt wird. Wenn die beiden Eingänge des exklusiven NOR-Gaffers U591 übereinstimmen, erzeugt dieses Gatter eine Eins, so daß der Ausgang von U755 auf den D-Eingang von U520 eine Null ist, so daß dessen QN-Ausgang "high" bleibt. Falls alle fünf Bits der beiden BCH-Fehlercodes übereinstimmen, bleibt der QN-Ausgang von U520 "high", um für einen "high"-Pegel auf der BCHOK-Leitung zu sorgen.
Falls die beiden Eingänge von U591 nicht übereinstimmen, beispielsweise beim Vergleich des zweiten Bits in jedem Code, ist der Ausgang von U591 eine Null, und der Ausgang von U755 ist eine Eins, welche beim nächsten BSCHFCLK-Puls in das Flipflop U520 getaktet wird. Dies bewirkt, daß der QN-Ausgang von U520 "low" wird, was auf U755 zurückgekoppelt wird, um U755 zur Erzeugung einer Eins an seinem Ausgang unabhängig von dem anderen Eingang von dem exklusiven NOR-Gatter U591 zu veranlassen. Folglich wird das Flipflop U520, obschon das dritte, vierte und fünfte Bit jeweils übereinstimmen und das Gatter U591 eine Eins für diese Vergleiche erzeugt, eine Eins an seinem D-Eingang beibehalten, so daß der QN-Eingang von U520 am Ende des 5-Bit-Vergleichs "low" ist und einen Fehler in der empfangenen Nachricht anzeigt.

Status-Steuerung 176

Bei detaillierter Betrachtung der Art und Weise, auf welche die Statussignale auf den Anschlüssen 26 und 23 (STAT1 und STAT2) als Bits 25 und 26 zu einer an das zentrale Steuergerät zurückgesendeten Antwortnachricht hinzugefügt werden, sei aus der obigen allgemeinen Beschreibung daran erinnert, daß den gesteuerten Relaiskontakten zum Schließen ein 15 Bits entsprechender Zeitraum gewährt wird, bevor der Status dieser Kontakte in das Register 152 gespeichert wird. Wenn 15 Datenbits aus dem Register 152 während einer gesendeten Antwortnachricht herausgeschoben wurden, wurden die vorher in der Stufe U535 gespeicherten Daten über die Stufen U500 und U501 hinausgeschoben, und diese Stufen können folglich gemäß den Signalen auf STAT1 und STAT2 gesetzt werden. Das STAT1-Signal wird an einen Eingang eines NAND-Gatters U820 (FIG. 28), dessen Ausgang die Stufe U500 setzt, und über den Inverter U825 an einen Eingang eines NAND-Gatters U821 angelegt, dessen Ausgang die Stufe U500 zurücksetzt Falls das STAT2-Signal an einen Eingang eines NAND- Gatters U822, dessen Ausgang die Stufe U501 setzt, und über den Invertierer U826 an einen Eingang eines NAND-Gatters U823 angelegt wird, setzt dessen Ausgang die Stufe U501 zurück.
Es sei aus der obigen Beschreibung des Nachrichtenbitzählers 160 daran erinnert, daß der Ausgang des NOR-Gatters U871 "high" wird, nachdem dieser Zähler auf 15 hochgezählt hat. Dieses Signal wird als ein Eingang an ein NAND-Gaffer U685 (FIG. 23) angelegt, dessen anderer Eingang die BSHFCLK-Pulse sind, so daß der Ausgang des NAND-Gatter U685 nahe dem Ende des Bitintervalls "low" wird, nachdem in dem Zähler 160 ein Zählwert von 15 erreicht wurde. Wenn man annimmt, daß das Statuslatch U662 und U663 als Antwort auf eine Antwortanweisung gesetzt wurde, wie dies oben in Verbindung mit FIG. 13 beschrieben wurde, sind die beiden Eingänge des NOR-Gaffers U599 Null, so daß eine 1 an dem Ausgang dieses Gaffers erzeugt wird, welche als ein Eingang an das NOR-Gatter U678 (FIG. 29) angelegt wird, dessen anderer Eingang die INTRES-Leitung ist. Der Ausgang des NOR-Gatters U678 wird in dem Invertierer U570 invertiert, wobei dieses Signal dem anderen Eingang aller vier NAND-Gatter U820 bis U823 zugeführt wird. Folglich werden die Stufen U500 und U501 in Abhängigkeit von den Signalen auf den STAT1- und STAT2-Leitungen als Antwort auf das FIFTEEN-Signal gesetzt oder zurückgesetzt.

Testmodus

Wie oben allgemein diskutiert wurde, kann ein digitales IC 80 anschlußkonfiguriert sein, um in einem Testmodus zu arbeiten, in welchem die Ausgänge des digitalen Demodulators 150 auf Doppelfunktionsanschlüsse der Vorrichtung 80 ausgegeben werden, so daß eine Testausrüstung daran angeschlossen werden kann. Insbesondere ist das digitale IC 80 anschlußkonfiguriert, um in einem Testmodus zu arbeiten, in dem der MODE 1- und MODE0-Anschluß nicht auf Masse liegt, so daß sie beide aufgrund der internen Pull-up-Widerstände innerhalb der Vorrichtung 80 eine "1"-Eingabe empfangen. Die "1" auf der MODE1-Leitung wird dem NAND-Gatter U838 (FIG. 18) als ein Eingang zugeführt, und die "1" auf dem MODE0-Anschluß 27 wird in den Invertierem U827 und U828 invertiert und als der andere Eingang des NAND-Gatters U838 angelegt, dessen Ausgang "low" wird und in dem Invertierer U846 invertiert wird, so daß die OIN-Leitung in dem Testmodus "high" ist. Die OIN-Leitung steuert eine Serie von drei Ausgangsschaltkreisen mit drei Zuständen U855, U856 und U857 (FIG. 26), die mit den Adreßanschlüssen A11, A10 bzw. A9 verbunden sind. Die RXWDETN- Ausgangsleitung des Demodulators 150 wird über den Invertierer U83 1 dem Eingang des Dreizustands-Ausgangs-Schaltkreises U855 zugeführt. Der DEMOD-Ausgang des Demodulators 150 wird über den Invertierer 830 an den Eingang des Dreizustands-Ausgangs-Schaltkreises U856 angelegt, und die BSHFCLK-Pulsleitung von dem Demodulator 150 wird über den Invertierer U829 an den Eingang des Dreizustands-Ausgangs-Schaltkreises U857 angelegt. Die OIN-Leitung steuert auch die A11-, A10- und A9-Adreßleitungen, so daß diese Leitungen während des Testbetriebs auf "1" gesetzt werden, und folglich beeinträchtigen sich die während des Tests den Doppelfunktions-Adreßanschlüssen P21, P22 und P23 zugeführten Signale in dem Adreßdekodierabschnitt der Vorrichtung 80 nicht.
Der Bereich des digitalen IC 80 jenseits des Demodulators 150 kann bei der 38,4 kBaud-Rate getestet werden, indem eine Testnachricht an den RX-Anschluß 6 bei einer Rate von 38,4 kBaud angelegt wird. Diese Nachricht kann beispielsweise das Ansprechen der Vorrichtung 80 auf eine Nachricht mit einem Lastabschaltekommando testen, und die COUT-Ausgangsleitung kann überprüft werden, um festzustellen, ob die ordnungsgemäße Antwort erfolgt. Dieser Bereich des digitalen IC 80 kann somit aufgrund der Tatsache, daß eine 38,4 kBaud- Rate verwendet wird, in weniger als 1 ms getestet werden. In diesem Zusammenhang sei angemerkt, daß der BAUD 1-Anschluß 7 der Vorrichtung 80 im Testmodus auf Masse legt, so daß der Schalter U129 (FIG. 20) für eine Umgehung des digitalen Demodulators 150 sorgt. Ferner steuert dieses TEST-Signal den Schalter U761 (FIG. 25) so, daß der TX-Ausgangsanschluß 10 direkt mit dem QN-Ausgang des Sendeflipflops U640 verbunden ist, wie dies in dem Sende- und Empfangsmodus mit der 38,4 kBaud-Rate der Fall ist.
Der digitale Demodulator 150 der Vorrichtung 80 kann getestet werden, indem der BAUD0- und BAUD1-Anschluß für die gewünschte Baud-Rate von entweder 300 oder 1200 konfiguriert werden und eine Testnachricht bei dieser Baud-Rate an den RX-Eingangsanschluß 6 der Vorrichtung 80 angelegt wird. Das DEMOD-, RXWDETN-Signal und die BSCHFCLK- Pulse, welche von dem Demodulator 150 erzeugt werden, können überprüft werden, indem die Doppelffinktionsanschlüsse 21, 22 und 23 der Vorrichtung 80 untersucht werden.

Lokale Übersteuerschaltung

Wie oben allgemein diskutiert wurde, ist das digitale IC 80 so ausgelegt, daß jedesmal, wenn +5 V an den Vdd-Anschluß 28 der Vorrichtung 80 angelegt werden, die COUT-Leitung auf "high" gezogen wird, selbst wenn keine Nachricht an die Vorrichtung gesendet wird, um die Last wieder einzuschalten. Dieses Merkmal kann verwendet werden, um für ein lokales Übersteuervermögen zu sorgen, wie dies in FIG. 39 gezeigt ist. Unter Bezugnahme auf diese Figur ist ein Wandschalter 440 in Serie mit einer Lampe 442 und einem Satz im Normalzustand gedigitales IC 80, welches in dem isolierten Slave-Modus betrieben wird, ist ausgelegt, um die zentralen Steuergerät empfangenen Nachrichten zu steuern. Insbesondere ist die COUT-Leitung des digitalen IC 80 mit der Gate-Elektrode eines FET 448 verbunden, dessen Drain- Elektrode mit Masse und dessen Source-Elektrode über einen Widerstand 450 mit dem +5 V- Versorgungsausgang des Kopplungsnetzwerks 90 verbunden ist. Die Source-Elektrode des FET 448 ist auch mit der Gate-Elektrode eines zweiten FET 452 verbunden, dessen Drain- Elektrode mit Masse und dessen Source-Elektrode mit einer Relaisspule 454 verbunden ist, falls mit der +5 V-Versorgungsspannung verbunden ist.
Das in FIG. 39 gezeigte Kopplungsnetzwerk 90 ist im wesentlichen mit dem in FIG. 16 im Detail gezeigten Kopplungsnetzwerk identisch, außer daß die Wechselstromversorgung für das Kopplungsnetzwerk 90 und insbesondere dessen Gleichrichter 244 mit dem unteren Kontakt des Wandschalters 440 verbunden ist, so daß, wenn der Wandschalter 440 offen ist, dem Kopplungsnetzwerk 90 keine Wechselstromversorgung zugeführt wird und folglich keine +5 V-Versorgungsspannung von der geregelten 5 V-Versorgung 258 (FIG. 16) in dem Kopplungsnetzwerk 90 erzeugt wird. In diesem Zusammenhang versteht es sich, daß die nicht in FIG. 39 gezeigten Abschnitte des Kopplungsnetzwerks 90 identisch mit den entsprechenden Bereichen dieses Netzwerks in FIG. 16 sind.
spule 454 nicht von Strom durchflossen wird, und der Wandschalter 440 steuert die Lampe 442 auf herkömmliche Weise. Während Zeiträumen, in denen der Wandschalter geschlossen ist und die Lampe 442 von Strom durchflossen wird, wird das Kopplungsnetzwerk 90 mit Wechselstrom versorgt, so daß es eine Nachricht über die Stromversorgungsleitung 446 empfangen und diese Nachricht dem RX-Eingangsanschluß des digitalen IC 80 zuführen kann. Falls das zentrale Steuergerät die Lampe 442 gemäß einem vorbestimmten Lastzeitplan abzuschalten wünscht, sendet es folglich eine Lastabschaltenachricht über die Stromversorgungsleitung 446, welche von dem digitalen IC 80 empfangen wird, und diese Vorrichtung spricht auf die Lastabschaltanweisung an, indem sie die COUT-Leitung auf "low" zieht. Der FET 448 ist somit abgetrennt, so daß die Gate-Elektrode des FET 452 "high" wird, und der FET 452 gemaß der Lastabschaltanweisung geöffnet werden. Es kann jedoch eine lokale Übersteuerfunktion von einer Person in der Nähe des Wandschalters 440 ausgeführt werden, indem sie einfach diesen Wandschalter öffnet und dann wieder schließt. Wenn der Wandschalter 440 geöffnet wird, wird die Wechselstromversorgung des Kopplungsnetzwerks 90 unterbrochen, und die +5 V-Stromversorgung in diesem Netzwerk beendet das Anlegen der 5 V-Versorgungsspannung an das digitale IC 80. Ferner wird die Stromversorgung von den FETs 448 und 452 abgeschaltet, so daß die Relaisspule 454 nicht mehr von Strom durchflossen wird, so daß die im Normalzustand geschlossen Relaisspule 444 geschlossen werden. Wenn der Wandschalter 440 wieder geschlossen wird, wird die 5 V-Spannung von der Stromversorgung in dem Kopplungsnetzwerk 90 erzeugt und auf den Anschluß 28 des digitalen IC 80 gegeben, welches darauf anspricht, indem es die COUT-Leitung auf "high" zieht. Wenn dies geschieht, wird der FET 448 leitend, und der Strom durch den Widerstand 450 hält den FET 452 gesperrt, so daß das Relais 454 ohne Strom verbleibt und die Kontakte 444 geschlossen bleiben. Falls das digitale IC 80 mit auf "low"-Pegel liegender COUT-Leitung hochgefahren würde, würde die Relaisspule 454 beim Einschalten des Stroms angeregt werden und die Kontakte 444 öffnen, wodurch das lokale Übersteuermerkmal verhindert würde. Es ist somit ersichtlich, daß, wenn die Stromversorgung eines bestimmten Bereichs, welcher die Lampe 442 beinhaltet, gemäß einem vorprogrammierten Beleuchtungszeitplan abgeschaltet wird, die Lastabschaltanweisung von dem zentralen Steuergerät durch eine Person in dem Raum, in welchem sich die Lampe 442 befindet, übersteuert werden kann, indem sie einfach den Wandschalter 440 öffnet und dann wieder schließt. Diese lokale Übersteuerfunktion wird im wesentlichen sofort und ohne das Erfordernis erzielt, daß das digitale IC 80 eine Nachricht an das zentrale Steuergerät zurücksendet und das zentrale Steuergerät eine Nachricht an das digitale IC 80 wiederum zurücksendet, die Last abzuschalten. Bei bekannten Systemen, wie beispielsweise bei den in den obigen Patenten mit den Nummern US 4 367 414 und US 4 396 844 wird die lokale Übersteuerfunktion nur dadurch erzielt, daß die Außenvorrichtung eine Lastanforderung an das zentrale Steuergerät sendet, die erfaßt wird, indem ein Sendeaufruf aller Außenvorrichtungen ergeht, worauf das zentrale Steuergerät dann eine Lasteinschaltnachricht an die spezielle Außenstation zurücksendet. Solch ein Prozeß erfordert viele Sekunden, während deren das Personal in dem Raum, in welchem die Lampe 442 ausgeschaltet wurde, im Dunkeln verbleibt. Das Kopplungsnetzwerk 90, das digitale IC 80, die FETs 448, 452 und das Relais 454 können alle auf einer kleinen Leiterplatte montiert sein, welche direkt mit dem Wandschalter 440 verbunden werden kann, um für eine extrem einfache und kostengünstige adressierbare Relaisstation mit lokalem Übersteuervermögen zu sorgen.

Durchsatz-Zeitdiagramme

In den FIGN. 40 und 42 ist eine Serie von Zeitdiagrammen gezeigt, welche die zum Ausführen verschiedener Funktionen innerhalb des digitalen IC 80 erforderliche Zeit veranschaulichen. In den begleitenden FIGN. 41 und 43 sind auch die Zeitdauern angegeben, welche bei jeder der Baud-Raten, bei welchen das digitale IC 80 betrieben wird, zum Ausführen dieser Funktionen erforderlich sind. Alle in den FIGN. 41 und 43 angegebenen Zeitintervalle sind, wenn nicht anders angegeben, Maximaiwerte. Unter Bezugnahme auf FIG. 40 betreffen die Zeitdiagramme in dieser Figur den Betrieb des digitalen IC 80 in einem isolierten Slave-Modus. Somit zeigt FIG. 40(a) die Länge einer empfangenen Netzwerknachricht (TM), und sie zeigt ferner die Verzögerung zwischen dem Ende der empfangenen Nachricht und einer Potentialänderung auf der COUT-Ausgangsleitung des digitalen IC 80 (FIG. 40(b)). FIG. 40(c) veranschaulicht die zusätzliche Verzögerung TR, welche zwischen dem Zeitpunkt, zu welchem das Potential der COUT-Leitung verändert wird, und dem Beginn einer gesendeten Nachricht auftritt, wenn von dem zentralen Steuergerät eine Antwort angefordert wird. Diese Figur zeigt auch die Länge der Zeit TST von dem Beginn der gesendeten Antwortnachricht bis zu dem Zeitpunkt, zu welchem die Signale auf den STAT1- und STAT2-Leitungen in das serielle Schieberegister des digitalen IC 80 getastet werden. FIG. 40(d) zeigt den Rücksetzpuls, welcher entweder intern in der Vorrichtung 80 mittels des Schmidt-Triggers U180 (FIG. 18) erzeugt wird, oder von einem externen Steuergerät zu der Vorrichtung 80 gesendet werden kann, wobei dieser Puls eine minimale Breite von 50 ns für alle drei Baud-Raten hat. Ein Vergleich der FIGN. 40(b) und 40(d) zeigt auch die Zeit (TCR), die zum Rücksetzen der COUT- Ausgangsleitung als Antwort auf den in FIG. 40(d) gezeigten Rücksetzpuls erforderlich ist.
Unter Bezugnahme auf FIG. 42 zeigt diese Figur die verschiedenen Zeitdiagramme in Verbindung mit dem digitalen IC 80, wenn dies in einem erweiterten Modus beim Einrichten einer Schnittstelle zu einem zugeordneten Mikrocomputer und beim Lesen von Daten von dem seriellen Schieberegister der Vorrichtung 80 und dem Laden von Daten in dieses Register betrieben wird. In FIG. 42(a) ist die Zeitverzögerung zwischen dem Empfang einer Nachricht von dem zentralen Steuergerät und dem Zeitpunkt gezeigt, zu welchem die BUSYN-Leitung "low" wird (FIG. 42(b)), wobei dies als die Verzögerung TBD bezeichnet ist. Die Zeit vom Ende einer empfangenen Nachricht bis zu dem Zeitpunkt, zu welchem die BUSYN-Leitung wieder auf "high" gebracht wird, ist durch das Intervall TIBD bezeichnet, wenn man die FIGN. 42(a) und (b) vergleicht. Ferner wird die selbe Zeitverzögerung beim Erzeugen eines Unterbrechungspulses auf der INT-Leitung erzeugt, wie dies in FIG. 42(c) gezeigt ist.
Ein Vergleich der FIGN. 42(a) und 42(f) zeigt den Zeitraum TDM zwischen dem Ende einer empfangenen Nachricht und dem Zeitpunkt, zu welchem Daten auf dem DATA-Anschluß des digitalen IC 80 verfügbar sind. Ein Vergleich der FIGN. 42(c) und (e) zeigt, daß die Zeitverzögerung TIRST zwischen der Vorderflanke des ersten seriellen Taktpulses, der von dem Mikrocomputer auf der SCK-Leitung erzeugt wird, und dem Zeitpunkt, zu welchem die Vorrichtung 80 die INT-Leitung auf "low" bringt.
FIG. 42(e) zeigt die Breite TSCK der der SCK-Leitung von dem Mikrocomputer zugeführten seriellen Taktpulse, wobei diese Pulse eine minimale Breite von 100 ns für alle Baud-Raten aufweisen. Ein Vergleich der FIGN. 42(e) und 42(f) zeigt die für den Mikrocomputer maximal verfügbare Zeit TSD, um einen SCK-Puls beim Auslesen von Daten aus dem seriellen Schieberegister des digitalen IC 80 an die SCK-Leitung anzulegen. Ein Vergleich dieser Figuren zeigt auch die Vorbereitungszeit TWSU, die zwischen dem Zeitpunkt, wenn der Mikrocomputer Daten auf die DATA-Leitung gibt, und dem Zeitpunkt, wenn der Mikrocomputer danach die SCK-Leitung verläßlich takten kann, erforderlich ist. Wie in FIG. 43 gezeigt, beträgt diese Zeit für alle drei Baud-Raten minimal 50 ns. Ein Vergleich von FIG. 42(d) und (g) zeigt die Zeitdauer TT, die für das digitale IC 80 erforderlich ist, um das Senden einer Nachricht auf das Netzwerk zu beginnen, nachdem die RW-Leitung auf "high" gezogen wurde, nachdem sie "low" war. Ein Vergleich von FIG. 42(b) und (d) zeigt die Zeitdauer TBT, die zwischen dem Zeitpunkt, zu dem die RW-Leitung auf "high" gezogen wird, und dem Zeitpunkt, zu dem das digitale IC 80 anspricht, indem es die BUSYN-Leitung auf "low" zieht, erforderlich ist.
Offensichtlich sind hinsichtlich der obigen Lehren viele Abänderungen und Variationen der vorliegenden Erfindung möglich. Es sollte sich somit verstehen, daß die Erfindung im Rahmen der anhängenden Ansprüche auf andere Weise ausgeführt werden kann, als dies oben speziell beschrieben wurde.

Claims

1. Anordnung mit einer Mehrzahl von digitalen IC-Vorrichtungen (80), die mit einer Leitung (78) eines Kommunikationsnetzwerks zum Empfangen einer Nachricht von einem zentralen Steuergerät (76) verbunden ist, welches ebenfalls mit der Leitung (78) des Kommunikationsnetzwerks verbunden ist, wobei die empfangene Nachricht eine Mehrzahl von Adressbits und Anweisungsbits sowie einen Satz Prüfbits enthält, deren logischer Wert von den vorhergehenden Bits der empfangenen Nachricht bestimmt ist und jede digitale IC-Vorrichtung (80) ein serielles Schieberegister zum Abspeichern der den Prüfbits vorangehenden empfangenen Nachrichtenbits, eine Fehlercodeberechnungsanordnung zum Berechnen eines neuen Satzes von Prüfbits basierend auf den logischen Werten der empfangenen Nachrichtenbits, welche den Prüfbit vorangehen, wenn die vorangehenden Nachrichtenbits in dem seriellen Schieberegister gespeichert werden, eine Anordnung zum Vergleichen des neuen Prüfbit-Satzes mit einem Prüfbit- Satz der empfangenen Nachricht auf einer Bit-zu-Bit -Basis und zum Entwickeln eines Ausgangssignals, wenn alle Bits der beiden Sätze gleich sind, eine Anordnung zum Herausschieben mindestens mancher der in dem Register gespeicherten Bits in die Netzwerkleitung, um einen Teil einer übertragenen Nachricht zu bilden, eine Anordnung zum Zuführen dieser Bits an die Fehlercodeberechnungsanordnung, wenn diese Bits aus dem Register herausgeschoben werden, so daß ein Satz Übertragungsfehler- Prüfbits von der Fehlercodeberechnungsanordnung auf der Basis der logischen Werte dieser Bits berechnet wird, und eine Anordnung zum Einspeisen des Satzes der Übertragungsfehler-Prüfbits in die Netzwerkleitung als weiteren Teil der übertragenen Nachricht aufweist, wobei die digitalen IC-Vorrichtungen, die jeweils mit der gemeinsamen Netzwerkleitung verbunden sind, jeweils eine erste, von dem zentralen Steuergerät über die Leitung übertragene Nachricht speichern können und jeder digitalen IC-Vorrichtung eine unterschiedliche Adresse zugewiesen ist, wobei die erste Nachricht eine Mehrzahl von Anweisungsbits und ein Steuerbit mit einem ersten logischen Wert aufweist, eine jede IC-Vorrichtung aus einer ersten aus den IC-Vorrichtungen gebildeten Gruppe eine Anordnung aufweist, die auf den Empfang der ersten Nachricht reagiert, welche Adressbits entsprechend der der Vorrichtung zugeordneten Adresse sowie Anweisungsbits enthält, die einer Schnittstellen-Entsperr- Anweisung zum Einrichten einer Schnittstelle zu einem verbundenen Mikrocomputer entsprechen, so daß der Mikrocomputer die in dieser Vorrichtung gespeicherte erste Nachricht lesen kann, jede Vorrichtung aus der ersten Vorrichtungsgruppe eine von dem zentralen Steuergerät über die Leitung übertragene zweite Nachricht speichern kann, die zweite Nachricht ein Steuerbit mit dem entgegengesetzten logischen Wert und für den Mikrocomputer bestimmte Datenbits aufweist, welche Nachrichtenbit- Positionen einnehmen, welche vorher von den Adressbits der ersten Nachricht eingenommen wurden, und eine Anordnung in jeder der Vorrichtungen vorgesehen ist, die auf das Steuerbit mit entgegengesetzten logischem Wert reagiert, um zu verhindern, daß die Datenbits der zweiten Nachricht fälschlicherweise als den den Vorrichtungen zugewiesenen Adressen entsprechende Adressbits interpretiert werden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei jeder Vorrichtung einer zweiten Gruppe aus den Vorrichtungen eine Anordnung zum Speichern einer von dem zentralen Steuergerät über die Leitung übertragenen dritten Nachricht vorgesehen ist, wobei die dritte Nachricht ein Steuerbit mit dem ersten logischen Wert, Adressbits entsprechend der einer Vorrichtung in der zweiten Vorrichtungsgruppe zugewiesenen Adresse und Anweisungsbits entsprechend einer vorbestimmten Steuerffinktion aufweist, sowie daß jede der Vorrichtungen der zweiten Vorrichtungsgruppe eine Anordnung enthält, welche tätig wird, wenn die Adressbits der gespeicherten dritten Nachricht der der Vorrichtung zum Ausführen einer Steuerfunktion entsprechend den Anweisungsbits der gespeicherten dritten Nachricht zugewiesenen Adresse entsprechen.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei jeder Vorrichtung der ersten Vorrichtungsgruppe eine Anordnung zum Speichern einer von dem zentralen Steuergerät über die Leitung übertragenen dritte Nachricht vorgesehen ist, wobei die dritte Nachricht Adressbits, Anweisungsbits und ein Steuerbit mit dem ersten logischen Wert enthält, sowie daß jede der Vorrichtungen der ersten Vorrichtungsgruppe eine Anordnung enthält, die auf den Empfang einer dritten der Vorrichtung zugewiesenen Nachricht und Anweisungsbits entsprechend einer Schnittstellen-Sperr-Anweisung zum Deaktivieren der eingerichteten Schnittstelle reagiert.

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß in jeder Vorrichtung der ersten Vorrichtungsgruppe eine Anordnung vorgesehen ist, die reagiert, nachdem die Schnittstelle zwischen einer der Vorrichtungen und dem Mikrocomputer eingerichtet wurde, um auf eine von dem zentralen Steuergerät über die Leitung übertragene dritte Nachricht zu antworten, welche ein Steuerbit mit dem ersten logischen Wert und Adressbits enthält, welche nicht der der Vorrichtung zugewiesenen Adresse zum Deaktivieren der eingerichteten Schnittstelle entsprechen.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die dritte Nachricht einen Satz Prüfbits enthält, deren logischer Wert von den vorangehenden Bits der dritten Nachricht bestimmt ist, wobei eine Fehlercodeberechnungsanordnung zum Berechnen eines neuen Satzes Prüfbits basierend auf den logischen Werten der den Prüfbits vorangehenden Nachrichtenbits der dritten Nachricht in jeder Vorrichtung der ersten Vorrichtungsgruppe vorgesehen ist, sowie eine Anordnung vorgesehen ist, die reagiert, wenn die Fehlerberechnungsanordnung einen Fehler in der von einer der Vorrichtungen empfangenen dritten Nachricht anzeigt, um zu verhindern, daß die Deaktivierungsanordnung die eingerichtete Schnittstelle deaktiviert.