DE3333379A1

DE3333379A1 - Verfahren zur einstellung von kanaleinfuegungszeitsteuerungen

Info

Publication number: DE3333379A1
Application number: DE19833333379
Authority: DE
Inventors: Shigeo Yokohama Kanagawa Amemiya; Kazuo Tokyo Murano; Tetsuo Musashino Tokyo Soejima
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-09-22
Filing date: 1983-09-15
Publication date: 1984-03-22
Also published as: GB2130847A; DE3333379C2; JPH0223108B2; GB8325280D0; GB2130847B; JPS5954347A; CA1212737A; US4562573A

Description

Die Erfindung betrifft ein Verfahren zur Einstellung des Kanaleinfügungstaktes, insbesondere zur Anwendung bei sogenannten ingetrierten digitalen Dienstleistungsnetzwerken, im folgenden mit der Abkürzung ISDN für den entsprechenden englischen Begriff integrated services digital network abgekürzt.

Mit dem Fortschritt in der Technik fordert die Allgemeinheit einen größeren Bereich von Dienstleistungen von den Kommunikationssystemen. Ein Ergebnis dieser Forderungen ist die Entwicklung des ISDN.

Eine wichtige Komponente eines ISDN ist die sogenannte "Netzwerkabschlußeinheit". Eine Netzwerkabschlußeinheit arbeitet als Schnittstelle zwischen einer äußeren Leistung und einer Anzahl von Endeinrichtungen. Die Endeinrichtungen sind über eine Bus-Verbindung mit der Netzwerkabschlußeinheit über eine gemeinsame Empfangsleitung R und eine gemeinsame Sendeleitung T verbunden.

Jede Endeinrichtung empfängt digitale Signale, welche von der Netzwerkabschlußeinheit über die gemeinsame Leitung R geliefert werden. Die digitalen Signale sind in Rahmensignalen angeordnet. Jedes Rahmensignal besteht aus aufeinanderfolgenden Kanälen. Jede Endeinrichtung erreicht die Kommunikation mit der Netzwerkabschlußeinheit mit einem der ihm zugeordneten Kanäle.

Jede Endeinrichtung sendet über die gemeinsame T-Leitung digitale Signale zu der Netzwerkabschlußeinheit. Die übertragenen digitalen Signale sind ebenfalls

in Rahmensignalen angeordnet. Deshalb kommuniziert jede Endeinrichtung über den ihr zugeordneten Kanal mit der Netzwerkabschlußeinheit.

Bei jedem Rahmensignal müssen die Kanäle sequenziell ohne Überlappung angeordnet sein. Falls ein Kanal einen anderen überlappt, kann eine korrekte Informationsübertragung für die beiden betreffenden Abschlußeinrichtungen nicht garantiert werden. Um eine derartige Kanal Überlappung oder Überdeckung zu vermeiden, ist es Stand der Technik, große, sogenannte "Schutzbitbereiche" zwischen jeweils zwei benachbarten Kanälen einzufügen.

Bei dem bekannten Verfahren der Einfügung von Schutzbitbereichen treten jedoch Probleme auf. Erstens ist es unerwünscht, große Schutzbitbereiche in jedes Rahmensignal einzufügen, weil sie selber keine Information tragen. Zweitens müssen die Schutzbitbereiche um so größer sein, je langer die Distanz zwischen der Netzwerkabschlußeinheit und der Endeinrichtung ist. Drittens ist es nicht leicht für die Netzwerkabschlußeinheit, ein Taktsteuerungssignal von dem übertragenen Rahmensignal zu reproduzieren, und zwar aufgrund des Vorhandenseins großer Schutzbitbereiche.

Aufgabe der Erfindung ist es, die obengenannten Nachteile des Standes der Technik zu vermeiden.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß die Taktsteuerung der Kanaleinfügung auf die T-Leitung für jede Endeinrichtung variabel gemacht

wird und daß die Endeinrichtung im voraus, durch einen Lern-Identifizierungs-Algorithmus-Betrieb vor der tatsächlichen Informationsübertragung bestimmt.

Die Erfindung ist im folgenden anhand einiger Ausführungsbeispiele und in Verbindung mit der Zeichnung näher beschrieben. Im einzelnen zeigen:

Fig. 1 eine schematische allgemeine Ansicht

eines ISDN-Systems,

Fig. 2 ein mehr detailliertes Schaltungsdiagramm

des durch die strichpunktierte Linie eingeschlossenen Abschnittes der Fig. 1, Fig. 3A und Fig. 3B Formate von herkömmlichen

Rahmensignalen,

Fig. 4 Zeitlagendiagramme, welche zur Erklärung

der Erzeugung der Überlappung zweier benachbarter Kanäle verwendet werden, Fig. 5 ein schematisches Blockdiagramm, welches zur Erklärung des Gegenstands der vorliegenden Erfindung verwendet wird, Fig. 6A und 6B erfindungsgemäße Formate von

Rahmensignalen,
Fig. 7 ein Diagramm einer in Fig. 5 gezeigten Schaltung gemäß einem Ausführungsbeispiel der Erfindung,

Fig. 8 ein Diagramm einer anderen erfindungsgemäßen Ausführungsform der in Fig. 5 gezeigten Schaltung,

Fig. 9 Zeitlagendiagramme, welche zur Erklärung des Betriebs der in Fig. 7 gezeigten

Schaltungen verwendet werden, Fig. 10 Zeitlagendiagramme, welche zur Erklärung

des Betriebs der in Fig. 8 gezeigten

Schaltung verwendet werden, Fig. HA ein Diagramm eines Beispiels einer Rahme nsynchroni si e rungssc haitung, Fig. HB Zeitlagendiagramme, welche zur Erklärung

des Betriebs der in Fig. HA gezeigten

Schaltung 38 verwendet werden, Fig. 12 ein Schaltungsdiagramm eines Beispiels eines Zufallsgenerators und Fig. 13 ein Schaitungsdiagramm eines Beispiels

eines Selektors.

Die Fig. 1 zeigt eine schematische allgemeine Ansicht eines ISDN-Systems. In Fig. 1 bezeichnet ein Kreis SN die Schaltnetzwerke von Telefonsignalen, Telexsignalen, digitalen Daten und dergleichen. Jede der Endeinrichtungen 15-1, ..., 15-i 15-n der Teilnehmer erreicht die Kommunikation mit einem anderen (nicht dargestellten) Teilnehmer über eine Netzwerkabschlußeinheit 11, eine äußere Leitung 12, eine Vermittlungsabschlußeinheit ET und das Schaltnetzwerk SN. Die vorliegende Erfindung betrifft insbesondere den durch die strichpunktierte Linie eingeschlossenen Abschnitt.

Die Fig. 2 zeigt ein detailliertes Schaltungsdiagramm des durch die gestrichelte Linie der Fig. 1 eingeschlossenen Abschnittes. In Fig. 2 sind die R-Leitung mit 13 und die T-Leitung mit 14 bezeichnet. Die Endeinrichtungen 15-1, ..., 15-i, ..., 15-n, welche im folgenden mit der Abkürzung TE für den englischen Ausdruck "terminal equipment" abgekürzt werden, sind

in beliebigen Abständen Ll, Li bzw. Ln von der Netzwerkabschlußeinheit 11, die im folgenden mit "NT" abgekürzt wird, angeordnet. Keiner dieser Abstände ist festgelegt. Alle sind variabel, z. B. weil ein Telefonapparat von einem Platz zu einem anderen transportiert wird.*

In den Figuren 3A und 3B sind Formate herkömmlicher Rahmensignale dargestellt. Die Fig. 3A zeigt das Format des Rahmensignals FR, welches über die R-Leitung 13 von der Netzwerkabschlußeinheit 11 beliefert und von den Endeinrichtungen 15-1, 15-i und 15-n empfangen wird. Die Fig. 3B zeigt das Format des von den Endeinrichtungen über die T-Leitung 14 zu NT 11 zu übertragende Rahmensignal. Das Rahmensignal der R-Leitung 13 ist zusammengesetzt aus einem Rahmensynchronisierungssignal F einer Anzahl von Kanälen CH₁ GH CH., ..., CH-L, Leerbitbereichen I und einem Hilfsbitbereich AUX, wie man in Fig. 3A sieht. Der Bereich AUX wird zur Übertragung verschiedener Steuerinformation verwendet, wie Kanal zu Ordnung s- und Über tragung sin f ο r-'mation.

Wenn eine der Endeinrichtungen 15-1 bis 15-n, z.B. die Endeinrichtung 15-i das Rahmensignal FR auf der R-Leitung 13 empfängt, kann die Endeinrichtung 15-i Information oder Daten in einem Kanal, welcher durch die KanalZuordnung spezifiziert ist, z. B. in dem Kanal CH., des Rahmensignals auf der T-Leitung 14

bei einer Zeit- oder Taktsteuerung senden, welche dem Kanal CH. in bezug zu dem gerade empfangenen Rahmensynchronisierungssignal F entspricht. Die Netzwerkabschlußeinheit 11 empfängt das so übertragene Rahmen-

A A A «I

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signal FT von der T-Leitung 14. Es versteht sich, daß die Fig. 3B auf ein Beispiel Bezug nimmt, bei welchem das Rahmensignal auf der T-Leitung 14 kein Rahmensynchronisierungssignal enthält, wie auf der R-Leitung. Die durch Indizes 1 bis 1 dargestellten Kanalnummern koinzidieren übrigens im allgemeinen nicht mit den Nummern 1 bis η der Endeinrichtungen.

Jede Endeinrichtung TE sendet Information oder Daten während einer Taktsteuerung, welche dem zugeordneten Kanal (CH_{1 D}i_S CH₁) in bezug auf das Rahmensynchronisierungssignal F des Rahmensignals entspricht, welches von allen Endeinrichtungen gemeinsam empfangen wird. Da das Rahmensynchronisierungssignal F von jeder

■^ Endeinrichtung mit einer unterschiedlichen Verzö'gerungszeit empfangen wird, kommt es häufig vor, daß benachbarte Kanäle in den Einfügungstakten des Rahmensignals auf der T-Leitung 14 überlappen. So überlappen z. B. in Fig. 3B die hinteren Bits von CH- mit den vorderen Bits von CH₂. Um solch eine Überlappung zu vermeiden, hat man nach einem bekannten Verfahren große Schutzbitbereiche G zwischen jeweils zwei benachbarten Kanälen eingefügt. Leerbitbereiche I sind auch in das Rahmensignal FR auf der R-Leitung 13 in Übereinstimmung

" mit dem Rahmenformat des Rahmensignals FT auf der T-Leitung 14 eingefügt. Es ist deshalb klar, daß bei den herkömmlichen Verfahren versucht wird, die unerwünschten Überlappungen lediglich innerhalb der Schutzbitbereiche G zu erzeugen, da diese Bereiche G in Bezug auf die zu sendende tatsächliche Information irrelevant sind.

Dies wird anhand der Fig. 4 verdeutlicht. Diese Fig. 4 zeigt Zeitlagendiagramme zur Erklärung der Erzeugung der Überlappung von zwei benachbarten Kanälen. Die Zeitlagendiagramme beziehen sich auf einen Fall, in welchem lediglich zwei Kanäle CH₁ und CH₂ bestehen. Die Reihe (a) zeigt ein Format des Rahmensignals FR, welches von der Netzwerkabschlußeinheit 11 über die R-Leitung 13 geliefert wird. Die Reihe (b) ist ein Format des von z. B. der Endeinrichtung TE₁ in Fig. 2 empfangenen Signals FR. In dem Signal FR ist jeder Kanal CH₁ und CH₂ aus z. B. drei Bits zusammengesetzt und der Hilfsbitbereich AUX besteht z. B. aus zwei Bits.

Wenn TE₁ das Signal FR der Reihe (b) empfängt, sendet^ TE₁ aus drei Bits bll, bl2 und bl3 (vgl. Reihe (c)) zusammengesetzte Information zu einer Zeit- oder Taktsteuerung, welche dem zugeordneten Kanal, z.B. CH₂, in Bezug auf das gerade empfangene Rahmensynchronisierungssignal F der Reihe (b) entspricht. Kurz nach Empfang des Signals FR bei TE₁ empfängt eine andere Endeinrichtung, z. B. TE , welche weiter als TE₁ von der Netzwerkabschlußeinheit 11 entfernt ist, dasselbe Signal FR der Reihe (d) mit einer gewissen Verzögerungszeit T. TE überträgt dann die auf drei Bits bnl, bn2 und bn3 (siehe Reihe (e)) zu einer Zeitlage, welche dem zugeordneten Kanal entspricht, z. B. CH₁, in bezug auf das so verzögerte Rahmensynchronisierungssignal F der Reihe (d).

Infolgedessen empfängt die Netzwerkabschlußeinheit 11 das über die T-Leitung 14 übertragene Rahmensignal

FT mit einer weiteren Zeitverzögerung, wie es in der Reihe (f) dargestellt ist. Besondere Aufmerksamkeit sollte dem schraffierten Bereich gewidmet werden, in welchem das hintere Bit bn3 mit dem vorderen Bit bll überlappt. In einem solchen Fall kann es möglich sein, die übertragene Information in der Netzwerkabschlußeinheit 11 unter Verwendung eines Lesetaktsignals, welches in der Reihe (g) gezeigt ist, korrekt zu reproduzieren, selbst falls eine solche Überlappung stattfindet.

Eine solche Reproduktion mit dem Taktsignal ist jedoch nur in den Fällen verfügbar, wo der Abstand (siehe Ln in Fig. 2) hinreichend kurz ist, wo z. B. Ln kürzer als 250 m ist, wenn man annimmt, daß die Verzögerungszeit <dt 5ns/m und die Übertragungsgeschwindigkeit V 200 kbps ist, basierend auf dem Ausdruck 2^tLn < 1/2V (oder T/2).

Die oben genannte Überlappung kann, falls der Abstand Ln groß ist, vernachlässigt werden, wenn große Schutzbitbereiche G verwendet werden.

Bei großem Abstand Ln wird die Bitlänge des Bereiches G extrem groß. Ferner ist es für die Netzwerkabschlußeinheit 11, aufgrund des Vorhandenseins des großen Schutzbitbereiches G, nicht leicht, die Information von dem Signal FT zu reproduzieren. Folglich treten bei dem herkömmlichen Betrieb der Kanaleinfügung in das Signal FT stets unvermeidbar die drei oben genannten Probleme auf.

Die Fig. 5 zeigt ein schematisches Blockdiagramm, anhand dessen der Gegenstand der vorliegenden Erfindung erklärt wird. In der Fig. 5 sind die äußere Leitung 12, die R-Leitung 13 und die T-Leitung 14 dieselben wie in Fig. 2." Eine Netzwerkabschlußeinheit (NT) 21 und eine Endeinrichtung (TE) 25-i gemäß der vorliegenden Erfindung entsprechen der NT 11 und TE. 15-i in Fig. 2. Da alle Endeinrichtungen (25-1, ..., 25-i, ..., 25-n) den identischen Schaltungsaufbau haben, ist der Einfachheit halber lediglich TE. 25-i im Detail dargestellt.

Das erfindungsgemäße Verfahren ist durch die Tatsache gekennzeichnet, daß jede Endeinrichtung ein Rahmensynchronisierungssignal empfängt, welches einen Teil jedes Rahmensignals, das von einer Anzahl von Kanälen zusammengesetzt ist, enthält. Jede Endeinrichtung sendet zu einer Zeit, welche dem zugeordneten Kanal in Bezug auf das gerade empfangene Rahmensynchronisierungssignal entspricht, über die T-Leitung zu der Netzwerkabschlußeinrichtung Information auf das Rahmensignal. Diese Endeinrichtung kann funktionsmäßig die Information mit einer Verzögerungszeit übertragen. Die Verzögerungszeit ist so bestimmt, daß sie proportional ist zur Differenz zwischen einer Übertragungszeit, die für die Wanderung auf der R- und der T-Leitung zwischen der Netzwerkabschlußeinheit und der von dieser am weitesten entfernten Endeinrichtung erforderlich ist, und einer Übertragungszeit, welche für die Wanderung zwischen der Netzwerkabschlußeinheit und der betreffenden Endeinrichtung erforderlich ist. In Fig. 5 bezeichnet das Bezugszeichen 22 eine

Schaltung zur Übertragung eines Monitorbitsignals zu der Netzwerkabschlußeinheit 21 über die T-Leitung 14, und 23 bezeichnet eine Schaltung zur Erkennung des von der R-Leitung 13 empfangenen Monitorbitsignals. 24a bezeichnet eine Schaltung zur Einstellung einer Verzögerungszeit, welche auf das Monitorbitsignal ausgeübt werden soll, und 26 bezeichnet eine Schaltung zur Rückführung des Monitorbitsignals von der T-Leitung 14 zu der R-Leitung 13. Die Schaltung 24 zur Einstellung der Verzögerungszeit ist in jeder Endeinrichtung TE so eingerichtet, daß die Phasenabweichung des Kanals, welche die oben genannte Überlappung zwischen zwei benachbarten Kanälen verursacht, auf ein Minimum gebracht wird. Kurz gesagt, die Verzögerungszeit für die am weitesten entfernte Endeinrichtung sollte minimal sein, während die Verzögerungszeit für die nächste Endeinrichtung maximal sein sollte.

Die Figuren 6A und 6B zeigen Formate von Rahmensignalen entsprechend der vorliegenden Erfindung. Die Unterschiede zu denen der Figuren 3A und 3B bestehen darin, daß das Monitorbitsignal MR und das Monitorbitsignal MT den Rahmensignalen zugeordnet sind. Es sollte vermerkt werden, daß die Schutzbitbereiche G und auch die Leerbitbereiche I entsprechend dem Stand der Technik, gemäß der vorliegenden Erfindung theoretisch vollständig entfernt werden können. Tatsächlich ist es jedoch vorzuziehen, sie so zu lassen wie sie sind. In diesem Fall sind die Bereiche G und I sehr klein im Vergleich zu denjenigen gemäß dem Stand der Technik.

Falls die Schaltung 24 für die Einstellung so hergestellt ist, daß sie einen sehr hohen Auflösungsgrad hat,

können solche Bereiche G und I vollständig von den Rahmensignalen entfernt werden.

In den Figuren 6A und 6B wird das Monitorbitsignal MT in TE, z.B. in 25-i, von der Schaltung 22 mit Hilfe der Schaltung 24 erzeugt und in das Rahmensignal FT eingesetzt. Die Zeitsteuerung für das Einfügen des Signals MT wird in Bezug auf das gerade empfangeVie Rahmenssynchronisierungssignal F bestimmt. Das so erzeugte Signal MT wird mit dem Signal FT über die T-Leitung 14 zu NT 21 gesendet. NT 21 zieht im Betrieb ein gewisses Bit oder Bits aus dem Signal FT zu einer Zeit lage, bei welcher das Signal MT gerade empfangen worden sein mag, und welche in NT 25 vorbestimmt ist durch Verwendung einer Zeit- oder Taktsteuerung, als Referenz, bei welcher ein identisches Signal MT von der am weitesten entfernten TE 25-n empfangen wird. Dann werden das so extrahierte gewisse Bit bzw. die Bits (es ist im gegenwärtigen Zustand nicht sicher, ob es sich genau um das Signal MT handelt) mit Hilfe der Schaltung 26 als Signal MR zu der Netzwerkabschlußeinheit 21 zurückgeführt und auf der R-Leitung 13 übertragen. Die Endeinrichtung 25-i empfängt von der R-Leitung 13 das Signal MR zu einer Zeitlage, bei welcher das Signal MR in dem Signal FR gerade die Endeinrichtung 25-i erreicht haben kann, in bezug auf das gerade empfangene Rahme nsynchroni si erungssignal F. Der Inhalt des empfangenen Signals MR wird mit dem Inhalt des zuvor übertragenen Signals MT verglichen, welches in einem geeigneten Speicher in der Endeinrichtung 25-i gespeichert worden ist.

Falls das empfangene Signal MR korrekt den Inhalt des übertragenen Signals MT empfängt, wird der Schluß gezogen, daß die von der Schaltung 24 eingestellte Verzögerungszeit für die Endeinrichtung 25-i korrekt ist. Die Koinzidenz zwischen den Signalen MT und MR kann sofort für die am weitesten entfernte Endeinrichtung 25-n eintreten, weil die Rücklaufzeitsteuerung in der Netzabschlußeinheit 21 bezüglich der am weitesten entfernten Endeinrichtung TE bestimmt ist. Solch eine unmittelbare Koinzidenz kann für die anderen Endeinrichtungen nicht erwartet werden. Die am nächsten gelegene Endeinrichtung 25-1 benötigt zur Erzielung einer solchen Koinzidenz die längste Zeit, da sie eine relativ lange Lernzeit zur Durchführung des Identifizierungsalgorithmus benötigt, wobei viele aufeinanderfolgende Rahmensignale FT und FR verwendet werden müssen, welche jeweils die Signale MT und MR enthalten. Jedes Signal MT kann ein 1-Bit-Signal sein. Deshalb kann jedes Signal MR ein 1-Bit-Signal sein. In diesem Falle bilden die aufeinanderfolgenden Signale MT einen Satz von Bitmustern. Deshalb bilden die aufeinanderfolgenden Signale MR einen Satz von Bitmustern. Diese Bitmuster sind dieselben, wenn die Verzögerungszeit in geeigneter Weise eingestellt ist. Es wird darauf hingewiesen, daß die Signale MT und MR nicht auf solche 1-Bit-Signale beschränkt sind, sondern Mehrfachbitsignale sein können.

Die Fig. 7 zeigt ein Diagramm der Schaltung 26 der Fig. 5 nach einem Ausführungsbeispiel der vorliegenden Erfindung. Die Fig. 8 zeigt Schaltungsdiagramme 22, 23 und 24 der in Fig. 5 gezeigten Ausführungsform

der Erfindung. Das Verfahren der vorliegenden Erfindung wird anhand der Figuren 7 und 8 näher beschrieben.

Die Fig. 9 zeigt Zeitlagendiagramme, welche zur Erklärung des Betriebs der Schaltung der Fig. 7 dienen. Das Rahmensignal FT wird von der Endeinrichtung 25-i (Fig. 5) auf der T-Leitung 14 übertragen und über einen Empfänger 30 von der Netzabschlußeinheit 21 empfangen. Das von dem Empfänger 30 kommende Signal ist in der Reihe (a) der Fig. 9 dargestellt. Das Ausgangssignal (a), d. h. das Signal FT, umfaßt das charakterisierende Monitorbitsignal MT zusätzlich zu den üblichen Kanälen CH₁, _Ch₂₎ ..., _{CHij und den} Hilfsbitbereich AUX. Von dem Signal FT extrahiert ein D-Flip-Flop 31 lediglich ein gewisses Bit, von welchem angenommen ist, daß es das Signal MT ist, unabhängig davon, ob es gerade das Bitsignal MT ist, und zwar unter der Steuerung eines Taktsignals b (vgl. Reihe (b) der Fig. 9) von einem Taktgenerator 32.

Es wird darauf hingewiesen, daß das Signal MT nicht dieselbe Zeitlagensteuerung wie der Takt b hat, zumindest dann, wenn der Betrieb des Lernidentifizierungsalgorithmus begonnen wird. Dieser wird nur einmal durchgeführt, wenn die Endeinrichtungen anfänglich installiert und unter Strom gesetzt werden. Der Taktgenerator 32 ist sowohl durch einen Rahmensignaltakt FS als auch durch einen Rahmenbittakt FB synchronisiert.

Der Takt b wird im voraus eingestellt, um mit dem von der entferntesten Endeinrichtung 25-n übertragenen Signal MT phasengleich zu sein.

Falls das so herausgezogene Bit, als Pseudo-Monitorbitsignal oder als reales Monitorbitsignal, eine logische "1" ist, ist das logische Ausgangssignal des Q-Ausgangs eine "1". Falls umgekehrt das extrahierte Bit eine logische "0" ist, erzeugt der Q-Ausgang eine logische "0". Das logische Ausgangssignal c des Q-Ausgangs wird so lange aufrechterhalten, bis der nächste Takt b erzeugt wird, wie es in der Reihe (c) der Fig. 9 dargestellt ist. Das Ausgangssignal c wird über einen Selektor 34 und einen Treiber 33 jedesmal dann, wenn von dem Taktgenerator 32 ein Taktsignal e erzeugt wird, das eine logische "0" ist, (vgl. die Reihe (e) der Fig. 9), zu der R-Leitung 13 übertragen. Der Takt b ist synchron mit dem Rahmensignaltakt FS. Während der Erzeugung eines Taktsignals e, welches eine logische "1" ist, wird ein von der äußeren Leitung 12 (Fig. 5) kommendes Informationssxgnal IR durch den Selektor 34 hindurchgelassen (das der Leitung 12 (Fig. 5) zuzuführende Informationssignal ist mit IT bezeichnet). Das Informationssignal IR ist ein Signal d, welches ein in der Reihe (d) der Fig. 9 gezeigtes Format hat. Der Selektor 34 liefert somit ein in Fig. 9 Reihe (f) gezeigtes Signal f. Der Selektor 34 besteht aus einem Inverter 35, UND-Gliedern 36 und 37 und einem ODER-Glied 38. Wie oben erwähnt, führt die Schaltung 26 das Bitsignal, welches als das Monitorbitsignal MT angenommen wird, als angebliches Monitorbitsignal MR mit dem Rahmensignal FR zurück. Die Endeinrichtung 25-i beginnt dann den Betrieb

zur Einstellung der Verzögerungszeit für diese.

Die Fig. 10 zeigt Zeitlagendiagramme zur Erklärung des Betriebs der in Fig. 8 gezeigten Schaltung. Die Teile 13, 14, 22, 23, 24 und 25-i sind dieselben wie diejenigen der Fig. 5. Das als Monitorbitsignal MR angenommene Rahmensignal wird über die R-Leitung 13 von einem Empfänger 35 empfangen. Das Ausgangssignal des Empfängers 35 hat das in der Reihe (a) der Fig.

10 gezeigte Format. Das Ausgangssignal a wird einerseits einem phasenstarren Regelkreis (PLL) 36 zugeführt, welcher synchron mit dem Zeitsteuerungstakt des Signals a, d. h. mit dem empfangenen Rahmensignal FR, Taktsignale b und c erzeugt. Die Taktsignale b und c haben jedoch unterschiedliche Frequenzen, wie es in den Reihen (b) und (c) der Fig. 10 gezeigt ist. Ein D-Flip-Flop 37 nimmt unter Verwendung des Taktsignals b aufeinanderfolgende Bitsignale von dem Signal a auf. Die so erhaltenen Bitsignale werden dann einer Rahmensynchronisierungsschaitung 38 zugeführt, durch welche das Rahmensynchronisierungssignal F aus dem Signal a, d. h. das Signal FR, detektiert wird. Das so detektierte Signal d zeigt das Signal F an, welches in der Reihe (d) der Fig. 10 dargestellt ist. Zur gleichen Zeit überträgt die Schaltung 38 die Kanäle CH₁, CH₂, ..., CH₁ als Eingangsdaten D_1n. Für die Endeinrichtung 25-i ist jedoch lediglich einer dieser Kanäle gültig.

Die so erhaltenen Taktsignale b und c und das Rahmensynchronisierungssignal d werden einem Taktgenerator 39 zugeführt. Dieser erzeugt verschiedene Taktsignale

e, h, j und ο, welche für die Treiberschaltungen 22, 23 und 24, welche die vorliegende Erfindung kennzeichnen, wichtig sind. Das Taktsignal e (vgl. die Reihe (e) der Fig. 10) wird einem D-Flip-Flop 40 so zugeführt, daß lediglich das angenommene Monitorbitsignal MR als ein Signal f des Q-Ausgangs extrahiert wird. Das Flip-Flop 40 umfaßt die Schaltung 23 zur Detektion des Monitorbitsignals MR zusammen mit einem Verknüpfungsglied 47. Das Signal f zeigt den logischen Wert des angenommenen oder vermuteten Bitsignals MR an, welches bei jedem Zyklus des Taktsignals e aufrechterhalten wird. Das Signal f, welches den logischen Wert des angenommenen Signals MR anzeigt, wird einem Eingang eines exklusiven ODER-Gliedes (EOR) 47 zugeführt. Der andere Eingang des exklusiven ODER-Gliedes 47 empfängt ein Bitsignal, welches von der Schaltung 22 geliefert wird, zur Übertragung des Monitorbitsignals. Die Schaltung 22 besteht aus einem Zufallsgenerator 41 und einem D-Flip-Flop Der Generator 41 erzeugt jedesmal dann, wenn das Taktsignal ο (siehe die Reihe (o) der Fig. 10) erzeugt wird, das Monitorbitsignal MT. Das so erzeugte Monitorbitsignal wurde bereits mit dem vorhergehenden Rahmensignal FT über die T-Leitung 14 zu der Netzabschlußeinheit 21 abgeschickt.

Derselbe Inhalt der MT-Logik wird durch das Flip-Flop so lange aufrechterhalten, bis dasselbe Signal MT als Signal MR von der Netzabschlußeinheit 21 zurückgeführt worden ist und den Eingang des EOR-Gliedes 47 erreicht, weil das Flip-Flop 42 ebenfalls von dem Signal ο getaktet wird. Danach vergleicht das

EOR-Glied 47 den logischen Wert des letzten Monitorbitsignals MT mit dem logischen Wert des zurückgeführten und angenommenen Monitorbitsignals MR. Der von dem EOR-Glied 47 gelieferte resultierende logische Wert zeigt die Koinzidenz bzw. die nicht vorhandene Koinzidenz zwischen den beiden Bitsignalen an. Falls die beiden Bitsignale koordinieren, in den Fällen ("1", "1") oder ("0", "0")i erzeugt das Glied 47 den resultierenden logischen Wert "0". Falls nicht, in den Fällen ("1", "0") oder ("0", "1"), erzeugt das Glied 47 den logischen Wert "1".

In der Schaltung 24 zur Einstellung der auf das Signal FT auszuübenden Verzögerungszeit wird während des Betriebs des Lernidentifizierungsalgorithmus die so eingestellte Verzögerungszeit auf das Monitorbitsignal MT angewendet. Falls der resultierende logische Wert des Ausgangssignals des EOR-Gliedes 47 eine "1" ist, muß die Verzögerungszeit verlängert werden.

Dies ist notwendig, weil die Verzögerungszeit anfangs auf Null eingestellt wurde, wie die für am weitesten entfernte Endeinrichtung 25-n. Die Verzögerungszeit wird Schritt für Schritt sequenziell so lange verlän» gert, bis der resultierende logische Wert sich von "1" zu "0" ändert.

Die Schaltung 24 arbeitet insbesondere mit Hilfe der Einheiten 44, 45, 48, 49 und 50, wie im folgenden beschrieben wird. Wenn das Glied 47 eine logische "1" erzeugt, drängt diese logische "1" einen Zähler dazu, den Zählstand immer dann um +1 zu erhöhen, wenn ihm das Taktsignal ο zugeführt wird, weil die

■ ft <3 e η α

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logische "1" dem Zählfreigabeanschluß CE zugeführt wird. Das Ausgangssignal des Zählers 50 steuert einen Selektor 45, um einen von dessen Eingangsanschlüssen ¹Ui, ..., I_H, ..., I₁ desselben zu spezifizieren. Die Eingangsanschlüsse I I., I₁ sind jeweils mit entsprechenden Ausgangsanschlüssen Q , Q. bzw. Q₁ eines Schieberegisters 44 verbunden. Das Schieberegister 44 dient dazu, m Arten von SchiebeSignalen bezüglich eines Ausgangssignals i von einem ODER-Bit 54 eines . Selektors 43 zu erzeugen. Der Selektor 43 öffnet jetzt ein UND-Glied 53 und schließt ein UND-Glied 52 in Abhängigkeit von dem Taktsignal h und von dem durch einen Inverter 51 (vgl. Reihe (h) der Fig. 10) invertierten Signal h. Das Monitorbitsignal MT von dem Generator 41 wird einem D-Eingang des Registers 44 über das Glied 53, welches jetzt geöffnet ist, und das Glied 54 zugeführt. Das eingegebene Signal MT (oder ein Datenwert ⁿ _out), wird mit Hilfe des Schieberegisters in verschobene Signale transformiert land als verschobene Signale, wie sie in den Reihen (k), (1) und (m) der Fig. 10 dargestellt sind, synchron mit dem Taktsignal j erzeugt. Es versteht sich, daß jeder Kanal CH₂ dieser Reihen und die Reihe (i) jetzt der Endeinrichtung 25-i zugeordnet sind.

Von dem Selektor 45 wird mit Hilfe des vorher genannten Zählers 50 bestimmt, welches der verschobenen Signale als das Signal MT anzusehen ist. In dem Beispiel der Fig. 10 wird das verschobene Signal 1 ausgewählt und als Ausgangssignal η erzeugt, wie es in der Reihe

(n) der Fig. 10 gezeigt ist. So wird die der Endeinrichtung 25-i inhärente Verzögerungszeit bestimmt.

Der Zähler 50 hat einen Rückstelleingang RST und einen Stopanschluß STP. Der Rückstellanschluß RST wird so getriggert, daß der Inhalt des Registers 50 gelöscht wird, wenn der Betrieb des Lern-Identifizierungsalgorithmus vor einem Start der tatsächlichen Kommunikation der Information begonnen wird. Der Stopanschluß STP wird getriggert, wenn das NOR-Glied 49 eine logische "1" erzeugt. Das "1"-Signal kann erzeugt werden, wenn das Schieberegister 48 mit logisehen "O"-Bits gefüllt ist, so daß der Inhalt des Zählers 50 fest bei dem zuletzt gezählten Wert gehalten wird, bis eine andere Einstellung erforderlich ist. Das Register 48 ist nützlich um zu bestätigen, daß die Monitorbitsignale MT perfekt phasengleich mit dem Signal MR sind. Dies verhindert fehlerhafte Detektion der Zeitsteuerung aufgrund weniger fehlerhafter logischer "O"-Werte von dem EOR-Glied 47.

Die Netzwerkabschlußeinheit 21 kann so das Monitorbitsignal MT in der Reihe (a) der Fig. 9 bei einem festen Takt des Taktsignals (b), welches in der Reihe (b) der Fig. 9 gezeigt ist, aufnehmen. Dies ist möglich, weil eine korrekte Verzögerungszeit der Endeinrichtung 25-i jetzt hergestellt ist, und diese korrekte Verzögerungszeit kann die vorher erwähnte schädliche Überlappung zwischen benachbarten Kanälen verhindern. Danach wird ein gewöhnliches Ausgangsdatensignal D . über einen Treiber 46 mit der so erzielten korrekten Verzögerungszeit übertragen, wodurch keine Überlappung zwischen benachbarten Kanälen stattfinden kann.

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Die wichtigsten Teile oder Einheiten der Figuren 7 und 8 können von einem Fachmann mit Hilfe kommerziell verfügbarer Schaltungen leicht realisiert werden. Im folgenden werden die Einheiten 38, 41 und 45 näher beschrieben. Die Fig. HA zeigt ein Schaltungsdiagramm eines Beispiels einer Rahmensynchronisierschaltung 38. Die Fig. HB zeigt Zeitlagendi ag ramme, welche zur Erklärung des Betriebs der in Fig. HA gezeigten Schaltung 38 dienen. Das Rahmensignal FR wird über das Flip-Flop 37 (Fig. 8) einer Musterdetektorschaltung 61 zugeführt. Das Rahmenmuster wird mit einer Taktsteuerung, welche in der Reihe (a) der Fig. HB gezeigt ist, detektiert. In diesem Fall wird nicht berücksichtigt, daß die Detektion immer bei jeder vorbestimmten nominellen Rahmenimpulsposition erzielt wird. Das Ausgangssignal der Schaltung 61 wird einem negierten ODER-Glied 62 zugeführt, welches feststellt, ob das so zugeführte Ausgangssignal mit Rahmenimpulsen FP, welche von einem Rahmenzähler 66 geliefert werden, koinzidieren. Falls zwischen diesen eine Koinzidenz ^" auftritt, wird kein einen Fehler anzeigender Impuls Pe erzeugt. Falls keine Koinzidenz zwischen diesen auftritt, wird der Fehleranzeigeimpuls Pe mit Hilfe einer Taktsteuerung erzeugt, welche in der Reihe

(c) der Fig. HB gezeigt ist, bei jeder in der Reihe (b) erzeugten Rahmenimpulsposition. Die Fehlerimpulse Pe werden einer Schutzschaltung 63 zugeführt. Wenn die Schaltung 63 sechs kontinuierliche Nicht-Koinzidenzen (siehe "Vorderer Schutz" in Fig. HB) detektiert, wird ein Signal SYN zu dem logischen Wert "0" geändert, und deshalb wird ein UND-Glied 64 über seinen invertierenden Eingangsanschluß geöffnet. Das Signal SYN

zeigt an, ob die Rahmensynchronisierung hergestellt ist oder nicht. Wenn das UND-Glied 64 geöffnet ist, wird sein Ausgangszeichen als Inhibit- oder Sperrsignal INH über ein UND-Glied 65 dem Rahmenzähler 66 zugeführt. Die Taktimpulse CLK werden somit nicht dem Zähler 66 zugeführt. Infolgedessen wird die Breite des Rahmenimpulses von dem Zähler 62 so lange expandiert, bis die nächste Detektionsposition des Rahmenmusters kommt. Bei der nächsten Rahmenimpulsposition wird der Rahmenzähler 66 zurückgestellt und beginnt gleichzeitig erneut die Taktimpulse CLK zu zählen, um so während einer Suchperiode (SUCHEN) zu erkennen, ob ein folgender Eingangsrahmenimpuls genau bei der nächsten Rahmenimpulsposition existiert. Falls kein Rahmenimpuls existiert, werden die Taktimpulse CLK von dem Eingang zu dem Zähler 66 gesperrt oder ferngehalten. Falls ein Rahmenimpuls existiert, werden Zustände, bei welchen keine Fehlerimpulse Pe vorhanden sind, von der Schutzschaltung 63 detektiert. Falls bei entsprechend angenommenen Taktsteuerungen drei aufeinanderfolgende Fehlerimpulse Pe nicht existieren, wird entschieden, daß die beabsichtigte Synchronisierung hergestellt ist, und in diesem Fall hat das Signal SYN den logischen Wert "1". In Fig. HB zeigen die Zeichen SYNC einen Term an, bei welchem ein Synchronisierungsbetrieb erreicht ist. Die synchronisierten Rahmenimpulse werden als Rahmensynchronisierungssignal F verwendet.

Die Fig. 12 zeigt ein Schaltungsdiagramm eines Beispiels eines Zufallsgenerators 41. Der Generator 41 in Fig. 12 besteht aus einem Schieberegister 71 und einem exklusiven ODER-Glied 72. Das Glied 72 empfängt zwei

^ ti ■> β ο ο

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Bitsignale von beliebigen Eingängen Q ^^ Q . Der resultierende logische Wert wird einem Datenanschluß D zugeführt.

Die Fig. 13 zeigt ein Schaltungsdiagramm eines Beispiels eines Selektors 45. Der Selektor 45 umfaßt einen Decoder 81, in welchem eines der UND-Glieder 82, 83, 84 usw. in Abhängigkeit von den Signalen von dem Zähler 50 geöffnet ist. Falls z. B. das UND-Glied 83 geöffnet ist, sind das entsprechende UND-Glied 86 der UND-Glieder 85, 86, 87 usw. geöffnet. Dadurch wird lediglich das von dem Eingang Q. des Schieberegi-

sters 44 kommende Signal durch den Selektor 45 hindurchgelassen, um über ein ODER-Glied 88 dem Treiber zugeführt zu werden.

Wie im Detail beschrieben wurde, weist die vorliegende Erfindung insbesondere drei Vorteile auf:

Erstens sind keine Schutzbitbereiche G oder Leerbitbereiche I erforderlich bzw. irgendwelche derartige Bereiche können sehr klein gemacht bzw. gehalten werden. Deshalb kann der größte Teil der Rahmensignale FT und FR zur Übertragung tatsächlicher Informationssignale verwendet werden. Zweitens erfordert der Lese takt (vgl. die Reihe (g) in Fig. 4) keine Phaseneinstellung, sondern ist vielmehr konstant. Dies erleichtert die Reproduktion von Informationsdaten in der Netzwerkabschlußeinheit NT. Dies ist möglich, weil fast oder so gut wie keine Überlappung zwischen verschiedenen Kanälen stattfindet. Somit kann die Hardware für die Netzwerkabschlußeinheit vereinfacht sein. Drittens

können die R- und T-Leitungen viel länger sein als die R- und die T-Leitungen gemäß dem Stand der Technik.

Claims

DIPL.-PHYS. WOLFGANG SEESEF* I"·..: .'.-■'. ·.

PATENTANWALT & EUROPEAN PATENT ATTORNEY

zuflalatian balm Europiitchan Patantarot — admitted öl the European Patent Office — Mandatair· Aar·+ f>(ai l'OHica European dai Bravata

BEREITERANGER 15 D-8 MÜNCHEN 90 TEL. (089) 6 51 88 11

Telex: 528132 ERPAT O

Anwaltsakte: 84 Pat 88-DE

Anmelder: FUJITSU LIMITED

1015, Kamikodanaka, Nakahara-ku,

Kawasaki-shi,

Kanagawa 211, JAPAN

Verfahren zur Einstellung von Kanaleinfügungszeitsteuerungen

Ansprüche:

Q/ ^Verfahr>en zur Einstellung von Kanaleinfügungszeitsteuerungen in einem Informations-Kommunikationssystem, welches eine Anzahl von Endeinrichtungen umfaßt, die durch eine Bus-Verbindung mit einer NetzwerkäbSchlußeinheit über eine gemeinsame R-(empfangende)-Leitung und eine gemeinsame T-(sendende)-Leitung verbunden ist, auf welchen aufeinanderfolgende Rahmensignale übertragen werden, wobei jedes der Rahmensignale auf der R-Leitung ein Rahmensynchronisierungssignal enthält und jedes der Rahmensignale auf den T- und R-Leitungen zusammengesetzt ist aus mehrfachen sukzessiven Kanälen,

und wobei die Endeinrichtung mit jedem Rahraensignal auf der R-Leitung bei einer Takt steuerung, welche

dem ihr zugeordneten Kanal entspricht, Information empfängt, welche von der Netzwerkabschlußeinheit gesendet wird, und jede Endeinrichtung bei jedem Rahmensignal auf der T-Leitung zu einer Zeitsteuerung, welche dem zugeordneten Kanal entspricht, Information in Bezug auf das gerade empfangene Rahmensynchronisierungssignal zu der Netzwerkabschlußeinheit sendet, dadurch gekennzeichnet, daß ein Betrieb eines Lernidentifizierung salgorithmus vor der tatsächlichen Kommunikation durchgeführt wird, durch welchen eine geeignete Verzögerungszeit bezüglich der Kanäle infügungszeitsteuerung in jeder Endeinrichtung bestimmt wird, so daß Überlappung zwischen benachbarten Kanälen verhindert werden kann.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungszeit in Übereinstimmung mit einer Zeitdifferenz zwischen einer Referenztransmissionsverzögerungszeit und jeder Transmissionsverzögerungszeit bestimmt wird, wobei die Referenz-Transmissionsverzögerungszeit die Zeit ist, welche zur Übertragung des Rahmensignals längs den genannten T- und R-Leitungen zwischen der Netzwerkabschlußeinheit und der am weitesten entfernt angeordneten Endeinrichtung ist, und wobei jede Transmissionsverzögerungszeit die Zeit ist, welche zur Übertragung des Rahmensignals längs den R- und T-Leitungen zwischen der Netzwerkabschlußeinheit und einer beliebigen, einzustellenden Endeinrichtung ist.
3. Verfahren nach Anspruch 2, gekennzeichnet durch die folgenden Schritte:

-Βία) Senden eines Monitorbitsignals von der Endeinrichtung mit dem Rahmensignal auf der T-Leitung zu einer Zeitsteuerung, welche in Bezug auf das empfangene Rahmensynchronisierungssignal bestimmt ist,

(b) Rückführung des Monitorbitsignals auf der T-Leitung von der Netzwerkabschlußeinheit zu der R-Leitung,

(c) Empfangen des Rahmensynchronisierungssignals

IQ auf der R-Leitung und Extrahieren des zurückge

führten Monitorbitsignals von dieser zu der Endeinrichtung, welche das zugehörige Monitorbitsignal abgeschickt hat, zu einer Zeitsteuerung, welche in Bezug auf das gerade empfangene Rahmensynchronisierungssignal

bestimmt ist,

(d) Strecken der Verzögerungszeit, welche auf das nächste Monitorbitsignäl angewendet werden soll, um einen vorbestimmten Betrag während der Periode, in welcher die Inhalte

der gesendeten und zurückgeführten Monitorbitsignale miteinander koinzidieren und

(e) Festsetzen der letzten Verzögerungszeit, welche bestimmt wird, wenn eine solche Koinzidenz für die zu erzielende Kanäleinfügungs-

zeitsteuerung in der folgenden tatsächlichen Kommunikation der Information auftritt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß während des Schrittes (a) das Monitorbitsignal aus einem Einze?-Bit-Signal besteht.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß während des Schrittes (a) das Monitorbitsignal aus Mehrfach-Bit-Signalen zusammengesetzt ist.
6- Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Monitorbitsignal von einem Zufallsgenerator synchron mit dem Rahmensynchronisierungssignal erzeugt wird.
7. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß bei dem Schritt (b) das Monitorbitsignal bei einer konstanten Zeitsteuerung zurückgeführt wird, welche einer Taktsteuerung entspricht, bei welcher die Monitorbitsignale, welche von der am weitesten entfernten Endeinrichtung erzeugt worden sind, die Netzwerkabschlußeinheit erreichen, in Bezug auf das Rahmensynchronisierungssignal, welches von diesem abgesendet worden ist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Monitorbitsignal zurückgeführt wird und beide Rahmensynchronisierungssignale oder andere Kanalinformation alternativ über einen Selektor gesendet werden.
9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß während des Schrittes (d) das gesendete Monitorbitsignal gespeichert wird, bis das Rahmensynchronisierungssignal erscheint.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das gespeicherte Monitorbitsignal und das zurückge-

führte Monitorbitsignal mit Hilfe eines exklusiven ODER-Gliedes miteinander verglichen werden.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Verzögerungszeit mit Hilfe eines Schieberegisters, eines Zählers und eines Selektors gestreckt wird, wobei das Schieberegister aus dem Monitorbitsignal eine Anzahl von verschobenen Signalen und auch die Kanalinformation an seinen Ausgängen erzeugt, der Selektor eines der verschobenen Signale durch ein entsprechendes Tor-Glied auswählt und der Zähler das entsprechende, zu öffnende Tor-Glied entsprechend seinem gezählten Wert auswählt, indem der gezählte Wert jedesmal dann, wenn das exklusive ODER-Glied ein logisches "0"-Signal erzeugt, um eins erhöht wird.
12. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß während des Schrittes (e) die letzte Verzögerungszeit fixiert wird, wenn festgestellt wird, daß die genannte Koinzidenz kontinuierlich während vorbestimmter Zeiten auftritt.