[go: up one dir, main page]

DE3320500A1 - Verfahren zur herstellung einer integrierten cmos-schaltung - Google Patents

Verfahren zur herstellung einer integrierten cmos-schaltung

Info

Publication number
DE3320500A1
DE3320500A1 DE19833320500 DE3320500A DE3320500A1 DE 3320500 A1 DE3320500 A1 DE 3320500A1 DE 19833320500 DE19833320500 DE 19833320500 DE 3320500 A DE3320500 A DE 3320500A DE 3320500 A1 DE3320500 A1 DE 3320500A1
Authority
DE
Germany
Prior art keywords
layer
opening
substrate
polysilicon
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19833320500
Other languages
English (en)
Inventor
James A. 95050 Santa Clara Calif. Matthews
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE3320500A1 publication Critical patent/DE3320500A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10W10/0127—
    • H10W10/13—

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

PATENTANWÄLTE ZENZ &°tiPI_QER . t} .43QQ~ESßE.£i *1.» "AM RUHRSTEIN 1 · TEL.: (02 01) 41 2i
Seite ~ - - I 244
INTEL CORPORATION
3065 Bowers Avenue, Santa Clara, Kalifornien 95051, V.St.A.
Verfahren zur Herstellung einer integrierten CMOS-Schaltung,
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer komplementären Metalloxydhalbleiter-(CMOS)-Schaltung in integrierter Schaltungstechnik.
Bei der Herstellung komplementärer MOS Transistoren werden zwischen den komplementären Bauelementen Schutz- bzw. Sicherheitsbänder zur Reduzierung der parasitären Stromwege verwendet. Es sind zahlreiche Verfahren zur Ausbildung dieser Sicherheitsbänder bekannt, so z. B. aus den US-PS*n 4 013 484, und 4282 648.
Bekanntlich haben CMOS-Schaltungen in integrierter Schaltungstechnik eine Anzahl von Vorteilen gegenüber p-Kanal- oder n-Kanal-Schaltungen, z. B. Rauschunempfindlichkeit, geringe Leistungsaufnahme und sehr hohen Widerstand gegen Ausfälle aufgrund von lonisationsstrahlung. Ein mit CMOS-Schaltungen verbundenes Problem liegt darin, daß sie zur "Verriegelung" neigen. Zahlreiche transistorähnliche Streuwege sind in CMOS-Schaltungen gebildet, und schädliche Ströme fließen durch diese Nebenwege, wenn die Schaltung "verriegelt" wird. Eine vorgeschlagene Lösung des Verriegelungsproblems macht von einem stark leitenden Substrat Gebrauch und bildet aktive
Z/ko.
. 6-
Bauelemente in einer auf dem Substrat aufgewachsenen epitaktischen Schicht aus.
Der Erfindung liegt die Aufgabe zugrunde, ein besonderes Verfahren zur Ausbildung der Sicherheitsbänder bei der Herstellung von komplementären MOS-Schaltungen anzugeben. Insbesondere sollen die SicherheitsbMnder innerhalb einer Senke im Zuge des Verfahrens selbstausrichtend sein, um die Bauelementendichte bei der CMOS-Herstellung zu erhöhen.
Bei dem erfindungsgemäßen Verfahren zur Herstellung einer komplementären Metalloxydhalbleiter-Schaltung (CMOS-Schaltung) werden eine Oxydschicht, eine Siliziumnitridschicht und eine Polysiliziumschicht auf einem Siliziumsubstrat aufgebaut. In der Polysiliziumschicht wird eine Öffnung ausgebildet, und danach wird durch diese Öffnung im Substrat eine Senke geformt. Erste und zweite Maskierteile werden gebildet, von denen das erste Maskierteil in der Öffnung und das zweite Maskierteil entfernt von der Öffnung angeordnet werden. Danach wird das Substrat einem solchen Dotierschritt unterworfen, daß eine dotierte Zone zwischen dem ersten Maskierteil und der in der Polysiliziumschicht gebildeten Öffnung entsteht, wodurch ein Sicherheitsband in der Öffnung gebildet wird. Danach wird die Siliziumnitridschicht an einer mit dem ersten Maskierteil ausgerichteten Stelle geätzt; gleichzeitig werden die Polysiliziumschicht und die Siliziumnitridschicht in Ausrichtung mit dem zweiten Maskierteil geätzt. Dadurch werden erste und zweite Siliziumnitridbauteile auf dem Substrat gebildet. Sodann wird eine Feldoxydschicht zwischen den im gegenseitigen Abstand angeordneten Siliziumnitridbauteilen aufgewachsen. Die Zonen zwischen den ersten und zweiten Siliziumnitridbauteilen dienen als η-Kanal- und p-Kanal (komplementäre) Transistoren.
Hierdurch gelingt es, das Schutz- bzw. Sicherheitsband in
ο β ο υ ο β ββ ·ο ♦ β α » ο α
OO ο οθορ· οο e
ο ο * ο ο ^? ^ ™ο ο ♦ ο
«β α 6 β OO OO ο ·
der Senke selbstausrichtend und unter danach gebildeten Feldoxydzonen einzubauen« Es ergeben sich entsprechend höhere Dichten bei der CMOS Fabrikation»
Angegeben wird ferner ein verbesserter Endpunktbestimmungsschritt für die Plasmaätzung, insbesondere beim Ätzen von PolySilizium.
Im folgenden wird die Erfindung anhand eines in der Zeichnung schematisch dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen:
Fig. 1 eine schematische Schnittansicht auf ein Substrat mit einer epitaktischen Schicht, einer ersten Oxydschicht, einer Siliziumnitridschicht, einer Polysiliziumschicht und einer zweiten Oxydschicht;
Fig. 2 das Substrat gemäß Figur 1 nach der Ausbildung einer Öffnung durch die zweite Oxydschicht;
Fig» 3 das Substrat gemäß Figur 2 nach dem Ätzen der Polysiliziumschicht, wobei schematisch auch eine lonenimplatationsschritt dargestellt ist;
Fig. 4 das Substrat gemäß Figur 3 nach einem Erweiterungsschritt zur Bildung einer Senke im Substrat und während eines anderen Ionenimplatationsschritts;
Fig„ 5 das Substrat gemäß Figur 4 nach der Bildung von Photolackmaskierteilen auf dem Substrat und während eines Ionenimplatationsschritts;
Fig. 6 das Substrat gemäß Figur 5 nach einer Plasmaätzung ;
Fig ο 7 das Substrat gemäß Figur 6 nach Entfernung der Photolack-Maskierteile und der restlichen PoIysilisiumzonen;
Fig. 8 das Substrat gemäß Figur 7 nach dem Aufwachsen von Feldoxydzonen auf dem Substrat;
Fig ο 9 einen Teil des Substrats gemäß Figur 5 während eines Plasmaätzschritts; und
Fig. 10 den Teil des Substrats gemäß Figur 9 während der Plasmaätzung und nach dem Ätzen des PoIysiliziumso
.2-
Ein Verfahren zur Herstellung einer komplementären Metalloxydhalbleiterschaltung (CMOS Schaltung) wird beschrieben, bei dem besonders die "Frontenden-"Herstellungsschritte zur Bildung von Wirtszonen für die komplementären Feldeffekttransistoren wesentlich sind. Im folgenden Teil der Beschreibung werden zahlreiche Einzelheiten angegeben, beispielsweise Dotierungsniveaus, Leitungstypen, Schichtdicken usw., um das Erfindungsverfahren zu verdeutlichen. Es ist für den Fachmann klar, daß die Erfindung auf derartige Einzelheiten nicht beschränkt ist. In anderen Fällen werden bekannte Verfahrensschritte, beispielsweise Reinigungsschritte, nicht im einzelnen beschrieben, um die Erläuterung der Erfindung nicht mit unnötigen Einzelheiten zu belasten.
Das beschriebene Beispiel wird zur Ausbildung einer p-leitenden Senke in einer epitaktischen Schicht verwendet. Die Erfindung kann jedoch mit den gleichen Vorteilen zur Ausbildung einer η-leitenden Senke dienen; außerdem ist das beschriebene Verfahren nicht auf eine epitaktische Schicht beschränkt.
In Figur 1 ist ein monokristallines Siliziumsubstrat 10 gezeigt. Dieses Substrat ist stark mit Antimon dotiert und hat bei dem beschriebenen Beispiel einen spezifischen Widerstand von 0,01 Ohm-cm, ist also beinahe metallisch. Eine leichter dotierte η-leitende epitaktische Schicht 11 ist auf dem Substrat in üblicher Weise epitaktisch gebildet. (Diese Schicht wird zusammen mit anderen Schichten im folgenden Teil der Beschreibung gemeinsam als das "Substrat" bezeichnet.) Die Schicht 11 hat eine Stärke von etwa 5 ^m und ist phosphordotiert auf einen spezifischen Widerstand von 0,6 Ohm-cm. Aktive Bauelemente werden in der epitaktischen Schicht 11 gebildet. Die leichter dotierte epitaktische Schicht auf dem stark dotierten Substrat verringert wesentlich
5 O O ΦΙ
3 omoo ο ο
» ύ ο β/ ο οο
Ö 0 **
Stromwege
die parasitären/^ die mit dem vorstehend erwähnten "Verriegelungsproblem" in Verbindung stehen«
Eine Siliziumdioxydschicht 12 v/ird auf der epitaktischen Schicht 11 aufgewachsen. Diese Schicht hat bei dem beschriebenen Ausführungsbeispiel eine Stärke von 800 A, Eine Siliziumnitridschicht 13 von etwa 1000 A* Stärke wird über der Oxydschicht 12 gebildet. Danach wird eine polykristalline Siliziumschicht 14 über der Siliziumnitridschicht 13 gebildet. Bei dem beschriebenen Ausführungsbeispiel hat diese Schicht eine Stärke von etwa 5500 SL Eine Oxydschicht 15 wird auf der Polysiliziumschicht 14 bis auf eine Stärke von etwa 2700 A aufgewachsen»
Gemäß Figur 2 wird ein üblicher Maskier- und Ätzschritt zur Ausbildung einer Öffnung 17 durch die Oxydschicht 15 verwendet» Diese Öffnung dient, wie gezeigt werden wird, der Definition einer p-leitenden Senke. Beispielsweise kann die Öffnung eine Weite von etwa 5 /jm haben, wenn stromerzeugende photolithographische Methoden Anwendung finden.
Als nächstes wird die Polysiliziumschicht 14 entsprechend Darstellung in Figur 3 im Bereich der Öffnung 17 geätzt. Dieser Ätzschritt wird zur Ausbildung einer Hinterschneidung des Polysiliziums fortgesetzt, wodurch sich Oxydüberhänge 18 ausbilden. Bei dem beschriebenen Verfahren haben diese Überhänge eine Breite von 2 pm (auf jeder Seite). Bekanntlich ist eine solche Hinterschneidung bei Polysilizium relativ leicht einzustellen»
Das Substrat wird danach entsprechend schematischer Darstellung durch die Linien 19 einer Ionenimplantation unterworfen. Bor wird bei einem Energieniveau von 100 keV bis zu einer
12 2
Dosierung von etwa 7,0 χ 10 /cm implantiert. Die Überhänge 18 verhindern die Dotierung der epitaktischen Schicht 11 unter
:. ': 3320&0U
•/Ό-
den Überhängen, so daß eine dotierte Zone 22 in Ausrichtung mit der Öffnung 17 entsteht. (Die Oxydschicht 15 ist zusammen mit den Schichten 12 und 13 dick genug, um die Ionen zu sperren). Ein Hochtemperatur-Treiberschritt dient zum Treiben des Dotierstoffs in die epitaktische Schicht, wodurch die p-Senke 23 entsprechend Darstellung in Figur entsteht. Ein gewöhnlicher Hochtemperaturschritt kann beispielsweise verwendet werden, wobei die Substrattemperatur graduell auf eine Temperatur von etwa 1100 C erhöht und bei dieser Temperatur für 20 Stunden gehalten wird.
Wie in Figur 4 gezeigt ist, wird das Substrat nach der Entfernung der Oxydschicht 15 einem schematisch durch die Linien 23 veranschaulichten zusätzlichen Ionenimplantationsschritt unterworfen. Dieser Schritt dient zur Entwicklung der Schwellenspannung für die n-Kanal-Bauelemente, die nachfolgend in der p-Senke 23 gebildet werden. Bei den bevorzugten Bauelementen wird ein Borimplantat verwendet und bei einem Energieniveau von 100 keV mit einer Dosis von etwa
12 2
1,0 χ 10 /cm implantiert. Diese Dotierung ist durch die Zone 27 veranschaulicht.
Danach wird eine Photolackschicht über dem Substrat angeordnet und e'rste und zweite Maskierteile aus dieser Schicht unter Verwendung üblicher Maskierverfahren definiert. Das Photolack-Maskierteil 30a ist in der Öffnung 17 (oberhalb der Senke 23) gebildet. Das zweite Maskierteil 30b wird mit Abstand von der Senke 23 über der Polysiliziumschicht 14 gebildet. Das Substrat wird wiederum einem Ionenimplantationsschritt entsprechend den schematischen Darstellungen durch die Linien 32 unterworfen. Die Photolackteile sperren ebenso wie die Polysiliziumschicht 14 die Ionenimplantation. Daher wird der Dotierstoff nur in der Zone 33 implantiert. In einer Draufsicht ist die Zone 33 ein durchgehendes Band, das um den -Peripheriebereich der p-leitenden Senke 23 ver-
β * β β β HA^ «<9
läuft» Bei dem beschriebenen Verfahren wird ein Borimplantat bei einem Energieniveau von 100 keV zur Erzielung einer Dosis
13 2
bzw. Konzentration von etwa 5 χ 10 /cm in der Zone 33 verwendet. Die Zone 33 bildet ein Schutz- bzw. Sicherheitsband um die Senke 23.
Als nächstes wird ein Plasmaätzschritt zum Ätzen der Siliziumnitridschicht 13 in Ausrichtung mit dem Maskierteil 30a und zum gleichzeitigen Ätzen sowohl der Polysiliziumschicht 14 als auch der Siliziumnitridschicht 13 in Ausrichtung mit dem Maskierteil 30b verwendet.Die sich ergebende Struktur ist in Figur 6 gezeigt. Die Oxydschicht 12 bildet eine Ätzsperre, die die Verwendung des Plasmaätzverfahrens ohne Beschädigung der darunterliegenden epitaktischen Schicht ermöglicht. Ein Siliziumnitridbauteil 13a bildet sich dadurch unter dem Photolackbauteil 30a, und in ähnlicher Weise bilden sich ein Polysiliziumbauteil 14b und ein Siliziumnitridbauteil 13b unter dem Photolackteil 30b.
Danach werden entsprechend der Darstellung in Figur 7 die Photolackteile entfernt, wobei auch das restliche PoIysilizium weggeätzt wird, und es bilden sich Oxydbauteile 12a unter dem Siliziumnitridbauteil 13a und ein Oxydbauteil 12b unterhalb des Siliziumnitridbauteils 13b aus.
Feldoxydzonen 36 werden auf dem Substrat aufgewachsen (z. B„ bei 9200C in einer feuchten Atmosphäre). Bekanntlich verhindert das Siliziumnitrid die Bildung von Oxyden, so daß auf den Zonen 42 und 43 kein Oxyd entsteht. Dies führt dazu, daß die Zone 42 von der Zone 43 durch das Feldoxyd 36 entsprechend Darstellung in Figur 8 getrennt ist. Während des Wachstums des Feldoxyds 36 baut sich ein η-leitender Dotierstoff aus der epitaktischen Schicht 11 gegen das wachsende Oxyd auf und bildet eine n+Zone 45. Diese Zone vervollständigt zusammen mit der Zone 33 das Sicherheitsband zwischen· benachbarten Bauelementen. -"ο»--1·· \ ..■ - ■ - , v\
Nach Entfernen der Siliziumnitridbauteile kann ein n-Kanal-Bauelement in der p-Senke in der Zone 42 und ein p-Kanal-Bauelement in der Zone 43 gebildet werden.
Bei der Plasmaätzung zum Ätzen des Polysiliziumnitrids (vgl. Figuren 5 und 6) kann SFg mit 10 % O„ in einem im Handel erhältlichen Plasmaätzmittel verwendet werden. Ein Druck von 0,4 Torr wird verwendet, bis der Endpunkt für die PoIysiliziumätzung festgestellt wird. Danach wird der Druck auf 0, 2 Torr für die Siliziumnitridätzung reduziert. Die Änderung der Lichtemission (Endpunkt) bei Fertigstellung des PoIysiliziumbereichs der Ätzung ist etwas schwer zu messen. Dagegen ist der Endpunkt für das Siliziumnitrid leichter festzustellen.
Es wurde gefunden, daß der Zusatz eines Gases zur Indikation des Endpunktes (nachfolgend "Indikatorgas" genannt) sehr zweckmäßig insbesondere zur Bestimmung des Endpunktes für die Polysiliziumätzung ist. Vielleicht ist dieses Indikatorgas analog zu einem Titrationsindikator in der Naßchemie.
Das Indikatorgas kann irgendein Gas sein, das einen sehr starken Wechsel im Lichtzutritt ergibt, wenn eine chemische Änderung bei der Ätzreaktion stattfindet. Diese chemische Änderung kann eine Änderung der Konzentration in einem der Reaktanten oder eine Änderung der Konzentration eines der Endprodukte sein. Es wurde gefunden, daß Freon 12 ein ausgezeichnetes Indikatorgas für die Plasmaätzung von Polysilizium darstellt.
In Figur 9 ist der Plasmaätzschritt, bei dem die Polysiliziumschicht 14 in Ausrichtung mit der Photolackschicht 3Od geätzt wird, dargestellt. Die normalerweise verwendeten Gase für diesen Schritt sind SF-. und Sauerstoff wie oben erwähnt wurde.
Gemäß einem bevorzugten Ausführungsbeispiel wird Freon 12 in einer Menge von angenähert 5 % (Partialdruck) zugegeben« Solange beträchtliche Mengen an Polysilisium verbleiben, ergibt sich eine erste Emission,, die als Emission 1 in Figur
9 gezeigt ist. Sobald die Polysiliziumschicht entsprechend Darstellung in Figur 10 aufgebraucht ist, tritt eine wesentliche Änderung der Emission auf, die als Emission 2 in Figur
10 dargestellt ist.
Die Anmelderin ist sich nicht sicher, warum eine starke Änderung der Emission bei Aufbrauch des Polysiliziurns stattfindet. Tatsächlich ist die Chemie in dieser Beziehung extrem kompliziert und nicht ohne weiteres einer einfachen Analyse zugänglich. Es wird jedoch angenommen, daß das Freon in wesentlichen Mengen von Fluorradikalen verbraucht wird, sobald Polysilizium geätzt worden ist» Dieser plötzliche Verbrauch des Freon ergibt wahrscheinlich die beträchtliche Änderung in der Lichtemission. Obwohl das Freon 12 bei dem zuvor beschriebenen Beispiel zur Bestimmung des Endpunktes der Polysiliziumätzung verwendet wird, kann es auch zur Bestimmung der Endpunkte in anderen Plasmaätzprozessen mit Erfolg eingesetzt werden.
Eine Anzahl der zuvor beschriebenen Verfahrensschritte führt zu einer im Vergleich zu bekannten Prozessen verbesserten Herstellung. So sorgen beispielsweise die Überhänge 18 gemäß Figur 8 für eine Abstandshaltung des Dotierstoffs 22 von dem Rand der Polysiliziumschicht 14, bevor der Hoch™ temperatur-Treiberschritt ausgeführt wird. Nach diesem Treiberschritt, der die p-Senke 23 ausbildet, ist die Senke angenähert mit dem Rand der Polysiliziumschicht 14 (Figur 4) ausgerichtet. Die Polysiliziumschicht 14 trägt daher die Maskierinformation für die p-Senke. Dies ermöglicht die einfache Implantation des zur Einstellung der Schwellenspannung der n-Kanal-Bauelemente verwendeten Dotierstoffs und ferner die Selbstausrichtung des
Sicherheitsbandes um die Senke 23. Das Polysilizium kann nicht nur den zur Ausbildung der p-Senke benötigten hohen Temperaturen standhalten, sondern ist auch zum Einstellen der den Überhängen 18 zugeordneten Hinterschneidung ausgezeichnet geeignet. Das zur Definition der Struktur gemäß Figur 6 verwendete Plasmaätzverfahren ätzt zwar unterschiedliche Materialien (Polysilizium und Siliziumnitrid) um ein Maskierteil herum, während das Siliziumnitrid allein um das andere Maskierteil geätzt wird.
Vorstehend wurden Frontenden-Herstellungsschritte für ein CMOS Verfahren beschrieben, das eine höhere Fabrikationsdichte als bekannte Verfahrensweisen ermöglicht.

Claims (1)

  1. Patentansprüche
    1. Verfahren zur Herstellung integrierter CMOS-Schaltungen auf einem Siliziumsubstrat, dadurch gekenn zeichnet , daß eine Schicht aus Polysilizium auf dem Substrat aufgebaut, eine Öffnung in der Polysiliziumschicht gebildet, danach ein erster Dotierstoff durch die Öffnung in das Substrat eingeführt wird, um in dem Substrat eine dotierte erste Zone zu bilden, daß innerhalb der Öffnung mit Abstand vom Rand der in der Polysiliziumschicht gebildeten Öffnung ein Maskierteil angeordnet wird und daß ein zweiter Dotierstoff in die zwischen dem Maskierteil und dem Rand der Polysiliziumöffnung gelegenen Bereiche der dotierten ersten Zone eingeführt wird, um die erste Zone mit einem Sicherheitsband zu umgeben»
    2« Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Bildung der Polysiliziumschicht eine Siliziumdioxydschicht und eine Siliziumnitridschicht auf dem Siliziumsubstrat gebildet werden.
    3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten und zweiten Dotierstoffe den gleichen Leitungstyp haben.
    4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß sowohl als erster als auch als zweiter Dotierstoff Bor verwendet wird.
    5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine über der Polysiliziumschicht ange-
    ordnete Maskierschicht zur Begrenzung der Öffnung in der Polysiliziumschicht verwendet wird, daß die Polysiliziumschicht unter der Maskierschicht derart hinterschnitten wird, daß sich ein Überhang ausbildet, und daß der erste Dotierstoff bei der Bildung der ersten Zone in dem Substrat durch Ionenimplantation eingeführt wird, die unter dem Überhang derart begrenzt wird, daß die anfängliche Einführung des ersten Dotierstoffs in das Substrat auf einen Bereich mit Abstand von dem Rand der Polysiliziumöffnung begrenzt ist.
    6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß beim Einführen des ersten Dotierstoffs ein Hochtemperaturtreiberschritt verwendet wird, mit dem der erste Dotierstoff zur Bildung einer Senkenzone eindiffundiert wird.
    7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß als Maskierschicht eine auf die Polysiliziumschicht aufgewachsene Oxydschicht verwendet wird.
    8. Verfahren zur Herstellung einer komplementären Metalloxydhalbleiterschaltung auf einem Siliziumsubstrat, dadurch gekennzeichnet, daß eine Siliziumdioxydschicht auf dem Substrat aufgebaut,;auf letzterer eine Siliziumnitridschicht gebildet, darüber eine Polysiliziumschicht mit einer Öffnung gebildet wird, daß durch die Öffnung in der Polysiliziumschicht eine Substratzone zur Bildung einer Senkenzone in dem Substrat dotiert wird, daß ein erstes Maskierteil in der Öffnung über einem Teil der Senkenzone und ein zweites Maskierteil mit Abstand von der Öffnung gebildet werden, daß danach das Substrat einem Dotierungsschritt unterzogen wird, bei dem zwischen dem ersten Maskierteil und dem Öffnungsrand zur Bildung eines Sicherheitsbandes in der Senkenzone eine dotierte Zone entsteht, daß die Siliziumnitridschicht in Ausrichtung mit dem ersten Maskierteil und die Polysiliziumschicht sowie
    β « Q a a & ο a αφ
    ϊ & * ff C ο λ.
    > ο ο <· * β
    die Siliziumnitridschicht in Ausrichtung mit dem zweiten Maskierteil sodann geatzt werden, um erste und zweite Siliziumnitridbauteile zu bilden, und daß eine Feldoxydschicht auf dem Substrat aufgewachsen wird, wobei die ersten und zweiten Siliziumnitridbauteile das Feldoxydwachstum sperren, wodurch erste und zweite Zonen entstehen, die von dem Feldoxyd getrennt sind und zum Einbau von komplementären MOS-Bauelementen geeignet sind.
    9o Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß auf der Polysiliziumschicht eine Oxydschicht aufgewachsen wird, die bei der Begrenzung der Öffnung in der Polysiliziumschicht als Maskierschicht dient.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Polysiliziumschicht unter der Oxydschicht hinterschnitten
    11» Verfahren zur Herstellung einer komplementären Metalloxydhalbleiter-Schaltung unter Verwendung eines stark dotierten Siliziumsubstrats und einer leichter dotierten epitaktischen Schicht auf dem Substrat, dadurch gekennzeichnet, daß eine erste Oxydschicht über der epitaktischen Schicht, eine Siliziumnitridschicht über der ersten Oxydschicht und eine Polysiliziumschicht über der Siliziumnitridschicht gebildet werden, wobei eine Öffnung in der Polysiliziumschicht ausgebildet wird, daß durch die Öffnung eine erste Zone in der epitaktischen Schicht dotiert wird, um in der epitaktischen Schicht eine Senkenzone mit einem demjenigen der epitaktischen Schicht entgegengesetzten Leitungstyp zu bilden, daß danach in der Öffnung ein erstes Maskierteil und von der Öffnung entfernt ein zweites Maskierteil gebildet werden, daß das Substrat sodann einem Dotierschritt derart unterworfen wird, daß eine zweite dotierte Zone zwischen dem ersten Maskierteil und der von der Polysiliziumschicht begrenzten Öffnung entsteht, wobei die zweite dotierte
    Zone ein Sicherheitsband in der Senkenz"one bildet, daß die Siliziumnitridschicht in Ausrichtung mit dem ersten Maskierteil sowie die Polysiliziumschicht und die Siliziumnitridschicht in Ausrichtung mit dem zweiten Maskierteil geätzt werden, um erste und zweite Siliziumnitridbauteile zu bilden, daß eine Feldoxydschicht auf der epitaktischen Schicht aufgewachsen wird, wobei die ersten und zweiten Siliziumnitridbauteile das Wachstum der Feldoxydschicht verhindern, wodurch erste und zweite beabstandete und von der Feldoxydschicht getrennte Zonen entstehen, in denen komplementäre MOS-Transistoren gebildet werden können·
    12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß eine zweite Oxydschicht über der Polysiliziumschicht aufgewachsen wird und daß die zweite Oxydschicht als Maskierschicht bei der Begrenzung der Öffnung verwendet wird.
    13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Polysiliziumschicht unterhalb der zweiten Oxydschicht bei der Bildung der Öffnung hinterschnitten wird.
    14. Verfahren insbesondere nach einem der Ansprüche 1 bis 13 unter Verwendung der Plasmaätzung zur Ätzung wenigstens einer Schicht bei der Herstellung einer integrierten Schaltung, dadurch gekennzeichnet, daß den bei der Plasmaätzung verwendeten Gasen ein Indikatorgas zugesetzt wird, das eine beträchtliche Emissionsänderung bei einer chemischen Änderung während des Ätzvorgangs herbeiführt.
    15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß beim Ätzen einer Polysiliziumschicht zur Erleichterung der Endpunktbestimmung Freon den Gasen der Plasmaätzung zugesetzt wird.
DE19833320500 1982-06-10 1983-06-07 Verfahren zur herstellung einer integrierten cmos-schaltung Ceased DE3320500A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/387,050 US4412375A (en) 1982-06-10 1982-06-10 Method for fabricating CMOS devices with guardband

Publications (1)

Publication Number Publication Date
DE3320500A1 true DE3320500A1 (de) 1983-12-15

Family

ID=23528241

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19833320500 Ceased DE3320500A1 (de) 1982-06-10 1983-06-07 Verfahren zur herstellung einer integrierten cmos-schaltung

Country Status (3)

Country Link
US (1) US4412375A (de)
JP (1) JPS5946061A (de)
DE (1) DE3320500A1 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4470191A (en) * 1982-12-09 1984-09-11 International Business Machines Corporation Process for making complementary transistors by sequential implantations using oxidation barrier masking layer
US4471523A (en) * 1983-05-02 1984-09-18 International Business Machines Corporation Self-aligned field implant for oxide-isolated CMOS FET
US4527325A (en) * 1983-12-23 1985-07-09 International Business Machines Corporation Process for fabricating semiconductor devices utilizing a protective film during high temperature annealing
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4600445A (en) * 1984-09-14 1986-07-15 International Business Machines Corporation Process for making self aligned field isolation regions in a semiconductor substrate
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
US4717683A (en) * 1986-09-23 1988-01-05 Motorola Inc. CMOS process
US5061654A (en) * 1987-07-01 1991-10-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having oxide regions with different thickness
JPH01125971A (ja) * 1987-11-11 1989-05-18 Seiko Instr & Electron Ltd Ｃ−ｍｉｓ型半導体装置とその製造方法
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US5447879A (en) * 1993-07-02 1995-09-05 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a compactor in a semiconductor memory device having a TFT transistor
KR0138234B1 (ko) * 1994-02-24 1998-04-28 김광호 고전압 모오스 트랜지스터의 구조
US5434099A (en) * 1994-07-05 1995-07-18 United Microelectronics Corporation Method of manufacturing field isolation for complimentary type devices
TW301027B (de) * 1994-11-28 1997-03-21 Advanced Micro Devices Inc
US5679588A (en) * 1995-10-05 1997-10-21 Integrated Device Technology, Inc. Method for fabricating P-wells and N-wells having optimized field and active regions
US5861330A (en) * 1997-05-07 1999-01-19 International Business Machines Corporation Method and structure to reduce latch-up using edge implants
JPH113869A (ja) * 1997-06-11 1999-01-06 Nec Corp 半導体装置の製造方法
US5982012A (en) * 1998-01-14 1999-11-09 Foveon, Inc. Pixel cells and pixel cell arrays having low leakage and improved performance characteristics
US5981326A (en) * 1998-03-23 1999-11-09 Wanlass; Frank M. Damascene isolation of CMOS transistors
JP2009043804A (ja) * 2007-08-07 2009-02-26 Panasonic Corp 半導体記憶装置、メモリ搭載ｌｓｉ、及び半導体記憶装置の製造方法
TWI588918B (zh) * 2014-04-01 2017-06-21 亞太優勢微系統股份有限公司 具精確間隙機電晶圓結構與及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2816795A1 (de) * 1977-09-21 1979-04-05 Harris Corp Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis
DE3002051A1 (de) * 1979-01-22 1980-07-31 Ates Componenti Elettron Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen
DE3312720A1 (de) * 1982-04-08 1983-10-13 SGS-ATES Componenti Elettronici S.p.A., 20041 Agrate Brianza, Milano Verfahren zur herstellung von komplementaeren mos-transistoren in hochintegrierten schaltungen fuer hohe spannungen

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919008A (en) * 1970-12-02 1975-11-11 Hitachi Ltd Method of manufacturing MOS type semiconductor devices
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
US4152823A (en) * 1975-06-10 1979-05-08 Micro Power Systems High temperature refractory metal contact assembly and multiple layer interconnect structure
JPS5286083A (en) 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
US4313768A (en) * 1978-04-06 1982-02-02 Harris Corporation Method of fabricating improved radiation hardened self-aligned CMOS having Si doped Al field gate
JPS5529116A (en) * 1978-08-23 1980-03-01 Hitachi Ltd Manufacture of complementary misic
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US4272880A (en) * 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
US4317273A (en) * 1979-11-13 1982-03-02 Texas Instruments Incorporated Method of making high coupling ratio DMOS electrically programmable ROM
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4345366A (en) * 1980-10-20 1982-08-24 Ncr Corporation Self-aligned all-n+ polysilicon CMOS process
US4382827A (en) * 1981-04-27 1983-05-10 Ncr Corporation Silicon nitride S/D ion implant mask in CMOS device fabrication
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2816795A1 (de) * 1977-09-21 1979-04-05 Harris Corp Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis
DE3002051A1 (de) * 1979-01-22 1980-07-31 Ates Componenti Elettron Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen
DE3312720A1 (de) * 1982-04-08 1983-10-13 SGS-ATES Componenti Elettronici S.p.A., 20041 Agrate Brianza, Milano Verfahren zur herstellung von komplementaeren mos-transistoren in hochintegrierten schaltungen fuer hohe spannungen

Also Published As

Publication number Publication date
US4412375A (en) 1983-11-01
JPS5946061A (ja) 1984-03-15

Similar Documents

Publication Publication Date Title
DE3320500A1 (de) Verfahren zur herstellung einer integrierten cmos-schaltung
DE3780369T2 (de) Verfahren zum herstellen einer halbleiterstruktur.
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE3939319C2 (de) Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors
DE4219319B4 (de) MOS-FET und Herstellungsverfahren dafür
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE3000847A1 (de) Verfahren zur ausbildung dotierter zonen in einem substrat
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE2160427C3 (de)
DE2728167A1 (de) Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen
DE2628407A1 (de) Verfahren zum herstellen von vergrabenen dielektrischen isolierungen
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE3709708C2 (de) Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors
DE2703877A1 (de) Mis-feldeffekttransistor mit kurzer kanallaenge
EP0071665B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2615754C2 (de)
CH615781A5 (de)
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2641752B2 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE2404184A1 (de) Mis-halbleitervorrichtung und verfahren zu deren herstellung
DE69016840T2 (de) Verfahren zur Herstellung eines lateralen Bipolartransistors.
DE2605641C3 (de) Hochfrequenztransistor und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 27/092

8131 Rejection