DE3239221A1

DE3239221A1 - Integrierte vorrichtung und verfahren zum pruefen eines mikroprozessor-systems

Info

Publication number: DE3239221A1
Application number: DE19823239221
Authority: DE
Inventors: Patrick P Fasang
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1981-10-22
Filing date: 1982-10-22
Publication date: 1983-06-16
Also published as: US4433413A; JPS5880749A

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen

Berlin und München VPA 81 P 8251

Integrierte Vorrichtung und Verfahren zum Prüfen eines Mikroprozessor-Systems - '-"

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zum Prüfen der Funktionen eines Mikroprozessor-Systems.

Der funktianelle Betrieb eines Mikroprozessor-Systems enthält die Verarbeitung von Daten in Form von elektrischen Signalen, die innerhalb des Systems über einen Datenbus an Orte übertragen werden, die durch Adressen in Form von elektrischen Signalen, welche über einen Adreßbus gesendet werden, bezeichnet sind. Die Operationen werden aufgrund von Befehlen in Form von weiteren elektrischen Signalen durchgeführt, die über den Datenbus laufen, wobei der Zustand des betreffenden Prozessors durch die elektrischen Signale, die über einen Steuerbus gesendet werden, bestimmt wird. Mikroprozessor-Systeme enthalten eine Vielzahl von Komponenten, beispielsweise Mikroprozessor-Einheiten, Nur-Lesespeicher und Speicher mit wahlfreiem Zugriff (ROM bzw. RAM), Seriell- und Parallel-Eingangs/Ausgangs-Datenübertragungsregister, digitale Steuerlogikschaltungen, Taktgeneratoren, Bustreiber usw.. Das Prüfen der Funktionen dieser Komponenten in deren Systemumgebung erfordert, dass das System über eine Folge von Prüfbefehlen schrittweise durchgeprüft wird und dass geprüft wird, ob die Operationen, die durch diese Befehle bezeichnet sind, korrekt ausgeführt werden.

Eine herkömmliche Prüfung der Funktionen eines Mikroprozessor-Systems wird im sog. Qff-Line-Zustand mit einer 35

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externen Prüfanordnung durchgeführt. Dazu wird eine vorbestimmte Folge von Prüfbefeh]en zusammen mit bestimmten Testdaten von außen in das System eingegeben. Die Antwort des Systems auf diese Prüfbefehle wird dann durch Lesen der Daten beobachtet, die sich aus der Funktion des Systems und aus den Test-Eingangsdaten aus dem System ergeben. Es wird dann ein Vergleich der Ausgangsdaten als Ergebnis der Prüfung mit Referenzdaten vorgenommen, die repräsentativ für Ausgangsdaten einer fehlerfreien Funktion des Systems sind.

Das Prüfen eines Mikroprozessor-Systems in der Weise, wie sie beschrieben wurde, wobei eine externe Prüfeinrichtung benutzt wird, hat bestimmte Nachteile. Der Datenaustausch zwischen den sog. On-Board-Komponenten des Mikroprozessorsystems ist sehr schnell. Indessen ist die Übertragung von Information über die Schnittstelle zwischen der externen Prüfeinrichtung und dem Mikroprozessor-System verhältnismäßig langsam. Auf diese Weise müssen bei Ver-Wendung einer externen Prüfeinrichtung Prüfungen wiederholt werden, oder es müssen Operationen in Schleife ausgeführt werden, um einen genügend großen Zeitraum für den Zustand des Systems, das überwacht werden soll, zur Verfügung zu haben. Desweiteren empfängt eine externe Prüfeinrichtung Prüfergebnis-Daten aus dem Mikroprozessor-System, das geprüft wird, in serieller Form, was die Prüfung der Korrektheit einer parallelen Übertragung von Information innerhalb des Systems kompliziert. Außerdem sind, da Information innerhalb des Systems nahe der Lichtgeschwindigkeit übertragen wird, einige andere Prüfungen notwendig, die nur schwierig im Echtzeit-Betrieb dann ausgeführt werden können, wenn eine externe Prüfeinrichtung verwendet wird, da der Eingabe/Ausgabe-Vorgang für Information zu der oder von der Prüfeinrichtung zu langsam ist.

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Die Verwendung einer externen Prüfeinrichtung zur Prüfung der Funktionen eines Mikroprozessor-Systems erfordert, daß die externe Prüfeinrichtung mit dem System verbunden ist. Auf diese Weise sind Prüfungen von Mikroprozessor-Systemen, die in unzugänglichen odor entfernten Orten installiert sind, unter Umständen nicht möglich oder können nicht häufig genug vorgenommen werden. Außerdem kann der Betrieb einer derartigen externen Einrichtung einen Grad von Ausbildung eines technischen Fachmannes erfordem, der nicht immer zur Verfügung steht. Eine externe Prüfeinrichtung tendiert allgemein dahin, daß sie eine Allzweckeinrichtung ist und Möglichkeiten und Komponenten enthält, die für einen speziellen Test, der in einem speziellen Mikroprozessor-System durchgeführt wird, überflüssig sind.

Es wurden Software-Prüfroutinen zur Verwendung in Mikroprozessor-Systemen entwickelt, wodurch der Mikroprozessor die Genauigkeit seiner Informations-Übertragungswege prüfen kann. Solche Prüfungen enthalten Paritäts-Prüfungen und dergl., welche nur begrenzt brauchbar sind. Sie überprüfen nicht die Korrektheit der Funktionsoperationen des Gesamtsystems bei der Verarbeitung von aktuellen Daten, um zu bestimmen, ob korrekte Ergebnisse erreicht werden.

Eine Einbau-Technik zum Prüfen der Funktionen einer logischen Schaltung wurde bei Koenemann, et al, "Built-In-Logic Block Observation techniques", in Proc. 1979 IEEE Test Conference ; Cherry Hill, N. Y., IEEE, New York, N. Y., Session 2, Seiten 37 bis 41 vorgeschlagen. Das vorgeschlagene Konzept benutzt eine Schaltung, die als "Builtin Logic Block Observer" oder "BILBO" bezeichnet ist. Diese Einrichtung "BILBO" hat eine Reihe von Flipflops, die in einer schrittweisen Ordnung angeordnet sind

"*" VPA 81 P 8251 und dazu bestimmt sind, direkt Eingangssignale zu empfangen, so daß der Ausgangssignal-Zustand des "BILBO" sowohl von seinen gegenwärtigen Eingangssignalen als auch von seiner Zustands-Vergangenheit abhängt. Das Ausgangssignal. eines "BILBO" wird als ein Dateneingangssigna] an eine digitale Logikschaltung geliefert, und das Ausgangssignal der digitalen Logikschaltung wird als das Eingangssignal für einen zweiten "BILBO" abgegeben. Wenn eine Reihe von Zahlen durch den ersten "BILBO" erzeugt worden ist, wird das Ausgangssignal des ersten BILBO an die Logikschaltung geliefert. Mit jedem Ausgangssignal der Logikschaltung wird ein Eingangssignal in den zweiten BILBO eingegeben, was die Antwort der Logikschaltung auf jedes Eingangssigna] repräsentiert, das von dem ersten BILBO empfangen worden ist. Bei Beendigung der Prüfprozedur steht ein einziger Zustand für das Ausgangssignal des zweiten BILBO zur Verfügung, das aus dem letzten Eingangssignal und allen vorhergehenden Eingangssignalen für den zweiten BILBO gewonnen worden ist. Auf diese Weise wird eine einzige Ausgangs-Kennzeichnung erzeugt, die charakteristisch für die aufeinanderfolgenden Antworten der Logikschaltung für die gesamte Prüfsequenz ist. Die einzige Ausgangskennzeichnung kann dann bei Beendigung der Prüfsequenz mit der vorausbestimmten Prüfausgangs-Signalkennzeichnung für eine fehlerfreie digitale Logikschaltung verglichen werden. Die Koinzidenz oder Disparität des Prüfausgangssignals mit dem vorausbestimmten Ausgangssigna] bestimmt, ob die Schaltungsanordnung einwandfrei arbeitet.

Die Prüfschaltung, wie sie durch Koenemann et al vorgeschlagen worden ist, ist dazu bestimmt, daß sie auf demselben Chip für eine Integratorschaltung wie ein Mikroprozessor oder eine andere primäre Komponente ähnlich einem Mikroprozessor sitzt. Das Steuersignal zum Erzeu-

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gen von sog. Pseudo-Zugriffsprüfdaten muß indessen von außerhalb des Chips empfangen werden, und das Ausgangssignal des zweiten BILBO muß ausgelesen und außerhalb des Chips verarbeitet werden, um die Testergebnisse zu erlangen . Desweiteren ist sie, da der Aufbau des BILBO, wie er durch Koenemann vorgeschlagen wird, keine Adreß- oder Steuerinformation für die zu prüfende Schaltung bereitstellt, ungeeignet für das Diagnostizieren der Funktionen eines gesamten Mikroprozessor-SystemE;. Das Prüfen der Funktionen eines gesamten Mikroprozessor-Systems erfordert Befehle, sowohl das Erzeugen von Adressen als auch dasjenige, von Prüf daten und das Überwachen von Signalen, wie sie .durch das System laufen. Die Einrichtung nach Koenemann sieht dies jedoch nicht vor.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Einbau-Vorrichtung und ein Verfahren zum Prüfen der Funktionen über alles eines Mikroprozessor-Systems zu schaffen, durch die die zuvor erwähnten Nachteile vermieden werden können.

Zur Lösung dieser Aufgabe enthält die Vorrichtung Mittel, die in das betreffende System zum Bestimmen einer Sequenz von Prüfbefehlen, die durch das System ausgeführt werden sollen, eingebaut ist. Die Vorrichtung enthält außerdem in das System eingebaute Mittel zum Bereitstellen von Prüfeingangssignal en, auf welche Mittel durch das System unter der Steuerung der Prüf-Befehle eingewirkt wird. Außerdem sind Schaltmittel vorgesehen, die zur Ingangsetzung eines PrüfVorgangs dienen. Ein eingebautes Datenerzeugungsmittel dient zum "Erlernen" der Prüfausgangssigna] daten, die sich aus der funktioneilen Operation des Systems ergeben, wenn dies auf die Prüfeingangsdaten unter der Steuerung der spezifizierten PrüfInstruktionen wirkt. Außerdem ist ein eingebautes Datenverarbeitungs-

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mittel vorgesehen, das dazu dient, die "erlernten" Prüfausgangssigna] daten zu verarbeiten, um die Koinzidenz, oder Disparität derjenigen Daten mit vorbestimmten oder Referenzdaten zu bestimmen, die repräsentativ für diejenigen Daten sind, die bereitgestellt würden, falls die funktioneile Operation des Systems fehlerfrei wäre. Schließlich enthält die Vorrichtung "On-Board"-Mittel, um mit der äußeren Umgebung des Systems zu kommunizieren, auf welche Weise die Koinzidenz oder Disparität bestimmt wird.

In einem bevorzugten Ausführungsbeispiel, das im einzelnen im folgenden beschrieben wird, enthält die Einbau-Prüfvorr.ichtunge eine Nur-Lese-Speichereinrichtung zum Spezifizieren der Sequenz der PrüfInstruktionen, einen Pseudo-Zugriffszahl-Generator zum Liefern von Prüfeingangssigna] daten, ein Signatur-Register zum Erhalten und Komprimieren von Ausgangssignaldaten in eine Prüfsignatur, die sich aus der Prüfung ergeben, einen Komparator (vorzugsweise den Mikroprozessor selbst) zum Bestimmen der Koinzidenz oder Disparität der entwickelten Prüfsignatur mit einer gespeicherten vorbestimmten Prüfsignatur und eine Anzeigeeinrichtung mit lichtemittierenden Dioden, die die Information der Prüfergebnisse an die äußere Umgebung des zu prüfenden Systems weitergibt.

In einer anderen Ausführungsform für die vorliegende Erfindung enthält das Mittel zum Verarbeiten der erzielten Prüfergebnisse ein Mitte] zum Identifizieren des Teils des Systems, welcher einen identifizierten Fehler enthält (d. h. des Teils, der eine Disparität zwischen den Prüfausgangssigna]daten und den Referenzdaten verursacht), und das Kommunikationsmittel enthält Mittel zum Austauschen der Identität dieses Teils mit der Außenseite des Systems.

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Ferner ist erfindungsgemäß ein Verfahren zum Prüfen der funktionellen Operation über a]]es des Mikroprozessor-Systems vorgesehen. Das Verfahren enthält eine innere Bestimmung einer Sequenz von Prüfinstruktionen, die durch das System in Abhängigkeit von einem Prüfbeginnsignal, das von außen zugeführt wird, durchgeführt werden sollen, die interne Dereit ste]1ung von Prüfeingangssignaldaten, auf die durch das System und der Steuerung der Prüf inst rukti onon eingewirkt werden solion, ein internes Generieren von Prüfausgangssignaldaten, die sich'aus der funktionenlen Operation des Systems ergibt, das auf die erzeugten Daten und die Steuerung der spezifizierten Prüfinstruktionen einwirkt, ein internes Verarbeiten der Prüfausgangssignaldaten zum Bestimmen der Koinzidenz oder Disparität der Prüfausgangssignaldaten mit Referenzdaten, welche repräsentativ für die Prüfausgangssignaldaten sind, welche gewonnen würden, falls die funktionelIe Operation des Systems fehlerfrei wäre, und das Kommunizieren der Koinzidenz oder Disparität, die nach außen hin bestimmt ist=

Damit die im folgenden im einzelnen gegebene Beschreibung besser verständlich ist und damit der Beitrag gemäß der vorliegenden Erfindung zum Stand der Technik besser erkenntlich wird, wurden lediglich allgemein bestimmte Aufgaben, Merkmale und Vorteile für die vorliegende Erfindung erläutert. Es sind indessen selbstverständlich zusätzliche Merkmale für die Erfindung gegeben, die im folgenden vollständiger beschrieben werden. Für den Fachmann ist ersichtlich, daß die Konzeption, auf der die Offenbarung beruht, leicht als Basis für den Entwurf anderer Anordnungen zum Lösen der Aufgaben für diese Erfindung benutzt werden können. Es ist daher von Bedeutung, darauf hinzuweisen, daß die vorliegende Offenbarung so zu betrachten ist, daß gleichwertige Anordnungen, die den

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. allgemeinen Erfindungsgedanken und den Schutzumfang für die vorliegende Erfindung einschließen, ebenfalls enthalten sind.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel für die Vorrichtung gemäß der vorliegenden Erfindung zu Zwecken der Erläuterung und Beschreibung sowohl der Vorrichtung selbst als auch des Verfahrens gemäß der vorliegenden Erfindung, wie sie in den Figuren als Teil der Beschreibung dargestellt sind, erläutert.

Fig.1 zeigt ein Blockschaltbild eines Mikroprozessor-Systems, das eine eingebaute Prüfvorrichtung gemäß der vorliegenden Erfindung enthält. 15

Fig. 2 bis Fig. 8 zeigen schematische Stromlaufplane für Mikroprozessor-System gemäß Fig. 1.

Fig. 9 bis Fig. 17 zeigen Flußdiagramme von erklärenden Prüfabläufen, die in dem Mikroprozessor-System gemäß Fig. 1 durch die eingebaute Prüfvorrichtung abgewickelt werden.

Die Adressenangaben sind durchwegs in hexadezimaler Nota-"tion angegeben.

Fig. 1 zeigt die Prüfvorrichtung in Übereinstimmung mit der vorliegenden Erfindung, die in in einer Anordnung um ein typisches Mikroprozessor-System 10 herum in dieses eingebaut ist.

Das Mikroprozessor-System 10 hat die Merkmale eines Allzweck-Mikrocomputers und enthält einen Mikroprozessor 12, der elektrisch mittels Adreß-, Daten- und Steuerleitungen mit einem Speicher mit wahlfreiem Zugriff (RAM) 14, einem

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programmierbaren Nur-Lpsespeicher (PKON) 16, einer Kombination aus RAM, einem Eingangs/Ausgangs- und Zeitgeberel foment 18 (in Form eines Inte]-Chips 8155, das ins einzelne gehend weiter unten beschrieben wird, und einem Schnittstellenbus-Adapter 20 verbunden ist. Zusätzliche Komponenten, die in dem Mikroprozessor-System 10 enthalten sind, sind eine Takt- und Rücksetzschaltung 22, eine Frequenzteilerschaltung 24, eine Steuerlogikschaltung 26, ein Adreßspeicher 28 und Anschlußschaltungen 30, 32, und 36.

Weitere Komponenten sind in das Mikroprozessor-System integriert, um die vorliegende Erfindung zu verwirklichen. Derartige Komponenten sind ein Pseudo-ZufalIsgenerator (PRPG) 38, ein Signaturregister (SR) 40, eine Seriell-Eingangsprüf]ogikschaltung 42, eine Paral1el-Eingangsprüflogikscha]tung 44, ein Prüfungsbeginnschalter (SW) 46 und eine Anzeigeeinrichtung 48. Die Steuerlogikschaltung 26 ist ebenfalls vorgesehen, um zusätzliche Steuerschaltungen für Prüfzwecke bereitzustellen.

Der Mikroprozessor 12 (vergl. Fig. 2) ist ein Intel 8085-Ein-Chip-Baustein-8-Bit-N-Kanal-Mikroprozessor. Seriell-Eingangsdaten (SID)- und Seriell-Ausgangsdaten (SOD)-Stifte geben die Möglichkeit für einen direkten seriellen Datenaustausch mit der Außenseite über System-Seriell-Eingangs-und Ausgangs-Einrichtungen 50 und 52 ohne die Notwendigkeit in pheripheren Komponenten, die Daten aus einem seriellen Format in ein paralleles Format oder umgekehrt umzusetzen.

Der Mikroprozessor 12 dient als die intelligente Einrichtung des Mikroprozessor-Systems 10. Die mehrfach ausgenutzten Adreß-/Daten-Bus]eitungsstifte AD_Q-AD₇(Fig. 2) des Mikroprozessors 12 sind mittels der Anschlußschaltung

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die die Form von zwei parallel miteinander verbundenen bidirektionalen, nichtinvertierenden 4-Bit-Bustreibern der Fa. Motorola MC mit der Bezeichnung 6889/MC 8T28 hat, mit den Datenleitungen DB₀-DB₇ des bidirektionalen Systerndaten-Bus 54 verbunden. Die Stifte AD₀-AD₇ sind ebenfalls über den Adreßspeicher 28 verbunden, um die unteren acht Bits (Leitungen AB₀-AB₇, die durch das Bezugszeichen 56a in Fig. 1 und Fig. 2 bezeichnet sind), einer System-Adreßbusleitung 56 zu liefern. Der Adreßspeieher 28 kann die Form einer 8-Bit-Eingangs-/Ausgangsschaltung, wie beispielsweise der Baustein Intel 8212 haben, bei dem seine Stifte DS1 (Einrichtungsauswahl) und MD (Betriebsweise) auf "Low" gelegt sind, der Stift DS2 (Einrichtungsauswahl) auf "High" und sein Stift STB (Strobe) so verbunden ist, daß er Taktsignale aus der Einrichtung ALE (Adressenspeicher-Bereitschaltung) (Ausgangsstift des Mikroprozessors 12) aufnehmen kann. Der Adreßspeicher 28 dient dazu, den Adressenbereich der mehrfach ausgenutzten Adreß-/Daten-Information, die von den Stiften AD_n-AD₇ des Mikroprozessors 12 übertragen werden, aufzunehmen. Die aufgenommene Information wird von dem Adreßspeicher 28 zu der System-Adreßbusleitung 46 über die Anschlußschaltung 36 übertragen, die ein unidirektionaler, nichtinvertierender Bustreiber-Baustein, beispielsweise Motorola MC 6882 B/MC 3482 B oder dergl. ist. Die oberen (oder am meisten signifikanten) acht Bits der System-Adreßbusleitung 56 (Leitungen AB_ft-AB_p, die durch das Bezugszeichen 56b in Fig. 1 und Fig. 2 bezeichnet sind, werden über die Anschlußschaltung 32 direkt von den

3D Adreßbus-Stiften Ao-A.^ des Mikroprozessors 12 erhalten. Die Anschlußschaltung 32 ist vom gleichen Typ wie die Anschlußschaltung 36.

Die Stifte WR (Schreibsteuerung), RD (Lesesteuerung) und ΙΟ/MM (Eingangs-/Ausgangs-, Speicherzugriffsmaschi-

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nenzyklus-Zustands-Indikator) des Mikroprozessors 12 sind über die Anschlußschaltung 30 angeschlossen, um Steuersignale für das Mikroprozessor-System 10 über einen System-Steuerbus 58 zu liefern» Die Anschlußschaltung 30 ist ein unidirektionaler-nichtinvertierender Treiber, der als Motorola-Baustein MC 6882 B/MC 3^82 B mit 8 Bits oder als eine ähnliche Einrichtung ausgeführt ist. Die Stifte WR und RD des Mikroprozessors 12 sind jeweils beide direkt und mittels eines Inverters an getrennte Eingangsstifte der Anschlußschallung 30 angeschlossen. Die Anschlußschaltung 30 liefert auf diese Weise WR- -,WR-, RD-, RD und IO/U-Steuersignal-Leitungsausgangssignale an den System-Steuerbus 58. Wie in Fig* 2 gezeigt, sind die Stifte WR und RD des Mikroprozessors 12 mittels Sikii-Hochzieh-Widerständen mit einer 5-Volt-Spannungsquelle verbunden.

Der Stift ALE des Mikroprozessors 12 ist zusätzlich zu seiner Verbindung mit dem Ädreßspeicher 28 auch mit einer ALE-Systemsteuerleitung 60 verbunden, um AL-E-Steuersignale aus dem Mikroprozessor 12 durch das gesamte Mikroprozessor-System zu übertragen. Eine READY-System— steuerleitung 62 ist mit dem Stift READY des Mikroprozessors 12 verbunden und dient dazu, Signale aus dem Speicher und anderen pheripheren Einrichtungen in dem Mikroprozessor-System 10 an den Mikroprozessor 12 zu Hefern, um anzuzeigen, daß diese Einrichtungen bereit sind, Daten zu senden oder zu empfangen· Der X₁ (Kristal 1)-Eingangsstift des Mikroprozessors 12 ist angeschlossen, um externe Takteingangssignale aus der Takt- und Rücksetz- -. schaltung 22 (Fig. 1) aufzunehmen. Der Stift CLK (Taktausgang) des Mikroprozessors 12 ist mit der Frequenzteilerschaltung 24 verbunden und dient dazu, Synchronisierungstaktimpulse für das gesamte Mikroprozessor-System 10 abzugeben. Die Periode des Ausgangssignals an dem Stift

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CLK beträgt das Zweifache der X^-Eingangssigna]periode. Der Stift RESET IN ist angeschlossen, um Rücksetzsignale aus der Takt- und Rücksetzschaltung 22 zu emfangen. Aufgrund des Empfangs derartiger Signale werden die Interrupt-Freigabe-Flipflops des Mikroprozessors 12 rückgesetzt.

Der Prüfungsbeginnschalter 46 nimmt die Form einer 5-Volt-SpannungsquelIe an, die über einen 4.7k -^--Widerstand und einen Inverter mit dem Stift RST 5.5 (Wiederbeginn Interrupt) des Mikroprozessors 12 verbunden. Ein manueller Schalter SW ist zwischen Erde und den Verbindungspunkt des Widerstandes mit dem Inverter gelegt. Der Stift RST 5·5 liegt normalerweise auf dem Signalpegel. "Low". Wenn der Schalter SW niedergedrückt wird, wird der Stift RST 5.5 in den Signal zustand "High" gebracht, und die Prüfsequenz wird in Gang gesetzt. Der Stift RST 7-5 (Neubeginn Interrupt) ist angeschlossen, um die invertierten Ausgangssignale aus dem Zeitgeber des RAM-Eingangs-/Ausgangs-Schaltung-Zeitgeber-Kombinationsel ement 18, wie es zuvor erläutert wurde (in Verbindung mit dem Chip 8155)/ zu empfangen.

Der Speicher mit wahlfreiem Zugriff (RAM) 14 (Fig. 1) ist typisch für Speichereinrichtungen, die in Mikroprozessorsystemen anzutreffen sind, und ist mit mehr Einzelheiten in Fig. 3 gezeigt. Der Speicher mit wahlfreiem Zugriff (RAM) 14 enthält zwei statische 1024 χ 4-Bit-RAM-Chips 84 und 86 als Bausteine Intel 2114 A. Die Daten-Eingangs/ Ausgangs-Stifte I/O.-I/O^ des Chip 84 sind zum Zwecke eines bidirektionalen Datenaustausches mit den unteren Datenbus-Bitleitungen DB_Q- DB-, des System-Datenbus 54 verbunden. Die Stifte 1/O₁-IVO^ des Chip 86 sind auf ähnliche Weise mit den oberen Datenbus-Bitleitungen DB,-DBy verbunden. Die Adreß-Eingangsstifte A_q-Aq jedes der

t- -ή%· VPA 81 P 8251 Chips 84 und 86 sind jeweils angeschlossen, um Adreßinformation von den Adreß]eitungen ABq-ABq des System-Adreßbus 56 aufzunehmen. Die 1024 Wortspeicherstellen in den Chips 84 und 86 sind mit den Adressen 4000 bis 43FF (hexadezimale Notation) bezeichnet« Ein Adressendecoder 88 (Fig. 3) herkömmlicher Bauart ist mit dem Stift CS^-(Chip-Auswahl ) jedes der Chips 84 und 86 verbunden und dient dazu, die Adresseninformation auf den Leitungen des System-Adreßbus 56 zu decodieren und aktiviert die Chips, wenn Instruktionen, die solche Adressen verwenden, ausgeführt werden. Ein NAND-Glied 90, das vorgesehen ist, um nichtinvertierte Eingangssignale von den Leitungen WR und RD und ein invertiertes Eingangssignal von der Leitung IO/M des System-Steuerbus 58 zu empfangen, ist mit den Stiften WE (Schreib-Freigabe) jedes der Chips 84 und 86 verbunden, um eine Lese~/Sehreib-Steuerung vorzusehen. Das Schreiben in den Speicher mit wahlfreiem Zugriff (RAM) 14 wird gesperrt, es sei denn, daß WR den Signalzustand "1" und IO/M den Signal zustand "0" einnimmt, d, h. mit der Ausnahme, wenn die Speicherzugriffs- und Schreibsteuersignale durch den Mikroprozessor 12 ausgegeben werden. Die zwei Chips 84 und 86, nämlich Intel 2114 A, bieten eine 1 K-Bit-RAM-Speicherkapazität für das Mikroprozessor-System 10, wobei ein Chip das obere Halbwort (do h. die oberen 4 Bits) und das andere Chip das untere Halbwort (d. h. die unteren 4 Bits) speichert, um 1024 Wörter, wovon jedes 8 Bit lang ist, aufzunehmen.

Wie in Fig» 3 gezeigt, enthält der programmierbare Nur-Lesespeicher (PROM) 16 (Fig. 1) einen UV-löschbaren (PROM) Intel 2716, der eine 2 K-Bit-Speicherkapazität aufweist. Die 2048 Wörter sind mit den Adressen 0000 bis 07FF (hexadezimale Notation) bezeichnet. Die Adressenstifte Aq-A.q des programmierbaren Nur-Lesespeichers 16 (Chip 2716) sind angeschlossen, um Adreßinformation aus

Na

-Al' VPA 81 P 8251 den Adreßleitungen AB₀-AB. des System-Adreßbus 56 aufzunehmen. Die Ausgangsstifte O₀-O₇ sind angeschlossen, um Informationen an die Daten]eitungen DB₀-DB₇ des System-Datenbus 54 zu liefern. Der Stift OE (Ausgangs-Freigabe) ist mit einem UND-Glied 92, einem NAND-Glied 94 und einem Adreß-Decoder 96 verbunden. Das UND-Glied 92 hat einen Eingang, der mit der Steuerleitung RD verbunden ist, und einen weiteren invertierten Eingang, der mit der Steuerleitung IO/M verbunden ist und dazu bestimmt ist, ein erstes Eingangssignal an das NAND-Glied 94 zu liefern, das den Signal zustand "High" hat, wenn die Steuersignale RD und IO/M aus dem Mikroprozessor 12 einen Aus!ese- und einen Speicherzugriffsvorgang anzeigen. Der Adressendecoder 96 weist einen herkömmlichen Aufbau auf, um ein zweites Eingangssignal an das NAND-Glied 94 zu liefern, das den Signalzustand "High" hat, wenn irgendeine der Adressen 0000 bis 07FF durch eine Instruktion bezeichnet ist.

Der programmierbare Nur-Lesespeicher (PROH) 16 ist wie der Speicher mit wahlfreiem Zugriff (RAM) 14 typisch für Komponenten, die in allgemeinen Mikroprozessor-Systemen anzutreffen sind. Der programmierbare Nur-Lesespeicher (PROM) 16 ist indessen für Zwecke der Realisierung der vorliegenden Erfindung mit einem Programm vorprogrammiert, wie es in einem Anhang hierzu ausgeführt ist und welches die spezielle Sequenz der PrüfInstruktionen, welche durch das Mikroprozessor-System aufgrund der Ingangsetzung einer Prüfung durchzuführen sind, kennzeichnet.

Das RAM-Eingangs-/Ausgangs-Schaltung-Zeitgeber-Kombinationse]ement 18 (Fig. 1) enthält drei Funktions-Bausteine Intel 8I55, wie dies in Fig. 5 gezeigt ist. Das RAM-Eingangs -/Ausgangs-Schaltung-Zeitgeber-Kombinationseiement 18 bietet 256 Wörter χ 8 Bits je Wort Speicherkapazität

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mit wahlfreiem Zugriff (bezeichnet mit hexadezimalen Adressenangaben 3FOO-3FFF), drei parallele Eingabe-/Ausgabe-Schaltungen A, B, C (mit den hexadezimalen Adressen von 0001, 0002 bzw« 0003 bezeichnet) für einen Datenaustausch im Parallelformat zwischen dem Mikroprozessor-System 10 und der Außenseite und einen binären 14-Bit-Zähler/Zeitgeber, Die Stifte PA₀-PA₇ des RAM-Eingangs-ZAusgangs-Schaltung-Zeitgeber-Kombinationse]ements 18 dienen als 8-Bit-Eingangsschaltung A, die Stifte PB₀-PB₇ dienen als 8-Bit-Eingangsschaltung B und die Stifte PC₀-PC₅ dienen als 6-Bit-Eingangsschaltung C. Die Adressen-ZDaten-Eingangsstifte AD₀-AD₇ sind angeschlossen, um mehrfach ausgenutzte Adressen- und Dateninformation aus den Leitungen DB₀-DB₇ des System-Datenbus 54 aufzunehmen. Der Stift ALE des RAM-Eingangs-ZAusgangs-Schaltung-Zeitgeber-Kombinationselements 18 ist mit der ALE-Systemsteuerleitung 60 verbunden, die Steuersignale für das Auflösen der tiultiplexbildung der Adressen- und Dateninformation von dem Stift ALE des Mikroprozessors 12 liefert. Die Stifte WR, RD und I0/M sind angeschlossen, um Signale von den korrespondierenden Leitungen des System-Steuerbus 58 aufzunehmen. Der Stift TIMER IN des RAM-Eingangs-ZAusgangs-Schaltung-Zeitgeber-Kombinationselements 18 dient als Taktimpulseingang für dieses Kombinationselement und ist angeschlossen, um die 122.88 kHz-Taktimpulse von dem Stift Q_D eines Bausteins 70 (Fig. 2) aufzunehmen. Der Stift RESET des RAM-Eingangs-ZAusgangs-SchaItung-Zeitgeber-Kombinationselements 18 ist angeschlossen, um ein "Power up"-Rücksetzsignal von dem Stift RESET eines Bausteins 64 in Fig. 2 (8224) zu empfangen.

Der Stift CE (Chip-Freigabe) des RAM-Eingangs-ZAusgangs-Schaltung-Zeitgeber-Kombinationsel ements 18 ist mit einer Anordnung aus logischen Gliedern 98, 100, 102, 104, 106 und Adreßdecoder-Schaltungen 108, 110 einer herkömmlichen

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Technik verbunden, so daß das RAM-Eingangs-/Ausgangs-Scha]tung-Zeitgeber-Kombinationse]ement 18 freigegeben wird, wenn irgendeine der folgenden Bedingungen besteht:

1) Die IO/M -Steuerleitung des System-Steuerbus 58

zeigt einen Speicherzugriffsvorgang an (d. h. IO/M = "0") und es ist eine Adresse von 3F00 bis 3FFF durch den System-Adreßbus 56 bezeichnet. (Der Decoder 108 liefert ein Ausgangssigna] mit dem Signal zustand "1") oder

2) Die IO/M -Steuerleitung zeigt einen Eingangs/Ausgangs-Vorgangszyklus an (IO/M --- "1") urul es ist eine Adresse von 0001, 0002 oder 0003 gekennzeichnet (der Decoder 110 liefert ein Ausgangssigna] mit dem Signalzustand ¹¹I" )· Die Decoder 108, 110 sind so aufgebaut, dass sie ein Signal mit dem Signal zustand "0ⁿ für alle anderen Adressen ausgeben. Der Schnittstellenbus-Adapter 20, der in Fig. 1 und Fig. 4 gezeigt ist, erlaubt dem Mikroprozessor-System 10, an andere Systeme über einen allgemeinen Schnittstellenbus 82 angeschlossen zu werden, wodurch beispielsweise das Verteilen der Speicher- und Eingabe-/Ausgabe-Einrichtungen gestattet ist. Der Schnittstellenbus-Adapter 20 (vergl. Fig. 4) besteht aus einer Zufallslogik, einer Zeitgeberlogik und einer Ausgangssignal-Treiberlogik, die in einem Mikrocomputer-Bussteuerbaustein 112 (Intel 8219) verwirklicht sind. Die Schnittstellen-Busdatenleitungs-Treiberschaltung ist in, zwei Bausteinen 114, 116 (Intel 8226) enthalten, und die Schnittste 1 le-Busadressenleitungs-Treibersehai tung ist in zwei Bausteinen 118, 120 (Intel 8098) und einem weiteren Baustein 122 (Intel 8097) enthalten.

Wie in Fig. 4 gezeigt, sind die Stifte WR, RD und IO/fF des Bausteins 112 (Intel 8219) mit den korrespondierenden Leitungen des System-Steuerbus 58 verbunden. Der Stift INIT (Initialisieren) ist angeschlossen, um das invertierte "Power up"-Rücksetzsignal von dem Stift RESET des

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Bautaktgeberbausteins 64 (Intel 8224) (Fig. Z) zu empfangen. Die Stifte XSTR (Ubertragungsbeginn-Anforderung) und XCP (übertragung vollendet) sind miteinander verbunden, um Signale aus der Steuerlogikschaltung 26 (siehe weiter unten) aufzunehmen, die anzeigen, daß ein Datenübertragungszyklus erforderlich ist, um zu beginnen, und daß ein Datenübertragungszykus vollendet worden ist. Der Stift ASRQ (asynchrone Busanforderung) ist angeschlossen, um Interrupt-Signale von der Steuerlogikschaltung 26 zu empfangen. Die Stifte OVRD (Überlauf) und RSTB (Anforderungs-Strobe ) sind über einen 1OkIl-Widerstand mit der 5 Volt-Spannungsquelle verbunden.» Die Stifte BCR1, BCR2 (Bussteuerungs-Anforderung) sind in dem die Erfindung verdeutlichenden Mikroprozessor-System 10 auf Erde gelegt, da keine Haupteinrichtungs -Anforderungen ausgegeben werden, um den Schnittstellenbus 82 zu steuern. Öie Stifte BREQ (Busanforderung), BUSY (Bus besetzt), BFRN (Bus-Priorität besteht), BPRO (Bus-Priorität besteht nicht mehr), MRDC (Speicherlesesteuerung), MWTC (Speicherschreibsteuerung), IORC (1/0-Lesesteuerung) und IOWC (I/O-Schreibsteuerung) des Bausteins 112 sind direkt mit dem Schnittstellenbus 82 verbunden. Der Eingangsstift DLYADJ (Verzögerungseinstellung) ist mittels einer Parallelschaltung eines 330pF-Kondensators mit einem 270-fl-Widerstand an Erde gelegt, um die erforderliche Einstell- und Haltezeit der Adressen zum Signal steuern einzustellen. Der Stift BCLK (Bus- Takt) ist angeschlossen, um invertierte 9.83 MHz-Taktimpulse von dem Stift Q einer Teilerschaltung 72 in Fig.

zu empfangen, die weiter unten erläutert wird. Der Ausgangsstift ADEN (Adressen- und Datenfreigabe) des Bausteins 112 ist angeschlossen, um Freigabesignale für die Adreßbus-Treiber 118, 120, 122 und die Datenbustreiber 114, 116 zu liefern und um ebenfalls Signale an die Steuerlogikschaltung 26 zu liefern (Fig. 1 und Fig« 4).

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Die Stifte XSTR und 5(CP, welche zusammengeschaltet sind, wie dies zuvor beschrieben wurde, sind ebenfalls angeschlossen, um Signale von dem nichtinvertierenden Stift Q eines Flipflop 111 (Fig. 4) über ein ODER-Glied 113 zu empfangen. Das Flipflop 111 ist ein Baustein des Typs 74LS74. Sein Stift CLK ist mit einem UND-Glied 115, einem Adressendecoder 117 (zum Decodieren der Adresse 8207) und an eine WR-Steuerleitung des Systemsteuerbus 58 angeschlossen, so daß das Flipflop 111 zum Schreiben einer Instruktion der Adresse 8207 getaktet wird. Der Stift CLR des Flipflop 111 ist mit einem UND-Glied 119, einem Adressendecoder 121 (zum Decodieren der Adresse 8208), einem NAND-Glied 123, der WR-Steuerleitung des System-Steuerbus 58 und dem Ausgang TRESET des UND-Gliedes 159 verbunden (Fig. 4), um das Flipflop 11'? für entweder ein TRESET-Signal mit dem Signal zustand "Low" oder eine Schreibinstruktion der Adresse 8208 rückzustellen.

Die beiden 8226-Bausteine 114 und 116 sind bidirektionale 4-Bit-Parallel-Bustreiber/Empfanger. Der Baustein 114 ist angeschlossen, um als eine direkte bidirektionale Schnittstelle zwischen den Bitleitungen unterer Ordnung DB_n-DB, des System-Datenbus 54 und den korrespondierenden Leitungen des Schnittstellenbus 82 zu dienen. Der Baustein 116 ist als eine Schnittstelle zwischen den Bitleitungen höherer Ordnung DB.-DB₇ des System-Datenbus 54 und den korrespondierenden Leitungen des Schnittstellen bus 82 vorgesehen. Die Dateneingangsstifte DI_n-DI, jedes der Bausteine 114 und 116 sind an die korrespondierenden Datenausgangsstifte DO_n-DO₇. angeschlossen, um einen bidirektionalen Betrieb zu gestatten. Die Stifte ÜB" (Bausteinauswahl) jedes der Bausteine 114, 116 sind angeschlossen, um Einrichtungs-Auswahlsignale von einem UND-Glied 124 zu empfangen, das die 8226-Bausteine freigibt,

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wenn eine "Off-Board-Anforderung (siehe weiter unten) durchgeführt wird (OFF BD RQT = "1") und das Adressendaten-Freigabesigna] von dem 8219-Baustein vorliegt (ADEN = "0"). Die Stifte DTEF (Daten in Freigaberichtungs-Steuerung) der Bausteine 114 und 116 sind mit dem Stift RDD (Lesedaten-Richtung) des 8219-Bausteins 112 verbunden und dienen dazu, die Richtung des Datenflusses zu steuern.

Die Adreßleitungs-Treiber 118, 120, 122, die in Fig. gezeigt sind, fungieren auf ähnliche Weise wie die Datenleitungs-Treiber 114, 116 und puffern die Ädressendaten von den Adreßleitungen AB_Q-ABp des System-Adreßbus 56 zu den korrespondierenden Leitungen des ^ Schnittstellenbus 82. Die Adreßleitungen AB₀-AB₅ sind mit den Eingangsstiften des Treibers 118 verbunden, die Leitungen AB^-ABq und ABg, ABF sind mit den Eingangsstiften des Treibers 120 verbunden, und die Leitunge AB.-ABp. sind mit (4 von) Eingangsstiften des Treibers "(22 verbunden. Die Adreßleitungen des Schnittstellenbus sind mit den korrespondierenden Ausgangsstiften der Treiber 118, 120, 122 verbunden.

Die Takt- und Rücksetzschaltung 22 erzeugt zusammen mit der Frequenz der Teilerschaltung 24 die grundsätzlichen Systemtaktsignale und ebenfalls das "Power-up"-Rücksetzsignal für das Mikroprozessor-System 10. Wie in Fig. gezeigt, besteht die Takt- und Rücksetzschaltung 22 aus einem Intel 8224-Taktgenerator und einem Treiber-Baustein 64. Ein Quarz XTAL mit der Frequenz 19.6608 PlHz in Reihe mit einem 10pF-Kondensator ist zwischen die Stifte XTAL 1, XTAL 2 des Bausteins 64 gelegt. Der Stift RESIN (Rücksetz-Eingang) des Bausteins 64 ist mit einer SV-Spannungsquelle über eine Parallelschaltung eines 10OkXl-Widerstandes mit einer Diode D verbunden und ist über

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einen ΙΟμΡ-Kondensator auf Erdpotential gelegt. Die Diode D und der Kondensator dienen dazu, das Signal, das zu dem Stift RESIN übertragen wird, durch die 5V-Spannungsquelle beim Aufbau der Stromversorgung für das System (d. h. zu dem Zeitpunkt, zu dem das System eingeschaltet wird) zu formen. Beim Aufbauen der Stromversorgungsspannungen sieht der Zustand des Signals, das an dem Stift RESIN des Bausteins 64 empfangen wird, ein Stromversorgungsaufbau- -Rücksetzsignal für das Mikroprozessor-System an seinem Stift RESET (Rücksetzausgangssignal) vor. Ein grundsätzlicher Systemtaktimpuls von 19-66 MHz wird an den Stift OSC (Oszillator-Ausgangssignal) des Bausteins 64 geliefert.

Die Frequenzteilerschaltung 24 des Mikroprozessor-Systems 10 enthält Frequenzteilerschaltungen 66, 68, 70 und 72, die dazu dienen, die Frequenz des Basis-Systemtaktsignals, welches von der Takt- und Rücksetzschaltung 22 empfangen wird, herabzusetzen, um andere geeignete Frequenzen zu erzeugen.

Die Teilerschaltung 66 ist ein synchroner 4-Bit-Zähler des Typs 74LS161, der angeschlossen ist, um als eine Teilerschaltung mit dem Quotienten 5 zu dienen (vergl.

Fg. 2). Der Stift LD (Last) ist angeschlossen, um invertierte Eingangssignale von dem Stift Q_. (Daten-Ausgangssignal D) zu empfangen, die Stifte CLR (Rückstellen), ENT (Freigabe T), ENP (Freigabe), I„ (Daten-Eingangssignal C), I_n (Daten-Eingangssignal D) und Q_R (Daten-Eingangssignal B) sind alle über einen 1k SL -Widerstand mit der 5V-Spannungsquel Ie verbunden. Der Stift CLK der Teilerschaltung 66 ist angeschlossen, um Taktimpulse von dem Stift OSC des 8224-Taktgenerator-Bausteins 64 aufzunehmen, welche durch die Wirkung der NAND-Glieder 74 und 76 geformt (quadratisch gemacht) sind (vergl. Fig. 2). Der

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Stift Q_R (Daten- Ausgangssigna] B) ist angeschaltet,, um ein 3.93 MHz-Ausgangssignal an den Stift X.. (Quarz) des Mikroprozessors 12 zu liefern» Ein 510ß-Hochziehwiderstand ist zwischen den Stift Q_D des Bausteins 66 und die 5V-Spannungsquel Ie gelegt.

Wie zuvor erläutert, wird der Stift CLK (Taktausgangssignal) des Mikroprozessors 12 Taktimpulse liefern, die das Zweifache der Periode der Taktimpulse ausmachen, welehe an die Eingangsstifte X* (Quarz) des Mikroprozessors geliefert werden« Auf diese Weise ist der Stift X. des 8085-Bausteins 12 angeschaltet, um 3.93-MHz-Taktimpulse von der-Teilerschaltung 66 mit dem Quotienten 5 des Typs 74LS161 zu empfangen, der Stift CLK des 8085-Bausteins wird ein 1.966 MHz-Signal liefern. Der Stift CLK ist mit den Eingangsstiften CLK der Teilerschaltungen 68 und 70 verbunden«

Wie in Fig. 2 gezeigt, besteht die Teilerschaltung 68 aus einem Flipflop 74LS74, das in einer Teilerschaltung mit dem Quotienten 2 angeordnet ist, um ein .083 MHz-Ausgangssignals von seinem Ausgangsstift Q (nichtinvertierender Ausgang) zu liefern, das als ein erstes Eingangssignal für ein ODER-Glied 78 zur Gewinnung eines CMD-Steuersignals (wird im folgenden erläutert) zu invertieren ist. Der Eingangsstift D der Teilerschaltung 68 ist mit dem Stift WR des Mikroprozessors 12, nämlich des Bausteins 8085 verbunden» Der Eingangsstift PR (Voreinstellung) der Teilerschaltung 68 ist angeschlossen, um das Ausgangssignal WR eines Inverters 80 zu empfangen, dessen Ausgang mit dem Stift WR des Mikroprozessors 12 als Baustein 8085 verbunden ist. Der Stift CLR (Rückstellung) der Teilerschaltung 68 ist über einen 1k -il -Widerstand mit der 5V-Spannungsquelle verbunden. Die Teilerschaltung 70 besteht aus einem Baustein 74LS161, der einen synchronen 4-Bit-

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Zähler darstellt und dessen Stifte LD (Laden), CLR (Rücksetzen), ENP (Freigabe P) und ENT (Freigabe T) über einen 1kii-Widerstand mit der 5V-SpannungsquelIe verbunden sind und dessen vier Eingangsstifte I.-I_ geerdet sind, so daß I.966 MHz-Impulse, die an dem Stift CLK aufgenommen werden, 122.88 kHz-Impulse an dem Stift Q_ß (Datenausgang D), welcher mit dem Stift TIMER IN des RAM-Eingangs-/ Ausgangs-Schaltung-Zeitgeber-Kombi nationseiements 18 in Form des Bausteins 8155 (vergl. Fig. 1 und Fig. 5) verbunden ist, liefern.

Dio Tei1erschaltung 72 besteht aus einem Baustein 74LS74, -der ein Flipflop darstellt, das in einer Teilerschaltung mit den Quotienten 2 angeordnet ist. Die Stifte CLR (Rückstellung) und PR (Voreinstellung) sind jeweils über einen ik-ß^-Widerstand angeschaltet, um das invertierte Eingangssignal von der 5V-Spannungsquelle (d. h. verbunden mit "Low") zu empfangen. Der Eingangsstift D ist mit dem invertierenden Ausgangsstift Q verbunden.

Auf diese Weise erzeugen 19.66 MHz-Taktimpulse, die an dem Stift CLK von dem Stift OSC der Teilerschaltung 64 in Form des Bausteins 8224 (Fig. 2) empfangen werden, 9.83 MHz-Taktimpulse an dem nichtinvertierenden Ausgangsstift Q der Teilerschaltung 72. Der Stift Q der Teilerschaltung 72 is*t über einen Inverter 80 verbunden, um dieses 9.83 MHz-Signal an die Leitungen BCLK und CCLK des Schnittstellenbus 82 und das Signal BCLK an den Stift BCLK des RAM-Eingangs-ZAusgangs-Schaltung-Zeitgeber-Kombinationse]ements 18 in Form des Bausteins 8219 (Fig.

1 und Fig. 4) zu liefern. Die Steuerlogikschaltung 26 besteht aus einer logischen Schaltungsanordnung zur Erzeugung von Steuersignalen für die Verwendung in den Funktionen des Mikroprozessor-Systems 10. Derartige Steuersignale enthalten Signale CMD (Befehl), MEM RD Speicherzugriff Lesen), IO AACK (Eingang/Ausgang Bestäti-

. VPA 81 P 8251 gung), Π KPl AACK (Speicheradresse Bestätigung), OFF BD RQT (Off-Board Anfrage), OFF BD ACK (Off-Board Bestätigung), READY, we]ehe eine Bedeutung für den Betrieb des Mikroprozessor-Systems 10 neben der Prüfprozedur haben. Zusätzliche Steuersignale, die zur Verwendung in dem Prüfprozeß entwickelt worden sind, sind die Signa] e P-PlEPl (Pseudo-Speicheradresse Bestätigung) und TRESET (Stromversorgung ein und Software rückgesetzt).

Die Schaltungsanordnung für die Erzeugung des CMD-Signals ist in Fig. 2 gezeigt. Der nichtinvertierende Ausgang Q der TeiXerschaltung 68, die einen Quotienten 2 hat, ist mit einem invertierenden Eingang des ODER-Gliedes 78 verbunden» Die Steuerleitung ΤΠ) des System-Steuerbus 58 ist mit einem zweiten invertierenden Eingang des ODER-Gliedes 78 verbunden. Das Signal CPID stellt das Ausgangssignal des ODER-Gliedes 78 dar und hat einen binären Wert "1" nur dann, wenn sowoh] ein Lesevorgang abläuft als auch ein »983 MHz-Taktimpuls vorliegt.

Das Signal MEPl RD wird, wie in Fig. 2 gezeigt, an Ausgang eines NAND-Gliedes 124 erzeugt, das so angeordnet ist, daß es invertierte Eingangssignale von den Steuerleitungen RD und IO/M~des System-Steuerbus 58 empfängt. Das Signal MEM RD hat einen binären Wert "0", wenn ein Speicherzugriff und Lesevorgänge durchgeführt werden.

Das Signal IO AACK wird an dem Ausgang eines weiteren NAND-Gliedes 126 (Fig. 4) erzeugt. Ein Adreßdecoder 128, der angeordnet ist, um Information von dem System-Adreßbus 56 zu decodieren, liefert ein Ausgangssignal mit dem binären Wert "1", wann immer die Adreßleitungen eine der Adressen 0001, 0002, 0003 von einer der systemparallelen I/O-Eingangsschaltungen A, B, C des RAM-Eingangs-/Aus-

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gangs-Schaltung-Zeitgeber-Kombinationselements 18 in Form des Bausteins 8155, der weiter oben anhand von Fig. 5 erläutert wurde, liefert. Der Ausgang des Decoders 128 ist mit einem Eingang des NAND-Gliedes 126 verbunden. Der andere Eingang des NAND-Gliedes 126 ist so beschaltet, daß er Signale von der Steuerleitung IO/M des System-Steuerbus 58 empfängt. Das Signa] 10 AACK hat einen binären Wert "0", wann immer eine 10-Operation die Adresse einer der systemparallelen IO-Eingangsscha]tungen A, B, C spezifiziert (d. h. wenn IO/M - 1 ist und die Adressen 0001, 0002 oder 0003 lauten).

Das Signa] MEPl AACK wird durch die Schaltungsanordnung erzeugt, die aus einem UND-Glied 130, NAND-Gliedern 132 und 134, einem ODER-Glied 136 und Adreßdecodern 138, 140, 142 und 144 besteht. Die Adreßdecoder bestehen aus herkömmlichen Decodierungsschaltungen zum Decodieren der Adressen, die durch den System-Adreßbus spezifiziert werden. Der Decoder 138 liefert ein Ausgangssignal mit dem binären Wert "1", wenn der Adreßbus 56 eine der Adressen 4000 bis 43FF des Speichers mit wahlfreiem Zugriff RAN 14 spezifiziert. Der Decoder 140 liefert ein Ausgangssignal mit dem binären Wert "1" für irgendeine der Pseudo-Spei- · cheradressen (PMEM =1, wie weiter unten zu beschreiben sein wird). Der Decoder 142 liefert ein Ausgängssignal mit dem binären Wert "1" für irgendeine der Adressen 3F00 bis 3FF des RAM-Eingangs-ZAusgangs-Schaltung-Zeitgeber-Kombinationselements 18 in Form des Bausteins 8155 für "On Board" RAM Speicherplatzadressen. Der Decoder 144 liefert ein Ausgangssignal mit dem binären Wert "1" für irgendeine der PROM-Speicherplatzadressen 0000 bis 07FF. Die Logikschaltkreise 130, 132, 134, 136 sind, wie in Fig. 4 gezeigt, schaltungsmäßig so angeordnet, daß sie die Ausgangssignale der Decoder 138, 140, 142, 144 und das Signal IO/M von dem System-Steuerbus 58 empfangen,

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so daß das Ausgangssigna] des UND-Gliedes 130 (Signal PIEMAACK) den binären Wert "0" hat, wann immer ein Speicherplatz (in dem Speicher mit wahlfreiem Zugriff-RAM 14, dem ROPI-E j ngangs-/ Ausgangs schal tung-Zeitgeber-Kombi nationsei ement 18 in Form des Bausteins 8155 oder dem programmierbaren Nur-Lesespeicher PROPI 16) oder ein Pseudo-Spelcherplatz (später zu erläutern) spezifiziert ist und eine Speicherzugriffs-Operation durchgeführt wird (d. h. JO/Pl = "0").

Das Signal OFF BD RQT wird durch ein NAND-Glied 146 und einen Inverter 148, der in bekannter Weise so angeschaltet ist,- daß das Ausgangssigna] des Inverters 148 (Signal OFF BD RQT) den Binärwert "1" hat, wenn weder a) eine Eingangs/Ausgangs-Operation mit einem spezifizierten On-Board-Eingangs/Ausgangs-Schaltung-Adressenplatz (die systemseriellen Ausgangsschaltungen 50 und 52 werden direkt durch den Mikroprozessor 12 in Form des Bausteins 8085 angesteuert) noch b) eine Speicherzugriffs-Anforderung mit einem spezifizierten On-Board-Speicher- oder Pseudo-Speicher-Adressenplatz gegeben ist« Auf. andere Art ausgedrückt heißt dies, daß der Logikschaltkreis 146 und der Inverter 148 derart schaltungstechnisch angeordnet sind, daß das Signal OFF BD RQT = 1 ist, wenn sowohl I/O AACK = 1 als auch MEPI AACK = 1 sind.

Das Signal OFF BD ACK wird an dem Ausgang eines UND-Gliedes 150 erzeugt, das so angeordnet ist, daß es Eingangssignale von der Leitung XACK des Schnittstellenbuss 82 und von dem Stift ADEN des Schnittstellenbus-Zufallsgeneratorbausteins 112 empfängt. Wenn sowohl das Signal XACK (Übertragung Bestätigung) der Binärwert "1" als auch das Signal ADEN (Adresse/Datenfreigabe) den Binärwert ¹¹I" hat, wird das Signal OFF BD ACK zu "1", um anzuzeigen, daß eine Off-Board-Operation, die den

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Schnittstellenbus 82 mit einbezieht, zu vervollständigen ist.

Der Signal ausgang CMD des ODER-Gliedes 78 (Fig. 2) und der Signalausgang OFF BD RQT des Inverters 148 (Fig. 4) sind als Eingänge mit einem UND-Glied 147 (Fig. 4) verbunden. Der Ausgang des UND-Gliedes 147 ist so belegt, daß Signale für einen Schnittstellen-Bus-Übertragungsstart und für eine Übertragungsbeendigung an die Stifte _t XSTR und XCP eines Schaltkreises 112 in einem Baustein 8219 geliefert werden können. Der Ausgang eines ODER-Gliedes 145 (der Eingangssignale von dem Stift ADEN des Schaltkreises 112 in Form des Bausteines 8219 und von der Leitung XACK des Schnittstellenbus 82 empfängt) und der Ausgang des UND-Gliedes 147 sind als Eingänge mit einem NAND-Glied 149 verbunden. Der Ausgang des NAND-Gliedes 149 ist so beschaltet, daß er Signale an den Stift ASRQ des Schaltkreises 112 liefern kann. Ein Signal SRESET (Softwarerückstellung) wird an dem Ausgang eines NAND-Gliedes 151 erzeugt. Das NAND-Glied 151 ist so beschaltet, daß es Eingangssignale von einem Inverter 153 (der das Signal WR von dem System-Steuerbus 58 invertiert) und einem Adreßdecoder 155 (zum Decodieren der Adresse 8500, welche durch das Prüfprogramm zum Rücksetzen der Komponenten des Mikroprozessor-Sysems 10 für Prüfzwecke spezifiziert ist) empfängt. Die Elemente 151, 153 und 155 sind derart schaltungstechnisch angeordnet, daß das Signal SRE SET = für einen Schreibbefehl mit einer Adresse 8500 steht. Ein UND-Glied 159 ist derart angeordnet, daß es ein Ausgangssigna] SRESET des NAND-Gliedes 151 und das invertierte Ausgangssignal RESET des Stiftes RESET der Teilerschaltung 64 in Form des Bausteins 8224 (Fig. 2) empfängt und ein Ausgangssignal TRESET (vollständige Rücksetzung) zum Rücksetzen unterschiedlicher Komponenten des Mikroprozessor-Systems 10

VPA 81 P 8251 abgibt. TRESET = O entweder für den Fall, daß der Stromversorgungseinschaltbefehl rückgesetzt wird (RESET = 0) oder eine Software-Rücksetzungs (SRESET = 0)-Befehl besteht. Das Signa] READY wird an dem Ausgang eines NAND-Gliedes 152 aus den Signalen OFF BD QRT und OFF BD ACK erzeugt (Fig. 4). Das NAND-Glied 152 ist so angeschlossen, daß es ein Signal mit dem Binärwert "1" an den Stift READY des Mikroprozessors 12 in Form des Bausteins 8085 liefert (Fig. 2), wann immer ein Speicher oder eine periphere Einrichtung bereit ist, Daten zu senden oder zu empfangen. Wenn das Signal READY den Binärwert "0" hat, wartet der Mikroprozessor 12 eine bestimmte Anzahl v.on Taktzyklen, bis das Signal READY zu "1" wird, bevor ein Lese- oder Schreibzyklus vollendet ist. Da das Signal READY wie in der Steuerlogikschaltung 26 (Fig., 4) erzeugt wird, wird es zu "1" mit Ausnahme des Falles, wenn sowohl das Signa] OFF BD RQT den Binärwert "1" als auch das Signal OFF BD ACK den Binärwert "1" hat.

Das P-MEM-Adressenbestätigungs-Signa] wird durch den Adreßdecoder 140, der in Fig. 4 gezeigt ist, erzeugt. Dieses Signal hat den binären Wert "1", wann immer irgendeiner der "On-Board"-Pseudo-Speicheradressenplätze, die durch das Prüfprogramm (im Anhang aufgelistet) spezifiziert werden, auf den Adressenleitungen des System-Adreßbus 56 auftreten. Die Pseudo-Speicheradreßplätze sind Prüfprogramraadressen, die Zustände des Mikroprozessor-Systems 10 für Prüfzwecke verursachen und von "realen" Speicheradressen, die benutzt werden, um auf die Speicherplätze des Speichers mit wahlfreiem Zugriff RAU 14, des "On-Board-RAM des RAM-Eingangs-/Ausgangs-Schaltung-Zeitgeber-Kombinationselements 18 in Form des Bausteins 8155 und des programmierbaren Nur-Lesespeichers PROM 16 zuzugreifen, unterscheidbar.

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Die Pseudo-Speicherplätze sind die folgenden Speicherplätze, deren Adressen in der Prüfprogramm-Liste (siehe Anhang) spezifiziert sind: ESID, DSID, SETB, PRPGM, PRPGD, PRPGCA, CLRB, SRC, SRD, SRLFD, EDIS, DDIS, SRESET, DI¹IUXFL, DNUXA, DMUXB, DMUXC, OUTA, OUTB, und OUTC. Der PRPGCM-Speicherplatz wird nichi als ein Pseudo-Speicherplatz betrachtet, da er die Taktung des Pseudo-Zufallsgenerators PRPG 38 (wird erläutert) über den Schnittstellen-Bus 82 repräsentiert, was eine "Off-Board-Aktivität darstellt.

Ein Pseudo-Zufal]sgenerator RPG 38, wie er in Fig. 1 und Fig. 6 dargestellt ist, ist in das Mikroprozessor-System eingebaut, um Prüfdaten zu erzeugen, die auf das Mikroprozessor-System unter Leitung der PrüfInstruktionen einwirken sollen, welche durch das Prüfprogramm (im Anhang aufgelistet) spezifiziert werden, welches Prüfprogramm in dem programmierbaren Nur-Lesespeicher PROM 16 gespeichert ist. Der Pseudo-Zufallsgenerator PRPG 38 besteht aus einem 8-Bit-Paral1elschieberegister 154 mit Rückkopplung, das eine Schaltungsanordnung hat, die in Fig. 7 gezeigt ist, wobei dessen Aufbau ähnlich dem des "Built-In Logic Block Observer oder "BILE50", vorgeschlagen in dem Artikel von Koenemann et al, auf den zuvor Bezug genommen wurde und der im einzelnen in US-Patentanmeldungs Serial No. 277,992, eingereicht am 26. Juni 1981 (Continuation of U.S. Patent Application Serial No. 139,207, eingereicht am 11.April 1980) beschrieben ist.

Das Parallel-Schieberegister mit Rückkopplung 154, das in Fig. 7 gezeigt ist, hat 8 Flipflops 156, die so zusammengeschaltet sind, daß sie parallele Eingangssignale von den Eingangsstiften Ζ_Λ bis Z₀ über UND-Glieder 158 und

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Exclusiv-ODER-Glieder 160 aufgrund des Vorhandenseins einer logischen "1" an einem Stift BIAS aufnehmen können.

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Eine serielle- Rückkopplung zwischen den Flipflops 156 ist durch NOR-Glieder 162 und Exclusiv-Oder-G]ieder 164 vorgesehen. Ein Synchron-Rücksetzsignal und ein Takteingangssigna] für die Flipflops 156 wird über den Stift RESET bzw«, CLOCK des Schieberegisters 154 aufgenommen.

Das 8-Bit-Ausgangssigna] des Schieberegisters 154 wird an die Ausgangsstifte Q. bis Q„ geliefert. Das 8-Bit-Äusgangssignäl des Schieberegisters 154 ist eine Funktion des laufenden 8-Bit-ParalIeIeingangssignals, das an die Stifte Z-. bis Z_ß geliefert wird und den zuvor bestehenden Zuständen der Flipflops 156„

Die Verbindungen der Stifte des Pseudo-Zufallsgenerators PRPG 38 sind in Fig. 6 gezeigt. In diesem der Erläuterung dienenden Ausführungsbeispiel sind die Eingangsstifte Z* bis Zq jeweils so beschaltet, daß sie Signale mit dem binären Wert "0" durch Verbindung mit Erde oder Signale mit dem binären Wert "1" durch Verbindung mit einer SV-Spannungsquelle über einen 250-Widerstand aufnehmen, und zwar abhängig von den Positionen von manuell einstelIbaren Schaltern 166. Das 8-Bit-Wort, das durch die Positionen der Schalter 166 bestimmt ist, bestimmt seinerseits das Vorgabe-Wort, das in den Pseudo-ZufalIsgenerator PRPG 38 eingegeben wird, wenn ein Signal mit dem binären Wert "1" an dem Stift BIAS ansteht» Fig. 6 zeigt, wie die Schalter 66 eingestellt sind, um ein 8-Bit-Binärviort 0000 0000 an den Pseudo-Zufallsgenerator PRPG 38 zu liefern. Wie für den Fachmann ersichtlich ist, kann diese Anordnung derart modifiziert werden, daß die Eingangszustände der Stifte Z* bis Z_fi durch Informationen spezifiziert werden können, die aus der Verbindung mit den Datenleitungen DBq bis DB₇ des System-Datenbus 54 empfangen werden.

Der Stift BIAS ist mit dem nichtinvertierenden Ausgangs-

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stift Q eines Flipflop 167 verbunden. Das Flipflop 167 ist ein Baustein des Typs 74LS74. Sein Stift CLK ist mit einem UND-Glied 168 verbunden, dessen Eingangssignale von der WR-Steuerleitung des System-Steuerbus 58 und dem Ausgang eines Adreßdecoders 170 aufgenommen werden. Der Decoder 170 ist dazu bestimmt, ein Ausgangssigna] mit dem binären Wert "1" abzugeben, wenn die Adresse auf derc System-Adreßbus 56 8200 ]autet. Der Stift D des Flipflop 167 ist über einen 1 k-ß--Widerstand mit der 5V-Spannungsquelle für das System verbunden. Auf diese Weise wird der Pseudo-Zufallsgenerator PHPG 38 getaktet, und ein 8-Bit-Wort, das an den Stiften Z₁ bis Z„ des Pseudo-Zufallsgenerators PRPG 38 auftritt, wird eingegeben, wenn eine Schreiboperation, die die Adresse 8200 hat, spezifiziert wird. Dies tritt für die PRPG-Taktinstruktion, die in dem Prüfprogramm (siehe Anhang) spezifiziert ist, auf, was weiter unten beschrieben wird. Der Stift CLR des Vorgabe-Flipflop 167 ist mit einem UND-Glied I69, einem NAND-Glied 171, einem Adreßdecoder 173 (zum Decodieren der Adresse 8206), der WR-Steuerleitung des System-Steuerbus 58 und dem TRESET-Signalausgang des UND-Gliedes 159 (Fig. 4) verbunden, um das Flipflop für entweder einen niedrigen TRESET-Signa]zustand oder eine Schreibinstruktion der Adresse 8206 rückzustellen.

Der Stift S des Pseudo-Zufal 1sgenerators PRPG 38 ist an Erde gelegt. Der Stift RESET ist so beschaltet, daß er das Signal TRESET aus der Steuerlogikschaltung 26 (siehe Fig. 4) empfängt. Der Stift CLOCK ist so beschaltet, daß er die Flipflops 156 (Fig. 7) des Pseudo-Zufallsgenerators PRPG 38 taktet. Dies wird durch Verbindung des Ausgangs eines ODER-Gliedes-172 erreicht, das ein Eingangssignal von einem UND-Glied 174 mit zwei Eingängen und ein anderes Eingangssignal von einem UND-Glied 176 mit zwei Eingängen (Fig. 6) empfängt. Ein Adreßdecoder 178

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ist so angeschlossen, daß er ein Signal mit dem binären Wert "1" an das UND-G]ied 174 liefert, wann immer die Taktinstruktion des Prüfprogramms PRPG mit der Adresse 8204 ausgeführt wird. Ein Adreß-Decoder 180 ist angeordnet, um ein Signa] mit dem binären Wert "1" an das UND-Glied 176 "zu liefern, wann immer die Takt-Instruktion PRPG mit der Adresse 8205 ausgeführt wird (siehe Anhang). Der andere Eingang beider UND-Glieder 174 und 176 ist so beschaltet, daß er das Signal WR von dem System-Steuerbus 58 aufnehmen kann.

Die Ausgangsstifte Q^ bis Qo des Pseudo-Zufallsgenerators PRPG 38 sind einerseits mit den Datenleitungen DB~ bis DB₇. des System-Datenbus 54 und andererseits mit den korrespondierenden Datenleitungen des Schnittstellenbus 82 verbunden. Die Verbindung zwischen den Stiften Q^ bis Qq der Busleitungssysteme 54 und 82 besteht über sog. Tri-State-UND-Glieder 182, 184, die den Pseudo-Zufallsgenerator PRPG 38 von dem Mikroprozessor-System 10 trennen, ausgenommen dann, wenn diese Glieder 182, 184 aktiv geschaltet sind. die.Glieder 182 sind, wie dies in Fig. 6 gezeigt ist, mit einem NAND-Glied 186, einem Adreßdecoder 188 (der so ausgelegt ist, daß er ein Signal mit dem Binärwert "1" abgibt, wenn die Adresse 8202 lautet) und der RD-Steuerleitung des System-Steuerbus 58 verbunden, so daß das 8-Bit-Ausgangswort an den Stiften Qy. bis Qo an die Leitungen des System-Datenbus 54 für eine Leseinstruktion geliefert wird, wenn die Adresse 8202 lautet. Die Glieder 184 sind mit einem NAND-Glied 190, einem Adreß-Decoder 192 (der so ausgelegt ist, daß er ein Signal mit dem binären Wert "1" abgibt, wenn die Adresse 8201 lautet) und der RD-Steuerleitung des Systemsteuerbus 58 verbunden, um das Ausgangswort des Pseudo-Zuf all sgenerators PRPG 38 an den Schnittstellen-Bus 82 für eine Leseinstruktion mit der Adresse 8201 zu liefern.

' ' "VPÄ 81 P 8251: Diese "Tri-State-Glied-Verbindungstechnik macht den Pseudo-Zufallsgenerator PRPG 38 für das Mikroprozessor-System 10 transparent, ausgenommen während der Prüfvorgänge.

Das Signaturregister SFi 40 (Fig. 1 und Fig. 6) dient als ein Mittel zum Gewinnen von Prüfergebnisdaten, die die Ergebnisse der funktione]]en Operation des Mikroprozessor-Systems 10 durch Steuerung mittels der PrüfInstruktionen repräsentieren. Das Signaturregister SR AO wird dazu benutzt, parallele Daten aufzufangen, diese Daten zu verarbeiten und ein Signatur- oder Prüfwort abzugeben, das die komprimierten Daten für alle Dateninformationen, repräsentiert, die zuvor in das Signaturregister (seit dem Zeitpunkt, zu dem es rückgestellt wurde) repräsentiert.

Wie aus Fig. 6 zu ersehen ist, hat das Signaturregister SR 40 die Form eines 8-Bit-Paral1 el Schieberegisters mit einer seriellen Rückkopplung wie das Register ¹5A, das zuvor in Verbindung mit Fig. 7 erläutert worden ist. Da das Signaturregister 40 dazu dient, die Prüfergebnisse zu sammeln, ist seine Klemme BIAS durch Verbindung über einen 1k-ß-Widerstand mit der 5V-Spannungsquel1e auf den Binärwert "1" gesetzt. Der Stift S ist an Erde gelegt. Eine Eingangsinformation an den Eingangsstiften Z^ bis Ζ« des Signaturregisters 40 wird von den Ausgangsstiften eines 8-Bit-Paral1 el registers 194 in Form eines Bausteins 74LS116 geliefert, das so angeschlossen ist, daß es als Datenzwischenspeicher dient. Die Eingangsstifte dieses Auffang-Flipflops 19^ sind so beschaltet, daß sie Signale über Tri-State-UND-Glieder 196 von den Datenleitungen DBq bis DB₇ des System-Datenbus 54 aufnehmen können. Die Glieder 196 sind mit einem NAND-Glied 198 und einem Adreß-Decoder 200 (so ausgelegt, daß er ein Signal mit dem Binärwert "1" für eine Adresse 8302 abgibt) und

r^:;r·· ■■-«,τ/ ·■"-■ . " 323922T'"'

VPA 81 P 8251

der WR Steuer]eitung des System-Steuerbus 58 verbunden, so daß Information aus dem System-Datenbus 54 in das Auffang-Flipflop 194 zur Weiterleitung an die Stifte Z₁ bis Zg des Signaturregisters SR 40 für eine Schreibinstruktion der Adresse 8302 eingespeichert werden«

Der Taktstift des Signaturregisters SR 40 ist so beschal tet, daß die Flipflops 156 (siehe Fig. 7) des Signaturregisters SR 40 für eine Schreibinstruktion mit einer Ad resse 8300 (weiter unten in Verbindung mit dem Prüf-Instruktionsprogramm beschrieben) getaktet werden. Dies wird durch Verbindung des Stiftes CLOCK des Signaturregi sters SR 40 mit dem Ausgang eines UND-Gliedes 202, das Eingangssignale von einem Adreß-Decoder 204 (zum Decodieren der Adresse 8300) empfängt, und mit der WR-Steuerleitung des System-Steuerbus 58 erreicht.

Der Stift RESET des Signaturregisters SR 40 ist so beschaltet, daß er das Steuersignal TRESET aus der Steuerlogikschaltung 26 empfängt, wie in Fig. 4 gezeigt ist. Die Ausgangsstif-

.3g

V - ^: ■:". -^:323922T

VPA '81 P 8251

te Q^ bis Qg des Signaturregisters SR 40 sind über Tri-State-UND-Glieder 206 verbunden, um die Prüfergebnissigna]e an die Daten]eitungen DBp bis DB₇ des System-Datenbus 54 zur Verarbeitung durch den Mikroprozessor 12 zu liefern. Die Glieder 206 werden aktiviert, wenn eine Leseinstruktion der Adresse 8301 durch das Prüfprogramm ausgegeben wird, welches in dem programmierbaren Nur-Lesespeicher PROM 16 (siehe Anhang) gespeichert ist. Dies wird durch eine Verbindung der UND-Glieder 206, wie in Fig. 6 gezeigt, mit einem NAND-Glied 208, einem Adreßdecoder 210, (zum Decodieren der Adresse 8301) und der Steuerleitung RD des System-Steuerbus 58 erreicht. Die Tri-State-Glieder 196, 206 belassen das Signaturregister SR 40 für die normalen (Nichtprüf-) Operationen des Mikroprozessors-Systems 10 transparent.

Die Verwendung des Signaturregisters SR 40 sieht ein einziges Ausgangswort vor, das repräsentativ für die Ergebnisse der gesamten Folge der Prüfinstruktionen ist. Das Ausgangssigna] des Signaturregisters SR 40 ist gleich dem des Pseudo-Zufallsgenerators PRPG 38 eine Funktion sowohl der laufenden Eingangszustände als auch der Vergangenheit seiner vorangegangenen Zustände. Auf diese Weise kann die korrekte Verarbeitung von Daten durch das Mikroprozessor-System 10 vieler unterschiedlicher PrüfInstruktionen durch Verarbeitung des Ausgangssignals des Signaturregisters SR 40 an nur wenigen Prüfpunkten bestimmt werden. Falls das Ausgangssignal an solchen Prüfpunkten mit dem vorbestimmten Ausgangssignal für eine fehlerfreie Operation übereinstimmt, ist die korrekte Verarbeitung der gesamten Sequenz von Instruktionen bestätigt.

Die Einzelheiten der Serie]1-Eingangsprüf1ogikschaltung 42 (Fig. 1) sind in der unteren linken Ecke von Fig.. 2 gezeigt. Die Seriell-Eingangsprüflogikschaltung 42 wirkt

34-

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dahingehend, daß sie die Prüfdaten auffängt, die in einem seriellen Format übertragen werden, von dem Stift SOD des 8085-Hikroprozessors 12 auffängt und die Prüfdaten in einem seriellen Formal an den Stift SID des Mikroprozessors 12 überträgt.

Wie zuvor ausgeführt, fungiert der Stift SOD des Mikroprozessors 12 als ein Seriell-Ausgang 52 zum Übertragen von Daten in einem seriellen Format, direkt von dem System nach außen. Ein Inverter 209 und Pin Inverter 210, die mit zwei NAND-Gliedern 212, 214 (angeordnet in einer Daten-Auffang-Konfiguration) verbunden sind, dienen dazu, die Information aufzufangen, die durch den Mikroprozessor 12 an den System-Seriell-Ausgang 52 übertragen wird. Der nichtinvertierende Q-Ausgangsstift eines Flipflop 216 in Form eines Bausteins 74LS74 ist mit dem Ausgang der als Auffangschaltung angeordneten NAND-Glieder 212, 214 verbunden, um Eingangssignale für ein UND-Glied 218 zu erzeugen., Der Ausgang des UND-Gliedes 218 ist über ein CR-Glied 220 und einem Inverter 222 angeschaltet, um die aufgefangenen Daten an den Stift SID des Mikroprozessors aufgrund der Taktung des Flipflop 216 durch Signale, die von einem Adreßdecoder 224 empfangen werden, welcher dazu bestimmt ist, ein Ausgangssigna] mit dem Binärwert "1" für eine Adresse 8100 abzugeben, zu liefern.

Ein Adreß-Decoder 226 (zum Decodieren der Adresse 8110) ist über ein ODER-Glied 228 angeschaltet, um ein invertiertes Eingangssignal an den Stift CLR (Rücksetzen) des Flipflop 216 zu legen. Das invertierte Einschalt-Rücksetzsignal RESET von dem Rücksetzstift des Takt- und Rücksetzgliedes 64 des Typs 8224 ist ebenfalls als ein Eingangssignal mit dem ODER-Glied 228 verbunden und erzeugt auf diese Weise ein invertiertes Eingangssignal für den gleichen Stift CLR. Das Flipflop 216 wird auf diese Weise sowohl beim Einschalten als auch aufgrund des

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Empfangs einer Instruktionsadresse 8110 rückgestellt, um ein Ausgangssignal an seinem Stift Q zu erzeugen, das durch Verbindung mit einem Inverter 230 und mit einem UND- Glied 232 (Fig. 2) das Durchlaufen eines (Nichtprüf-) Signals zuläßt, das an der System-Seriell-Eingangseinrichtung 50 (als Eingang zu dem UND-Glied 232 angeordnet) empfangen wird, um dieses über das ODER-Glied 220 und den Inverter 222 an den Stift SID des Mikroprozessors 12 zu übertragen. Der Stift PR (Voreinstellung) des Flipflop 216 ist so beschaltet, daß er das invertierte Eingangssignal von der 5V-Spannungsquel1e über einen 4.7k SL-Widerstand empfangen kann.

Die Parallel-Eingangsprüf1ogikschaltung 44 (Fig. 1) ist in Fig. 5 dargestellt. Diese Paral1el-Eingangsprüf1ogikschaltung 44 schafft die Möglichkeit, Prüfdaten von dem System-Datenbus 54 zu jeder der System-Parallel-I/O-Eingangsschaltungen A, B, C zu senden, falls die Prüfdaten von außerhalb des Systems empfangen werden. Die Parallel-Eingangsprüflogikschaltung 44 erlaubt außerdem das Aussenden von Daten von einer der Schaltungen A, B, C an den System-Datenbus 54, falls die Daten von dem System nach außen abgegeben werden.

Die Simulation der Datenübertragung von außerhalb des Systems wird durch Auffangen der Prüfdaten von dem System-Datenbus 54 und einer darauffolgenden Übertragung dieser Daten zu den ausgewählten Schaltungen A, B oder C durchgeführt. Eine Datenauffangschaltung, beispielsweise ein 8-Bit-Parallelregister 234 des Typs 74LS116 (Fig. 4), ist so angeordnet, daß es ein 8-Bit-Eingangssignal von den Datenleitungen DB_Q bis DB₇ des System-Datenbus 54 empfangen kann, wenn es durch das Ausgangssginal eines UND-Gliedes 236 in Abhängigkeit von Eingangssignalen von einem Adreßdecoder 238 (zum Decodieren der Adresse 8600

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und der WR-Steuer] eitung des System-Steuerbus 58 getaktet wird (d. h. es wird für eine Schreibinstruktion mit einer Adresse 8600 getaktet). Das 8-Bit-Datenauffangs-Ausgangs-•signal wird dann an jede der Schaltungen A, B, C über Tri-State-UND-Glieder 240, 242 bzw. 244 geliefert. Die Auswahl der Schaltungen A, B, C wird durch eine selektive Aktivierung der verschiedenen Glieder 240, 242 und 244 durchgeführt. Die Glieder 240 sind mit NAND-Gliedern 246, einem Adreß-Decoder 248 (zum Decodieren der Adresse

8601) und der Steuerleitung WR des System-Steuerbus 58 zur Aktivierung durch eine Schreibinstruktion, die eine Adresse 8601 hat, verbunden. Die Glieder 242 sind mit einem NAND-Glied 250, einem Adreßdecoder 252 (zum Decodieren einer Adresse 8602) und der Steuerleitung WR des System-Steuerbus 58. zur Aktivierung durch eine Schreibinstruktion mit einer Adresse 8602 verbunden. Die Glieder 244 sind mit einem NAND-Glied 254, einem Adreßdecoder 256 und der Steuerleitung WR des System-Steuerbus 58 zur Aktivierung durch eine Schreibinstruktion mit einer Adresse 8603 verbunden. Die Datenauffangschaltung 234 ist so angeordnet, daß sie durch Empfang des Steuersignals TRESET von der Steuerlogikschaltung 26 (Fig. 4) rückgestellt wird.

Die Parallel-Eingangsprüf1ogikscha]tung 44 zum Durchführen der Simulation von Daten, die von den Schaltungen A, B, G aus dem System nach außen übertragen werden, ist ähnlich. Die Stifte jeder der Ausgangsschaltungen A, B, C sind über Tri-State-UND-Glieder 258, 260-bzw. 262 mit den Leitungen des System-Datenbus 54 verbunden. Die Auswahl dahingehend, welche Schaltung A, B, oder C Daten zu dem System-Datenbus 54 überträgt, wird dadurch bestimmt, welche Glieder 258, 260 oder 262 aktiviert sind. Die Glieder 258 sind mit einem NAND-Glied 264, einem Adreß-Decoder 266 (zum Decodieren einer Adresse 8604) und der Leitung RD des System-Steuerbus 58 zur Aktivierung durch eine

; .; ..;; · Ο.... 32 392TT

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Leseinstruktion, welche eine Adresse 8604 hat, verbunden. Die Glieder 260 sind mit einem NAND-Glied 268, einem Adreßdecoder 270 (zum Decodieren einer Adresse 8605) und der Leitung RD des System-Steuerbus 58 zur Aktivierung durch eine Leseinstruktion, welche eine Adresse 8605 hat, verbunden. Die Glieder 262 sind mit einem NAND-Glied 272, einem Adreß-Decoder 274 (zum Decodieren einer Adresse 8606) und der Leitung RD des System-Steuerbus 58 zur Aktivierung durch eine Leseinstruktion, die eine Adresse 8606 hat, verbunden. Jedes der Symbole für die Tri-State-UND-Glieder 240, 242, 244 für die Eingangssimulations-Schaltungsauswahl und jedes der Symbole für die Tri-State-UND-Glieder 258, 260, 262 für die Ausgangssimulations-Schaltungsauswahl, die in Fig. 5 gezeigt sind, repräsentiert eine Vielzahl von Tri-State-UND-Gliedern, die synchron mit den individuellen Eingangsleitungen PA₀-PA₇, PB₀-PB₇ und PC₀-PC₅ der Schaltungen A, B und C gleich den Tri-State-UND-Gliedern 182, 184, I96 und 206 in Fig. 6 verbunden sind.

Die Anzeigeeinrichtung 48 (Fig. 1) hat die Form einer LED-Anzeigeeinrichtung mit lichtemittierenden Dioden, beispielsweise wie der hexadezimale Indikator HP 5082-7340, der in Fig. 3 gezeigt ist. Die Anzeigeeinrichtung 48 dient dazu, die Identifikationsnummer der Gesamtheit oder eines Teilblocks innerhalb des Mikroprozessor-Systems anzuzeigen,die oder der durch die Prüfergebnisse als defekt erkannt worden ist. Die LED-Anzeigeeinrichtung leuchtet, um eine einzige hexadezimale Ziffer für Identifikationszwecke anzuzeigen. Tabelle 1 zeigt die unterschiedlichen Identifikationsnummern der hexadezimalen Anzeige und eine Interpretation des Teils der Prüfsequenz des Programms, das in dem Anhang, aufgelistet ist, der einen erkannten Fehler verursacht hat.

Idpntifikations-Nummer

W-

VPA 81 P 8251 Defekter Tpilblock

3 A 5 6 7 8 9

0, A-F

8085, Busleitungen, Anzeige und PROM PRPG

PROM RAM 8085: MPU II-Prüfung 8155 Serielle Eingabe/Ausgabe 8219 Arbitrator (Schnittstellen-Zugriffs-Entscheidungsmittel) im beschriebenen Ausführungsbeispiel unbenutzt

Tabelle T.

I d ent if ika ti ons -Nu miner bei der Anzeige

Die Anzeigeeinrichtung 48 des Typs HP 5082-7340 hat On-Beard-Decoder/Treiber- und Speicherfunktionen. Die Stifte I,. bis I. (Eingänge) sind, wie in Fig. 3 gezeigt, so angeschlossen, daß sie Signale von den Datenleitungen DB_Q bis DB, des System-Datenbus 54 empfangen können. Die Eingangssignale, die von dem System-Datenbus 54 empfangen wqrden, werden in 16 Signal zustände (0 bis 9 und A bis F) deco- diert. Der Stift LE (Auffang-Freigabe) ist so beschaltet, daß er Signale von einem Adreß-Decoder 276 (zum Decodie- ren einer Adresse 8400) empfangen kann. Für eine Instruk- tion mit der Adresse 8400 werden die Eingangssignale von den Datenleitungen DB_n bis DB, decodiert und in dem "On- Board"-Speicher zur Anzeige aufgenommen, bis eine neue Nummer eingegeben wird.

■»4Θ- VPA 81 P 8251

Dor Stift BC (Löschsteuerung) der Anzeigeeinrichtung 48 ist so beschaltet, daß er Signale von dem invertierenden Ausgangsstift Q eines Anzeige-Flipflops 279 des Typs 74LS74 empfangen kann. Der Stift D des Anzeige-Flipflop 279 ist über einen 1kJl~Widerstand mit der SV-Spannungsquelle des Systems verbunden. Der Stift CLK des Anzeige-Flipflop 279 ist mit UND-Gliedern 281, 283, dem Adreß-Decoder 276 (für die Adresse 8400) sowie dem IO/M- und WR-Steuerleitungen des System-Steuerbus 58 verbunden, um das Flipflop 279 zu takten, um so die Anzeigeeinrichtung 48 für eine Schreibinstruktion der Adresse 8400 einzuschalten. Der Stift CLR ist mit einem UND-Glied 285, einem NAND-Glied 287, einem Adreß-Decoder 289 (zum Decodieren der Adresse 8401), dem TRESET-Ausgang des UND-Gliedes (Fig. 4) und dem Ausgang des UND-Gliedes 283, (das einen Eingang von der WR-Leitung und einen invertierten Eingang von dem IO/M-Steuerleitungen hat) verbunden, so daß das Flipflop 279 rückgestellt und die Anzeigeeinrichtung 48 aufgrund einer Schreibinstruktion der Adresse 8401 ausgeschaltet werden.

Die Adreß-Decoder 88, 96, 108, 110, 117, 121, 128, 138, 140, 142, 144, 155, 170, 173, 178, 180, 188, 192, 200, 204, 210, 224, 226, 238, 248, 252, 256, 266, 270, 274, 276 und 289 haben einen herkömmlichen Aufbau. Schematische Darstellungen des Decoders 96 (Fig. 3) und des Decoders 204 (Fig. 6) sind als Beispiel in Fig. 8 A bzw. Fig. 8 B gezeigt.

Der Decoder 96 dient dazu, ein Signal mit dem Binärwert "1" als Ausgangssignal für jede der Adressen 0000 bis 07FF der Speicherplätze des programmierbaren Nur-Lesespeichers PROM 16 (Fig. 1 und Fig. 3) zu erzeugen. Für diese Adressen ist die erste hexadezimale Ziffer (definiert durch die Adreßleitungen ABp bis AB„ des System-

VPA 81 P 8251

Adreßbus 56) stets "O" (ABp bis ABp haben alle den logischen Zustand "0"), und die zweite hexadezimale Ziffer (definiert durch die Adreßleitungen AB_fl bis AB_R) kann einen beliebigen Wert von 0 bis 7 (AB_ß hat den logischen Zustand "0", AB_n bis AB- können den logischen Zustand

PA

"0" oder "1" haben) haben. Die Werte der dritten (definiert durch die Leitungen AB, bis AB₇) und vierten (definiert durch die Adreßleitungen AB_Q bis AB,) Ziffern variieren von 0 bis P^r (AB_n bis AB₇ kann den logischen Zustand "0" oder "1" haben)„ Der Decoder 96 ist derart aufgebaut, daß er ein Signal mit dem Binärwert "1" an seinem Ausgang abgibt, wann immer alle diese Adreßleitungen ABg bis ABp den logischen Zustand ¹¹O" haben. Dies ist in Fig. 8 A durch Verbindung der Adreß-Leitungen AB_ß bis ABp jeweils über einen Inverter 278 gezeigt, um Eingangssignale für ein UND-Glied 280 zu erzeugen und um die Adreß-Leitungen AB_Q bis AB» unverbunden zu belassen. Das Ausgangssignal des UND-Gliedes 280 wird zu "1", wann immer alle der Eingangssignale zu den Invertern 278 den iogischen Zustand "0" haben.

Der Decoder 204 (Fig. 6 und Fig. 8B) liefert ein Ausgangssignal mit dem Binärwert "1" an das UND-Glied 202 (Fig. 6) für eine Adresse 8300, die dazu dient, das Signaturregister SR AO wie zuvor beschrieben zu takten» Für die Adresse 8300 (1000 0011 0000 0000 in binärer Notation) werden die Adreßleitungen AB_Q bis AB_p des System-Adreßbus 56 die folgenden Zustände haben: AB_Q bis AB₇ = 0; AB₈ ABg = 1; AB'_A bis ABg = 0; AB_p = 1 .- Der Decoder 204 ist derart aufgebaut, daß er ein Ausgangssignal mit dem Binärwert "1" abgibt, wenn die Adreßleitungen AB_Q bis ABp diese Zustände aufweisen. Dies ist in Fig. 8 B durch Verbinden der Leitungen AB_Q bis AB₇ über Inverter 282 als Eingänge für ein UND-Glied 284, der Leitungen AB_A bis ABg über Inverter 286 und der Leitungen AB₈, AB_q und AB„ di-

VPA 81"ρ 8251

rekt (ohne Invertierung) als Eingänge für ein UND-Glied 288 sowie der Ausgänge der UND-Glieder 284 und 288 als Eingänge für ein UND-Glied 290 gezeigt. Das Ausgangssignal des UND-Gliedes 290 nimmt den logischen Zustand "1" nur dann ein, wenn die Adresse, die durch die Adreßleitungen AB_n bis ABp spezifiziert ist, 8300 ist. Für den Fachmann ist ersichtlich, daß die Schaltungsanordnungen, die in Fig. 8A und Fig. 8B gezeigt sind, durch unterschiedliche bekannte Techniken unter Verwendung komrnerzieller verfügbarer UND-Glieder, NAND-Glieder, ODER-Glieder, NOR-Glieder und Inverter in Übereinstimmung mit den individuellen Vorzügen aufgebaut sein können. Die Decoder-Ausgangssignale können auf einfache Weise, falls dies notwendig ist, invertiert werden, um die komplementären Ausgangssignale ("0" anstelle von "1") zu gewinnen, wenn dies erforderlich ist.

In Tabelle 2 sind die Speicherplatzbezeichnungen des Nikroprozesor-Systems 10 die durch die verschiedenen Decoder gewonnen werden, aufgelistet. Die alphabetischen Darstellungen in Klammern beziehen sich auf die Darstellungen in einer Prüfinstruktions-Programmauf1 istung (siehe Anhang) .

25 Adresse Bedeutung 0001, 0002,0003 Parallel-I/O-Schal-

tungen A, B, C

0000-07FF 2716 Chip 16 PROM 3FOO-3FFF 8155 Chip 18 RAN 30 4000-43FF 2111A Chips 84,86

RAM
8100 (ESID) Freigabe SID Puffer

MUX
8110 (DSID) Sperre.SID Puffer

NUX
35

Decoder	Fig.
110,128	4,5
96,144	3,4
108,142	4,5
88,138	3,4
224,140	2,4
226,140	2,4

I MAC'

20

25

Adresse

8200 (SETS)

8201 (PRPGfI)

8202 (PRPGD)

8204 (PRPGOIl)

8205 (PRPGCA)

8206 (CLRB)

8207 (PRPGEM)

8208 (PRPGDM)

8300 (SRC)

8301 (SRD)

8302 (SRLFD)

8400 (EDIS)

8401 (DDIS)

8500 (SRESET)

8600 (DMUXFL)

8601 (DMUXA)

Bedeutunq

Laden Eingangssignal in PRPG 38
PRPG 38 Ausgabe an Schnittstellen-Bus PRPG 38

Ausgabe an Datenbus Takten PRPG 38 über Schnittstellenbusse Takten PRPG 38 über Adreß-Bus 56
Rückstellen Flipflop 167

Freigabe 8219 FF 111 Sperre 8219 FF 111 Takten SR 40
SR 40 Ausgabe an Datenbus 54
Laden SR40 von Datenbus 54
Einschalten Anzeigeeinrichtung 48 Ausschalten Anzeigeeinrichtung 48

Software-Rückstel1ung der Steuerlogikschaltung Laden-Auffangsschaltung von Datenbus 54 Übertragen der Daten aus Auffangschaltung 234 zu 8155-Schaltung A

	239221
VPA 81 P	8251
Decoder	Fig.
170,140	4,6
192,140	4,6
188,140	4,6
178	6
180,140	4,6
173,140	4,6
117,140	4.6
289,140	3,4
204,140	4,6,8B
210,140	4,6
200,140	4,6
276,,140	3,4
289,140	3,4
155,140	4
ig 26
128,130	4,5
248,140	4,5

35

15

Adresse

8602 (DNUXB)

8603 (DHUXC)

8604 (OUTA)-

8605 (OUTB)

8606 (OUTC)

Bedeutung

VPA 81 P 8251 Decoder Fig.

Übertragung der Daten 252,140 4,5 aus Auffangschaltung 234 zu 8155-Schaltung B Übertragen der Daten 256,140 4,5 aus Auffangschaltung transfer latch 234 zu 8155-Scha]tung C Übertragen der Daten 266,140 4,5 aus 8155-Scha]tung A zu Datenbus 54 Übertragen der Daten 270,140 4,5 aus 8155-Schaltung B zu Datenbus 54 Übertragen der Daten 274,140 4,5 aus 8155-Scha]tung C zu Datenbus 54

20

Tabelle 2. System-Adreß-Zuordnungen

Die Aufbauten der verschiedenen Decoder können kombiniert 25 sein, um ein unnötiges mehrfaches Vorhandensein von

Schaltkreisen zu verhindern. Beispielsweise können die Decoder 88, 96, 108 und 110 ebenfalls als Decoder 138, 144, 142 bzw. 128 dienen. Der Pseudo-Speicheradreß-Decoder 140 (der das Signal P-NEM, das zuvor erläutert wurde, 30 erzeugt), kann so aufgebaut sein, daß er die Ausgangssignale der Decoder 155, 170, 180, 188, 192, 200, 204, 210, 224, 226, 238, 248, 252, 256, 266, 270, 274 und 276 benutzt und ein Ausgangssigna] mit dem Binärwert "1" liefert, wann immer irgendeiner dieser Decoder ein Ausgangs-35 signal mit dem Binärwert "1" liefert. Ebenfalls können

VPA 81 P 8251

Teile des Decoders so kombiniert werden, daß beispielsweise das Decodieren der gemeinsamen ersten und zweiten Ziffern (z. B. 8300, 8301 und 8302) durch eine Anordnung ausgeführt wird, die gemeinsam für verschiedene Decoder (z. B. 200, 210 und 204) ist.

Das Programm zum Bestimmen der Folge von PrüfInstruktionen , die durch das Mikroprozessor-System 10 zum Prüfen seiner funktionellen Wirkungsweise auszuführen ist/ ist im Anhang aufgelistet. Das Selbst-Prüfprogramm ist in Intel 8085-Assembler-Sprache geschrieben, und es werden für angenähert 700 Bytes Speicherplätze des programmierbaren Nur-Lesespeichers (PROM 16) benutzt. Die verbleibenden Speicherplätze des programmierbaren Nur-Lesespeichers PROM 16 werden für Zwecke verwendet, die nichts mit der Prüfung zu tun haben. Die Flußdiagramme, die in Fig. 9 bis Fig. 17 gezeigt sind, geben einen Überblick über den Prüfablauf«. In der Programmliste in dem Anhang sind Anmerkungen enthalten, die das Verständnis vereinfachen.

Allgemein läuft die Prüfsequenz zum Prüfen der funktioneilen Operation des Mikroprozessor-Systems 10 bei Benutzung der eingebauten Vorrichtung wie folgt ab:

1.Es wird die Stromversorgung eingeschaltet. Dieser Vorgang aktiviert die Takt- und Rücksetzschaltung 22, welche ein Rücksetzsignal erzeugt, das alle Flipflops in dem System einschließlich der Flipflops des Pseudo-ZufalIsgenerators PRPG 38 und des Signaturregisters SR 40 rückstellt. Das Einschalten der Stromversorgung veranlaßt automatisch den Mikroprozessor 12, den ersten Speicherplatz des programmierbaren Nur-Lesespeichers PROM 16 mit der Adresse 0000 (siehe Anhang) anzubieten.

-SV

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2. Die Instruktion in dem Speicherplatz der Zelle.0000 innerhalb des programmierbaren Nur-Lesespeichers PROM 16 wird durch den Mikroprozessor 12 abgeholt. Der Mikroprozessor 12 führt dies durch und tritt in einen Wartezustand für den Interrupt-Zustand ein. Wenn der Prüfungsbeginnschalter SW 46 (Fig. 2) niedergedrückt wird, wird ein Signal mit dem Binärwert "0" erzeugt, das über einen Interrupt-Eingangsstift ST 5-5 des Mikroprozessors 12 eingegeben wird. Dieser Vorgang veranlaßt den Mikroprozessor 12, zu dem PROM-Speicherplatz 002C zu gehen, welcher die Anfangsadresse des gespeicherten Prüfprogramms darstellt. In dem beschriebenen Ausführungsbeispiel ist das Prüfprogamm in dem programmierbaren Nur-Lesespeicher PROM 16 gespeichert.

Das Prüfprogramm kann indessen innerhalb des Mikroprozessor-Systems in irgendeiner anderen geeigneten Einrichtung, entweder innerhalb oder außerhalb des Mikroprozessors 12 gespeichert sein.

Das Prüfprogramm, das in dem Anhang aufgelistet ist, ist in eine Vielzahl von Unterabschnitten eingeteilt, die im folgenden als Module bezeichnet werden. Der erste Modul des Programms (dessen Folge in dem Flußdiagramm in Fig.9 gezeigt ist, führt die hauptsächlich fundamentale Prüfung durch und wird als "Kernprüfung" bezeichnet. Die Kernprüfung prüft den Mikroprozessor 12, um festzustellen, ob er unter Steuerung einiger weniger einfacher Instruktio- nen oder Befehle zufriedenstellend seine Funktionen erfüllt. Dieser Modul prüft außerdem die genaue Funktion des System-Datenbus 54, des System-Adreßbus 56, des System-Steuerbus 58 sowie die Anzeigeeinrichtung 48, die dazu dient, erfaßte Fehl funktionen anzuzeigen. Wenn das System den ersten Prüfmodul zufriedenstellend durchführt, zeigt die Anzeigevorrichtung 48 in einer Folge die hexadezimalen Zahlen 0 bis F an. Falls dies nicht der Fall

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ist, besteht ein Fehler in der Grundfunktionsweise des "Kerns" des Mikroprozessor-Systems 10, d. h. in dem Mikroprozessor 12, den Busleitungen 54, 56, 58, der Anzeigeeinrichtung 48 oder dem programmierbaren Nur-Lesespeieher PROM 16. Dieser Defekt wird nach außen durch eine Zahl "1" angezeigt, die auf der Anzeigefläche der Anzeigeeinrichtung 48 erscheint. Wenn der erste Modul zufriedenstellend abgewickelt ist, geht das Programm auf einen PRPG-Prüfmodul über, der in dem Flußdiagramm gemäß Fig.

10 dargestellt ist« .

Bei der PRPG-Prüfung wird zunächst der Pseudo-ZufalIsgenerator PRPG 38 mit einem bekannten Vorgabewort geladen. Dann wird der Pseudo-Zufal1sgenerator 255 χ mit einem Taktimpuls beaufschlagt» Am Ende des 255» Taktes werden die Inhalte des Pseudo-ZufalIsgenerators PRPG 38 an den Akkumulator des Mikroprozessors 12 übergeben. Die Inhalte des Mikroprozessors 12 werden dann mit einem bekannten Wert verglichen, der in dem programmierbaren NUR-Lesespeicher PROM 16 gespeichert ist. Dieser bekannte Wert ist das Ergebnis einer unabhängigen Berechnung, die nicht durch die Prüfvorrichtung ausgeführt wird. Wenn die beiden Werte übereinstimmen, wird der Pseudo-ZufalIsgenerator PRPG 38 als fehlerfrei diagnostiziert. Wenn dies nicht der Fall ist, wird ein PRPG- Fehler durch eine Zahl "2" auf der Anzeigefläche angezeigt (siehe Tabelle 1)

3· Eine zufriedenstellende Beendigung des Moduls PRPG-Prüfung läßt das Programm zu einem Modul SR-Prüfung zur Prüfung des Signaturregisters SR übergehen. Das Flußdiagramm für diese Prüffolge ist in Fig. 11 gezeigt. In diesem Modul wird das Signaturregister SR zunächst mit einem bekannten Vorgabewort geladen. Dann wird das Signaturregister mit 255 Taktimpulsen beschickt«. Es wird der gleiche Vorgang wie bei der Prüfung des Pseudo-ZufalIsgenerators PRPG 38 beim Prüfen

-J+Ö- VPA 81 P 8251 des Signaturregisters SR 40 benutzt.

4. Nach einer zufriedenstellenden Beendigung des Moduls SR-Prüfung geht das Programm über zu einem Modul PROM--Prüfung zur Durchführung einer Funktionsprüfung des programmierbaren Nur-Lesespeichers PROM 16. Das Flußdiagramm für diesen Modul ist in Fig. 12 wiedergegeben. In diesem Modul werden die ersten 2047 Bytes des PROM 16 byteweise, nämlich jeweils 1 Byte je Vorgang, zu dem Signaturregister SR 40 übertragen, das jedesmal einen Taktimpuls erhält. Nach 2047 Taktimpulsen werden die Inhalte des Signaturregisters SR 40 zu dem Akkumulator des Mikroprozessors 12 zum Zwecke eines Vergleichs mit den Inhalten der Zelle 2048 des PROM übertragen. Wenn die beiden Wörter übereinstimmen, ist der PROM als gut zu diagnostizieren. Wenn dies nicht der Fall ist, wird der PROM als fehlerhaft diagnostiziert.

5. Das Programm geht dann zu einem Modul RAM-Prüfung zum Prüfen des Speichers mit wahlfreiem Zugriff RAM 14 über. Die Prüffolge ist in dem Flußdiagramm in Fig. 13 A und Fig. 13 B gezeigt. In dieser Prüffolge werden die ersten 256 Bytes des RAM 14 mit 256 Wörtern aus Prüfdaten, die durch den Pseudo-Zufal1sgenerator PRPG 38 erzeugt werden, gefüllt. Die zweiten 256 Bytes des RAM 14 werden mit denselben 256 Wörtern aus dem Pseudo-Zufallsgenerator PRPG 38 gefüllt, wobei zu deren Adressen die laufenden Speicherplatz-Adressen addiert worden sind (d. h. PRPG + laufende Adresse). Die dritten 256 Bytes des RAM 14 werden mit PRPG + laufende Adressen und die vierten 256 Bytes des RAM 14 mit PRPG + laufende Adressen gefüllt. Als nächstes werden alle 1-K-Bytes des RAM 14 zu dem Signaturregister 40 Byte für Byte, d. h. 1 Byte je Übertragungsvorgang, übertra-

-Sl·

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gen. Das Signaturregister SR AO wird nach jedem Byte getaktet. Die Signatur in dem Signaturregister SR 40 wird dann, nachdem al]e 1-K-Bytes in dieses hinein übertragen worden sind, zu dem Akkumulator des Mikroprozessors 12 zum Zwecke des Vprglpichs mit. einer bekannten Antwort, die in dem PROM 16 gespeichert ist, übertragen» (Falls die beiden Wörter übereinstimmen, wird der RAM 14 als gut diagnostiziert. Andernfalls wird der RAM 14 als fehlerhaft diagnostiziert.)
10

6ο Nach zufriedenstellender Beendigung der RAM-Prüfung geht das Programm zu einem Modul "MPU II-Prüfung" über.- Die Prüffolge dieses Moduls ist in dem Flußdiagramm gemäß Fig. 14 gezeigt. In diesem Modul sind die repräsentativen Instruktionen oder Befehle aller Typen von Instruktionen oder Befehle in dem Mikroprozessor 12-Befehlsregister aufzuführen. Zwischenergebnisse werden mit bekannten "Gut"-Antworten geprüft. Wenn der Computer-Wert von der bekannten "Gut"-Antwort unterschiedlich ist, wird die MPU (die Zentrale Mikroprozessor-Verarbeitungseinheit) des Mikroprozessors 12 als fehlerhaft bestimmt. Wenn die Werte dagegen übereinstimmen, wird die MPU als fehlerfrei bestimmt.

Nach der MPU II-Prüfung wird eine 8155-Prüfmodul-Folge, die in Fig. 15a bis Fig. 15c dargestellt ist, durchgeführt. In diesem Modul wird zunächst der "On-Board-RAM, der innerhalb des 8155-Kombinationselements 18 (Fig. 5) angeordnet ist, geprüft. Die Prozedur zur Prüfung dieses internen RAM ist identisch mit der, die zum Prüfen des externen RAW 14, wie sie zuvor erläutert wurde, benutzt wird. Als nächstes werden die drei parallelen Schaltungen A, B und C geprüft. Diese drei Schaltungen werden zunächst als Eingangsschaltungen und dann als Ausgangsschaltungen geprüft. Es werden dazu Prüfdaten verwendet,

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die einen "O-Fehler" oder einen "1-Fehler" in irgendeinem der Datenwege dieser Schaltungen erfassen. Danach wird ein abwärtszählender Zeitgeber des Kombinationsel einents 18 geprüft. Zunächst wird ein bekanntes Wort in das 8155-Zeitgeberregister geladen. Der Zeitgeber wird dann getaktet. Während der Zeitgeber herabzählt, wird die Programmdurchführung in eine Zeitverzögerungs-Routineschleife übergeführt. Wie in dem Programm, das in dem Anhang aufgelistet ist, hierzu geschrieben ist, wird dann, wenn der Zeitgeber korrekt arbeitet, der Zeitgeber "auslaufen" bevor die Verzögerungszeit-Routine aus ihrer Schleife austritt. Beim Herunterzählen bis zu dem Endwert liefert der Zeitgeber ein Interruptsignal, das dem Interrupt-Eingangsstift RST 7-5 des Mikroprozessors 12 (Fig. 2) zugeführt wird. Dieser Vorgang veranlaßt, daß die Programmdurchführung zu der Adresse 003C übergeht. Von der Adresse 003C aus wird die Programmdurchführung in eine Subroutine übergeführt, welche die hexadezimale Zahl "C" auf der Anzeigefläche der Anzeigeeinrichtung 48 anzeigt. Diese Anzeige sagt aus, daß der Zeitgeber fehlerfrei ist. Falls "C" nicht angezeigt wird, wird der Zeitgeber als fehlerhaft bestimmt.

Wenn dieser laufende Prüf-Modul zufriedenstellend abgewickelt ist, geht die Programmdurchführung zu einer Seriel1-I/O-Prüfung über, die in einem Flußdiagramm gemäß Fig. 16 gezeigt ist. In diesem Modul werden eine "1" und eine "0", und zwar jeweils eine Ziffer zu je einem Zeitpunkt, als das am meisten signifikante Bit des Akkumulators gesetzt und dann nach außen zu dem Stift SOD des Mikroprozessors 12 (Fig. 2) gesendet. Diese Daten werden durch die Serie]1-Eingangsprüf1ogikschaltung 42 aufgenommen und zu dem Mikroprozessor 12 über den Stift SID des Mikroprozessors 12 zurückgeliefert. In jedem Falle wird ein aufgenommenes Datenwort mit demjenigen verglichen,

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das früher übertragen worden ist. Wenn eine Übereinstimmung besteht, wird die Eingangsschaltung als fehlerfrei, ansonsten als fehlerhaft bezeichnet.

7. Der nächste Prüfmodul ist ein 8219-Multibus-Zugriffs-Entscheidungs(MAA)-Prüfmodul, dessen Flußdiagramm in Fig. 17 gezeigt ist. In diesem Modul wird der PseudoZufall sgenerator PRPG 38 durch die Adreßleitungen des Schnittstellen-Bus 82 (Fig. 4 und Fig. 6) getaktet. Das Ausgangssignal des Pseudo-Zufallsgenerators PRPG 38 wird dann zu dem Akkumulator des Mikroprozessors 12 über die Datenleitungen des Schnittstellen-Bus 82 übertragen. Die Inhalte des Akkumulators werden mit einer vorbestimmten "Gut"-Antwort verglichen.

Wenn diese beiden Werte übereinstimmen, wird der 8219-Baustein 112 als fehlerfrei, ansonsten als fehlerhaft bezeichnet« Der Ausdruck "Multibus" bezieht sich auf ein Intel-Schnittstellen-Bussystenu

8ο Wenn der 8219-Multibus-Prüfungs-Modul zufriedenstellend durchgeführt worden ist und kein Fehler erfaßt worden ist, wird die Anzeigeeinrichtung 48 veranlaßt, ein "F" für "Gut" anzuzeigen, um zu verdeutlichen, daß die geprüften Funktionen über alles des Mikroprozessors-Systems korrekt durchgeführt worden sind.

Die im einzelnen angegebenen Instruktionen oder Befehle für jeden Modul des Prüfprogramms, das in dem Anhang aufgelistet ist, sind in dem PROM 16 in den Speicherplätzen gespeichert, die in Tabelle 3 bezeichnet sind.

VPA 81 P 8251 ■ Prüfunqs-Modul Sppicherp]atzadrpssen Flußdiaqramm

Fig.

"Kern" 008A - OOCB 9

PRPG OOCC - 00F2 10

SR 00F3 - 013B 11

PRON 013C - 016B 12

RAM 016C - 01CB 13A, 13B

MPU II 01CC - 02AA 14

8155 02AB - O33F 15A-15C

Serial I/O 0340 - 0360 16

8219 Multibus O36I - 0383 17

Tabelle -3. Prüf ungs-Modul -PROM 16 - Sppicherplatzadressen

Bei dem Einschalten der Systemstroraversorgung geht der "Zeiger" des Mikroprozessors 12 in dem Mikroprozessor-System 10 automatisch zu dem Speicherplatz 0000 in dem PROM 16, was einen Satz von Instruktionen oder Befehlen ingangsetzt, die die Interrupt-Schaltungen des Mikro-Prozessors 12 laden, so daß er auf eine Prüffolgen-Interruptanfrage anspricht. Das Program'm springt zu dem Speicherplatz 0080 (INIT), was einen "Stapelzeiger" auf einen Speicherplatz 4400 einstellt. Dies stellt sicher, daß später, wenn eine Benutzung des "Stapels" erforderlich wird, der Mikroprozessor darüber informiert ist, welcher Speicherplatz zu adressieren ist. Die Nummer 4400 ist willkürlich gewählt, um den Bedürfnissen des Programmierers gerecht zu werden. Danach wird eine Dezimalzahl (0001 1000 binär ausgedrückt) in den Akkumulator geladen, und ps wird eine Instruktion oder ein Befehl SIM ausgeführt. Diese Instruktion SIM dient dazu, alle Interrupt-Vorgänge festzuhalten. Dies teilt insbesondere dem Mikroprozessor 12 mit, daß er jedes folgende Interrupt-Signal, das zu dem Mikroprozessor kommt, entgegennimmt.

Wenn dies nicht getan würde, würde der Mikroprozessor

VPA 81 P 8251 Interruptsignale ignorieren.

Wenn ein Prüffolgen-Interrupt-Signal auftritt, geht das Programm automatisch zu einem Speicherplatz 002C. Der Prüfungsbeginnschalter SW 46 dient als Schaltmittel zum Ingangsetzen der Prüffolge und ist mit dem Interrupt-Eingangsstift RST 5·5 des Mikroprozessors 12, wie zuvor beschrieben, verbunden. Wenn der Prüfungsbeginnschalter SW 46 manuell geschlossen wird, setzt er das Prüfprogramm in Gang und beginnt die Prüfsequenz, welche sich fortsetzt, bis entweder ein erfolgreicher Prüfungsabschluß erreicht worden ist oder bis ein defektes Element des Mikroprozessor-Systems 10 identifiziert worden ist.

Bei dem Speicherplatz 002C springt das Programm zu einer Instruktion oder einem Befehl, der mit BEGIN bezeichnet ist und der in dem Programmspeicherplatz 008A gespeichert ist. Bei diesem Speicherplatz wird der "Stapelzeiger" wieder inganggesetzt, um eine Speicheradresse 4400 anzuzeiten«. Dies wird durch Setzen der Zahl 4400 in dem "Stapelzeiger"-Register erreicht.

Die Beziehungen zwischen den Flußdiagrammen gemäß Fig. bis Fig. 17 und den Programm-Speicherplatzadressen sind in Tabelle 3 gezeigt.

Die Kern-Prüfung ist durch die PROM-Speicheradressen 008A bis OOCB spezifiziert. Aus dem Flußdiagramm gemäß Fig. für die Kern-Prüfung ist ersichtlich, daß auf das Einschalten der Stromversorgung hin die Nummer, die mit der binären Entsprechung der Dezimal zahl 18 korrespondiert, in den Akkumulator geladen wird und danach ein Befehl "SIM" ausgeführt wird. Dies stellt das RST 7.5 Flipflop des Mi-

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kroprozessors 12 zurück und hält einen "Interrupt" des Systems fest. Dies bedeutet insbesondere, daß der Interrupt-Schalter eingeschaltet ist, so daß der Mikroprozessor alle folgenden Interrupt-Anfragen entgegennimmt. Die Kern-Prüfung selbst beginnt nicht, bis ein Interrupt-Signal auftritt. Das System, wie es für dieses Ausführungsbeispiel beschrieben worden ist, ist ein sog. "Off-Line"-Prüfsystem, so daß das Mikroprozessor-System 10 keinerlei Anwendungsfunktionen während der Zeit, in der ein Prüf-Interrupt-Signal durch die manuelle Betätigung des Prüfungsbeginnschalters 46 auftritt, durchgeführt werden. Es ist indessen für den Fachmann ersichtlich, daß das im einzelnen beschriebene Ausführungsbeispiel so modifiziert werden kann, daß eine Prüfung auch während sog. "0n-Line-"0perationen" durchgeführt werden kann, wodurch das Anwenderprogramm unterbrochen wird, so daß die Prüfung ausgeführt werden kann. Dies kann beispielsweise dadurch bewirkt werden, daß der Operation ein Satz von Prioritäten zugeordnet wird und daß der Prüfung ein anderer Satz von Prioritäten zugeordnet wird.

Wenn das Interrupt-Signal auftritt (Stift RS 5.5) und die Kern-Prüfung an dem PROM-Speicherplatz 008A begonnen hat, besteht die erste Aufgabe, die in der Prüfsequenz zu erfüllen ist, darin, den Mikroprozessor eine sehr einfache Operation, beispielsweise das Addieren zweier Zahlen, durchführen zu lassen. Wie in der Quellenangabe in dem Anhang aufgelistet, sind diese beiden Zahlen in einer Weise ausgewählt, daß der erste Operand aus 101010 und der zweite Operand aus 010101 besteht. Dies bietet den Vorteil, daß jede Datenleitung geprüft wird, um zu sehen, daß hier kein Fehler bei einem logischen Wert von "0" oder "1" besteht. Dieses erste Bit stellt sicher, daß das erste Bit nicht fehlerhaft zu "0" wird, das zweite Bit stellt sicher, daß das zweite Bit nicht fehlerhaft zu

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"1" wird usw. Der zweite Operand ist ausgewählt, um den komplementären Wert, d. h» beginnend mit "O" und dann die Alternativen für jede der Bitpositionen zu haben. Die Kombination der beiden Operanden stellt sicher, daß jede Leitung in dem. Datenbus nicht etwa einen Fehler bei einer logischen "O" oder einer logischen "1" verursacht.

Wenn die spezifizierte Operation ausgeführt wird, ist das

Ergebnis eine Summe, die wegen der ausgewählten Operanden [

FF in hexadezimaler Notation angegeben ist oder in anderen Worten: Es hat jedes Bit den logischen Wert "1". Der : Zweck dafür ist, sicherzustellen, daß der Mikroprozessor ; nicht "tot" ist. Wenn der Mikroprozessor "tot" oder nicht *»' funktionsfähig ist, kann er die beiden spezifizierten Zahlen nicht addieren und nicht ein Ergebnis FF ausgeben. Zusätzlich stellt diese einfache Prüfung, um sicherzustellen, daß der Mikroprozessor 12 in der Lage ist, die beiden Zahlen zu addieren, sicher, daß jede Leitung des Datenbus, die außerhalb des Mikroprozessors 12 verläuft und die mit dem PROM 16 verbunden ist, nicht einen Fehler aufweist, der zu einem logischen Wert "0" oder "1" führt. ^! Die Befehle, die dem Mikroprozessor 12 mitgeteilt werden, \

um diese einfache Addition durchzuführen, werden durch i

den PROM 16 bestimmt. Aus diesem Grunde ist es wichtig, zu Anfang den Datenaustauschweg zwischen dem PROM 16 und dem Mikroprozessor 12 zu prüfen« Die spezifizierte Folge von Instruktionen oder Befehlen für jeden Prüfungsmodul der vollständigen Prüfsequenz ist in der "Firmware" des PROM 16 enthalten.

In der Quellenangabe, die in dem Anhang aufgelistet ist, ist der erste Operand 101010 die Zahl, die mit der Variablen korrespondiert, die "OPER 1" genannt ist und unter der Adresse 008D gezeigt ist. Zur Erleichterung des Lesens des Programms sind anstelle der Benutzung binärer

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Zahlen Variablennamen verwendet worden, beispielsweise "OPER 1 " , "OPER 2" usw. als die spezifizierten Prüfdaten. In der Tabelle sind beginnend auf Zeile 548 der Quellenangabe die hexadezimalen (H) oder binären (B) Werte der verschiedenen Variablen aufgelistet. Beispielsweise ist in Zeile 579 die Variable "OPER 1" gleich der Binärzahl 101010 gesetzt. Auf die gleiche Weise ist in Zeile 580 die Variable "OPER 2" gleich der Binärzahl 010101 gesetzt.

Wie in dem Flußdiagramm für die Kern-Prüfung gemäß Fig. gezeigt ist, wird die Zahl "1" dann, wenn die Summe der einfachen Addition, die durch den Mikroprozessor 12 durchgeführt ist, nicht mit der vorbestimmten Summe FF (repräsentativ für die Daten, die in der funktionalen Operation des System für die einfache Addition im fehlerfreien Zustand gewonnen werden) übereinstimmt, mit der LED-Anzeigeeinrichtung 48 angezeigt, um zu verdeutlichen, daß der Fehlerort innerhalb der Hard-Ware, die die Kern-Prüfung durchführt (siehe Tabelle 19,)liegt.

Wenn die Summe nicht gleich FF, wie vorbestimmt, ist, wird eine "1" in den Akkumulator gegeben, und danach wird eine Instruktion oder ein Befehl "STA EDIS durchgeführt, wobei "EDIS" für die Freigabe der Anzeige steht. Insbesondere hat "EDIS" einen Wert oder eine Adresse, die aus Zeile 564 gewonnen wird, wo "EDIS" die Adresse 8400 aufweist. Diese Adresse wählt die LED-Anzeigeeinrichtung 48 aus oder gibt sie frei. Nachdem die Anzeigeeinrichtung 48 eingeschaltet worden ist, muß sie lange genug eingeschaltet bleiben, so daß die angezeigte Zahl oder Nummer gesehen werden kann. Dies wird durch Befehle erreicht, die veranlassen, daß die angezeigen Zahlen für eine Zeit von zwei Sekunden in Schleife umlaufen und daß am Ende dieser Zeit die numerische Anzeige unterbrochen

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wird« Dies wird durch den Befehl "DDlS" erreicht, wobei "DDIS" für "Sperren der Anzeige" steht. "DDIS" hat eine Adresse 8401. Falls der einfache arithmetische Prüfvorgang fehlerhaft verläuft, wird die Zahl "1" i-ⁿ der An-Zeigeeinrichtung gespeichert, und es wird der Befehl für das Prüfprogramm gegeben, zu der Ingangsetzungs-Sequenz "INIT" zu gehen, um die Prüfvorrichtung in die Lage zu versetzen, einen erneuten Start durch manuelles Niederdrücken des Prüfungsbeginnschalters 46 zu gestatten.

Wenn die einfache Addition der beiden Operanden 10101010 und 0101-0101 korrekterweise zu der vorbestimmten Zahl FF führt, führt das Programm eine "Lampenprüfung" aus, die durch Prüfbefehle unter den Adressen OOAD bis OOCB bestimmt sind. Wie in diesen Befehlen spezifiziert, wird die LED-Anzeigeeinrichtung 48 durch jedes der 16 hexadezimalen Zeichen fortgeschaltet, um das einwandfreie Arbeiten der Anzeigeeinrichtung 48 sicherzustellen. Dies stellt sicher, daß Fehler, die in den anderen Prüfprogramm-Moduln erfaßt worden sind, einwandfrei identifiziert werden können.

Wenn alle 16 hexadezimalen Zahlen auf der Anzeigefläche der Anzeigeeinrichtung 48 angezeigt worden sind, springt das Pogramm (Schritt 00B3) zu der PRPR-Prüfung, die durch das Flußdiagramm in Figur 10 verdeutlicht ist.

Der Pseudo-Zufall sgenerator PRPG 38, wie er zuvor erläutert wurde, ist ein Datengenerator zur Erzeugung von Daten für das Mikroprozessor-System 10, auf die durch das System unter Steuerung der Prüf-Befehle, die durch den PROM 16 in einigen der Prüf-Moduln spezifiziert sind, eingewirkt wird. Auf diese Meise werden, bevor Prüfungen durchgeführt werden,, die Daten verwendet,

■bl

VPA 81 P 8251 welche durch den Pseudo-Zufallsgenerator PRPG 38 erzeugt werden, dieses Element geprüft, um zu bestimmen, ob die Daten korrekt erzeugt werden. Die PRPG-Prüfsequenz ist durch die PROH 16-Adressen OOCC bis 00F2 spezifiziert.

Wie in dem Flußdiagramm für die PRPG-Prüfung gemäß Fig. 10 gezeigt, besteht der erste Schritt darin, eine Vorgabezahl in ein Flipflop zu laden. Diese Vorgabezahl ist eine Zahl, die in die Flipflops 156 (Fig. 7) des PRPG 38 eingegeben wird, so daß dieser aus einem bekannten Zustand heraus (d.h. ein bekannter freigewählter Zustand) starten kann. Dieser bekannte Zustand ist durch die Vorgabezahl bestimmt, die in das Register eingegeben ist. In diesem Fall ist die Zahl, die in den PRPG 38 geladen wird ¹¹OQ" (Adresse OOCC).

Danach wird der Pseudo-ZufalIsgenerator PRPG 38 getaktet. Das Takten wird durch Simulieren des Ladens von Information in einen Speicherplatz durchgeführt. In diesem Fall ist dies der Speicherplatz "PRPGCA", was eine Abkürzung für PRPG-getaktete Adressenleitungen aus dem Englischen bedeutet. Dieser spezielle Name ist in Zeile 557 (Anhang) definiert und korrespondiert mit der Pseudo-Speicherplatzadresse 8205. Auf diese Weise wird, wenn irgendein Wert in diesem Speicherplatz 8205 gespeichert ist, im Effekt der Pseudo-Zufallsgenerator PRPG 38 getaktet. Nachdem dies ausgeführt ist, wird das geladene Vorgabe-Flipflop rückgestellt, d.h. es werden keine zusätzlichen Vorgabezahlen in den Pseudo-Zufal1sgenerator PRPG 38 eingegeben. Dies wird durch Ausführen der Instruktionen oder Befehle (Adresse 00D7) "CLRB" durchgeführt, was das geladene Vorgabe-Flipflop rückstellt. "CLRB" ist in Zeile 558 definiert und hat eine Adresse 8206.

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Als nächstes wird der Zähler auf "3" voreingestellt. Jeder Taktschritt (Adresse OOD4) taktet den Pseudo-Zufallsgenerator PRPG 38 einmal. Beim Laden der Vorgabezahl aus dem Vorgabe-Flipflop in den Pseudo-Zufal Isgenerator PRPG 38 wurde bereits ein Taktschritt durchgeführt. Auf diese Weise ist der Zähler auf "3" eingestellt, so daß dann, wenn der Zählstand des Zählers erreicht, der Pseudo-ZufalIsgenerator im Effekt nur zusätzlich 255mal getaktet worden ist. Der Pseudo-Zufalls-

"¹O generator PRPG 38 wird dann weitere 255 Male (Adresse OQDC) mittels einer Schleife getaktet, die den PRPG mittels eines Befehls "PRPGCA" sowie mittels einer Schleife taktet, den Zähler um "1" jedesmal erhöht, und dann prüft, um zu bestimmen, ob der Zähler den Zählstand

^Λ 5 erreicht hat. Wenn der Zählstand 256 erreicht worden ist, wird das Programm außerhalb der Schleife fortgesetzt, wenn 256 nicht erreicht worden ist, führt das Programm erneut eine Schleife aus, bis die Bedingung erfüllt worden ist.

Wenn der Zähler anzeigt, daß 256 Takte des PRPG ausgeführt worden sind (einschließlich der Originalladung des Vorgabewertes), werden die Inhalte der PRPG-Register in den Akkumulator durch Ausführung des Befehls "LDA" (Laden des Akkumulators) aus dem PRPG (Adresse 00E3) geladen. Die Adresse für den Speicherplatz "PRPGD" ist in Zeile 555 als 8202 definiert. Danach werden die Inhalte des Akkumulators mit einer bekannten oder vorbestimmten Zahl verglichen. Wenn diese Werte übereinstimmen, ist das Ergebnis "0". Dies bedeutet, daß der PRPG einwandfrei arbeitet. Andererseits zeigt dies, wenn die Inhaltp des Akkumula torc-nicht mit den Referenzdaten übereinstimmen, an, daß der PRPG 38 nicht korrekt arbeitet, und das Programm zeigt dann die Identifikationsnummer "2" in der Anzeigeeinrichtung 48 an.

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Wenn die PRPG-Prüfung erfolgreich abgeschlossen ist, wird das Programm automatisch zu dem Teil des Programms weitergeführt, der das Signaturregister SR 40 prüft. Die Signaturregister-Prüfung ist sehr ähnlich der PRPG-Prüfung dadurch, daß eine Vorgabezahl in den Akkumulator geladen wird und dann diese Zahl in das Signaturregister 40 geladen wird. Der Zähler wird auf "2" gesetzt, und das Signaturregister SR 40 wird dann 256mal getaktet. Danach werden die Inhalte des Signaturregisters 40 zu dem Akkumulator des Mikroprozessors ¹2 zum Zweck eines Vergleichs des letzten Signaturregisterausgangssignals mit einem vorbestimmten idealen Ausgangssignal übertragen. Dies wird durch den Befehl in dem Programm (Speicheradresse 012C), der als "LDA SRD" bezeichnet ist, durchgeführt. Das vorbestimmte Ausgangssignal des Signaturregisters SR 40 für eine anfänglich geladene Vorgabezahl von "0" ist der Dezimalwert "127". Wenn die aktuelle Antwort mit dem Dezimalwert "127" übereinstimmt, wird die SR-Prüfung erfolgreich abgeschlossen, und das Programm wird fortgesetzt. Falls eine Ungleichheit zwischen dem gewonnenen Prüfergebnis und dem vorbestimmten Prüfergebnis besteht, zeigt die Prüfung einen Fehler in der funktioneilen Operation des Signaturregisters 40 an, und es wird eine "3" als ein Ausgangssignal an der LED-Anzeigeeinrichtüng 48 präsentiert. Dies zeigt an, daß der SR-Prüfungsmodu] nicht erfolgreich abgeschlossen worden ist.

Der Teil des Prüfprogramms, der den PROM 16 prüft, ist in der Quellenangabe, die in dem Anhang gegeben ist, bei den Adressen 013C bis 016B aufgelistet. Der erste Prüfbefeh] dient dazu, alle Flipflops rückzustellen. Der PROM 16 wird dazu benutzt, die Prüfsequenz zum Durchlaufen schärferer Prüfungen der komplexeren Schalt- 3b kreistt^chnik in dem Mikroprozessor-System 10 zu defi-

-I₉S-

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Aus diesem Grunde muß der PROfI 16 seinerseits, bevor
derartige aufwendige Prüfungen vorgenommen werden, geprüft werden, um festzustellen, daß er in seiner Funktion nicht beeinträchtigt ist. Diese Prüfung wird deshalb vor einer mehr aufwendigeren Prüfungen durchgeführt.

Die Software-Rücksetzung wird durch Ausführung des Befehls ¹¹SRESET" durchgeführt, der eine Adresse hat, die in Zeile 566 des Programms definiert ist. Danach werden die Inhalte des i'Iikroprozessor-Akkumul ators (welche "0" sind, da alle Schaltkreise durch den Rücksetzbefehl rückgesetzt worden sind) zu dem Signaturregister SR durch
den Befehl "STA SRLFD" (Speicherplatz 014 A) übertragen.

Das Signaturregister SR 40 wird als nächstes durch Ausführen des Befehls "STA SRC" getaktet. Die PROM 16-Adresse wird dann auf 0000 gesetzt, beispielsweise durch Einrichten eines Zeigers und durch Veranlassen dieses
Zeigers, auf den ersten Speicherplatz des. PROW 16 zu

zeigen. Die Inhalte des PROM bei dem eingestellten

Speicherplatz 0000 werden dann in den Akkumulator eingegeben. Dies setzt sich für alle Inhalte des PROM Byte für Byte fort, wobei die Inhalte des Akkumulators
jeweils in das Signaturregister SR 40 gegeben werden

und wobei das Signaturregister jedesmal einen Taktimpuls erhält. Im Effekt werden die Inhalte des PROM
byteweise in das Signaturregister 40 übertragen, wobei das Takten das Signaturregister veranlaßt, die Information zu verarbeiten. Die Adresse wird dann erhöht, und es wird eine Prüfung vorgenommen, um festzustellen, ob die Endadresse erreicht ist. Falls die Endadresse
nicht erreicht worden ist, werden die nächsteh Inhalte des PROM 16 zu dem Signaturregister auf die gleiche

NACh-s_ ..(-!..."-CHT

-4fr- VPA 81 P 8251 Weise übertragen.

Wenn der letzte Speicherplatz der gespeicherten Information in dem PROM 16 seinen Inhalt zu dem Signaturre*- gister SR 40 gesendet hat, werden die Inhalte des Signaturregisters SR 40 in den Akkumulator durch Ausführung des Befehls "LDA SRD" (Speicherplatz 0^5D) übertragen. Die Antwort wird dann mit einer bekannten Antwort verglichen. In diesem Fall ist die Antwort vorbestimmt und korrespondiert mit den vorbestimmten Inhalten des SR 40 nach den aufeinanderfolgenden Übertragungen der Inhalte des PROM 16 in das Signaturregister SR 40 hinein. Wenn die letzten Inhalte des Akkumulators nicht mit dem vorbestimmten Binärwort, übereinstimmen, was in dem Akkumulator in dieser Stufe der Prüfung der Fall sein würde, falls der PROM korrekt funktioniert, wird die Zahl "4" angezeigt und in der Anzeigeeinrichtung 48 gehalten. Falls das Ergebnis der PROM-Prüfung mit dem vorbestimmten Ergebnis übereinstimmt, zeigt dies an, daß der PROM-Prüfungsmodul erfolgreich abgeschlossen ist, und das Prüfprogramm setzt sich zu dem RAM-Prüfungsmodul fort, der an den Plätzen 016C bis 01CB zu finden ist.

Wie in den Flußdiagrammen gemäß Fig. 13 A und Fig. 13B gezeigt, wird die RAM-Prüfung durch Setzen eines Zeigerregisters auf den Beginnspeicherplatz des RAM 14 begonnen, der der Speicherp]atzadrpsse 4000 entspricht. Danach wird eine Software-Rückset.zung durchgeführt und ein Vorgabewort in das Flipflop des PRPG 38 geladen.

Der PRPG 38 wird dann (wie zuvor beschrieben) getaktet, wobei das geladene Vorgabeflipflop rückgesetzt ist. Der Pseudo-Zufallsgenerator PRPG 38 wird dann wieder in einer Schleife getaktet, wobei die Inhalte des PRPG zu dem Akkumulator des Mikroprozessors ¹2 übertragen wer-

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den. Die Inhalte des Akkumulators für jede Schleife zuzüglich die Inhalte des Adressenzeigers werden in das korrespondierende Speicherelement des RAM 14 übertragen. Der Speicher ist IK Bytes lang, der PRPG 38 v/eist nur 256 Bytes für 256 Takte auf. Die Adreß-Information muß daher zusammen mit den Daten in den Speicherplätzen des RAM 14 gespeichert werden, um die Information, die in den ersten 256 Bytes, den zweiten 256 Bytes, den dritten 256 Bytes und den vierten 256 Bytes zu differentiieren,

^Λ0 so daß nicht dieselbe Information in denselben 256 Byte-Plätzen gespeichert wird. Die Inhalte des Zeigerregisters korrespondieren mit dem jeweiligen Speicherplatz. Auf diese Weise wird für die erste Zahl, die aus dem PRPG 38 gewonnen wird, der erste Platz des RAM 14 (4000), der nun in dem Zeigerregister enthalten ist, zu den Inhalten des PRPG addiert, und die Summe wird in dem ersten Platz gespeichert. Diese Prozedur wird für die Plätze 4001, 4002 usw. wiederholt.

Nach jeder Übertragung von dem PRPG in den betreffenden Speicherplatz des RAM 14 wird das Zeigerregister "H" erhöht, so daß es auf den nächstfolgenden Speicherplatz in dem RAM 14 zeigt. Der Akkumulator wird rückgesetzt. Dann wird die untere Hälfte des Zeigerregisters geprüft, um nachzuschauen, ob deren Inhalt "00" ist oder nicht. Wenn die untere Hälfte des Zeigerregisters nicht auf den Wert "00" herabgesetzt worden ist, wird die Prozedur über die Schleife fortgesetzt, um den PRPG wiederum zu takten, usw. usw..

Wenn die Inhalte des unteren Teils dieses Stapelregisters gleich "00" sind, wird eine zweite Prüfung durchgeführt, um nachzuschauen, ob die obere Hälfte des Zeigerregisters gleich "44" ist oder nicht. Der Grund für diese Prüfung ist der, daß der RAM 14 seine Speicher-

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platzadressen mit der Adresse 4000 beginnt und an der Speicherplatzadresse 43FF (Kennzeichnung in hexadezimaler Darstellung) beendet. Die nächste Erhöhung nach der hexadezimalen Kennzeichnung 43FF ist 4400. Auf diese Weise werden die Bits höherer Ordnung geprüft, um nachzuschauen, ob der Zeiger korrekt am Ende des Speicherungsvorgangs auf die Speicherplatzadresse 4400 zeigt. Wenn die Information einmal in dem RAM 14 gespeichert ist, wird das Auslesen der Information aus dem RAN 14 geprüft.

Dieser Vorgang beginnt mit einer Rückstellung der Software und dem Rückstellen oder Löschen des Akkumulators des Mikroprozessors 12. Die Inhalte des Akkumulators werden dann in das Signaturregister SR 40 (Speicherplatz 019F) eingegeben. Das Signaturregister SR 40 wird getaktet, und das Zeigeregister wird dann auf den Anfang der Speicherplätze gesetzt, in diesem Fall auf die Adresse 4000. Als nächstes werden die Inhalte jedes der Speicherplätze in dem Speicher nacheinander zu dem Akkumulator und von dem Akkumulator in das Signaturregister SR 40 übertragen. Die letzteren Inhalte des Signaturregisters SR 40 können, nachdem dies geschehen ist, für jeden Speicherplatz des RAM 14 anschließend geprüft werden, um nachzuschauen, ob die Leseoperation korrekt durchgeführt wird.

Auf diese Weise werden die Inhalte des RAM 14 auf die der Stapelzeiger zu jedem einzelnen Zeitpunkt zeigt, in den Akkumulator des Mikroprozessors ^Λ 2 geladen. Die Akkumulator-Inhalte werden dann zu dem Signaturregister SR 40 übertragen. Das Signaturregister wird getaktet, die Adresse wird erhöht und es wird eine Bestimmung dahingehend vorgenommen, ob die erhöhte Adresse den Speicherplatz 4400 betrifft, was anzeigt, daß die Leseope-

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ration vollständig durchgeführt ist, oder ob dies nicht der Fall ist. Wenn der Lesevorgang beendet ist, wird das Ergebnis der Verarbeitung und Komprimierung von aufeinanderfolgenden Eingangssignalen aus dem RAM 14 im Signaturregister SR 40 als eine einsige Zahl oder ein einziges Binärwort in den Akkumulator des Mikroprozessors 12 eingelesen, wo ein Vergleich mit einer bekannten vorbestimmten Antwort vorgenommen wird. Falls das letzte Ausgangssignal des Signaturregisters SR40 (in den Akkumulator des Mikroprozessors 12 eingegeben) mit der vorbestimmten Antwort übereinstimmt, wird ein Ergebnis "0" gezeigt. Der Vergleich wird durch eine Subtraktion ausgeführt. Die bekannte Antwort> mit der das Prüfergebnis verglichen wird, wird aus dem PROM 16 eingelesen. Falls die Antworten übereinstimmen, wird die Prüfung fortgeführt. Falls die Antworten nicht übereinstimmen, wird die Zahl "5" in der Anzeigeeinrichtung 48 angezeigt.

Die Mikroprozessorprüfung oder MPU II-Prüfung ist in dem Prüfprogramm (siehe Anhang) ab der Stelle GICC bis zu der Stelle 024A aufgelistet. Diese Prüfung ist eine umfangreichere Prüfung des Mikroprozessors 12 als die vorhergehende einfache Prüfung, die unter der Steuerung der Prüfbefehle in dem Modul Kern-Prüfung durchgeführt wurde. In der MPU II-Prüfung werden zunächst einzahlige binäre Instruktionen oder Befehle durchgeführt, um festzustellen, ob eine vorbestimmte korrekte Antwort erzielt wird oder nicht. Eine Einzahl ige Instruktion ist eine solche, die lediglich einen Operanden enthält. Ein Beispiel dafür ist eine Instruktion zur Bildung des Komplements einer Zahl. Die Instruktion zur Bildung des Komplements der hexadezimalen Zahl "FF" würde als Ergebnis die Zahl 00 ergeben. Eine binäre Operation oder eine binäre Instruktion enthält zwei Operanden.

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Ein Beispiel dafür ist eine Instruktion oder ein Befehl, zwei Zahlen zu addieren. Um zu addieren, müssen ein Operand 1 und ein Operand 2 spezifiziert werden. Falls die korrekten Antworten auf diesen Teil der Prüfung erfolgreich erreicht worden sind, setzt sich die Sequenz der MPU II-Prüfung fort. Falls dies nicht der Fall ist, wird die Zahl "6" in der Anzeigeeinrichtung 48 angezeigt. Der Vergleich wird zwischen der Antwort, die in dem Mikroprozessor-Akkumulator durch die erforderlichen Instruktionen erzielt wird, und einer vorbestimmten Antwort, die in dem PROM 16 gespeichert ist, durchgeführt.

Als nächstes werden Speicher-Referenzbefehle ausgeführt (Stelle 01FB), um entweder einen Operanden aus einem Speicherplatz abzurufen oder ein Ergebnis in einem Speicherplatz zu speichern. Die Prüfergebnisse werden mit vorbestimmten Prüfergebnissen verglichen, um eine erfolgreiche funktioneile Operation des Mikroprozessor-Systems 10 für die Instruktionen oder Befehle festzustellen. Falls die Instruktionen erfolgreich ausgeführt

worden sind, setzt sich die Prüfung fort. Andernfalls " wird die Zahl "6" angezeigt.

Danach werden sogenannte Doppe]-Byte-Instruktionen oder -Befehle durch den Mikroprozessor 12 ausgeführt (Stelle 0221), wobei es sich um Instruktionen oder Befehle handelt, die einen Operanden enthalten, der ¹6 Bits lang ist. Solche Instruktionen erfordern, daß der Mikroprozessor 12 die Instruktion in zwei Speicherzykluszeiten abholt, um die beiden Bytes zu erhalten. Die Prüfergebnisse werden mit gespeicherten, vorbestimmten Prüfergebnissen zur Prüfung der Richtigkeit, verglichen. Ein fehlerhaftes Ergebnis veranlaßt, daß die Zahl "6" in der Anzeigeeinrichtung 48 angezeigt wird. Ein korrektes Ergebnis erlaubt., daß das Programm fortgesetzt wird.

-&?- VPA 81 P 5 Ein Beispiel für eine Doppel-Byte-Instruktion ist an der Stelle 0027 des Programms gegeben (siehe Anhang, bei dem eine Operation, die als "DAD B" bezeichnet wird, durchgeführt wird. Dies erfordert, daß die Inhalte der H- und L-Register zu den Inhalten der B- und C-Rpgister addiert werden. Das Ergebnis ist ein 16-Bit-Wort, das mit einer vorbestimmten Antwort kombiniert wird.

Dann werden Doppel-Byte-Additions-Befehle, die einen Stapelzeiger benutzen, durchgeführt. Dies hat den Grund, sicherzustellen, daß der Stapelzeiger und ebenfalls der Stapelspeicher an sich korrekt arbeiten. Wenn diese nicht korrekt arbeiten, setzt sich die Prüfsequenz nach den 8155-Prüfungsmodul-Instruktionen fort. Wenn dies ^Λ5 nicht der Fall ist, wird die Zahl "6" in der Anzeigeeinrichtung 48 angezeigt.

Die Flußdiagramme für die 8155-Prüfinstruktionssequenz an den Stellen 024B bis 033F sind in Fig. 15A bis ¹5C gezeigt. Die 8155-Prüfung beginnt mit einer Software-Rückstellungsprozedur und einer Voreinstellung des Vorgabe-Ladeflipflop ähnlich dem Vorgang, der zuvor in Bezug auf andere Prufungsmoduln beschrieben worden ist. Der Pseudo-Zufallsgenerator PRPG 38 wird dann mittels der "STA PRP GCA"-Instruktion getaktet. Das Vorgabe-Ladeflipflop wird dann rückgesetzt, und der Adreßzeiger wird auf die Stelle 3F0Ü gesetzt, was die Beginnadresse des 8155-Baustein-RAM 13 ist. Wie zuvor angemerkt, enthält der 8-155-ChIp-RAi¹I ¹8 I/0-Elemente und einen Zeitgeber. Der RAM 18 hat 256 Bytes Speicherplätze.

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Nachdem der Zeiger auf den ersten Speicherplatz in dem RAM des 8155-Kombinationselements 18 gesetzt ist, wird der Pseudo-Zufallsgenerator PRPG 38 getaktet, wobei die Inhalte des PRPG 38 in den Akkumulator mit jedem Takt übertragen werden. Für jeden Takt werden die Inhalte des Akkumulators, die von dem PRPG 38 gewonnen werden, in den RAM des 8155-Kombinationselements 18 übertragen, wonach der Adresszeiger erhöht wird, um die nächste Speicherstelle des RAM des 8155-Kombinationselements 18 anzusteuern. Diese Prozedur wird wiederholt, bis der RAM des 8155-Kombinationselements 18 256mal zur Speicherung des Ausgangssignals des PRPG 38 in aufeinanderfolgende Speicherplätze des 8155-RAM adressiert worden ist. In anderen Worten ausgedrückt heißt dies, daß die Inhalte des PRPG an einen besonderen Platz in dem 8155-RAM abgegeben werden, der PRPG 38 getaktet wird und dieser Schritt für jeden der 256 Speicherplätze wiederholt wird.

Nachdem in allen 256 Plätzen des 8155-RAM Information gespeichert worden ist, wird der Akkumulator rückgesetzt, die Inhalte des Akkumulators (d. h. "0") werden in das Signaturregister SR 40 (Platz 0274) übertragen, das Signaturregister SR 40 wird getaktet, und der RAM-Zeiger wird wieder auf die Adresse 3F00 des 8155-RAM gesetzt

Es folgt dann eine Prozedur zum Einschreiben der Inhalte des 8155-RAM, die gerade in den 8¹55-RAM eingelesen, dann aus dem RAM 8155 ausgelesen und in das Signaturregister SR 40 zum Verarbeiten und Komprimieren der Daten in eine einzige Prüfergebnis-Signatur, die geprüft werden kann, geliefert werden. Auf diese Weise bietet das Signaturregister SR 40, wie dies für andere Prüffolgen weiter oben beschrieben worden ist, den Vorteil, daß ein einziges Prüfergebnis zum Prüfen mit einem vorbestimmten Prüf Ergebnis nrripuqt.

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wird, wobei dieses einzige Prüfergebnis charakteristisch für die Anworten des Mikroprozessor-Systems 10 auf jeder der Vielzahl von Schritten in der Prüfsequenz ist. In anderen Worten ausgedrückt heißt dies, daß ein einziger Vergleichsvorgang anstelle von 256 Vergleichsvorgängen durchgeführt wird. Nachdem alle 256 Bytes-der Information, die sequentiell aus dem 8155-RAM des Konbinationselements 18 in das Signaturregister SR 40 eingeschrieben worden sind, werden die Inhalte des Signaturregisters zu dem Akuumulat.or des Mikroprozessors ^Λ 2 übertragen, wo sie mit einer vorbestimmten Antwort verglichen werden. Der Vergleich wird, wie zuvor beschrieben, durch eine Subtraktionsoperatiort ausgeführt, wobei das Ergebnis "Null" die Übereinstimmung zwischen den aktuellen Prüfergebnissen und den vorbestimmten Prüfergebnissen anzeigt. Falls das Ergebnis anders als "Null" ist, wird die Zahl "7" in der Anzeigeeinrichtung 48 angezeigt und in dieser gehalten. Andernfalls wird die Prüfung zu dem nächsten Satz von Befehl en ueitergeführt.

Die nächste Sequenz von Instruktionen oder Befehlen prüft die Paralleleingabe/Ausgabe-Operationen des 8155-Chip-Kombinationselements 18 (Fig.15 B). Zunächst werden die entsprechenden Schaltungen hinsichtlich ihrer funktioneilen Operationen als Ausgangsschaltungen geprüft (Plätze Ü29¹ bis 02E2). Dann werden diese . Schaltungen als Eingangsschaltungen geprüft (Plätze 02 E3 bis 0307). Ein Operand OPERX ("OPER 1", "OPER 2", "OPER 3" oder "OPER 4" in der Auflistung) wird zu dem Akkumulator des Mikroprozessors 12 übertragen. Dann werden die Inhalte des Akkumulators in eine der Schaltungen A; B oder C des 8155-Chip-lCombinationselements über den System-Datenbus 54 und die Stifte AD_Q bis AD₇

übertragen (siehe Fig. 5). Die Auswahl der Schaltungen

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A, B oder C wird durch die Schaltungsadressen 000¹ , 0002 oder 0003 bestimmt, welche ebenfalls zu den Stiften AD_n bis AD₇ des Kombinationselementes 18 übertragen werden. Die Prüfdaten, die an die Schaltungen A, B oder C gesendet werden, werden dann zu dem System-Datenbus 54 von den Stiften PA_Q bis PA₇, PB_Q bis PB₇ bzw. PC_n bis PC,- des Kombinationselements 18 mit den Pseudo-Speicherplätzen "OUTA", "OUTB" und "OUTC" (welche die Adressen 8604, 8605 bzw. 86Ο6 haben) übertragen, wodurch die Ausleseoperation geleitet wird (d. h. Auswahl mit Tri-State-UND-Gliedern 258, 260 bzw. 262). Die Eingabe der Daten in das Kombinationselement 18 und das Auslesen aus den betreffenden Schaltungen wird für jede der Schaltungen A, B bzw. C durchgeführt.

Das Auslesen der Daten wird nach jedem Schritt analysiert, um die Übereinstimmung mit den Daten, die zu den Schaltungen des 8155-Chip gesendet sind, zu bestimmen. Falls eine Nichtübereinstimmung gegeben ist, zeigt die Anzeigeeinrichtung 48 die hexadezimale Zahl "7" an. Falls jedoch Übereinstimmung besteht, ist die Eingangsfunktion der Schaltungen A, B und C erfolgreich geprüft.

Beim Prüfen der Eingangsfunktion der Schaltungen A, B und C wird ein Operand (OPERX) erneut in den Akkumulator für die Schaltungen A, B oder C geladen. Zunächst werden die Inhalte der Auffangschaltung 234 zu der Schaltung A übertragen, wobei eine Instruktion oder ein Befehl den Pseudo-Speicherplatz 360^Λ ("IM PORTA") spezifiziert. Der Akkumulator wird dann mit der Zahl 0 geladen, um sicherzustellen, daß keine Information in dem Akkumulator verbleibt (d.h. Rücksetzen oder Löschen des Akkumulators). Die Inhalte der Schaltung A werden dann zurück in den Akkumulator über die Stifte AD_n -

AD₇ des Kombintionselements 18 übertragen (Fig.5). Dann wird ein Vergleich zwischen der Information ("OPERX"),

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die zu dieser Schaltung (über die Auffangschaltung) gesendet worden ist, und der Information, die von der betreffenden Schaltung (über den betreffenden Chip selbst) zurück empfangen wird, durchgeführt. Wenn diese Informationen übereinstimmen/, war die Prüfung erf öl gereich und wird mit weiteren Schritten fortgesetzt. Falls die Informationen nicht übereinstimmen, wird ein Fehler in der Parallel schaltung -des 8155-Chip-Kombinationselements 18 durch eine Zahl "7" in der LED-Anzeigeeinrichtung 48 angezeigt=

Das 8155-Chip-Kombinationselement führt in Fortsetzung des Prüfprogramms eine Prüfung der korrekten Funktion des Zeitgebers durch. Der Zeitgeber wird dadurch geprüft, daß eine Zahl (in diesem Fall "32") in den Akkumulator des Mikroprozessors "12 geladen und dann in das Zeitgeberregister in dem 8¹55-Chip-Kombinationselement 18 übertragen wird. Der Stapel zeiger wird auf dem Platz mit der Adresse 4A00 gesetzt, worauf die entsprechenden Interupt-Signale folgen. Das Zeitgeber- Register wird dann auf die gleiche Zahl (in diesem Fall willkürlich gewählt) gesetzt. Dann wird der Zeitgeber gestartet, wodurch veranlaßt wird, daß er in der Reihenfolge "32", "3"¹", "30", .... herabzählt. Zu dieser Zeit springt das Programm zu einer separaten Verzögerungsroutine, die so gesetzt ist, daß sie zu einer vorbestimmten Zeit (die früher liegt, als die Zeit, die für das Herabzählen des Zeitgebers auf den Zähl stand "0" erforderlich wäre) zu ihrem Ende kommt. Falls die Verzögerungs-Routine zu ihrem Ende kommt, bevor der Mikroprozessor 12 durch den Zeitgeber ein Interupt-Signal empfängt, liegt ein Fehler in dem Zeitgeber vor. Andererseits zeigt der Fall, bei dem der Mikroprozessor vor der Zeit, zu der die Verzögerungs- Routine beendet, ist, ein Interupt- -Signal empfängt, an, daß de>r Zeitgeber des 81 55-Chip-Kombinationsel emen ts 1-8 korrekt arbeitet.

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Der Zeitgeber ist zweckmäßigerweise so gesetzt worden, daß er von einem Wert aus herabzählt, der bei korrekter Betriebsweise den Zeitgeber veranlaßt, den Zählstand "0" zu erreichen, bevor die Verzögerungs-Routine abgeschlossen ist.

Eine fehlerfreie Funktion des Zeitgebers bedeutet, daß ein Interrupt-Signal an den RST 7.5-Stift des Mikroprozessors 12 gelegt wird, um die Programmabwicklung zu dem Platz 003C umzuleiten. Die Inhalte in dem Platz 003C veranlassen den Mikroprozessor, zu einem Platz oder einer Speicheradresse zu springen, die "TIMROK" genannt wird, was anzeigt, daß der Zeitgeber einwandfrei arbeitet. Es ist eine Routine vorgesehen, die die Anzeigeeinrichtung 48 veranlaßt, den Buchstaben "C" für zwei Sekunden anzuzeigen. Falls der Zeitgeber nicht korrekt funktionieren würde (d.h. die Verzögerungs-Routine ist abgelaufen, bevor das Interupt- Signal auftritt), wird die Zahl "7" in der Anzeigeeinrichtung 48 angezeigt, um außerhalb des Systems darauf aufmerksam zu machen, daß der Zeitgeber des 8155-Chip- Kombinationselements 18 fehlerhaft arbeitet.

Die nächste Prüfung ist auf die serielle Eingangs-/Ausgangs-Funktion des Systems gerichtet und macht Gebrauch von der Seriel 1-Eingangsprüf 1 ogikschal t.ung 42, die in Fig. 1 undd Fig. 2 gezeigt ist. Bei der Serie] J -Eingangs-z/Ausgangs-Prüf ung wird eine binäre Zahl "110UÜÜ0Ü" in den Akkumulator geladen. Das am meisten signifikante Bit ("1") steht dabei als Seriell-Ausgangsdatum zur Verfugung, und das zweitsignifikante Bit ("1") dient dazu, die Seriel1-Ausgangsdatenschaltung zu halten, d.h. dieses Bit informiert den Mikroprozessor 12 dahingehend, daß Information bereitsteht, die nach außen abgegeben werden sollte. Dann wird eine Instruktion oder ein ßefVhl "SIM" ausgeführt, was ver-

ORIGINAL

■ :■'. : ..-:.*^:..^:-. 323922 T

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anlaßt, daß das am meisten signifikantρ Bit über d?n Stift SOD des Mikroprozessors 12 ausgesendet und in der Seriell-Eingangs-PrüfJogikschaltung 42 aufgefangen wird. Danach wird das Flipflop 216 (Fig. 2) so gesetzt, daß das aufgefangene SOD-Ausgangssignal zu dem Stift SID zurück übertragen werden kann.

Als nächstes wird der Akkumulator rückgesetzt, und es wird der Befehl "RIM" ausgeführt, der dazu dient, die Daten von dem Stift SID abzuholen und sie in den Akkumulator des Mikroprozessor 12 einzugeben. Danach wird dieses Eingangsbit in ein Übertragsregister geschoben, und es wird geprüft, ob dieses Bit den Binärwert "1" oder den Binärwert "0" hat. Für den Fachmann ist ersichtlich, daß die Prozedur, die gerade beschrieben worden ist, "Intel-spezifisch" ist und daß unterschiedliche oder andere Prüfsequenzen entwickelt werden können, um die korrespondierenden Funktionen und weitere Funktionen eines Mikroprozessors 12 eines anderen Herstellers, die in Mikroprozessor-Systemen, beispielsweise dem Mikroprozessor-System, welches hier beschrieben wird, verwendet werden können, zu prüfen.

Wenn die Prüfung der seriellen Eingangs-/Ausgangs~ Funktion des Mikroprozessors 12 vom Typ Intel 8085 korrekt durchgeführt worden ist, erscheint die Zahl "1" in dem Übertrags-Register. Wenn dies nicht der Fall ist, wird die Zahl "8" durch die Anzeigeeinrichtung angezeigt, und eine Fortsetzung der Prüfung unterbleibt. Wenn die Zahl, die an dem Stift SID empfangen wird, den Wert ^IM" hat, wird die Prüfung fortgeführt.

Als nächstes wird die serielle Eingangs-/Ausgangs-Funktion des Intel 8085-Mikroprozessors ¹2 durch

-Jt-

VPA 81 P 8251 Aussenden einer "O" geprüft. Durch Prüfung der Eingangs-/Ausgangs-Operation des Mikroprozessors 12 auf diese Weise ist eine Sicherheit dahingehend gegeben, daß die Serie]1-Eingangs-/Ausgangs-Schaltungen nicht fälschlich im "0"- oder "1"-Zustand stehen, wenn der Befehl "SIM" ausgeführt wird. Dann wird die hexadezimale Zahl "FF" in den Akuumulator geladen. Diese Zahl setzt nur Binärwerte "1" in dem Akkumulator des Mikroprozessors 12.

Während in dem ersten Teil der Prüfung eine "1" ausgesendet wurde und der Akkumulator rückgesetzt wurde, wird in diesem Teil der Prüfung eine "0" ausgesendet, und der Akkumulator wird mit einer Zahl eingestellt, bei der sämtliche Bytes den Binärwert ^tM" haben. Die "0", die zu der Seriell-Eingangs/Ausgangs-Schaltung gesendet worden ist, wird dann in dem Akkumulator wiedergewonnen, und ihre korrekte Wiedergewinnung wird durch Vergleich geprüft. Das Eingangsbyte wird dann in das Übertrags-Register eingeschoben und dahingehend geprüft, ob es sich dabei um eine "1" handelt. Da eine "0" ausgesendet wurde, hat die Seriel1-Datenaustauschoperation des Mikroprozessors 12 dann, wenn das Übertrags-Register eine "1" zeigt, fehlerhaft gearbeitet, und es wird die Zahl "8" in der Anzeigeeinrichtung 48 angezeigt. Wenn indessen das Übertrags-Bit den Wert "0" zeigt, war die Seriell-Datenaustauschoperation erfolgreich, und die Prüfsequenz geht über zu dem nächsten Modus, der den Schnittstellenbus-Adapter an sich prüft. Die letzten Prüfbefehle dienen dazu, den 82"¹9-Schnittstel lenbus-Adapter 20 zu prüfen, und sie sind in dem PROM ¹6 an den Plätzen O36I bis 0399 gespeichert. Der Schnittstellenbus-Adapter 20 erlaubt den Zugriff des Schnittstellenbus. Um in der Lage zu sein, di^s korrekt auszuführen,

3b» müssen die Steueradresse und di^ Dateninformation über

•Ίΐ-

^5__ _{νΡΑ 81} ρ 8251

den 8219-Multibus-Baustein übertragen werden können. Die Software wird zurückgesetzt, um alle Flipflops für diese Prüfung in ihre Ausgangsstellung zu bringen. Das Vorgabe-Ladeflipflop wird gesetzt, um eine Vorgabezahl an den Pseudo-Zufallsgenerator PRPG 38 zu liefern» Dann wird das 8219-Flipflop gesetzt. Das 8219-Flipflop stellt sicher, daß der Baustein 8219 über die ganze Zeit freigegeben wird, in der die Prüfung durchgeführt wird. Dann wird der Pseudo-Zufallsgenerator PRPG 38 mit einem Taktimpuls beliefert, das Vorgabe-Ladeflipflop wird rückgesetzt und das Ausgangssignal des PRPG 38 wird an den Akkumulator in dem Mikroprozessor 12 geliefert. Dies wird über die Einheit "PRPGM" bewerkstelligt, welche Abkürzung für "PRPG-MuItibus" steht- Zuvor war die Information von dem PRPG über PRPGCA geliefert worden, wobei C für Takt und A für Adresse stand. In dem früheren Fall war die Information nicht über den Schnittstellen-Bus übertragen worden, "Multibus" ist der Handelsname eines Schnittstellenbus, der von der Firma Intel hergesteJ1t wird.

In dem gezeigten Ausführungsbeispiel für die vorliegende Erfindung gewinnt der Schnittstellenbus die Information von dem PRPG 38 und bringt sie zurück zu dem Schnittstellenbus-Adapter 20. Für den Fachmann ist ersichtlich, daß das Multibus-Terminal des Schnittstellenbus-Adapters 20 durch einen beliebigen Vielfach-Signalbus ersetzt werden kann, der in einem Mikroprozessor-System 10 anzutreffen ist. Die Prüfung stellt sicher, daß die SchnittstelIenbus-Zugriffsschaltung einwandfrei funktioniert.

Das 8219-Flipflop wird zurückgestellt, wenn einmal die Daten von dem PRPG 38 über den Schni ttstel 1 enbu.s 82 ("PRPGM") empfangen worden sind. Es werden dann die In-

.123 9 2 2

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halte des Akkumulators des Mikroprozessors 12 mit der Zahl "255" verglichen, die das vorbestimmte Ausgangssignal des PRPG ist, nachdem dieser getaktet wurde. Wenn das Ergebnis und das Referenzausgangssignal übereinstimmen, war die Prüfung erfolgreich. Wenn eine Nichtübereinstimmung besteht, wird die Zahl "9" angezeigt, um zu verdeutlichen, daß ein Fehler in dem Schnittstellenbus-Adapter 20 vorliegt.

Nachdem alle Prüfungen erfolgreich beendet worden sind, wird der Buchstabe "F" in der Anzeigeeinrichtung 48 angezeigt, um die erfolgreiche Beendigung der Prüfung ohne Anzeige irgendeines Fehlers zu signalisieren. Sollte die Prüfung in irgendeinem Teil nicht dazu führen, daß die Prüfausgangsdaten mit den Referenzdaten übereinstimmen, wird eine Zahl in der Anzeigeeinrichtung 48 angezeigt, die mit demjenigen Teil korrespondiert, bei dem die Prüfung nicht erfoJgreich abgeschlossen worden ist.

Die integrierte Vorrichtung zum Prüfen der Funktionen des Mikroprozessor-Systems 10 gemäß-der vorliegenden Erfindung, wie sie zuvor beschrieben wurde, stellt eine kompakte zuverlässige "On-Board"-Prüfvorrichtung zum Durchführen von Hochgeschwindigkeits-Operationsprüfungen mit begrenzter Fehlerort-Diagnose dar. Die eingebaute Prüfvorrichtung, die beschrieben worden ist, bietet die Möglichkeit, daß ein direkter Zugriff zu dem Akkumulator und anderen arithmetischen Logikschaltungen des Mikroprozessors gegeben ist, wobei eine genaue Funktionsprüfung an einem beliebigen Ort zu einer beliebigen Zeit ohne die Notwendigkeit einer externen Prüfeinrichtung gegeben ist. Da die Prüfeinrichtung eine sogpnannte "On-Board"-Prüfvorrichtung gemeinsam mit dem Mikroprozessor-System darstellt, kann die Über-

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VPA 81 P 8251 tragung von Information innerhalb des Systems in Paralleltechnik sehr schnell durchgeführt werden, ohne daß die Notwendigkeit von Kabel schleifen besteht, welche notwendig sind, um. .die- Information an externe Prüfeinrichtungen bei serieller Technik auszulesen. Da die gesamte Prüfvorrichtung innerhalb des Mikroprozessor Systems untergebracht ist, ist eine Fabrikprüfung und eine Prüfung vor Ort ohne Notwendigkeit für teuere externe Prüfeinrichtungen durchführbar, wobei die Prüfung

"¹O eine allgemeine ist und keine besonderen Kenntnisse für die Prüfung notwendig sind. Außerdem sind keine unnötigen Teile in der eingebauten Vorrichtung vorhanden. Es ist ersichtlich, daß, während die Prüftechnik, die im einzelnen für illustrative Zwecke weiter oben beschrieben worden ist, eine sogenannte "Off-Line"-Prüftechnik ist, es möglich ist, die gleichen Prinzipien dahingehend auszudehnen, daß eine "On-Line"—Prüfung während der "Totzeit"des Systems oder durch Unterbrechen von Operationen mit niedriger Priorität ausgedehnt werden kann. Desweiteren können, während das System, welches im einzelnen weiter oben beschrieben worden ist und das einen Intel 8085-Mikroprozessor als Hauptkomponente benutzt, die erfinderischen Prinzipien auf Mikroprozessor-Systeme angewendet werden, die aus anderen Komponenten bestehen. In anderen Worten ausgedrückt heißt dies, daß die Erfindung al!gemein auf beliebige Mikroprozessor-Systeme anwendbar ist.

Desweiteren ist für den Fachmann ersichtlich, daß, während die Anzeige, die beschrieben worden ist, auf einer hexadezimalen Anzeige mit Licht emittierenden Dioden beruht, die nur in der Lage ist, Fehlerorte mit einem nur begrenzten Genauigkeitsgrad zu diagnostizieren, diese ebenfalls geeignet ist, wpit mehr ins Einzelne gehende Fehlerlokalisierungen vorzunehmen. Die Auswahl

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einer Licht emittierenden Diode als Anzeigemittel ist in dem beschriebenen Ausführungsbeispiel getroffen worden, um ein einfaches Hilfsmittel zu haben. Es ist jedoch ersichtlich, daß die Anzeigeeinrichtung 48 auch dazu dienen kann, die Prüfinformation und die Schnittstelle zum Erzeugen von Diagnoseaussagen für einen Drucker zu gewinnen oder dieselben an verschiedene externe entfernte Stellen zu übertragen, beispielsweise über eine FernsprechJeitung an ein Service-Center. Ebenfalls kann eine Prüf-Ingangsetzung ferngesteuert über eine Fernsprechleitung oder dergl.durchgeführt werden.

Nach der Beschreibung der Erfindung mit Bezug auf ein bevorzugtes Ausführungsbeispiel für eine integrierte Vorrichtung zum Prüfen eines Mikroprozessorsystems ist für den Fachmann ersichtlich, daß zahlreiche Änderungen und Modifikationen durchgeführt werden können, ohne daß dazu der allgemeine Erfindungsgedanke oder der Schutzumfang für die Erfindung, wie er in den Ansprüchen bestimmt ist, verlassen werden müßte.

S3-

Leerseite

Claims

VPA 81 P 8251 Patentansprüche

ζ^ ·) Integrierte Vorrichtung zum Prüfen eines Mikroprozessorsystems, dadurch gekennzeich net, daß Schaltmittel zum Ingangsetzen eines Prüfvorgangs vorgesehen sind, daß Mittel vorgesehen sind, die elektrisch mit dem Mikroprozessor-System (10) zur Bestimmung einer Sequenz von Prüfbefehlen, die durch das Mikroprozessor-System (10) auszuführen sind, verbunden sind, daß Mittel elektrisch mit dem Mikroprozessor-System (10) zur Erzeugung von Prüf-Eingangsdaten verbunden sind, auf welche Prüfeingangsdaten durch das Mikroprozessor-System (10) durch Steuerung mittels der Prüfbefehle einzuwirken ist, daß Mittel zum Gewinnen von Prüf-Ausgangsdaten mit "dem Mikroprozessor-System (10) verbunden sind, welche Prüf-Ausgangsdaten sich aus der funktioneilen Operation des Mikroprozessor-Systems (10), das auf die erzeugten Daten aufgrund der spezifizierten Prüfinstruktionen oder -befehle einwirkt, ergeben, daß Mittel zum Verarbeiten der Prüf-Ausgangsdaten vorgesehen sind, um eine Übereinstimmung oder Nichtübereinstimmung der Prüf-Ausgangsdaten mit Referenzdaten, die repräsentativ für die Prüf-Ausgangsdaten sind, welche gewonnen würden, wenn die funktioneile Operation des Mikroprozessor-Systems (10) fehlerfrei wäre, festzustellen und daß Mittel für den Datenaustausch mit Einrichtungen außerhalb des Mikroprozessor-Systemss (10) vorgesehen sind, um die Übereinstimmung oder die Nichtübereinstimmung der Prüf-Ausgangsdaten mit den Referenzdaten zu bestimmen und anzuzeigen.
2. Integrierte Vorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß das Mittel zum Festlegen der Prüfbefehle aus einem programmierbaren Nur-Lese-Speicher PROM (16) besteht, der mit

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-^θ- VPA 81 P 8251 der Sequenz von Prüfbefehlen vorprogrammiert ist.
3. Integrierte Vorrichtung nach Anspruch 1, d a.-

durch gekennzeichnet, daß das Mittel zum Erzeugen von Daten ein Pseudo-Zufallsgenerator PRPG (38) ist..
4. Integrierte Vorrichtung nach Anspruch 1, d a -

durch gekennzeichnet, daß das Mittel zum Gewinnen von Daten aus einem Signaturregister SR (40) besteht.
5. Integrierte Vorrichtung nach Anspruch 1, d a -

durch gekennzeichnet, daß die Vorrichtung Mittel zum Speichern vorbestimmter Daten und Verarbeitungsmittel enthält, die einen Komparator zum Vergleichen der gewonnenen Daten mit vorbestimmten Daten, die in den Speichermittel gespeichert sind, enthalten.
6. Integrierte Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel zum Datenaustauch zumindest eine lichtemittierende Diode LED enthalten.
7. Integrierte Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verarbeitungsmittel ein Mittel zum Identifizieren des Teils des Mikroprozessor-Systems (10) enthalten, der eine Nichtübereinstimmung verursacht, und daß die Mittel zum Datenaustausch desweiteren ein Mittel zum Kommunizieren mit Einrichtungen außerhalb des Mikroprozessor-Systems (10) enthalten, wodurch der Teil des Mikroprozessor-Systems (10) der eine Nichtübereinstimmung verursacht, identifiziert werden kann.

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■■-*h- VPA 81 P 8251
8. Integrierte Vorrichtung zum Prüfen eines Mikroprozessor-Systems, dadurch gekennzeichnet, daß ein Schaltmittel zum Ingangsetzen eines PrüfVorgangs vorgesehen ist, das ein Nur-Lese-Speicher vorgesehen ist, das ein Nur-Lese-Speicher vorgesehen ist, der elektrisch mit dem Mikroprozessor-System (10) verbunden ist und eine Sequenz von Prüfbefehlen, die durch das Mikroprozessor-System (10) auszuführen sind, definiert,

"Ό daß ein Pseudo-Zufallsgenerator PRPG (38) vorgesehen ist, der elektrisch mit dem Mikroprozessor-System (10) zum Erzeugen von Daten verbunden ist, auf die durch das Mikroprozessor-System (10) unter Steuerung durch die Prüfbefehle eingewirkt wird, daß ein Signaturregister SR (40)

^5 elektrisch mit dem System zum Gewinnen von Prüfdaten und zum Komprimieren dieser Prüfdaten zu Prüf-Signaturdaten, die sich aus der funktioneilen Operation des Mikroprozessor-Systems (10), welches auf die erzeugten Daten unter Steuerung durch die Prüfbefehle einwirkt, ergeben, daß

2-Q ein Komparator zum Bestimmen der Übereinstimmung oder Nichtübereinstimmung der aktuellen Prüfsignatur mit einer vorbestimmten Prüfsignatur, die repräsentativ für die Daten ist, welche gewonnen würden, falls die funktionelle Operation des Mikroprozessor-Systems (10) fehlerfrei wäre, vorgesehen ist und daß eine Einrichtung mit lichtemittierenden Dioden LED zur Information der Außenseite des Mikroprozessor-Systems (10) über die Übereinstimmung oder die Nichtübereinstimmung, wie sie festgestellt worden ist, vorgesehen ist.
9· Integrierte Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß ein Mittel zum Identifizieren des Teils des Mikroprozessor-Systems (10) vorgesehen ist, der für eine Nichtübereinstimmung verantwortlich ist, und daß das Mittel für die Kommunikation desweiteren ein Mittel zur Anzeige außerhalb

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VPA 81 P 8251

des Mikroprozessor-Systems (10) enthält, wobei die angezeigte information den identifizierten Teil repräsen-* tiert.
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10. Verfahren zum Prüfen eines Mikroprozessor-Systems, dadurch gekennzeichnet, daß innerhalb des Systems eine Sequenz von Prüfbefehlen spezifiziert wird, die durch das Mikroprozessor-System (10) in Abhängigkeit von einem Prüf-Ingangsetzungssignal, das von außen zugeführt wird, auszuführen sind, daß innerhalb des Mikroprozessor-Systems (10) Prüfeingangsdaten erzeugt werden, auf die durch das Mikroprozessor-System (10) unter Steuerung der Prüfbefehle eingewirkt wird, daß innerhalb des Mikroprozessor-Systems (10) Prüf-Ausgangsdaten gewonnen werden, die sich aus der funktioneilen Operation des Mikroprozessor-Systems (10) ergeben, welches auf die erzeugten Daten unter Steuerung durch die spezifizierten Prüfbefehle einwirkt, daß innerhalb des Mikroprozessor-Systems (10) eine Verarbeitung der Prüfausgangsdaten vorgenommen wird, um die Übereinstimmung oder Nichtübereinstimmung von Prüfausgangsdaten mit Referenzdaten zu bestimmen, die repräsentativ für solche Prüfausgangsdaten sind, die gewonnen würden, falls die funktionelle Operation des Mikroprozessor-Systems (10) fehlerfrei wäre, und daß die Übereinstimmung oder Nichtübereinstimmung, die festgestellt worden ist, an die Außenseite mitgeteilt wird.