DE3221872C2

DE3221872C2 - Informations-Speicheranordnung

Info

Publication number: DE3221872C2
Application number: DE3221872A
Authority: DE
Inventors: Norio Higashiyamato Tokio/Tokyo Miyahara; Tadanobu Katsushika Tokio/Tokyo Nikaido; Kanji Nerima Tokio/Tokyo Tawara
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1981-06-09
Filing date: 1982-06-09
Publication date: 1987-02-19
Also published as: DE3221872A1; FR2507372A1; GB2101372A; JPS57203276A; GB2101372B; SE8203553L; US4564926A; NL8202302A; CA1188425A; SE451914B; FR2507372B1

Abstract

Fig. 1 zeigt eine Informations-Speicheranordnung (10; 100) in welche unter Verwendung von Adresseninformationen (G) Informationen sequentiell in die Speicherzellen einer Speicherzellenanordnung (15A; 106) eingespeichert und aus diesen wieder ausgelesen werden. Hierzu weist die Informations-Speicheranordnung (10; 100) einen zur Erzeugung interner Adresseninformationen (AI) ausgelegten internen Adresseninformationsgenerator (13; 104), einen zur Auswahl entweder der internen Adresseninformationen (AI) oder einer von außen zugeführten externen Adresseninformation (A0) als Adresseninformation (G) ausgelegten Adresseninformations-Wähler (14; 104) und eine zur Einspeicherung einer Spei cher information (D) an einer mittels der Adresseninformation (G) vorgegebenen Position sowie zum Auslesen der an der vorgegebenen Position gespeicherten Information (D) ausgelegte Informations-Speichereinheit (15) auf.

Description

Die Erfindung bezieht sich auf eine Informations-Speicheranordnung der im Oberbegriff des Anspruchs 1 angegebenen Gattung. Insbesondere bezieht sich die Erfindung auf eine Informations-Speicheranordnung, bei welcher externe Speicherinformationen sequentiell und wahlfrei in Speicheradressen gespeichert und die gespeicherten Informationen wahlfrei und sequentiell aus diesen Adressen ausgelesen werden, wobei die Adressen jeweils über Adresseninformationen festgelegt werden.
Bei einer bekannten gattungsgemäßen Informations-Speicheranordnung werden von außen zugeführte Informationen sequentiell in den Speicheradressen einer Speicherzellenanordnung gespeichert und hierbei die Speicheradressen aufgrund externer Adresseninformationen festgelegt. Alternativ können auch die mittels der Adresseninformationen in den genannten Speicherzellen gespeicherten Informationen aufgrund externer Adresseninformationen wieder ausgelesen werden. Als Beispiel einer solchen Informations-Speicheranordnung sei ein Sprechkanalschalter einer digitalen Telefonvermittlung genannt, beispielsweise ein Zeitschalter, in welchem ein Sprechkanalspeicher mit mehreren Speicherzellen dazu verwendet wird, die im Zeitteilungsbetrieb eingehenden Daten einer eingehenden Vielfachleitung in vorgegebener Reihenfolge den Zeitschlitzen bzw. Arbeitstakten einer ausgehenden Vielfachleitung zuzuordnen.
Gewöhnlich werden einer derartigen Informations-Speicheranordnung von einer externen Adresseninformationsquelle unabhängig voneinander Adresseninformationen zum Einlesen von Informationen in den Speicher und Adresseninformationen zum Auslesen der gespeicherten Informationen zugeführt. Beispielsweise werden bei dem vorgenannten Zeitschalter die während der Arbeitstakte zugeführten Daten einer eingehenden Vielfachleitung wahlfrei an vorgegebenen Positionen eines Sprechkanalspeichers abgelegt und zwar entsprechend den Adresseninformationen eines extern angeordneten Schaltersteuerspeichers. Beim Auslesen der gespeicherten Informationen zum Zwecke der Zuordnung zu den Arbeitstakten einer vom Sprechkanalspeicher ausgehenden Vielfachleitung werden die gespeicherten Informationen sequentiell aus den vorgegebenen Speicherpositionen des Sprechkanalspeichers ausgelesen, wobei als Adresseninformationen die Zählausgangssignale eines externen Zählers verwendet werden. Gewöhnlich werden hierbei die Ausgangssignale des Schaltersteuerspeichers und des Zählers wahlweise durch Verwendung zweier Schalter übertragen, so daß abwechselnd im Schreib- und im Lesebetrieb gearbeitet werden kann. Ein Beispiel für eine derartige Speicherkonstruktion ist in "Review of the Electrical Communication Laboratories, Bd. 27, Nr. 9-10, September - Oktober 1979, S. 758-772, "A time division switching network based on time switches", K. Tawara et al, beschrieben worden. Daraus ergibt sich, daß üblicherweise die externen Adresseninformationen der Speicheranordnung während einer Arbeitsperiode mit vorgegebener konstanter Zeittoleranz bzw. Zeitrandbereich zugeführt werden.
Will man jedoch den Arbeitszyklus bzw. die Betriebsgeschwindigkeit der Speicheranordnung, d. h. die Speicherzugriffszeit verkürzen, darf die genannte Zeittoleranz nicht vernachlässigt werden. Vielmehr muß zur Erzielung einer hohen Arbeitsgeschwindigkeit die infolge der Zeittoleranzen bedingte Speicherzugriffszeit verkürzt werden.
Zur Fernsprechvermittlung zwischen Vielfachleitungen mit jeweils 1024 Sprechkanälen mit einer Geschwindigkeit von 8 M Bits/sec mittels eines Zeitschalters benötigt der vorbeschriebene Zeitschalter eine Zugriffszeit von 30 Nanosekunden. Arbeitet man jedoch mit derartig kurzen Zugriffszeiten, dann ist es unmöglich, die Dichte der integrierten Schaltkreise zu erhöhen, mit der Folge, daß derartige Zeitschalter nur unter großen Schwierigkeiten als LSI-Chips hergestellt werden können.
Ausgehend von vorstehend geschilderter Problematik liegt der Erfindung die Aufgabe zugrunde, für eine gattungsgemäße Informations-Speicheranordnung unter weitestgehender Beibehaltung ihrer bisherigen Vorteile die Arbeitsgeschwindigkeit zu erhöhen, ohne daß hierbei eine Toleranz für die Zykluszeit der Speicheranordnung vorgesehen werden müßte.
Diese Aufgabe wird durch eine gattungsgemäße Informationsspeicheranordnung gelöst, die gemäß den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1 ausgebildet ist.
Die erfindungsgemäße Speicheranordnung hat den Vorteil, daß sie bequem in einem LSI-Chip eingebaut werden kann.
Mit der Informations-Speicheranordnung gemäß Anspruch 2 können in einfacher Weise dem internen Adresseninformationsgenerator Taktimpulse, dem Adresseninformations-Wähler Steuerimpulse zur Auswahl einer geeigneten Adresseninformation und einem Schalter Schreib-/Lese-Signale zugeführt und damit die Arbeitsmoden der Speicheranordnung gesteuert werden.
In Weiterbildung des Gegenstandes gemäß Anspruch 2 ist nach Anspruch 3 eine externe Steuersignal-Eingabeeinrichtung vorgesehen und mit steuerbaren Schaltungseinheiten des Steuersignalgenerators verbunden, derart, daß zwischen unterschiedlichen Betriebsarten der Informationsspeicheranordnung bequem hin- und hergeschaltet werden kann.
Die Informationsspeicheranordnung gemäß Anspruch 4 hat den Vorteil einer besonders einfachen und gut steuerbaren Ausbildung des internen Adresseninformationsgenerators.
Der in Anspruch 5 bezeichnete Gegenstand der Erfindung erlaubt den Einsatz des Speichers als Adresseninformationsspeicher.
Nachstehend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die schematischen Zeichnungen noch näher erläutert. In den Zeichnungen zeigt
Fig. 1 ein Blockschaltbild einer Grundkonstruktion eines ersten Ausführungsbeispiels der Erfindung;
Fig. 2A-2F Wellenformen zur Erläuterung der Betriebsweise des in Fig. 1 dargestellten Steuersignalgenerators;
Fig. 3A-3J Wellenformen zur Erläuterung der Arbeitsweise des in Fig. 1 dargestellten Ausführungsbeispiels;
Fig. 4 ein Ausführungsbeispiel der äußeren Erscheinungsform einer als LSI-Chip aufgebauten Informations-Speicheranordnung nach der Erfindung;
Fig. 5 ein Blockdiagramm eines weiteren Ausführungsbeispiels der Erfindung und
Fig. 6A-6C Wellenformen zur Erläuterung der Arbeitsweise des in Fig. 4 gezeigten LSI-Chip im Vergleich zu den in den Fig. 3A-3J gezeigten Wellenformen.
Fig. 1 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Informations-Speicheranordnung. Das gezeigte Ausführungsbeispiel dient zur Verwendung als Zeitschalter einer im Zeitteilungsbetrieb arbeitenden Fernsprechvermittlung. Die Informations-Speicheranordnung 10 weist eine Informations-Eingabeeinrichtung 11 zur externen Eingabe von zu speichernden Informationen D auf. Die Informationen D sind Arbeitstakten zugeordnet, die gemeinsam einen Ausschnitt von beispielsweise 125 Mikrosekunden bilden und mehreren Teilnehmerleitungen zugeordnet sind. Die Informations-Eingabeeinrichtung 11 kann eine Dateneingabestation oder eine eingehende Vielfachleitung eines Zeitschalters selbst sein. Die Informations-Speicheranordnung 10 weist ferner eine externe Adresseninformations-Eingabeeinrichtung 12 auf, die mit externen Adresseninformationen AO beschickt wird. Diese legen fest, ob die externe Speicherinformation in den Zellen einer (noch zu beschreibenden) Speicherzellenanordnung 15 A gespeichert werden soll, beispielsweise in den Zellen jeder Wortleitung, mittels welcher die Speicherzellenanordnung 15 A aufgebaut ist. Die Adresseninformations-Eingabeeinrichtung 12 entspricht einem Schaltersteuerspeicher, der von einer (nicht gezeigten) zentralen Verarbeitungseinheit (CPU) gesteuert wird und dazu dient, die Informationen (in noch zu beschreibender Weise) aus der Speicherzellenanordnung 15 A auszulesen; ferner dazu, die ausgelesenen Informationen einer ausgehenden Vielfachleitung zuzuordnen, beispielsweise mehreren Arbeitstakten eines Ausschnittes mit einer Dauer von 125 Mikrosekunden. Ein derartiger Schaltersteuerspeicher ist an sich ausreichend bekannt, so daß es dessen Beschreibung hier nicht bedarf. Die Adresseninformations-Eingabeeinrichtung 12 kann eine Adresseneingabestation sein. Die Informations-Speicheranordnung 10 weist auch einen internen Adressengenerator 13 auf, der interne Adresseninformationen AI erzeugt und im wesentlichen aus einem Universalzähler aufgebaut ist. Dieser zählt sequentiell ihm zugeführte Taktimpulse CP 1 und gibt sein Ausgangssignal parallel als interne Adresseninformation AI ab.
Die Informations-Speicheranordnung 10 weist auch einen Adresseninformations-Wähler 14 auf, dem die Ausgangssignale der externen Adresseninformations-Eingabeeinrichtung 12 und des internen Adressengenerators 13 zugeführt werden, also die externe Adresseninformation AO und die interne Adresseninformation AI. Der Adresseninformations-Wähler 14 wird mittels eines Adresseninformations-Wählimpulses SE von einem (noch zu beschreibenden) Steuersignalgenerator 17 gesteuert. Entsprechend dem Adresseninformations-Wählimpuls SE gibt der Adresseninformations-Wähler 14 eine der beiden ihm zugeführten externen oder internen Adresseninformationen AO oder AI als Adresseninformation G in Datenflußrichtung weiter. Beim dargestellten Ausführungsbeispiel wird die interne Adresseninformation AI als Adresseninformation im Schreib-Modus verwendet - als Schreib-Modus wird die Betriebsart der Informations-Speicheranordnung bezeichnet, in welcher Informationen in den Datenspeicher eingespeichert werden -, während die externe Adresseninformation AO als Adresseninformation im Lese-Modus dient.
Die Informations-Speicheranordnung 10 weist auch eine Speichereinheit 15 auf, die als Sprechkanalspeicher eines Zeitschalters eines im Zeitteilungsbetrieb arbeitenden Sprechkanals dient. Bekanntlich weist eine derartige Speichereinheit 15 folgende Untereinheiten auf: die bereits genannte Speicherzellenanordnung 15 A mit mehreren matrixartig angeordneten Speicherzellen, einen Adressendecoder 15 B, welcher entsprechend der Adresseninformation G Adressen der Speicherzellenanordnung 15 A ansteuert, einen Schalter 15 C, welcher die von der Informations-Eingabeeinrichtung 11 abgegebene Speicherinformation D in den durch das Ausgangssignal des Adressendecoders 15 B vorgegebenen Speicherzellen der Speicherzellenanordnung 15 A ablegt, falls ein ihm zugeführter Schreib-/Lese-Impuls WE den Schreib-Modus angibt, und schließlich einen Leseverstärker 15 D, der im Lese-Modus, also wenn der Schreib-/ Lese-Impuls WE den Lese-Modus angibt, die gespeicherte Information als Ausgangsinformation D&min; entsprechend dem Ausgangssignal des Adressendecoders 15 B ausliest. Die am Ausgang des Leseverstärkers 15 D anstehende Information wird einem von mehreren Arbeitstakten, die einen Ausschnitt von 125 Mikrosekunden bilden, zugeordnet und dann einer Informations-Ausgabeeinrichtung 16 zugeführt. Die Informations-Ausgabeeinrichtung 16 kann eine Datenausgangsstation oder die ausgehende Vielfachleitung eines Zeitschalters selbst sein.
Die Informations-Speicheranordnung 10 weist ferner den Steuersignalgenerator 17 auf. Dieser erzeugt die Taktimpulse CP 1, den Adresseninformations-Wählimpuls SE und den Schreib-/Lese-Impuls WE. Der Steuersignalgenerator 17 ist aus zwei JK-Flip-Flops 17 A und 17 B, einem ODER-Glied 17 C und einem Inverter 17 D aufgebaut.
Dem Steuersignalgenerator 17 wird von einer Taktimpuls- Eingabeeinrichtung 18 der in Fig. 2A gezeigte Taktimpuls CP 0 zugeführt. Der Taktimpuls CP 0 hat eine Periode von 60 Nanosekunden. Nachstehend wird die Arbeitsweise des Steuersignalgenerators 17 bei Beaufschlagung mit dem Taktimpuls CP 0 zur Erzeugung der bereits genannten Impulse CP 1, SE und WE beschrieben.
Der Taktimpuls CP 0 wird einer Klemme C des JK-Flip-Flop 17 A, auch JK FF 1 genannt, zugeführt. Im Zeitpunkt t 1 ändern sich die Zustände an dessen Ausgängen gemäß den Darstellungen in den Fig. 2B und 2C, d. h. der Q 1-Ausgang gelangt in den "1"-Zustand und der &wedgeq; 1-Ausgang in den "0"-Zustand. Die an den Q 1- und &wedgeq; 1-Ausgängen anstehenden Signale werden den J- bzw. K-Klemmen des JK-Flip-Flops 17 B, auch JK FF 2 genannt, zugeführt. Eine Halbperiode des Taktimpulses CP 0 später, d. h. zum Zeitpunkt t 2 ändert sich der Pegel des Taktimpulses CP 0 (er fällt ab). Das den Pegelwechsel repräsentierende Signal wird über den Inverter 17 D der C-Klemme des JK-Flip-Flops 17 KB zugeführt. Demgemäß ändert das JK-Flip-Flop 17 B seinen Zustand entsprechend den Darstellungen in den Fig. 2D und 2E. Da die Q 1- und &wedgeq; 1-Ausgänge des JK- Flip-Flops 17 A mit den J- und K-Eingängen des JK-Flip- Flops 17 B verbunden sind, gelangt dessen Q 2-Ausgang in den "1"-Zustand und dessen &wedgeq; 2-Ausgang in den "0" Zustand. Die an den Q 2- und &wedgeq; 2-Ausgängen anstehenden Signale werden wieder zu der K- bzw. J-Klemme des JK- Flip-Flops 17 A zurückgeführt. Zum Zeitpunkt t 3 steigt der Pegel des Taktimpulses CP 0 wieder an. Demgemäß ändert das JK-Flip-Flop 17 A wieder seinen Zustand, so daß nunmehr an dessen Q 1-Ausgang die "0" und an dessen &wedgeq; 1 -Ausgang die "1" ansteht.
Da zum Zeitpunkt t 3 der Klemme C des JK-Flip-Flops 17 B ein positiver Impuls zugeführt wird, ändert dieser seinen Zustand nicht. Erst wenn der Taktimpuls CP 0 bei t 4 wieder abfällt, wird der Klemme C des JK-Flip-Flops 17 B wieder eine "1" zugeführt, so daß das JK-Flip-Flop 17 B erst dann wieder seinen Zustand ändert und an seinem Q 2-Ausgang die "0" und an seinem &wedgeq; 2-Ausgang die "1" ansteht. Das JK-Flip-Flop 17 A ändert seinen Zustand zu diesem Zeitpunkt jedoch nicht. Vorstehend beschriebene Arbeitsweise des Steuersignalgenerators 17 wiederholt sich dauernd bei jedem Pegelwechsel des Taktimpulses CP 0. Aus vorstehender Beschreibung ergibt sich, daß das ODER-Glied 17 C seinen Zustand zwischen den Zeitpunkten t 1 und t 2 ändert und demgemäß das in Fig. 2F dargestellte Signal als Taktimpuls CP 1 dem internen Adressengenerator 13 zuführt. Das am &wedgeq; 1-Ausgang des JK-Flip-Flops 17 A anstehende Signal wird dem Adresseninformations-Wähler 14 als Adresseninformations- Wählimpuls SE und dem Schalter 15 C der Speichereinheit 15 als Schreib-/Lese-Impuls WE zugeführt.
Die Arbeitsweise des in Fig. 1 dargestellten Ausführungsbeispiels wird anhand der Fig. 3A bis 3J erläutert. Hierbei entsprechen die Fig. 3A der Fig. 2A, die Fig. 3B der Fig. 2F und die Fig. 3D und 3E der Fig. 2C.
Wenn der Steuersignalgenerator 17 mit dem in Fig. 3A gezeigten Taktimpuls CP 0 durch die Taktimpuls-Eingabeeinrichtung 18 angesteuert wird, gibt er die in den Fig. 3B, 3D und 3E dargestellten Impulse CP 1, SE bzw. WE an den internen Adressengenerator 13, den Adresseninformations-Wähler 14 bzw. den Schalter 15 C der Speichereinheit 15 ab. Im dargestellten Ausführungsbeispiel hat der Impuls CP 0 ein Arbeits- bzw. Tastverhältnis von 50% und eine Periode von T Sekunden. Der Taktimpuls CP 1 ist zum Taktimpuls CP 0 synchronisiert, hat eine Periode von 2 T Sekunden und ein Tastverhältnis von 75%. Der Taktimpuls CP 1 hat lediglich während jeder zweiten positiven Halbwelle des Taktimpulses CP 0 einen "0"-Pegel.
Der interne Adressengenerator 13 weist einen Zähler auf, der die ihm zugeführten Taktimpulse CP 1 sequentiell zählt und das Zählergebnis als interne Adresseninformation AI in Form binär kodierter Signale AI 1, AI 2, AI 3 . . . - entsprechend den Dezimalzahlen 1, 2, 3 . . . - pro Periode 2T abgibt.
Wird der Adresseninformations-Wähler 14 vom Steuersignalgenerator 17 mit dem Adresseninformations- Wählimpuls SE beaufschlagt - letzterer ist in Fig. 3D gezeigt und hat eine Periode von 2T Sekunden und ein Tastverhältnis von 50% -, dann wählt er die externe Adresseninformation AO als Adresseninformation G während desjenigen Zeitintervalles T (t 10-t 12) aus, in welchem der Impuls SE einen "0"-Pegel hat. Im darauf folgenden Zeitintervall T (t 12-t 14) hingegen wählt der Adresseninformations-Wähler 14 die interne Adresseninformation AI als weiterzugebende Adresseninformation G aus. Insgesamt besteht die an die Speichereinheit 15 weitergegebene Adresseninformation G aus einer alternierenden Kombination der externen Adresseninformationen AO 1, AO 2 . . . und der internen Adresseninformationen AI 1, AI 2 . . . pro Periode T. Die Adresseninformation G wird dem Adressendecoder 15 B zugeführt, dort decodiert und in ein Wortbestimmungssignal für die Speicherzellenanordnung 15 A überführt.
Der Schalter 15 C der Speichereinheit 15 wird mit dem in Fig. 3E gezeigten und vom Steuersignalgenerator 17 abgegebenen Schreib-/Lese-Impuls WE beaufschlagt. Die Schreib-/Lese-Impulse WE und Adresseninformations- Wählimpulse SE sind identisch und bringen die Speichereinheit 15 während eines Zeitintervalls t 10-t 12, in welchem der Schreib-/Lese-Impuls WE den "0"-Pegel hat, in den Lese-Modus, und während eines Zeitintervalls t 12-t 14, in welchem der Impulspegel = "1" ist, in den Schreib-Modus. Demgemäß führt der Schalter 15C sequentiell die Informationen D 1, D 2, D 3 . . . entsprechend dem in Fig. 3I gezeigten Zeitmuster in die Speicherzellenanordnung 15 A ein bzw. speichert sie dort. Die genannten Informationen stellen die in Fig. 3H gezeigte und von der Informations-Eingabeeinrichtung 11 gelieferte Speicherinformation während eines Zeitintervalls T von t 12-t 14 dar. Die so in den Schalter 15 C eingegebenen Speicherinformationen werden sequentiell in denjenigen Speicherzellen der Speicherzellenanordnung 15 A abgelegt, die mittels der internen Adresseninformationen AI 1, AI 2, AI 3 . . . des Adressendecoders 15 B hierfür bestimmt sind.
Während desjenigen Zeitintervalls, in welchem der Schreib-/Lese-Impuls WE den "0"-Pegel hat, beispielsweise während des in Fig. 3E gezeigten Zeitintervalls t 10-t 12, nimmt der Schalter 15 C keine Informationen von der Informations-Eingabeeinrichtung 11 an. Während dieses Intervalls werden die externen Adresseninformationen AO 1, AO 2 . . ., also die Wortbestimmungssignale des Adressendecoders 15 B, sequentiell der Speicherzellenanordnung 15 A zugeführt. Während dieses Intervalles werden die gespeicherten Informationen D 1&min;, D 2&min;, D 3&min;, d. h. die Inhalte der adressierten Speicherzellen sequentiell an die Informations-Ausgabeeinrichtung 16 über den Leseverstärker 15 D ausgegeben, und zwar entsprechend dem in Fig. 3J gezeigten Zeitmuster.
Gemäß dem vorstehend beschriebenen Ausführungsbeispiel der Erfindung werden die Speicheradressen nicht nur mittels einer von außen zugeführten externen Adresseninformation festgelegt, sondern auch mittels interner Adresseninformationen, die von einem internen, d. h. innerhalb der Speicheranordnung vorgesehenen internen Adressengenerator erzeugt werden. Die Periode, in welcher die externen Adresseninformationen eingegeben werden, wird doppelt so groß wie die Arbeitsperiode des Speichers. Hierdurch werden die Zeittoleranzen aufgefangen. Demgemäß kann die erfindungsgemäße Speicheranordnung mit einer Betriebszeit arbeiten, die durch die jeweilige Arbeit des Speichers selbst bestimmt wird, ohne daß die mit der Speicheranordnung zusammenhängenden Zeittoleranzen deren Arbeitsweise beeinträchtigen.
Anstelle einer alternierenden Erzeugung einer externen Adresseninformation für ein Lesen und einer internen Adresseninformation für ein Schreiben mittels eines Übertragungsschalters kann nach der Erfindung auch die Arbeitsgeschwindigkeit bei einem üblichen Speicheraufbau verdoppelt werden. Denn ein Ausschnitt eines Intervalles, das keine Abweichung von der externen Adresseninformation enthält und ein den erstgenannten Ausschnitt nicht überlappender Ausschnitt der internen Adresseninformation werden von einem Wähler ausgewählt. Dies stellt ein wesentliches Merkmal der Erfindung dar. Wird nun die erfindungsgemäße Speicheranordnung in Form eines LSI-Chips hergestellt, dann kann die Arbeitsgeschwindigkeit bei gleicher Speicherabmessung gegenüber bekannten Speichern verdoppelt werden. Darüber hinaus ist zur Erhöhung der Arbeitsgeschwindigkeit die Verwendung eines speziellen Hochgeschwindigkeits-Schaltelementes nicht erforderlich. Dies hat zur Folge, daß ein Schaltelement mit geringem Leistungsverbrauch verwendet und außerdem die Packungsdichte des integrierten Schaltkreises erhöht werden kann. Wird die erfindungsgemäße Lehre auf einen Zeitschalter für eine im zeitteilungsbetrieb arbeitende Fernsprechvermittlung angewendet, dann kann bei Verwendung von n-MOS-Transistoren der Integrationsgrad auf 16 k Bit gesteigert werden. Mit anderen Worten können eine Speichereinheit und ein Zähler entsprechend 1024 Kanälen auf einem LSI-Chip installiert werden. Gegenüber einem bekannten Zeitschalter mit 1024 gemultiplexten Sprechkanälen ist es erfindungsgemäß möglich, die Zahl der integrierten Schaltungen auf ¹/₄₀ und den Leistungsverbrauch auf ¹/₉ zu reduzieren. Bei der erfindungsgemäßen Informations-Speicheranordnung verhält sich die von der Speicherzellenanordnung eingenommene Fläche zu der von dem peripheren Anpaßglied und der Adressensteuerschaltung, die als Schnittstelle zwischen der Speichereinheit und den logischen Schaltelementen dienen, eingenommene Fläche bzw. zu der von den logischen Schaltelementen in Form des der Speicherzellenanordnung zugeordneten Schalters und Leseverstärkers eingenommenen Fläche wie 6 : 3 : 1. Die vom Steuersignalgenerator eingenommene Fläche beträgt lediglich 2% der Gesamtfläche. Dies entspricht der Fläche üblicher Speicher LSI's, so daß es nicht immer notwendig ist, die Fläche der Speicherzellenanordnung wesentlich zu vergrößern.
Fig. 4 schematisch das äußere Erscheinungsbild eines LSI-Chips 100 sowie den von einer erfindungsgemäßen Informations-Speicheranordnung eingenommenen Flächenbereich. Jedes Chip hat eine Größe von 3,9 mm × 6,35 mm. Das in Fig. 4 dargestellte LSI-Chip 100 weist Verbindungselektroden 102, Adressensteuerschaltungen 104, von denen jede dem Adressengenerator 13 und dem Adresseninformations-Wähler 14 entspricht, eine Speicherzellenanordnung 106 mit einer Kapazität von 11 k Bits (128 × 48 + 128 × 40), einen Zeilendecoder 107 sowie Spaltendecoder 108, die dem in Fig. 1 gezeigten Adressendecoder 15 B entsprechen, auf. Ferner sind vorgesehen eine Dateneingangs-/Ausgangsschaltung mit dem Schalter 15 C, dem Leseverstärker 15 D (vgl. Fig. 1) und einem Schnittstellenpuffer zwischen dem LSI-Chip und den externen Schaltkreisen sowie eine Schaltungseinheit mit einem Schaltkreis zur Erzeugung der Taktimpulse CP 0 bei Ansteuerung durch die externen Taktimpulse und dem Steuersignalgenerator 17, der die Impulse CP 1, SE und WE bei Ansteuerung durch die Taktimpulse CP 0 erzeugt.
In Fig. 5 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Informations-Speicheranordnung veranschaulicht. In den Fig. 1 und 5 sind jeweils ( funktionell) gleiche Elemente bzw. Teile mit den gleichen Bezugszeichen versehen. Dem in Fig. 5 gezeigten Steuersignalgenerator 17 werden die Signale M 1 und M 2 von einer ersten Steuersignal-Eingabeeinrichtung 21 und einer zweiten Steuersignal-Eingabeeinrichtung 22 zugeführt; zusätzlich noch die Taktimpulse CP 0 der Taktimpuls-Eingabeeinrichtung 18. Der Steuersignalgenerator 17 überträgt die gewünschten Betriebsmoden der Speichereinheit 15 entsprechend einer Wertekombination der ersten und zweiten Steuersignale M 1 und M 2.
Sind beispielsweise beide Steuersignale M 1 und M 2 auf "0"-Pegel, d. h. in einem zweiten Schaltmodus, dann steht am Ausgang eines Verknüpfungsglieds 24 A eines Decoders 24 eine "1" an, während an den Ausgängen der beiden übrigen Verknüpfungsglieder 24 B und 24 C jeweils eine "0" steht. Als Folge hiervon werden in dem Decoder 24 nachgeschalteten Wählern 26 und 27 vorgesehene UND-Glieder 26 A und 27 A freigeschaltet derart, daß das am &udf53;lu,4,,100,5,1&udf54;°KQ°k¤°F1°f&udf53;lu&udf54;-Ausgang des JK-Flip-Flops 17 A anstehende Signal über - ebenfalls in den Wählern 26 bzw. 27 - vorgesehene ODER-Glieder 26 D bzw. 27 D als Adresseninformations-Wählimpuls SE bzw. Schreib-/Lese-Impuls WE vom Steuersignalgenerator 17 abgegeben wird. Diese Betriebsart stimmt mit der Betriebsart des in Fig. 1 dargestellten Ausführungsbeispiels überein.
Als erster Schaltmodus wird derjenige Schaltmodus bezeichnet, bei welchem das erste Steuersignal M 1 = "1" und das zweite Steuersignal M 2 = "0" ist. In diesem Fall gibt Verknüpfungsglied 24 B des Decoders 24 eine "1" ab, während die Ausgänge der Verknüpfungsglieder 24 A und 24 C auf "0" stehen. Demgemäß gehen in den Wählern 26 und 27 vorgesehene UND-Glieder 26 B und 27 B in den leitenden Zustand, so daß an deren Ausgängen das Ausgangssignal des Ausgangs &udf53;lu,4,,100,5,1&udf54;°KQ°k¤°F1°f&udf53;lu&udf54; als Adresseninformations-Wählimpuls SE bzw. das Ausgangssignal des Ausgangs Q 1 als Schreib-/Lese-Impuls WE ansteht und über das ODER-Glied 26 D bzw. 27 D vom Steuersignalgenerator 17 abgegeben wird. Diese Betriebsart entspricht einer um 180° gegenüber dem zweiten Schaltungsmodus, in welchem das erste und das zweite Steuersignal M 1 und M 2 gleich "0" sind, verschobenen Betriebsart. Der hierbei vom Steuersignalgenerator 17 abgegebene Schreib-/Lese-Impuls WE wechselt gemäß dem in Fig. 6A dargestellten Zeitverlauf zwischen den Zuständen "1" und "0". Der Adresseninformations-Wählimpuls SE stimmt in diesem Fall mit dem in Fig. 3D gezeigten Adresseninformations- Wählimpuls SE überein.
Aufgrund dieser Phasenverschiebung der Adressenfestlegung kann mit der externen Adresseninformation AO geschrieben und mit der internen Adresseninformation AI gelesen werden. Ein Primärschalter mit T-S-T-Aufbau kann für den Fall verwendet werden, daß sowohl das erste als auch das zweite Steuersignal M 1 und M 2 = 1 ist (ein Modus, in welchem der Schaltersteuerspeicher arbeitet). In diesem Fall werden das Ausgangssignal des Verknüpfungsgliedes 24 C des Decoders 24 gleich "1" und die Ausgangssignale der Verknüpfungsglieder 24 A und 24 B gleich "0". Dies hat zur Folge, daß die UND-Glieder 26 C und 27 C der Wähler 26 und 27 freigegeben werden und das UND-Glied 26 C eine "1" (siehe Fig. 6B) als Adresseninformations-Wählimpuls SE über das ODER- Glied 26 D zum Adresseninformations-Wähler 14 sendet. In diesem Fall wählt der Adresseninformations-Wähler 14 lediglich die interne Adresseninformations-Wähler AI aus und gibt diese Information kontinuierlich als Adresseninformation G an die Speichereinheit 15 ab.
Gleichzeitig (siehe Fig. 6C) gibt das UND-Glied 27 C eine "0" als Schreib-/Lese-Impulse WE über das ODER-Glied 27 D auf den Schalter 15 C und schließt diesen hierdurch. Folglich wird die Speichereinheit 15 in den Lese-Modus geschaltet, wenn sowohl das erste als auch das zweite Steuersignal M 1 und M 2 = "1" ist. In diesem Modus wird der Inhalt der Speicherzellenanordnung 15 A entsprechend den internen Adresseninformationen AI sequentiell ausgelesen und über den Leseverstärker 15 D als Ausgangsinformation D der Informations-Ausgabeeinrichtung 16 zugeführt.
Aus der vorstehenden Beschreibung folgt, daß mit dem in Fig. 4 gezeigten Schaltungsaufbau Informationen mit hoher Geschwindigkeit eingelesen und ausgelesen werden können, und zwar in unterschiedlichen Arbeitsmoden, die ihrerseits von der Wertekombination des ersten und des zweiten Steuersignals M 1 und M 2 abhängen.
Beispielsweise kann der vorstehend beschriebene Speicher so geändert werden, daß Speicherinformationen mit mehr Bits als die Adresseninformationen AO und AI eingelesen und/oder ausgelesen werden können. In diesem Fall ist es möglich, die Speicherzellenanordnung als Speicherschaltung für Adresseninformationen zu verwenden. Soll der Speicher auch als Schaltersteuerspeicher verwendet werden, muß der Bitzahl der Speicherinformation wesentliche Beachtung geschenkt werden. Bei einem gewöhnlichen Schaltersteuerspeicher wird mit sequentiellen Adressen gelesen und mit wahlfreien Adressen geschrieben, jedoch nur, wenn diese entsprechend bezeichnet sind. Demgemäß wird mit den Steuersignalen M 1 = "1" und M 2 = "0" gelesen und wenn die Bezeichnung M 1 = "1" und M 2 = "0" durchgeführt ist, wird mit wahlfreien Adressen (externen Adressen) zu dieser Zeit geschrieben und das Lesen mit sequentiellen Adressen fortgesetzt. Demgemäß wird ein Schreiben in den Schaltsteuerspeicher selbst nur dann durchgeführt, wenn das Schaltsteuersignal M 2 markiert bzw. designiert ist.
In den vorangehenden Ausführungsbeispielen können auch der Steuersignalgenerator 17 fortgelassen und die Taktimpulse CP 0 sowie die Adresseninformations-Wählimpulse SE und die Schreib-/Lese-Impulse WE von externen Quellen der Informations-Speicheranordnung 10 zugeführt werden.

Claims

1. Informations-Speicheranordnung (10; 100) zum sequentiellen Einspeichern und Auslesen von Informationen in bzw. aus den mittels Adresseninformationen (G) adressierten Speicherzellen einer Speicherzellenanordnung (15 A; 106), mit einer Informations-Speichereinheit (15) zur Einspeicherung einer Speicherinformation (D) an einer mittels der Adresseninformation (G) vorgegebenen Position sowie zum Auslesen der an der vorgegebenen Position gespeicherten Information (D&min;) gekennzeichnet durch

a) einen zur Erzeugung interner Adresseninformationen (AI) ausgelegten internen Adressengenerator (13; 104) und

b) einen zur Auswahl entweder der internen Adresseninformation (AI) oder einer von außen zugeführten externen Adresseninformation (AO) als Adresseninformation (G) ausgelegten Adresseninformations-Wähler (14; 104).

2. Speicheranordnung (10; 100) nach Anspruch 1, gekennzeichnet durch einen Steuersignalgenerator (17), der ausgelegt ist zur Abgabe

- entweder eines Schreib-/Lese-Signals (WE) zur Steuerung des Einspeicherns oder Auslesens der Speicherinformationen (D, D&min;)

- oder eines Adresseninformations-Wählsignals (SE) zur Steuerung des Adresseninformations-Wählers (14; 104) hinsichtlich dessen Auswahl entweder der externen oder der internen Adresseninformation (AO, AI)

- oder aber beider vorgenannter Signale (WE, SE).

3. Speicheranordnung (10; 100) nach Anspruch 2, dadurch gekennzeichnet, daß eine externe zum Empfang von von außen kommender externer Steuersignale (CP 0; M1, M 2) ausgelegte Steuersignal-Eingabeeinrichtung (18; 21, 22) vorgesehen ist und der Steuersignalgenerator (17) zur Ansteuerung mittels der externen Steuersignal- Eingabeeinrichtung (18; 21, 22) ausgelegt ist, derart, daß er entsprechend den ihm zugeführten Steuersignalen (CP 0; M 1, M 2) die Adresseninformations-Wählsignale (SE) und die Schreib-/Lese-Signale (WE) erzeugt.

4. Speicheranordnung (10; 100) nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der interne Adressengenerator (13; 104) einen Zähler aufweist, der zur Bildung der internen Adresseninformation (AI) Taktimpulse (CP 1) zählt.

5. Speicheranordnung (10; 100) nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Speichereinheit (15; 106) zum Einspeichern oder Auslesen von Speicherinformationen (D, D&min;) mit größer Bitzahl als die Adresseninformation (G) ausgelegt ist.