DE3033525C2

DE3033525C2 - Fail-safe input circuit for an electronic circuit

Info

Publication number: DE3033525C2
Application number: DE19803033525
Authority: DE
Inventors: Janos Dipl.-Ing. 8520 Erlangen Udvardi-Lakos
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1980-09-05
Filing date: 1980-09-05
Publication date: 1985-01-10
Also published as: DE3033525A1; JPS5778220A

Description

3 43 4

spielsweise durch ein ÄC-Glied, bedampft werden. Die- Durchschalten der Transistoren 5 bzw. 6 bei Überses in F i g. 6 gestrichelt angedeutete Bedämpfungsglied schreiten der Versorgungsspannung wird das Signal am muß jedoch nicht wie bei der bekannten Schaltungsan- Verbindungspunkt Fdes Eingangswiderstands 4 mit den Ordnung auf die maximale Länge eines Störimpulses Emittern der Transistoren 5 und 6 auf die Versorgungsausgelegt sein, sondern lediglich auf die vergleichsweise 5 spannung begrenzt, wie F i g. 12 zeigt Bei Oberschreikurzen, nach dem Schalter 1 verbleibenden Reste der ten der Versorgungsspannung steht am Ausgang des Anstiegs bzw. Abfallflanke des Störimpulses. Die mit Oder-Gatters 10 ein Störsignal 5entsprechend Fig. 13 dem Bedämpfungsglied verursachte Verzögerungszeit an, das die Verriegelungsstufe 9 in den offenen Zustand ist daher erheblich kleiner als bei bekannten Anordnun- schaltet Den Spannungsverlauf am Ausgang G der Vergen. ίο riegelungsstufe 9 zeigt F i g. 14, wobei der offene Zu-for example by an ÄC element. The switching through of the transistors 5 and 6 at the overs in FIG. 6 attenuator indicated by dashed lines, the supply voltage does not have to be designed for the supply voltage, as is the case with the known circuit connection point F of the input resistor 4 with the order of the maximum length of an interference pulse emitters of the transistors 5 and 6, but only for the comparatively 5 voltage limited, as shown in fig. 12 shows, in the case of obscure shorts, after switch 1 the remainder of the supply voltage is at the output of the rising or falling edge of the interference pulse. The delay time caused by OR gate 10 to interfere with the attenuator according to FIG. ίο locking level 9 shows F i g. 14, whereby the open access

The in F i g. 6 is not in the state due to an interruption of the continuous line Position, disturbances of the "high" signal is never represented by negative. Hide glitches. If this is necessary, the 11.12 results in a! 3 at input H of the amplifier

kann der Grenzwertgeber auf einfache Weise so ausge- Signal, das durch das Störsignal am Eingang praktischthe limit indicator can be output in a simple manner in such a way that the signal is practical due to the interference signal at the input

bildet werden, daß er den Schalter auch dann öffnet 15 nicht beeinflußt ist Am Ausgang K des Verstärkers 13forms that it then opens the switch 15 is not affected. At the output K of the amplifier 13

wenn das Eingangssignal unter dem »low«-Pegel liegt sind die durch das ÄC-GIied abgeflachten Signalflankenwhen the input signal is below the "low" level, the signal edges are flattened by the C element

bzw. es kann ein entsprechender zweiter Grenzwertge- wieder aufgestellt so daß das Eingangssignal ohne Stör-or a corresponding second limit value can be set up again so that the input signal without interference

ber vorgesehen sein. Damit werden da:;n Störimpulse impulse, lediglich mit einer geringen ZeitverzögerungBe provided over. This results in:; n interference pulses, only with a slight time delay

beider Polaritäten unterdrückt übertragen wird.of both polarities is suppressed.

F i g. 10 zeigt eine einfache Realisierungsmöglichkeit 20 Die F ig. 17 bis 22 zeigen einen entsprechenden Spanfür die Anordnung nach F i g. 6, die sich insbesondere nungsveriauf bei gestörtem »high«-t>gnaL
zur Anwendung von integrierten Schaltkreisen in MOS- Die beschriebene Schaltung ermöglicht also eine zuTechnik eignet Die Eingangsklemme E ist über einen verlässige Unterdrückung von Störsignalen. Dabei tritt Eingangswiderstand 4 mit den Emittern der Transisto- lediglich eine kleine Verzögerung des Eingangssignals ren 5 und 6 sowie mit dem Eingang einer Verriegelungs- 25 auf, die durch das ÄC-Glied 11,12 hervorgerufen wird, stufe 9 verbunden. Die Basis des Transistors 5 ist mit Das ÄC-GIied 11₁12 muß so ausgelegt werden, daß die dem Pluspol Vl der Versorgungsspannung, die Basis kurzen Störimpulsreste am Ausgang G der Verriegedes Transistors 6 mit dem Minuspol Vl der Versor- lungsstufe 9 nicht zur Wirkung kommen. Diese Störimgungsspannung verbunden. Der Kollektor des Transi- pulsreste weisen eine Länge auf, die der Dauer der Anstors 6 liegt über einen Widerstand 8 am Pluspol Vl der 30 stiegs- bzw. Abfallflanke des Störsignals vom NuII-Pe-Versorgungsspannung, der Kollektor des Transistors 5 gel bis zum Grenzwert entspricht Da diese Dauer verliegt Ober einen Widerstand 7 am Minuspol V2 der hältnismäßig kurz ist kommt man bei der beschriebe-Versorgungsspantiung. Ferner ist der Kollektor des nen Schaltungsanordnung mit einer kleinen Verzöge-Tranr.istors 5 mit einem nicht invertierenden und der rung des Nutzsignals aus.F i g. 10 shows a simple implementation possibility 20 The F ig. 17 to 22 show a corresponding chip for the arrangement according to FIG. 6, which is particularly beneficial in the case of a disturbed »high« -t> gnaL
for the use of integrated circuits in MOS- The circuit described thus enables a suitable technique. The input terminal E is a reliable suppression of interfering signals. In this case, input resistance 4 occurs with the emitters of the transistor - only a small delay in the input signal ren 5 and 6 and with the input of a locking device 25, which is brought about by the ÄC element 11, 12, stage 9 connected. The base of transistor 5 is to be construed with the AEC GIied 11 ₁ 12 must so that the positive pole Vl of the supply voltage, the base short Störimpulsreste at the output G of the Verriegedes transistor 6 to the negative terminal Vl of Versor- averaging stage 9 unexploded come. This interference voltage connected. The collector of the residual transistor has a length that is the duration of the controller 6 via a resistor 8 at the positive pole Vl of the rising or falling edge of the interference signal from the NuII-Pe supply voltage, the collector of the transistor 5 gel up to the limit value Since this duration lies above a resistor 7 at the negative pole V2, which is relatively short, you get to the supply voltage described. Furthermore, the collector of the NEN circuit arrangement with a small delay Tranr.istor 5 with a non-inverting and the tion of the useful signal off.

Kollektor des Transistors 6 mit einem invertierenden 35 Eine nochmalige Verkleinerung der Verzögerungs-Eingang eines Oder-Gatters 10 verbunden. Das Aus- zeit wird mit einer Schaltung nach F i g. 23 erreicht
gangssignal des Oder-Gatters 10 ist einem Verriege- Im Unterschied zur Schaltung nach F i g. 6 wird dabei lungseingang der Verriegelungsstufe 9 sowie einer kein einfacher Grenzwertmelder eingesetzt, sondern eiiClemme S zugeführt Die Verriegelungsstufe 9 weist ne Spannungsauswerteschaltung 14, die am Ausgang N einen Trist-te-Ausgang auf, d. h. dieser kann außer den -to dann ein »high«-Signal liefert, wenn das an der Ein-Signalpegeln »low« und »high« auch noch einen offe- ga .gsklemme E anstehende Signal innerhalb der definen, d. h. hochohmigen Zustand aufweisen. Dieser hoch- nierten Bandbreiten für »high« oder »low« liegt. Zwiohmige Zustand wird durch ein »high«-Signal am Ver- sehen Eingangsklemme E und Schalter 1 ict ein Verzöriegelungseingang L erzielt Der Ausgang der Verriege- gerungsglied 17 angeordnet, das Anstiegs- und Abfalllungsstufe 9 ist über ein aus einem Widerstand 11 und 45 flanke des Eingangssignals um die Zeit tv\ verzögert und einem Kondensator 12 bestehender. /?C-Glied mit dem in ein Binärsignal umformt. Zwischen der Signalauswer-Eingsng einer Verstärkerstufe 13 verbunden, deren teschaltung 14 und dem Steuereingang des Schalters 1 Ausgang an der Ausgangsklemme/fliegt. ist ein Einschal tverzögerungsglied 15 angeordnet, dasCollector of transistor 6 connected to an inverting 35. A further reduction in the size of the delay input of an OR gate 10 is connected. The time-out is achieved with a circuit according to FIG. 23 reached
The output signal of the OR gate 10 is locked. In contrast to the circuit according to FIG. 6, the locking input of the locking stage 9 and a no simple limit monitor are used, but rather a terminal S. The locking stage 9 has a voltage evaluation circuit 14, which has a trist-te output at output N , that is, this can then be high as well as the -to signal delivers when the signal present at the a-signal levels "low" and "high" even a more open ga .gsklemme e have within the definen, ie high impedance state. This high-rated bandwidth for “high” or “low” lies. An intermittent state is achieved by a "high" signal at the input terminal E and switch 1 ict a delay input L Input signal delayed by the time tv \ and a capacitor 12 existing. /? C element with which is converted into a binary signal. Connected between the Signalauswer-Eingsng an amplifier stage 13, whose circuit 14 and the control input of the switch 1 output at the output terminal / flies. a switch-on delay element 15 is arranged which

Solange das Eingangssignal im Bereich der an den eine Einschaltverzögerung tv₂ aufweist, die etwas grö-Klemmen Vl, V2 anstehenden Versorgungsspannung 50 ßer als tv\, z.B. 1,1 tv\ ist Die Ausschaltverzögerung des liegt, wird das Eingangssignal lediglich durch das RC- Einschaltverzögerungsgliedes 15 ist im Idealfall Null.
Glied verzögert auf den Ausgang K durchgeschaltet. Die Funktionsweise dieser Schaltungsanordnung Überschreitet das Eingangssignal jedoch den genannten wird anhand der F i g. 24 bis 29 erläutert
Bereich, so wird bei positiven Spannungen der Transi- F i g. 24 zeigt ein Signal am Eingang £, das einen Störstor 5 und bei negativen Spannungen der Transistor 6 55 impuls und einen ,Nutzimpuls aufweist Nach dem Verleitend. Über das Oder-Gatter 10 wird dann der Trista- zögerungsglied 6 ist das Eingangssignal um tν verzöger; te-Ausgang des Verriegelungsgliedes 9 auf hochohmig und der Störimpuls ist auf einen Wert, der angenähert geschaltet. Die am Kondensator 12 anstehende Span- der Versorgungsspannung entspricht, brgrenzt. Das in nung bleibt damit bestehen und bestimmt das Aus- Fig.26 dargestellte Ausgangssignal am Ausgang der gangssignal am der Klemme K. Der Kondensator wirkt eo Signalauswerteschaltung 14 ist »high«, solange der Sialso bei der dargestellten Schaltungsanordnung als gnalpegel des Eingangssignals in der definierten Band-Speicher. Es erfolgt eine Überwachung des Eingangssi- breite eines »low«- oder »high«-Signa!s liegt, wobei diegnals nach beiden Richtungen, so daß sowohl positive se Bandbreiten in Fig.24 schraffiert angedeutet sind, als auch negative Störsignale ausgeblendet werden. Der Signalpegel des Störsignals bewegt sich sowohlAs long as the input signal in the range of ₂ has tv to which a delay which is slightly groE terminals Vl, V2 available supply voltage 50 SSER as tv \, eg, 1,1 tv \ is on the OFF delay of the is, the input signal only by the RC Switch-on delay element 15 is ideally zero.
Element switched through to output K with a delay. The mode of operation of this circuit arrangement, however, if the input signal exceeds that mentioned, FIG. 24 to 29 explained
Range, the transi- F i g. 24 shows a signal at the input £, which has a disturbance 5 and, in the case of negative voltages, the transistor 6 55 pulse and a useful pulse After the enticement. The tristate delay element 6 is then delayed by tν via the OR gate 10; te output of the locking member 9 to high resistance and the interference pulse is switched to a value that approximates. The voltage applied to the capacitor 12 corresponds to the supply voltage, is limited. The in voltage thus remains and determines the output signal shown at the output of the output signal at the terminal K. The capacitor acts eo signal evaluation circuit 14 is "high" as long as the signal level of the input signal is defined in the circuit arrangement shown Tape storage. The input width of a “low” or “high” signal is monitored, with the signals being in both directions, so that both positive bandwidths are indicated by hatching in FIG. 24 and negative interference signals are masked out. The signal level of the interfering signal moves both

In FIGS. 11 to 22, voltage diagrams for 65 are shown twice for both rising and falling

die Schaltungsanordnung nach F ig. 10 dargestellt. durch den definierten Bereich, und zwar durch denthe circuit arrangement according to FIG. 10 shown. through the defined area, namely through the

F i g. 1 shows the spa treatment process at the “low” input and through the “high” area.

klemme E bei gestörtem »Iow«-Signal. Durch das Während des restlichen Teils der Anstiee- bzw. Ab-Terminal E if the »Iow« signal is disturbed. During the remaining part of the increase or decrease

fallflanke sowie in der Zeit, in der der Störsignalpegel den »high«-Pegel übersteigt, geht der Ausgang der Signalauswerteschaltung 14 auf »low«. Der Beginn dieses Ausgangssignals der Signalauswerteschaltung 14 wird mit dem Einschaltverzögerungsglied 15 verzögert, während das Ende möglichst unverzögert übertragen wird.falling edge as well as in the time in which the interference signal level exceeds the "high" level, the output of the signal evaluation circuit 14 goes to "low". The beginning of this The output signal of the signal evaluation circuit 14 is delayed with the switch-on delay element 15 while the end is transmitted as immediately as possible.

Das Ausgangssignal der Signalauswerteschaltung 14 oder der Einschaltverzögerungsstufe 15 kann zur Anzeige einer Störung verwendet werden.The output signal of the signal evaluation circuit 14 or the switch-on delay stage 15 can be used for display a fault.

F i g. 27 zeigt den Signalverlauf, mit dem der Schalter ic 1 angesteuert wird Wie F i g. 27 zeigt, wird der Schalter 1 auch beim Nutzsignal, das beim Ansteigen und Abfallen ebenfalls einen Undefinierten Bereich durchläuft, für die Verzögerungszeit des Einschaltverzögerungsglieds 15 geöffnet Mit dem Schalter 16 wird nun das am Ausgang des Verzögerungsglieds 17 anstehende verzögerte Eingangssignal geschaltet. Das hinter dem Schalter 1 anstehende Signal M ist in Fig.28 dargestellt. Dabei erkennt man, daß der Störimpuls völlig eliminiert ist, während das Nutzsignal mit der Zeitverzögerung Iv₂ auf den Speicher übertragen wird. Am Ausgang K steht somit das in F i g. 29 dargestellte ungestörte Ausgangssignal an. Um zu verhindern, daß Teile des gestörten Signals durchgeschaltet werden, muß die Einschaltverzögerung tv₂ des Einschaltverzögerungsglieds 15 etwas länger als die Verzögerungszeit tv\ des Verzögerungsgliedes 17 sein, also z. B. 1,1 tv,. Ferner muß die Verzögerungszeit tv, länger sein als die Zeitdauer, in der ein Störsignal im definierten »low«- oder »high«-Zustand sein kann. Da dies jeweils nur kurze Teile der Anstiegs- bzw. Abfallflanken sind, kann die Verzögerungszeit fv, sehr kurz gewählt werden, so daß das Nutzsignal nur wenig verzögert wird.F i g. 27 shows the signal profile with which the switch ic 1 is activated, as in FIG. 27 shows, the switch 1 is also opened for the delay time of the switch-on delay element 15 for the useful signal, which also runs through an undefined range when it rises and falls. The delayed input signal present at the output of the delay element 17 is now switched with the switch 16. The signal M behind switch 1 is shown in FIG. It can be seen that the interference pulse has been completely eliminated, while the useful signal is transferred to the memory with the time delay Iv _2. The output K is thus shown in FIG. 29 shown undisturbed output signal. In order to prevent parts of the disturbed signal from being switched through, the switch-on _{delay tv 2 of} the switch-on delay element 15 must be slightly longer than the delay time tv \ of the delay element 17, i.e. z. B. 1.1 tv ,. Furthermore, the delay time tv, must be longer than the time in which an interference signal can be in the defined "low" or "high" state. Since these are only short parts of the rising and falling edges, the delay time fv can be selected to be very short, so that the useful signal is only slightly delayed.

Die Signalauswerteschaltung 14 kann beispielsweise durch eine Zusammenschaltung zweier Fensterkomparatoren realisiert werden, wie sie in dem Buch »Halbleiter-Schaltungstechnik« von Tietze + Schenk, 5. Auflage, Seite 413 beschrieben sind Eine derartige Schaltung ist in F i g. 30 dargestellt Dabei ist die Eingangsklemme Emit vier Komparatoren 19 bis 21 verbunden. Die Vergleichseingänge der Komparatoren 19 bis 22 sind jeweils mit den Spannungen U\ bis U* verbunden. Dabei ist U] die untere Grenze und Uj die obere Grenze des definierten »Iow«-Pegels, LZ₃ die untere und U* die obere Grenze des definierten »high«-Pegels. Die Ausgänge der Komparatoren 19 und 20 sind mit den Eingängen eines »UND«-Gatters 23 verbunden, das somit am Ausgang ein »high«-Signal liefert, wenn das an der Klemme E anstehende Eingangssignal im »low«-Bereich liegt Die Ausgänge der Komparatoren 21 und 22 sind mit den so Eingängen eines »UND«-Gatters 24 verbunden, das somit am Ausgang ein »high«-Signal liefert wenn das an der Klemme E anstehende Eingangssignal im »high«-Bereich liegtThe signal evaluation circuit 14 can be implemented, for example, by interconnecting two window comparators, as described in the book "Semiconductor Circuit Technology" by Tietze + Schenk, 5th edition, page 413. Such a circuit is shown in FIG. 30 shown. The input terminal E is connected to four comparators 19 to 21. The comparison inputs of the comparators 19 to 22 are each connected to the voltages U \ to U * . U] is the lower limit and Uj the upper limit of the defined "Iow" level, LZ ₃ the lower and U * the upper limit of the defined "high" level. The outputs of the comparators 19 and 20 are connected to the inputs of an “AND” gate 23, which thus delivers a “high” signal at the output if the input signal at terminal E is in the “low” range Comparators 21 and 22 are connected to the inputs of an “AND” gate 24, which thus supplies a “high” signal at the output when the input signal present at terminal E is in the “high” range

Die Ausgänge der »UND«-Gatter 23 und 24 sind durch das »ODER«-Gatter 25 konjunktiv verknüpft Am Ausgang des »ODER«-Gatters 25 steht aiso immer dann ein »high«-Signal an, wenn das Eingangssignal in den definierten Bandbreiten von »high« oder »low« liegtThe outputs of the “AND” gates 23 and 24 are linked conjunctively by the “OR” gate 25 A “high” signal is always present at the output of the “OR” gate 25 when the input signal in the defined bandwidths of "high" or "low"

Bei den betrachteten Schaltungen wurde als Kriterium dafür, ob ein Nutz- oder ein Störsignal vorliegt, der Signalpegel, also z. B. der Strom- oder Spannungswert, verwertet Neben der Pegelüberwachung ist in äquivalenter Form auch die Überwachung anderer Signalparameter, ζ. B. der Signalsteilheit möglich.The criterion for the circuits under consideration was whether there is a useful or an interfering signal, the Signal level, e.g. B. the current or voltage value, exploited In addition to level monitoring, the monitoring of other signal parameters is also available in an equivalent form, ζ. B. the steepness of the signal possible.

Die in F i g. 23 dargestellte Schaltungsanordnung eignet sich auch für Analogsignale, wenn für die Verzögerungsstufe 17 und den Speicher 18 entsprechend geeignete Bauelemente eingesetzt werden. Die Signalauswerteschaltung 17 wird auf den für das Nutzsignal definierten Bereich des Analogsignals eingestellt, der in den meisten Fällen durch einen oberen und einen unteren Grenzwert begrenzt sein wirdThe in F i g. 23 is also suitable for analog signals, if for the delay stage 17 and the memory 18 correspondingly suitable components are used. The signal evaluation circuit 17 is set to the range of the analog signal defined for the useful signal, which is included in the in most cases will be limited by an upper and a lower limit value

For this purpose 4 sheets of drawings

Claims

1 2

raised, which lead to undefined relationships

Claims: can that when using downstream logical

Circuits are disturbing.

.1. Fail-safe input circuit for an electronic. The object of the invention is therefore to provide a fail-safe input circuit Circuit, wherein in a series branch of the input 5 Ren input circuit for an electronic circuit, z. B. output circuit a switch is arranged and wherein an arrangement of logic circuits, so to be designed Control input of the switch with the output th that interference signals are safely suppressed and that of a limit monitor, at whose input the delay of useful signals is as low as possible the input signal of the input circuit will stop.

stands, with the limit indicator opening the switch. This object is achieved according to the invention by

net if the input signal is outside the band - that there is a delay between the input terminal and the switch

width of the useful signal level is a reduction element with a delay time fvi and between

indicates that there is a switch-on condition between the input terminal and the switch.

(E) and switch (1) a delay element (17) with a delay element with a switch-on delay time tv ₂

a delay time tv \ and is arranged between limit js, where tvi is greater than tv \ and that dem

value indicator (14) and switch (1) a switch-on delay switch is followed by a memory

reduction element (15) with a switch-on delay - this completely suppresses interference

time tV2 is arranged where ίν _{2 is} greater than tv \ ist gnalen achieved at the input of the memory without the

and that the switch (1) is a memory (2) downstream of the ordinal signals an edge deformation by RC-

netist must experience 20 limbs.

2. St & racherer input circuit according to claim 1, a good possibility of operational monitoring

characterized in that when the is responded, it is achieved that when the limit

Limit value indicator through this a fault alarm value indicator through this a fault alarm signal

signal can be given is given

25 With the aid of FIG. 1 to 5 is first the invention

underlying problem presented

In Fi g. 1 shows an input circuit A which is controlled by a signal generator B. Due to an accident

The invention relates to a fail-safe input rSf by coupling it to the connecting circuit for an electronic circuit, with a switch in a line between the signal generator and the input circuit, for example via an unwanted coupling capacitance C net and with a control input the switch generates interference signals that affect the useful signal that is connected to the output of a Gtenzwejnelders on the connection line,
at its input the input signal of the input In F i g. 2 shows such an interfering signal that is present in a circle, with the Grenier signaling the switch 3s as in FIG. 3 shows a false signal at the output of the ter opens when the input signal! outside the input circuit A.

Bandwidths of the useful signal level is (DE-OS In Fig. 4, the same signals are shown where

15 38 610). however in this case it is assumed that in known

In particular in the case of electronic controls, the input circuit A dampens the

industrial use there is the problem of influencing 40 input signal causes the occurring delay

Solution of control circuits through interference signals. The interference time is denoted by tv . In this case, is indicated by

gnals can e.g. B. when switching off contactors, the interference signal does not cause a false signal, it is

stand, the interference voltages up to a few kV with span but also the useful signal delayed

generate voltage slopes of up to a few kV / ns. This delay can be calculated so that it is longer than

Voltages are often present on lines, which in 45 is the longest possible interference signal

Proximity of the input lines of the electronic control- F i g. 6 shows the basic circuit diagram of an inventive

stanchions have to be relocated. Due to the capacitive moderate input circuit. There is an input terminal

and inductive influencing of the control lines can A via the series connection of a switch 1 and one

If the input signals of the control are influenced, memory 2 is connected to an output terminal K ,

if no special measures are taken 50 The switch 1 is activated by a limit switch 3.

the. controls that opens switch 1 when the on

In order to suppress interfering signals, the input signal at UbIi- input terminal E is greater than

Usually in the input circuits of electronic the maximum amplitude of the useful signal is thus

Circuit systems attenuates the input signals or achieves that an interfering signal, as for example in

delayed. 55 Fig. 7 is shown, apart from the part of the

As a result, the interference signals, which usually have a very rising and falling edge, that is below the limit value

have a short duration, do not come into effect. is hidden. The in limit switch 3

The delay time must be measured in such a way that the limit value set is denoted by C,

longer than the longest possible interfering signal. Disadvantageous F i g. 8 shows the signal profile behind switch 1.

with such an arrangement, however, it is also necessary to obtain a defined signal at output K even when the

just as the interfering signal is also delayed the useful signal. Switch 1 is on

However, the delay of the useful signal is connected downstream with regard to memory 2. When switching to

on the working speed to be achieved. 6 it is assumed that the memory 2 so

desires is lazy that he is after the short glitch remnants

A fail-safe input circuit of the aforementioned 65 F i g. 8 does not respond. The glitch therefore leads how

The th type is known from DE-OS 1538610. It is shown in Fig. 9 that there is no disturbance of the

with the response of the switch, however, the previously output signal at terminal K. If a faster

existing signal state at the output of the circuit is used on memory 2, its input must be