DE3030148C2

DE3030148C2 -

Info

Publication number: DE3030148C2
Application number: DE3030148A
Authority: DE
Inventors: Seiei Ohkoshi; Isao Ishikawa; Teiji Yokohama Jp Okamoto; Nobuo Tachikawa Jp Tsukamoto
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Hitachi Ltd Nippon Telegraph And Telephone Corp
Priority date: 1979-08-10
Filing date: 1980-08-08
Publication date: 1987-12-03
Also published as: JPS5625849A; DE3030148A1; US4346472A

Description

Die Erfindung betrifft eine Datenübertragungseinrichtung zur Übertragung binärer Daten nach dem Verfahren der differentiellen Phasenumtastung nach dem Oberbegriff des Patentanspruchs 1.

Bei einer digitalen Datenübertragungseinrichtung nach dem Verfahren der differentiellen Phasenumtastung unterliegt ein Eingangssignal, das einem Demodulator zugeführt ist, zunächst einer kohärenten Demodulation, wobei dann die übertragenen Daten mittels einer differentiellen Logikschaltung (die in Fig. 2 mit 11 H bezeichnet ist) ermittelt werden. Mit den eingangsseitigen und ausgangsseitigen Daten der differentiellen Logikschaltung ψ _i bzw. S _i führt die differentielle Logikschaltung folgende Umschlüsselung durch:

S _i = ψ _i + ψ _i-1 (1)

mit i = ein Zeitmoment, der bezüglich einer Zeiteinheit gemessen ist, die zum Verschieben der Eingangsdaten um ein Bit notwendig ist.

Die Gleichung (1) bedeutet, daß die laufenden Eingangsdaten ψ _i den Daten c _i-1 einer Zeiteinheit vorher hinzuaddiert werden, um die Ausgangsdaten S _i zu erhalten. Wie sich aus der Gleichung (1) ergibt, werden, wenn ein Fehler in den Daten ψ _i-1 existiert, sowohl die Ausgangsdaten S _i-1 als auch die Ausgangsdaten S _i fehlerhaft. Das heißt, bei dem Verfahren der differentiellen Phasenumtastung hat ein Fehler bei einem Bit von Eingangsdaten Fehler in zwei aufeinanderfolgenden Bits in den demodulierten Daten zur Folge. Folglich kann bei einer derartigen Datenübertragungsvorrichtung, beispielsweise der Hamming-Code, der die Fehlerkorrekturfähigkeit bezüglich eines Bits und die Fehlererkennungsfähigkeit bezüglich zweier Bits besitzt, nicht die Einbit-Fehlerkorrekturfähigkeit wirksam ausnutzen. Deshalb wird bei herkömmlichen Übertragungsvorrichtungen ein Code verwendet, der eine bessere Fehlerkorrekturfähigkeit als der o. g. besitzt, beispielsweise ein Code mit einer Zweibit-Fehlerkorrekturfähigkeit. Jedoch erfordert ein derartiger Code eine größere Anzahl an Prüfbits, weshalb er in sowohl Codelänge als auch Redundanz größer wird. Folglich wird die Übertragungsleistungsfähigkeit verringert und darüber hinaus die Übertragungsvorrichtung komplizierter.

Bezüglich einer Datenübertragung nach dem bekannten Verfahren der differentiellen Phasenumtastung wird verwiesen auf "Error Statistics and Construction of Error Correcting Codes for Differentially Encoded CPSK Channels", in IEEE Transactions on Information Theory, Bd. IT-24, Nr. 6, November 1987, S. 763-766.

Der Effekt der Fehlerfortpflanzung ist auch von der sogenannten Partial-Response-Codierung her bekannt (IEEE Transactions, Bd. COM 17, Nr. 6, Dez. 1969, S. 734-736). Es ist auch bekannt, bei diesem Verfahren senderseitig eine Vorcodierung anzuwenden, um dem Effekt der Fehlerfortpflanzung entgegen zu wirken (P. Bocker, Datenübertragung, Bd. I, Springer Verlag 1976, S. 114-119, und NTZ, 1970, H. 1, S. 11-16). Ein weiteres Übertragungssystem, das eine Partial-Response-Codierung aufweist und das mit einem Quadratur-Amplituden-Modulationsverfahren arbeitet, ist in der DE-OS 27 48 573 beschrieben. Im Gegensatz zur vorliegenden Erfindung werden bei den Einrichtungen in den zuletzt genannten vier Literaturstellen weder weitere Logikschaltungen einer Übertragungseinrichtung nach dem differentiellen Phasenumtastungsverfahren vor- oder nachgeschaltet, noch werden solche durch ein Rahmensynchronisiersignal in den jeweiligen Ausgangszustand zurückgesetzt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Datenübertragungseinrichtung zur Übertragung von binären Daten zu schaffen, die nach dem Prinzip der differentiellen Phasenumtastung arbeitet, bei der die Auswirkung des Auftretens eines Übertragungsfehlers auf die Blocklänge, insbesondere eines fehlererkennenden und fehlerkorrigierenden Codes, beschränkt bleibt und die in der Lage ist, zwei aufeinanderfolgende Fehler in benachbarten Bits innerhalb dieses Codes, die durch einen Übertragungsfehler entstanden sind, in nur einen Fehler umzuwandeln.

Gelöst wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale.

Zweckmäßige Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild der Sendeseite eines Ausführungsbeispiels der Erfindung,

Fig. 2 ein Blockschaltbild der Empfangsseite dieses Ausführungsbeispiels,

Fig. 3 Signalverläufe von Signalen zur Erläuterung des Betriebes des Ausführungsbeispiels gemäß den Fig. 1 und 2.

Die Fig. 1 und 2 zeigen als Blockschaltbild ein Ausführungsbeispiel der Erfindung, und zwar die Sende- bzw. die Empfangsseite. Bei dem dargestellten Ausführungsbeispiel wird ein Hamming-Code mit 8 Bits als Fehlerkorrekturcode verwendet. Insbesondere enthält der Hamming-Code, wie das in Fig. 3B dargestellt ist, Informations- oder Datenbits aus den 4 Bits I₀-I₃, Hamming-Prüfbits aus den 3 Bits C₀-C2 und ein Paritätsbit aus dem einzigen Bit P in der geschilderten Reihenfolge.

Gemäß Fig. 1 wird ein Informationscode aus vier Bits über einen Eingangsanschluß 2 zur Umschlüsselung in einen Fehlerkorrekturcode, nämlich einer Hamming-Codegeneratorschaltung 1, zugeführt zum Umwandeln in den Hamming-Code mit 8 Bits in der vorerwähnten Form. Die Hamming- Codegeneratorschaltung 1 ist an sich bekannt und enthält einen Lesespeicher oder ROM 1 A, der den eingegebenen Informationscode als ein Adreßsignal zum Umwandeln in den Hamming-Code verwendet, und einen Parallel/Serien-Umsetzer 1 B. Der von der Schaltung 1 abgegebene Hamming-Code wird einem Codewandler 5, bestehend aus einem Exklusiv-ODER-Glied 5 A und einem Flipflop 5 B, der eine Übertragungsfunktion 1+x ^-1 aufweist, zugeführt. Der Codewandler 5 bildet die Modulo-2-Summe eines laufenden Eingangsbits (1) und eines unmittelbar vorhergehenden Eingangsbits (x ^-1).

Im Betrieb wird der Codewandler 5 durch ein Rahmensynchronisiersignal S rückgesetzt, das in Fig. 3C dargestellt ist, und das einem Eingangsanschluß 3 in Intervallen von 8 Bits zugeführt wird. Die so aufbereitete Information wird einem Modulator 7 entsprechend dem differentiellen Phasenumtastungsverfahren zugeführt und gelangt dann auf eine Übertragungsleitung 8. Der Modulator 7 ist an sich bekannt und enthält eine differentielle Logikschaltung 7 A aus einer Verzögerungsschaltung 7 A 1 zum Verzögern eines eingegebenen Codes um ein Bit und einem Addierer 7 A 2, ein Tiefpaßfilter 7 B zum Filtern des Ausgangssignals der differentiellen Logikschaltung 7 A, einen Amplitudenmodulator 7 C und einen Trägeroszillator 7 D zum Erzeugen eines amplitudenmodulierten Signals auf der Grundlage des Ausgangssignals des Tiefpaßfilters 7 B und ein Bandpaßfilter 7 E zum Filtern des amplitudenmodulierten Signals. Einem Eingangsanschluß 4 wird ein Taktsignal CK zugeführt, das in Fig. 3A dargestellt ist und das einem Takteingangsanschluß CK des Flipflops 5 B zugeführt wird. Das Flipflop 5 B weist einen Eingang D, einen Ausgang Q, einen Rücksetzeingang R, den Takteingang CK und einen Setzeingang S auf. Im übrigen werden das Rahmensynchronisiersignal S und das Taktsignal CK, die dem Anschluß 3 bzw. 4 zugeführt werden, beide in üblicher Weise erzeugt. Die Übertragungsleitung 8 muß keine drahtgebundene Übertragungsleitung sein, sondern kann auch eine Funkübertragungsverbindung sein.

Gemäß Fig. 2 wird das modulierte Signal auf der Übertragungsleitung 8 über einen Eingangsanschluß 12 einem Demodulator 11 gemäß dem differentiellen Phasenumtastungsverfahren zugeführt, in dem das modulierte Signal zur Umwandlung in binäre Daten demoduliert wird. Der Demodulator 11 ist an sich bekannt und enthält ein Bandpaßfilter 11 A, eine Trägerregeneratorschaltung 11 B, eine Detektorschaltung 11 C, ein Tiefpaßfilter 11 D, eine Taktsignalregeneratorschaltung 11 E, eine Rahmensynchronsignalregeneratorschaltung 11 F, eine Diskriminatorschaltung 11 G und eine differentielle Logikschaltung 11 H aus einer Verzögerungsschaltung 11 H 1 zum Verzögern eingegebener Daten um ein Bit und einem Addierer 11 H 2.

Die von dem Demodulator 11 abgegebenen binären Daten werden einem empfangsseitigen Codewandler 15 zugeführt, der aus einem Exklusiv-ODER-Glied 15 A und einem Flipflop 15 B besteht und der eine Übertragungsfunktion 1/(1+x ^-1) aufweist. Es wird die Modulo-2-Summe aus dem laufenden Ausgangsbit, das von der Schaltung 11 G abgegeben wird, und dem unmittelbar vorhergehenden Bit gebildet, und der Codewandler 15 wird durch das Rahmensynchronisiersignal S gemäß Fig. 3C rückgesetzt, das durch die Rahmensynchronsignalregeneratorschaltung 11 F regeneriert wird. Die binären Daten werden einer Hamming-Codedecodierschaltung 17 zugeführt, in der die dem Hamming-Code mit 8 Bits eigene Fehlerkorrektur durchgeführt wird. Die Hamming- Codedecodierschaltung 17 ist an sich bekannt und enthält einen Serien/Parallel-Umsetzer 17 A und einen Lesespeicher oder ROM 17 B, der mit den Ziffern jedes Bits parallel angesteuert ist, zur Abgabe decodierter Daten 18 und eines 2-Bit-Fehlererfassungssignals 19.

Im folgenden wird ausführlich die Betriebsweise des Codewandlers 5 auf der Sendeseite mit dem Exklusiv-ODER- Glied 5 A und dem Flipflop 5 B und des Codewandlers 15 auf der Empfangsseite mit dem Exklusiv-ODER-Glied 15 A und dem Flipflop 15 B erläutert, wobei diese Codewandler 5 und 15 die wesentlichen Teile der Erfindung darstellen.

Das Exklusiv-ODER-Glied 5 A und das Flipflop 5 B führen die vorerwähnte Codewandlung gemäß 1+x ^-1 durch, wobei in Intervallen von 8 Bits eine Rücksetzung erfolgt. Wenn im einzelnen beispielsweise ein Hamming-Code (^LSB11011010) dem Codewandler 5 in der Reihenfolge vom niedrigstwertigen Bit (LSB) zum höchstwertigen Bit zugeführt wird, wird ein Code (^LSB10110111) von dem Wandler 5 abgegeben. Bei diesem Betrieb ist die Ziffer des ersten Bits des eingegebenen Hamming-Code stets gleich dem des ersten Bit des ausgegebenen Code. Weiter führen das Exklusiv-ODER-Glied 15 A und das Flipflop 15 B die vorerwähnte Codewandlung gemäß 1/(1+x ^-1) durch, wobei in Intervallen von 8 Bits rückgesetzt wird. Das heißt, in einem Fall, in dem beispielsweise der Code (^LSB10110111) von dem Demodulator 11 zum Codewandler 15 in der vorerwähnten Folge zugeführt wird, wird der Code (^LSB 11011010) von dem Wandler 15 abgegeben. Bei dieser Betriebsweise sind die Ziffern des ersten Bits des eingegebenen Code und diejenige des ersten Bits des ausgegebenen Code zueinander gleich. Wie sich aus dem obigen Beispiel ergibt, stimmt dann, wenn das übertragene Signal nicht durch Rauschen oder dergleichen beeinflußt wird, d. h., kein Fehler in irgendeinem Bit des übertragenen Code auftritt, der übertragene Code mit dem empfangenen Code überein.

Als nächstes erfolgt eine Erläuterung des Falles, in dem das übertragene Signal durch Rauschen oder dergleichen beeinflußt wird und daher ein einzelner Fehler erzeugt wird. In einem Fall, in dem beispielsweise der vorerwähnte Hamming-Code (^LSB11011010) von der Hamming-Codegeneratorschaltung 1 erzeugt wird, wird der ausgegebene Code in den Code (^LSB10110111) durch den Codewandler 5 gemäß der Erfindung umgesetzt, wie das erläutert worden ist. Der von dem Wandler 5 abgegebene Code wird in den Code (^LSB11011010) mittels der differentiellen Logikschaltung 7 A im Modulator 7 gemäß dem differentiellen Phasenumtastungsverfahren umgesetzt und dann zur Amplitudenmodulation mit unterdrücktem Träger verwendet. Das so modulierte Signal wird dann der Übertragungsleitung 8 zugeführt. Es sei nun angenommen, daß ein einzelner Fehler in dem übertragenen Signal aufgrund von Rauschen auf der Übertragungsleitung 8 oder dergleichen auftritt, und daher ein Erfassungsausgangssignal (^LSB11111010) in dem Demodulator 11 gemäß dem differentiellen Phasenumtastungsverfahren erzeugt wird. Das heißt, es ist angenommen, daß ein Fehler im dritten Bit (vom niedrigstwertigen Bit aus gezählt) im Erfassungsausgangssignal aufgetreten ist. Das Erfassungsausgangssignal unterliegt einer Codewandlung in der differentiellen Logikschaltung 11 H, die in dem Demodulator 11 enthalten ist. Daher wird ein Code (^LSB10000111) von dem Demodulator 11 abgegeben. Da der obige Code gleich dem vorerwähnten Code (^LSB10110111) wird, wenn der Fehler in dem Erfassungsausgangssignal nicht aufgetreten ist, sind das dritte und das vierte Bit, ausgehend vom niedrigstwertigen Bit, des Code (^LSB10000111) hintereinander fehlerhaft. Der Hamming-Code, der eine 1-Bit-Fehlerkorrekturfähigkeit und eine 2-Bit-Fehlererkennungsfähigkeit besitzt, kann die erwähnten beiden aufeinanderfolgenden Fehler in den meisten Fällen nicht korrigieren, obwohl derartige Fehler erkannt werden können.

Der Code mit den beiden aufeinanderfolgenden Fehlern wird jedoch in den Code (^LSB11111010) durch den Codewandler 15 aus dem Exklusiv-ODER-Glied 15 A und dem Flipflop 15 B umgesetzt. Das heißt, der letztere Code ist lediglich in seinem dritten Bit fehlerhaft im Vergleich zu dem übertragenen Code (^LSB11011010). Der vorstehende einzige Fehler kann durch eine Hamming- Codekorrektureinrichtung korrigiert werden.

Wie sich aus vorstehender Erläuterung ergibt, können gemäß der Erfindung zwei aufeinanderfolgende Fehler in benachbarten Bits, die durch das differentielle Phasenumtastungsverfahren bedingt sind, in einen einzigen Fehler durch eine einfache Schaltung sowohl auf der Sende- als auch auf der Empfangsseite eines Signalübertragungssystems verringert werden. Folglich kann ein Code, der in der Lage ist, lediglich den Fehler in einem einzigen Bit zu korrigieren, wirksam verwendet werden, weshalb die Übertragungsleistung bzw. der Übertragungswirkungsgrad verbessert werden kann. Da weiter die Codewandler gemäß der Erfindung für sich selbst einfachen Aufbau besitzen, ist die Zuverlässigkeit des Signalübertragungssystems hoch und darüber hinaus sind die Codewandler kostengünstig.

Claims

1. Datenübertragungseinrichtung zur Übertragung binärer Daten nach dem Verfahren der differentiellen Phasenumtastung mit

- einem Umschlüßler zur Umwandlung anliegender Eingangsdaten in einen Blockcode mit einer Blocklänge (Rahmenlänge) von n Datenbits und Prüfbits,
- einem Sendeteil mit einer Logikschaltung mit einer Übertragungsfunktion und einem Modulator, wobei
x ^-1 die Verzögerung um eine Bitstelle anzeigt, d. h. x ^-1 ist das vorausgegangene Eingangsbit, und wobei ⊕ die Addition mod. 2 bedeutet,
- einem Empfangsteil mit einem Demodulator mit einer Logikschaltung mit einer Übertragungsfunktion 1 ⊕ x ^-1, wobei x ^-1 die Verzögerung um eine Bitstelle anzeigt,

dadurch gekennzeichnet, daß

- dem Sendeteil (7) ein sendeseitiger Codewandler (5) mit einer Übertragungsfunktion 1 ⊕ x ^-1 (x ^-1 bedeutet Verzögerung um eine Bitstelle) vorgeschaltet ist, der durch ein Rahmensynchronisiersignal (S) rückgesetzt wird, und
- dem Empfangsteil (11) ein empfangsseitiger Codewandler (15) mit einer Übertragungsfunktion (x ^-1 bedeutet Verzögerung um eine Bitstelle) nachgeschaltet ist, der durch das Rahmensynchronisiersignal (S) rückgesetzt wird.

2. Datenübertragungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der sendeseitige Codewandler (5) aus einer Zusammenschaltung eines Exklusiv-ODER-Gliedes (5 A) und einem Flipflop (5 B) gebildet ist.

3. Datenübertragungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der empfangsseitige Codewandler (15) aus einer Zusammenschaltung eines Exklusiv-ODER-Gliedes (15 A) und einem Flipflop (15 B) gebildet ist.