DE3007294C2 - Schaltungsanordnung zur Demodulation von freqenzumgetasteten Signalen - Google Patents

Abstract

Bei der Uebertragung binaerer Datensignale werden entsprechend der beiden Kennzustaende des Datensignals zwei Frequenzen verwendet, so dass bei der Modulation Impulse mit einer Periode entstehen, die durch die jeweilige Signalfrequenz bestimmt sind. Auf der Empfaengerseite muessen diese Signale wieder demoduliert werden. Wird waehrend des Betriebs eines bekannten Demodulators durch evtl. zufaellige Stoerung der Gleichlauf zwischen dem Akkumulator und dem Verzoegerungsabschnitt gestoert, so kann von diesem Zeitpunkt an der Mittelwert verfaelscht sein. Aufgabe der Erfindung ist es daher, eine insgesamt digital arbeitende Schaltungsanordnung anzugeben, bei der lediglich eine Interne Taktfrequenz verwendet wird und in der in regelmaessigen Abstaenden die Uebereinstimmung zwischen Inhalt des Verzoegerungsabschnitts und einem Akkumulator zwangsweise hergestellt wird. eicharbeiten gewaehrleistet wird, wobei auch fuer die Ansteuer

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Demodulation von frequenzumgetasteten Signalen mit einer Detektorschaltung gemäß dem Oberbegriff des Patentanspruchs 1. Eine solche Schaltungsanordnung ist aus der DE-OS 25 12 161 bekannt.

Bei der Übertragung binärer Datensignale werden entsprechend der beiden Kennzustände des Datensignals zwei Frequenzen verwendet, so daß bei der Mo-

bo dulation Impulse mit einer Periode entstehen, die durch die jeweilige Signalfrequenz bestimmt sind. Die in solcher Form übertragenen Datensignale werden einem Empfänger zugeführt, welcher beispielsweise einen Begrenzer und eine Detektorschaltung enthält. Im Empfänger wird das im wesentlichen sinusförmige Signal in Rechteckform gebracht, wodurch die Nulldurchgänge unabhängig von der Signalamplitude genauer lokalisierbar sind. Am Ausgang der Detektorschaltung entsteht

eine Folge von Nadelimpulsen, deren Breite beispielsweise durch die Periodendauer des internen Takts bestimmt ist und die im wesentlichen zum Zeitpunkt der Nulldurchgänge der empfangenen Sigv;alfrequenzen auftreten. Als Taktversorgung für den Demodulator sieht nur der interne Takt zur Verfugung. Die Nulldurchgangsimpulsfolge am Ausgang des Detektors wird mit der internen Frequenz in eine Verzögerungsschaltung eingelesen. Die Verzögerungszeit, mit der die Nulldurchgangsimpulsfolge die Verzögerungsschaitung durchläuft, entspricht einem Vielfachen der Periodendauer des internen Takts. In einem an die Verzögerungsschaltung angeschlossenen Abstandsumsetzer wird aus der Nulldurchgangsimpulsfolge ein einen Zahlenwert darstellendes Vielbitsignal abgeleitet, welches dem Kehrwert der Frequenz des empfangenen Signals entspricht. Der Zahlenwert des Abstandsumsetzers ist dabei ein Maß für den Abstand der empfangenen Signalfrequenz von der Mittenfrequenz der beiden Signalfrequenzen. Weiterhin wird die Nulldurchgangsimpulsfolge einem weiteren Abstandsumsetzer zugeführt, an dessen Ausgang ein unvcrzögertes. ebenfalls einen Zahlenwert darstellendes Vielbitsignal ansteht, welches dem Kehrwert der augenblicklichen Frequenz des empfangenen Signals entspricht. Die am Ausgang der Abstandsumsetzer anstehenden Vielbitsignale werden in einer Addierschaltung miteinander verknüpft. Dieses Signal wird einem Akkumulator zugeführt, in dem während jeder Taktperiode der Mittelwert neu berechnet wird. Mit der Annahme, daß der Zahlenwert im Akkumulator mit der Summe der im Verzögerungsabschnitt befindlichen Signale identisch ist. ergibt sich in der nachfolgenden Taktperiode der richtige Summenwert dann, wenn die Differenz zwischen dem neu in den Verzögerungsabschnitt eingelesenen Signal und dem den Verzögerungsabschnitt verlassenden Signal zum Inhalt des Akkumulators in der vorhergehenden Taktperiode addiert wird.

Die aus der DE-OS 25 12 161 bekannte Schaltungsanordnung hat den Nachteil, daß zur Erreichung einer Übereinstimmung zwischen Inhalt des Verzögerungsabschnitts und des Akkumulators beim Einschalten des Demodulators diese Übereinstimmung zwangsweise herbeigeführt werden muß. Dies kann beispielsweise durch zwangsweises Nullsetzen durchgeführt werden. Wird während des Betriebs des Demodulators durch evtl. zufällige Störung der Gleichlauf zwischen dem Akkumulator und dem Verzögerungsabschnitt gestört, so kann von diesem Zeitpunkt an der Mittelwert verfälscht d. h. um eine zufällige und feste Differenz versetzt zum Inhalt des Verzögerungsabschnittes sein.

Aufgabe der Erfindung ist es daher, eine insgesamt digital arbeitende Schaltungsanordnung anzugeben, bei der lediglich eine interne Taktfrequenz verwendet wird und in der in regelmäßigen Abständen die Übereinstimmung zwischen Inhalt des Verzögerungsabschnitts und einem Akkumulator zwangsweise hergestellt wird.

Diese Aufgabe wird durch die im Patentanspruch 1 gekennzeichneten Merkmale gelöst.

Der Vorteil der erfindungsgemäßen Schaltungsanordnung liegt darin, daß der zwangsweise Gleichlauf zwischen zweitem Akkumulator und Verzögerungsabschnitt in regelmäßigen Abständen überprüft wird. Dazu ist der erste Akkumulator und eine Steuerschaltung vorgesehen. Die Zeitabstände werden dabei so gewählt, daß sie mindestens so groß sind wie die vorbestimmte Zeitspanne. Im ersten Akkumulator wird die Summe der digitalen Vielbitsignnle am Ausgang des ersten Abstandsumsetzers gebildet. Beim Start der Schaltungsanordnung stimmt nach der vorbestirnmbaren Zeitspanne der Wert im ersten Akkumulator mit dem Inhalt des Verzögerungsabschnitts überein, falls der Anfangswert des ersten Akkumulators Null war. Die geforderte Übereinstimmung zwischen Inhalt des zweiten Akkumulators und Inhalt der Verzögerungsschaltung wird dadurch erreicht, daß z. B. nach Ablauf der vorbestimmbaren Zeitspanne der Wert des ersten Akkumulators in ίο den zweiten Akkumulator eingeschrieben wird. Da den beiden Akkumulatoren die gleichen Signale zugeführt werden, stimmen deren Inhalte, falls nicht gerade Stanphase herrschte oder eine Störung auftrat, überein.

Beim Start der Anordnung ist diese Übereinstimmung für maximal zwei Zeitspannen nicht gewährleiste:, falls keine weiteren Maßnahmen getroffen werden. Im einzelnen wird vorgeschlagen, daß die Durchlaufzeit des Verzögerungsabschnitts der vorbestimmbaren Zeitspanne entspricht und daß als Verzögerungsabschnitt ein mehrstufiges Schieberegister vorgesehen ist. Durch die Verwendung von Schieberegistern arbeiten die nachfolgenden Schaltungen phasenstarr im internen Takt, weiterhin sind Schieberegister im Handel kostengünstig erhältlich.

Gemäß einer vorteilhaften Ausgestaltung der Erfindung werden die η ersten Stufen des Schieberegisters jeweils den π Eingängen wenigstens eines Prioritätsencoders im ersten Abstandsumsetzer zugeführt. Sind mehrere Prioritätsencoder vorgesehen, so müssen die jo Ausgangssignale der Prioritätsencoder in einer logischen Verknüpfungsschaltung zu einem Vielbitsignal zusammengefaßt werden. Bei einem Prioritätsencoder sind dessen Ausgänge an die gleiche Anzahl von Eingängen einer Speicherschaltung im eisten Abstandsumsetzer angelegt. Mit dem Übernahmebefehl einer η + kten Stufe des Schieberegisters wird das binäre Vilebitsignal in die Speicherschaltung übernommen und am Ausgang des ersten Abstandsumsetzers angelegt.

Hierdurch ergibt sich der Vorteil, daß bei Verwendung der π + it-ten Stufe des Schieberegisters als Übernahmebefehl die im Betrieb vorkommenden Nulldurchgangsabstände der empfangenen Signalfrequenzen genauer bestimmt werden können. Der Bereich der Frequenzabstände zur Mittenfrequenz wird entsprechend der Auflösung des verwendeten Prioritätsencoders fein unterteilt. Durch die Auswahl der η -+ k-ien Stufe wird der Bereich z. B. mittig zur Mittenfrequenz hin verschoben. Frequenzen, die unterhalb oder oberhalb der Frequenzgrenzen des Bereichs liegen, wird der höchste oder niedrigste codierbare Wert des Prioritätsencoders zugewiesen.

Im einzelnen wird in Weiterbildung der Erfindung vorgeschlagen, daß die Komponenten des zweiten Akkumulators ein Zwischenspeicher, ein Vorwärts-Rückwärts-Zähler, ein Addierer und eine Gatterschaltung sind. Mit jedem Taktschritt des internen Takts wird das Ausgangssignal der Addierschaltung sowohl dem Addierer als auch der Gatterschaltung zugeführt. Das Überlaufsignal des Addierers wird an die Gatterschalt>o tung angelegt und dort mit dem Ausgangssignal der Addierschaltung verknüpft. Das Ausgangssignal des Addierers wird dem Zwischenspeicher zugeführt, der seinerseits sowohl mit dem Komparator als auch mit den. Addierer verbunden ist. Die Ausgangssignale des ti5 Zwischenspeichers und des Zählers werden im Komparator mit dem Schwellenwert verglichen. Nach Ablauf der Gesamtzeit aus Zeitspanne und Zeitabschnitt wird der Vorwärts-Rückwärls-Zähler auf einen bestimmten

Zählerstand zurückgesetzt.

Durch die erfindungsgemiiße Schaltungsanordnung kann in vorteilhafter Weise ein geringer sehaltungstechtiiseher Aufwand unter besonderer Berücksichtigung, daß der Aufwand für den Addierer gering gehalten wird, ι erreicht werden. Der Aufwand für den Addierer wird auf Kosten des Vorwärts-Rückwärts-Zählers vermindert. Außerdem ergibt sich dadurch hinsichtlich einer Integration der Schaltung eine günstigere Anordnung.

Weitere zweckmäßige Ausgestaltungen der F.rfin- in dung sind den Unteransprüchen eninchmbar.

Die Erfindung wird nachfolgend anhand des in der Zeichnung dargestellten bevorzugien Ausführungsbeispiels näher erläutert.

l^?ig. 1 zeigi ein Blockschaltbild des Demodulators is nach der Erfindung

F i g. 2 zeigt in Blockschallform einen möglichen Aufbau eines Abstandsumsetzers,

Fig. 3 einen möglichen Aufbau eines Akkumulators gemäß der Erfindung.

Eine zur Anwendung des inkrementellen Verfahrens geeignete Schaltungsanordnung ist ein Demodulator für Bildschirmtextmodems. welcher in Fig. I in blockschaltmäßiger Form dargestellt ist. Die Nulldurchgangsimpulsfolge am Ausgang einer Detektorschaltung 1 wird sowohl einem Verzögerungsabschnitt 1 als auch einem ersten Abstandsumsetzer 3 zugeführt. Wird für den Verzögerungsabschnitt 2 z. B. ein mehrstufiges Schieberegister verwendet, so ist die Verzögerungszeit mit der die Nulldurchgangsimpulsfolge den Verzöge- jo rungsabschnitt 2 durchläuft gleich der Periodendauer des internen Takts mal Anzahl der Stufen. In einem an den Verzögerungsabschnitt 2 angeschlossenen zweiten Abstandsumsetzer 4 bzw. im ersten Abstandsumsetzer 3 wird aus der Nulldurchgangsimpulsfolge ein Zahlen- J5 wert darstellendes Vielbitsignal abgeleitet, welches dem Kehrwert der empfangenen Signalfrequenzen entspricht. Dieses Zahlenwert darstellende Vielbitsignal. im folgenden Abstandswert genannt, ist ein Maß für den Abstand der augenblicklich empfangenen Signalfrequenzen zur Mittenfrequenz der verwendeten Signalfrequen/.en. Die Abstandswerte des ersten und zweiten Abstandsumsetzers 3 und 4 werden in einer Addierschaltung 5 mit interner Taktfrequenz miteinander verknüpft. Das Ausgangssignal der Addierschaltung 5, welches aus den beiden Abstandswerten die Differenz berechnet, wird einem zweiten Akkumulator 8 zugeführt, in dem während jeder Taktperiode der Mittelwert nach dem inkrementellen Verfahren neu berechnet wird. Darunter versteht man, daß sich der richtige Summenwert im zweiten Akkumulator 8 dann ergibt, wenn die Differenz aus dem neu in den Verzögerungsabschnitt 2 eingelesenen Signal und dem den Verzögerungsabschnitt 2 verlassenden Signal zum Inhalt des zweiten Akkumulators 8 aus der vorhergehenden Taktperiode hinzuaddiert wird. Dadurch kann auf eine absolute Addition aller im Verzögerungsabschnitt 2 befindlichen Signale im zweiten Akkumulator 8 verzichtet werden. Diese Addition wird in einem an den ersten Abstandsumsetzer 3 angeschlossenen ersten Akkumulator 6 durchgeführt Nach Ablauf z. B. der vorbestimmbaren Zeitspanne wird mit Hilfe eines Steuersignals am Ausgang einer Steuerschaltung 7 der Summeninhalt des ersten Akkumulators 6 als Vergleichswert in den zweiten Akkumulator 8 eingelesen. Dabei stimmt während des normalen Betriebs der Inhalt des ersten Akkumulators 6 zum Zeitpunkt der Übernahme in den zweiten Akkumulator 8 mit dessen Inhalt überein. Treten während des Betriebs evtl. Störungen auf, welche dazu führen, daß der Summenwert im zweiten Akkumulator 8 nicht mit dem Inhalt des Ver/ögcrungsabschnitts 2 übereinstimmt, so erfolgt nach Ablauf z. B. der vorbestimmbaren Zeitspanne die Korrektur in der Weise, daß der Summenwert des ersten Akkumulators 6 im /weiten Akkumulator 8 übernommen wird. Die Zeitabstände des Korrcklurcinlcscns sind innerhalb eines Bereichs oberhalb der Durehlauf/.eit des Verzögerungsabschnitts 2 beliebig wählbar.

In Fig. 2 ist der erste Abstandsumsetzer 3 in Blockschaltform dargestellt. Die Komponenten des ersten Abstandsumsetzers 3 sind mehrere Prioritätsencoder II, 12. eine logische Verknüpfungsschaltung 13 und eine Speicherschaltung 14. Die ersten η Ausgänge eines mehrstufigen Schieberegisters !0 sind den jeweiligen η Eingängen der Prioritätsencoder 11, 12 zugeführt. Mit Prioritätsencodern wird der Abstand der z. B. Logisch-I-Kennzustände .°iner Impulsserie festgestellt. Im vorliegenden Fall dem Abstand der Logisch-!-Kennzustände der Impulsserie, welche augenblicklich an den ersten η Ausgängen des Schieberegisters 10 erscheinen. Der den Abstand der empfangenen Signalfrequenzen kennzeichnende digitale Wert wird in einer logischen Verknüpfungsschaltung 13 in ein Vielbitsignal umcodiert. Als Übernahmebefehl wird der z. B. Logisch-1-Kennzustand am Ausgang der η + k-ien Stufe des Schieberegisters 10 verwendet. Liegt dieser Kennzustand an, so wird das Vielbitsignal, welches augenblicklich am Ausgang der logischen Verknüpfungsschaltung 13 ansteht, in eine Speicherschaltung 14 übernommen und erscheint am Ausgang des ersten Abstandsumsetzers 3.

Wie in Fig. 3 an einem Blockschaltbild eines bevorzugten Ausführungsbeispiels für einen Akkumulator gezeigt, sind jedem Akkumulator, beispielsweise dem zweiten Akkumulator 8, ein Zwischenspeicher 15, ein Addierer 16. ein Vorwärts-Rückwärts-Zähler 17 und eine Gatterschaltung 18 zugeordnet. Die verwendeten Akkumulatoren verarbeiten auch im Zweier-Komplement dargestellte Zahlenwerte und somit auch negative Größen. Das Ausgangssignal der Addierschaltung 5 wird sowohl dem Addierer 16 als auch der Gatterschaltung 18 mit jedem Taktschritt des internen Takts zugeführt. Der Addierer 16 ist mit dem Zwischenspeicher 15 verbunden. Das Überlaufsignal ü des Addierers 16 wird der Gatterschaltung 18 zugeführt. Das Ausgangssignal der Gatterschaltung 18 ist an den Vorwärts-Rückwärtszähler 17 angelegt. Der Inhalt des Addierers 16 und des Vorwärts-Rückwärts-Zählers 17 entspricht einer bestimmten Momentanfrequenz der empfangenen Signalfreⁿuenzen. Werden z.B. die LQ^tTisch-l-K.ennzuständc des digitalen Vielbitsignals am Ausgang der Addierschaltung 5 zur Bestimmung des Abstandswertes verwendet und ist diese z. B. positive Zahl so groß, daß ein Überlauf des Addierers 16 auftritt, so zählt der Zähler 17 vorwärts. Mit jedem Taktschritt des internen Takts wird der neue Wert der Addierschaltung 5 in dem Addierer 16 mit dem alten Wert aus dem Zwischenspeicher 15 verknüpft Nach der Gatterlaufzeit des Addierers 16 wird der neue Wert im Zwischenspeicher 15 gespeichert. Dieser Wert und das Ausgangssignal des Zählers J 7 wird im Komparator 9 mit dem Schwellwert verglichen. Wird beispielsweise nur das höchstwertige Bit des Akkumulators 8 ausgewertet, so ist zur Realisierung des Komparators 9 ein Gatter erforderlich. Ist die vorbestimmbare Zeitspanne abgelaufen, so wird der Vorwärts-Rückwärts-Zähler 17 auf einen durch den Zähler-

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stand des Vorwärts-Rückwarts-Zählers im Akkumula tor 6 bestimmten Zählerstand zurückgesetzt und ein neuer Zyklus beginnt.
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Claims (10)

Patentansprüche:

1. Schaltungsanordnung zur Demodulation von frequenzumgetasteten Signalen mit einer Detektorschaltung (1) zur Feststellung von Nulldurchgängen der empfangenen Signale und zur Erzeugung einer Inipulsserie, welche einem ersten Abstandsumsetzer

(3) zugeführt wird, der aus der zugeführten Impulsserie ein digitales Vielbitsignal erzeugt, welches als Zahlenwert dem Kehrwert der Frequenz der frequenzumgetasteten Signale entspricht, dadurch gekennzeichnet, daß die Impulsserie am Ausgang der Detektorschaltung (1) einem Verzögerungsabschnitt (2) zugeführt wird, daß das Ausgangssignal des Verzögerungsabschnitts (2) in einem daran angeschlossenen zweiten Abstandsumsetzer

(4) in ein Zahlenwert darstellendes digitales Vielbitsignal umgeformt wird, daß die digitalen Vielbitsignale des ersten und zweiten Abstandsumsetzers (3, 4) mit jedem Taktschritt eines internen Taktes in einer Addierschaltung (5) miteinander verknüpft werden, daß das digitale Vielbitsignal des ersten Abstandsumsetzers (3) in einem ersten Akkumulator (6) aufsummiert wird, daß nach Ablauf eines beliebig lang wählbaren Zeitabschnitts mit Hilfe eines Steuersignals am Ausgang einer Steuerschaltung (7) der Summeninhalt des ersten Akkumulators (6) als Vergleichswert in einem zweiten Akkumulators (8) eingelesen wird, wobei mit jedem Taktschritt des internen Taktes das Ausgangssignal der Addierschaluing

(5) im zweiten Akkumulator (8) aufsummiert wird und daß in einem an den zweiten Akkumulator (8) angeschlossenen Komparator (9) beim Über- oder Unterschreiten der Miltenfrequenz der demodulierten frequenzumgetasteten Signale der eine oder andere Kennzustand (dem Datensignal) zugeordnet wird.

2. Schaltungsanordnung nach Anspruch 1. dadurch gekennzeichnet, daß die Durchlaufzeit des Verzögerungsabschnitts (2) der vorbestimmbaren Zeitspanne entspricht.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Verzögerungsabschnitt (2) ein mehrstufiges Schieberegister (10) vorgesehen ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die η ersten Stufen des Schieberegisters (10) jeweils den η Eingängen wenigstens eines Prioritätsencoders (11, 12) im ersten Abstandsumsetzer (3) zugeführt sind, daß die Ausgänge des Prioritätsencoders (11, 12) an die gleiche Anzahl von Eingängen einer Speicherschaltung (14) im ersten Abstandsumsetzer (3) gelegt sind und daß mit einem Übernahmebefehl der η + Ar-ten Stufe des Schieberegisters (10) das Vielbitsignal in die Speicherschaltung (14) übernommen wird und am Ausgang des ersten Abstandsumsetzer (3) anliegt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die η ersten Stufen des Schieberegisters (10) den η Eingängen von Prioritätsencodern (11, 12) zugeführt werden und daß die Ausgangssignale der Prioritätsencoder (11, 12) in einer logischen Verknüpfungsschaltung (13) im Abstandsumsetzer (3) zu einem Vielbitsignal zusammengefaßt werden und daß das Vielbitsignal den Speicherinhalt in der Speicherschaltung (14) bestimmt.

6. Schaltungsanordnung nach Anspruch 1. dadurch gekennzeichnet, daß die Komponenten des zweiten Akkumulators (8) ein Zwischenspeicher (15), ein Addierer (16). ein Vonvärts/Rückwärtszähler (17) und eine Gatterschaltung (18) sind, daß mit jedem Taktschritt des internen Takts das Ausgangssignal der Addierschaltung (5) sowohl dem Addierer (16) als auch der Gatterschaltung (18) zugeführt wird, daß ein Überlaufsignal (ü) des Addierers (16) an die Gatterschaltung (18) angelegt wird, deren Ausgangssignal an den Zähleingang des Vorwärts/ Rückwärtszählers (17) angeschaltet wird, daß das Ausgangssignal des Addierers (16) dem Zwischenspeicher (15) zugeführt wird und dessen Ausgangssignal sowohl am Komparator (9) als auch am Addierer (16) angelegt wird, daß die Ausgangssignale des Zwischenspeichers (15) und des Zählers (17) im Komparator (9) r.iit dem Schwellenwert verglichen werden und daß nach Ablauf der Gesamtzeit aus Zeitspanne und Zeitabschnitt der Vorwärts/Rückwärtszähler (17) auf einen bestimmten Zählerstand zurückgesetzt wird.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Korrekturwert am Ausgang des ersten Akkumulators (6) nach Ablauf der Gesamtzeit einem Korrektureingaug (K) des Zwischenspeichers (15) zugeführt wird.

8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungsanordnung des ersten und zweiten Abstandsumsetzers (3, 4) einander gleich ist.

9. Schaltungsanordnung nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß als Steuerschaltung (7) eine Zählschaltung vorgesehen ist, daß die Zählschaltung unter Ansprechen auf die Nulldurchgänge des internen Takts das Steuersignal erzeugt, welches für den Zwischenspeicherinhalt des ersten und zweiten Akkumulators (6,8) den Vergleichszeitpunkt bestimmt und daß zum Vergleichszeitpunkt der Zwischenspeicherinhalt vom ersten (6) in den zweiten Akkumulator (8) übernommen und der Zwischenspeicher des ersten Akkumulators (6) auf einem bestimmten Wert zurückgesetzt wird.

10. Schaltungsanordnung nach Anspruch 1 und 6, dadurch gekennzeichnet, daß die Komponenten des ersten und zweiten Akkumulators (6, 8) einander gleich sind.