DE2930780C2

DE2930780C2 - Verfahren zur Herstellung eines VMOS-Transistors

Info

Publication number: DE2930780C2
Application number: DE2930780A
Authority: DE
Inventors: Leslie Dipl.-Ing. 7803 Gundelfingen Miskin
Original assignee: Deutsche ITT Industries GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1979-07-28
Filing date: 1979-07-28
Publication date: 1982-05-27
Also published as: FR2462779B3; IE50027B1; FR2462779A1; DE2930780A1; IT1194673B; JPS5621373A; GB2055247A; IT8023733A0; IE801543L; GB2055247B

Description

— in der die Epitaxieschicht (2) abdeckenden SiC^-Schicht (3) wird ein Fenster (4) geöffnet,

— durch das Fenster (4) wird der Halbleiterkörper mit einer Mischung aus n- und p-Dotierungsmitteln dotien und anschließend werden die Zone entgegengesetzter Leitungsart (5) und die Source-Zone (6) mittels gleichzeitiger Diffusion erzeugt.

Die Erfindung betrifft ein verbessertes, vereinfachtes Verfahren zur Herstellung eines VMOS-Transistors nach dem Oberbegriff des Anspruchs 1.

Die herkömmlichen MOS-Feldeffekt-Transistoren besitzen bekanntlich einen hohen »Ein«-Widerstand und ein ungünstiges Schaltverhalten, der Grund hierfür ist in der relativ geringen Genauigkeit zu suchen, mit der sich laterale Transistorstrukturen herstellen lassen. Die den »Ein«-Widerstand bestimmende Länge des Kanals läßt sich nämlich nicht unter ein bestimmtes Maß bringen. Ferner führt die erforderliche große Überlappung der Gate-Elektrode über Drain und Source zu hohen Kapazitäten und somit langen Schaltzeiten. Deshalb sind Leistungstransistoren in dieser Technologie insbesondere für höhere Frequenzen relativ schwierig realisierbar.

Aus den genannten Gründen ist man in der letzten Zeit dazu übergegangen, die laterale Struktur durch eine vertikale Struktur zu ersetzen, was zu den bekannten VMOS-Transistoren geführt hat (siehe Nachrichten Elektronik, 1-1978, Seiten 15 bis 18, sowie Elektronik 1977, Heft 8, Seite 35). Diese Transistoren besitzen alle Vorzüge von MOS-Feldeffekt-Transistoren, wodurch sie sich gegenüber den bipolaren abheben, sie zeigen dabei gleichzeitig wie letztere hohe Schaltgeschwindigkeiten, ja sie sind ihnen in denselben sogar noch überlegen.

Das Herstellverfahren für bipolare Transistoren und VMOS-Transistoren ist weitgehend identisch bis auf das Ätzen des V-förmigen Grabens und der nachfolgenden Gate-Oxidation.

Damit erhöht sich beim VMOS-Prozeß gegenüber ίο dem Bipolar-Prozeß die Anzahl der Verfahrensschritte, und es steigen auch die Kosten.

In der DE-OS 29 04 769 wird ein VMOS-Transistor beschrieben, bei dem der Halbleiterkörper aus Schichten mit gleicher Leitungsart, jedoch unterschiedlicher is Fremdstoffkonzentration besteht Auf diesem Halbleiterkörper ist eine Schicht von entgegengesetzter Leitungsart und darüber wiederum eine Schicht von der Leitungsart des Halbleiterkörpers angeordnet. Es entstehen dadurch Gleichrichterübergänge, in die unter Zuhilfenahme entsprechender Masken durch anisotropes Ätzen V-Nuten eingelassen werden, die sich durch beide oder nur durch einen der Gleichrichterübergänge erstrecken. Die Schichten unterschiedlicher Leitungsart werden dabei durch Ionenimplantation der einen Fremdstoffkonzentration und Eindiffusion der anderen Fremdstoffkonzentration erzeugt.

Der Erfindung liegt die Aufgabe zugrunde, im Hinblick auf den genannten Stand der Technik ein vereinfachtes, kostenreduzierendes Verfahren zur Herstellung von VMOS-Transistoren anzugeben. Diese Aufgabe wird durch die im Anspruch angegebene Erfindung gelöst.

Die Erfindung wird anhand der F i g. 1 bis 4 der Zeichnung näher erläutert.

Fig. 1 bis 3 zeigen die einzelnen Schritte des Herstellungsverfahrens nach der Erfindung an einem speziellen Ausführungsbeispiel, einem n-Kana!-VMOS-Transistor.

Fig.4 zeigt den Querschnitt durch einen p-Kanal-VMOS-Transistor.

Bei den Fig. 1 bis 3 wird von einem η+ -dotierten Substrat 1 aus (lOO)-orientiertem Silicium ausgegangen, um das Ätzen der V-förmigen Gräben mittels anisotroper Ätzmittel in selbstbegrenzender Weise durchführen zu können. Auf dem Substrat 1 wird eine Schicht 2 aus η-dotiertem Silicium epitaktisch abgeschieden, auf der dann durch thermische Oxidation eine SiO₂-Schicht 3 erzeugt wird. Mit Hilfe der Photolithographietechnik öffnet man nun in der SiO2-Schicht 3 das Fenster4(siehe Fig. 1).

Durch dieses Fenster 4 wird der Halbleiterkörper mit einer Mischung aus n- und p-Dotierungsmitteln dotiert. Als Dotierungsmittel können Bor, Arsen und Phosphor gewählt werden. Dabei ist darauf zu achten, daß im Falle der Herstellung eines η-Kanals das die Zone der p-Leitungsart ergebenden Dotierungsmittel die größere Diffusionskonstante besitzen muß. Im vorliegenden Fall wurde Bor und Arsen gewählt. Nach der Dotierung wird die Halbleiterscheibe der Diffusion unterworfen und man erhält die in Fig. 2 dargestellte Struktur mit der p-leitenden Zone 5 und der η-leitenden Zone 6 (F i g. 2).

Als nächster Schritt erfolgt nun die Herstellung eines V-förmigen Grabens, und zwar nicht nur für den Gate-Anschluß, sondern auch gleichzeitig für die Verbindung der p-leitenden Zone 5 mit dem Source-Anschluß. Hierzu wird eine Maske mit unterschiedlich breiten Ätzfenstern verwendet, die in einem bestimmten Mindestabstand zueinander angeordnet sind. Mittels

eines anisotropen Ätzmittels werden dann die V-förmigen Gräben geätzt Durch unterschiedliche Breite der Ätzfenster, deren Ran.dabstand in der Zeichenebene der Breite der V-förmigen Gräben entspricht, und die Verwendung von Silicium der kristallographischen (100)-Ordnung in Verbindung mit einem anisotropen Ätzmittel erhält man abgestufte /Vztiefen, wobei der Ätzvorgang auch noch selbstbegrenzend ist

Auf diese Weise wird einmal ein tiefer V-förmiger Graben 8 für den Gate-Anschluß und ein weniger tief reichender V-förmiger Graben 7 für die Verbindung des Source-Anschlusses 10 mit der p-leitenden Zone 5 erreicht Zusammen mit der Ablagerung des Gate-Oxides im Graben 8 wird anschließend eine Oxidschutzschicht in dem Graben 7 abgelagert, die dann zur Kontaktöffnung für die Source-Metallisierung mittels Photoätztechnik entfernt wird. Im Anschluß daran wird Aluminium aufgebracht und nach entsprechender Maskierung geätzt, se daß im Bereich von Source und Gate die gewünschten Aluminium-Kontakte, d. h. der Source-Anschluß 10 und der Gate-Anschluß 9, entstehen (Fig. 3). Das erfindungsgemäße Verfahren wird in den F i g. 1 bis 3 anhand der Herstellung eines n-Kanal-VMGS-Transistors gezeigt Die gleiche Technik läßt sich selbstverständlich auch zur Herstellung eines p-Kanal-VMOS-Transistors anwenden, man muß dann lediglich von einem p+-Substrat 11 ausgehen (Fig.4), auf dem eine p-dotierte Epitaxschicht 12 abgeschieden

ίο wird, in der wiederum die η-leitende Zone 6 und die p-leitende Zone 5 eindiffundiert werden. Hierbei ist zu berücksichtigen, daß der zur η-Dotierung herangezogene Dotierstoff eine größere Diffusionskonstante aufweisen muß als der Stoff, der zur p-Dotierung benutzt wird.

Der Querschnitt durch einen solchen fertigen p-Kanal-VMOS-Transistor ist in F i g. 4 dargestellt. Das erfindungsgemäße Verfahren hat den Vorteil, daß gegenüber des herkömmlichen VMOS-Prozesses ein Diffusionsprozeß eingespart wird.

Hierzu 1 Blatt Zeichnungen

Claims

Patentanspruch:

Verfahren zur Herstellung eines VMOS-Transistors mit einem hochdotierten Substrat der einen Leitungsart und einer darüber angeordneten, schwächer dotierten Epitaxieschicht der gleichen Leitungsart, die von einer SiO7-Schicht abgedeckt ist. mit einer in die Epitaxieschicht eingebrachten Zone entgegengesetzter Leitungsart, in die wiederum eine Zone von der Leitungsart der Epitaxieschicht als Source-Zone eindiffundiert ist, mit einem bis in die Epitaxieschicht reichenden V-förmigen Graben, der die Gate-Elektrode enthält, mit einem weiteren V-förmigen Graben, der nur bis in die über der Epitaxieschicht liegende Zone der entgegengesetzten Leitungsart reicht und den Source-Anschluß enthält, der die Source-Zone und die Zone entgegengesetzter Leitungsart verbindet, wobei die V-förmigen Gräben unterschiedlicher Tiefe unter Verwendung einer entsprechenden Ätzmaskierung mit unterschiedlich breiten, in einem bestimmten Abstand zueinander angeordneten Ätzfenstern erzeugt und dann anschließend die Gräben mit einer SiC>2-Schicht ausgekleidet werden, wobei ferner in diese im Bereich des kleineren V-förmigen Grabens der Kontaktierungsbereich für den Source-Anschluß freigelegt wird und schließlich eine Aluminiumschicht aufgedampft und unter Zuhilfenahme einer entsprechenden Maske unter Ausbildung der Kontakte für den Gate- und Source-Anschluß geätzt wird, gekennzeichnet durch die folgenden Verfahrensschritte: