DE29919388U1

DE29919388U1 - Fail-safe, testable reading circuit for binary signals

Info

Publication number: DE29919388U1
Application number: DE29919388U
Authority: DE
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1999-11-04
Filing date: 1999-11-04
Publication date: 2000-04-20
Anticipated expiration: 2009-11-05

Description

BeschreibungDescription

Fehlersichere, testbare Leseschaltung für binäre SignaleFail-safe, testable reading circuit for binary signals

Die vorliegende Erfindung betrifft eine fehlersichere, testbare Leseschaltung für binäre Signale, die insbesondere von berührungslosen Endschaltern, sogenannten BEROs, und kontaktbehafteten Sensoren geliefert werden.The present invention relates to a fail-safe, testable reading circuit for binary signals, which are provided in particular by contactless limit switches, so-called BEROs, and contact sensors.

Derartige Leseschaltungen sind allgemein bekannt.Such reading circuits are well known.

Über die Funktionalität der bekannten Leseschaltungen hinaus soll die erfindungsgemäße Leseschaltung folgende Aufgaben erfüllen: In addition to the functionality of the known reading circuits, the reading circuit according to the invention should fulfill the following tasks:

- Die Schaltung soll fehlersicher nach SIL 2 (Safety Integrity Level), IEC 61508, bzw. AK 3/4, VDE 0801 und in Kombination mit zwei Eingängen nach SIL 3, IEC 61508 bzw. AK 5/6, VDE 0801 sein.- The circuit shall be fail-safe according to SIL 2 (Safety Integrity Level), IEC 61508, or AK 3/4, VDE 0801 and in combination with two inputs according to SIL 3, IEC 61508 or AK 5/6, VDE 0801.

- Die Schaltung soll die zur Erfüllung der Fehlersicherheit erforderliche Testschaltung integriert enthalten.- The circuit shall contain integrated test circuitry required to ensure fault tolerance.

Die Schaltung soll in der Lage sein, Signale vom Typ 2 gemäß IEC 1131 ein-zulesen. Die Schaltung soll in der ■ Lage sein, die IEC 1131 Typ 2-Signale über den ganzen Spannungsbereich des "1"-Pegels (11 Volt bis 30 Volt) . verlustarm zu verarbeiten.The circuit should be able to read type 2 signals in accordance with IEC 1131. The circuit should be able to process the IEC 1131 type 2 signals over the entire voltage range of the "1" level (11 volts to 30 volts) with low losses.

- Die Schaltung soll prozeßseitig keine separate Versorgung benötigen.- The circuit should not require a separate supply on the process side.

- Die Schaltung soll auch beim Test den Eingangsstrom aufrechterhalten, den der Sensor zur Versorgung benötigt, so daß damit die ansonsten nach dem Test auftretende Bereitschaftsverzugszeit vermieden wird.- The circuit should also maintain the input current required to supply the sensor during the test, thus avoiding the standby delay that would otherwise occur after the test.

Die Erfindung geht aus von einem ASIC der Firma Siemens, der bisher zur Realisierung eines Typ 2-Eingangs verwendet wird. Dieser bekannte ASIC ist allerdings nicht testbar, erfüllt die Surge-Anforderungen nicht und läßt auch den geforderten Eingangsspannungsbereich von -30 Volt bis +30 Volt nicht zu.The invention is based on an ASIC from Siemens, which has previously been used to implement a type 2 input. However, this known ASIC cannot be tested, does not meet the surge requirements and does not allow the required input voltage range of -30 volts to +30 volts.

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Ein Zwei-Draht-BERO läßt im ".O"-Zustand maximal einen Strom einer ersten Stromstärke, z.B. 2 mA, und im "1"-Zustand minimal einen Strom einer zweiten Stromstärke, z.B. 6 mA, fließen. Zur Versorgung des BERO im "O"-Zustand muß dauerhaft ein Strom von maximal der ersten Stromstärke aufrechterhalten werden und zur Versorgung des BERO im "1"-Zustand muß dauerhaft ein Strom von minimal der zweiten Stromstärke aufrechterhalten werden.A two-wire BERO allows a maximum current of a first current strength, e.g. 2 mA, to flow in the "O" state and a minimum current of a second current strength, e.g. 6 mA, to flow in the "1" state. To supply the BERO in the "O" state, a maximum current of the first current strength must be maintained permanently, and to supply the BERO in the "1" state, a minimum current of the second current strength must be maintained permanently.

Wird der Stromfluß unterbrochen, z.B. zu Testzwecken, benötigt der BERO nach dem Wiedereinschalten eine Bereitschaftsverzugszeit, die im Einzelfall bis zu 40 msec betragen kann, bis er bestimmungsgemäß arbeitet. Deshalb ist es auch nicht möglich, den Eingang für einen Test hochohmig zu schalten, um den "O"-Zustand zu testen. Dadurch würde der BERO-Strom und auch die BERO-Versorgung unterbrochen. Nach dem Wiedereinschalten muß die Bereitschaftsverzugszeit abgewartet werden, bis der BERO wieder bestimmungsgemäß arbeitet. Dies gilt analog auch für den "1"-Zustand.If the current flow is interrupted, e.g. for test purposes, the BERO requires a standby delay after being switched on again, which in individual cases can be up to 40 msec, until it works as intended. It is therefore not possible to switch the input to high impedance for a test in order to test the "O" state. This would interrupt the BERO current and also the BERO supply. After being switched on again, the standby delay must be waited for until the BERO works as intended again. This also applies analogously to the "1" state.

Aufgabe der vorliegenden Erfindung ist es daher, eine Schaltung zu realisieren, bei der während der Aufschaltung eines Testwertes der Eingangsstrom nicht unterbrochen wird.The object of the present invention is therefore to realize a circuit in which the input current is not interrupted during the application of a test value.

Die Figuren 1 und 2 zeigen ein Ausführungsbeispiel der Erfindung. Figures 1 and 2 show an embodiment of the invention.

FIG 1 zeigt eine fehlersichere CPU FCPU an die über eine kommunikative Verbindung, z.B. einen Bus, zwei fehlersichere Digitaleingaben FDIl, FDI2 angeschlossen sind. In der fehlersicheren CPU FCPU wird ein fehlersicheres Programm bearbeitet. Dieses holt fehlersichere Eingabedaten von den Digitaleingaben FDIl, FDI2 und schreibt fehlersichere Ausgabedaten auf ein fehlersicheres digitales Ausgabemodul FDO.FIG 1 shows a fail-safe CPU FCPU to which two fail-safe digital inputs FDIl, FDI2 are connected via a communicative connection, e.g. a bus. A fail-safe program is processed in the fail-safe CPU FCPU. This fetches fail-safe input data from the digital inputs FDIl, FDI2 and writes fail-safe output data to a fail-safe digital output module FDO.

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Die Schaltung der Digitaleingänge der fehlersicheren Digitaleingabebaugruppen FDIl, FDI2 sind die Schaltungen gemäß der Erfindung.The circuitry of the digital inputs of the fail-safe digital input modules FDI1, FDI2 are the circuits according to the invention.

Die Eingabedaten der fehlersicheren Digitaleingabemodule FDIl, FDI2 können sein: Not-Aus-Signale, Signale von Lichtschranken, Endschaltern, usw.. Die Ausgabedaten können sein: Türverriegelung, Motorantrieb, Feststellbremse, usw.The input data of the fail-safe digital input modules FDIl, FDI2 can be: emergency stop signals, signals from light barriers, limit switches, etc. The output data can be: door locking, motor drive, parking brake, etc.

FIG 2 zeigt ein Prinzipschaltbild der erfindungsgemäßen Schaltung für einen Eingang mit Testaufschaltung. Die Eingänge auf Prozeßseite sind dabei wie folgt bezeichnet: DI bezeichnet den Eingang für das Prozeßsignal, M24 bezeichnet den Anschluß für Masse und P24 bezeichnet den Anschluß für die DC 24 V-Stromversorgung. Die Anschlüsse auf Prozessorseite sind wie folgt bezeichnet: ES bezeichnet das Eingangssignal, das vom Prozessor 1 gelesen wird, LTS bezeichnet das Low-Test-Signal, das vom Prozessor 2 geschrieben wird, HTS bezeichnet das High Test Signal, das vom Prozessor 2 beschrieben wird.FIG 2 shows a basic circuit diagram of the inventive circuit for an input with test connection. The inputs on the process side are designated as follows: DI designates the input for the process signal, M24 designates the connection for ground and P24 designates the connection for the DC 24 V power supply. The connections on the processor side are designated as follows: ES designates the input signal that is read by processor 1, LTS designates the low test signal that is written by processor 2, HTS designates the high test signal that is written by processor 2.

Aufgrund der Funktionalität der erfindungsgemäßen Schaltung hat der Eingang und das vom diesem gelieferte Signal ES drei Betriebszustände.Due to the functionality of the circuit according to the invention, the input and the signal ES supplied by it have three operating states.

Im Normalbetrieb ist der Schalter für die Low Pegel-Aufschaltung LPA und der Schalter für die High-Pegel-Aufschaltung HPA offen. Der Eingangsstrom DI fließt über die Strombegrenzung LIM, die Sperrdiode, gegebenenfalls eine nicht dargestellte Anzeigediode und den Optokoppler 01. Der Prozessor 1 liest den aktuellen Zustand des Prozeßsignals ESIn normal operation, the switch for the low level connection LPA and the switch for the high level connection HPA are open. The input current DI flows via the current limiter LIM, the blocking diode, if necessary a display diode (not shown) and the optocoupler 01. The processor 1 reads the current state of the process signal ES

Im Betriebszustand "Low Test" ist der Schalter für die High-Pegel-Aufschaltung HPA offen. Der Prozessor 2 schließt über den zweiten Optokoppler 02 den Schalter der Low-Pegel-Aufschaltung LPA. Der Eingangsstrom DI fließt über die Strombegrenzung LIM und den geschlossenen Schalter der Low-Pegel-AufSchaltung LPA nach M24 ab. Der Eingangsstromkreis wirdIn the "Low Test" operating state, the switch for the high-level connection HPA is open. The processor 2 closes the switch for the low-level connection LPA via the second optocoupler 02. The input current DI flows via the current limit LIM and the closed switch for the low-level connection LPA to M24. The input circuit is

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nicht unterbrochen. Der Prozessor 1 liest Low Signal ES unabhängig vom aktuellen Zustand des Prozeßsignals DI.not interrupted. Processor 1 reads low signal ES regardless of the current state of the process signal DI.

Im Betriebszustand "High Test" schließt der Prozessor 2 über den zweiten Optokoppler 02 den Schalter der Low-Pegel-Aufschaltung LPA und über den dritten Optokoppler 03 den Schalter der High-Pegel-Aufschaltung HPA. Der Eingangsstrom DI fließt über die Strombegrenzung LIM und den geschlossenen Schalter der Low-Pegel-Aufschaltung LPA nach M24 ab. Der Eingangsstromkreis wird nicht unterbrochen. Über den geschlossenen Schalter der High-Pegel-Aufschaltung HPA fließt Strom von P24 über den ersten Optokoppler 01 und eine eventuelle vorgeschaltete Anzeige LED, so daß der Prozessor 1 High Signal ES liest, unabhängig vom aktuellen Zustand des aktuellen Prozeßsignals DI. Der mit UEA bezeichnete Funktionsblock stellt eine Überspannungsabschaltung dar.In the "High Test" operating state, processor 2 closes the switch for the low-level connection LPA via the second optocoupler 02 and the switch for the high-level connection HPA via the third optocoupler 03. The input current DI flows via the current limit LIM and the closed switch for the low-level connection LPA to M24. The input circuit is not interrupted. Current flows from P24 via the closed switch for the high-level connection HPA via the first optocoupler 01 and any upstream display LED, so that processor 1 reads high signal ES, regardless of the current state of the current process signal DI. The function block designated UEA represents an overvoltage shutdown.

Der mit FIL bezeichnete Funktionsblock stellt eine Filterschaltung dar.The function block labeled FIL represents a filter circuit.

FIG 3 zeigt exemplarisch eine konkrete Ausführung der erfindungsgemäßen Schaltung.FIG 3 shows an example of a concrete embodiment of the circuit according to the invention.

Claims

Circuit with at least one input (DI) and at least one output (ES) as well as a first control input (LTS) and a second control input (HTS), wherein when the first control input (LTS) is not activated and the second control input (HTS) is not activated at the same time, the output signal is obtained directly from the input signal (DI) via intermediate circuits (LIM, O1), wherein when the first control input (LTS) is activated and the second control input (HTS) is not activated at the same time, the output signal (ES) is connected to ground via intermediate circuits (FIL, UEA) and wherein when the first control signal (LTS) is activated and the second control signal (HTS) is activated at the same time, the input signal ES is connected to the supply potential (P24) via intermediate circuits (FIL, UEA, O1).