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DE2950015A1 - Synchronisierungssignal-ausblendsystem, insbesondere blocksynchronisierungssignal-ausblendsystem fuer digitale video-magnetbandrecorder - Google Patents

Synchronisierungssignal-ausblendsystem, insbesondere blocksynchronisierungssignal-ausblendsystem fuer digitale video-magnetbandrecorder

Info

Publication number
DE2950015A1
DE2950015A1 DE19792950015 DE2950015A DE2950015A1 DE 2950015 A1 DE2950015 A1 DE 2950015A1 DE 19792950015 DE19792950015 DE 19792950015 DE 2950015 A DE2950015 A DE 2950015A DE 2950015 A1 DE2950015 A1 DE 2950015A1
Authority
DE
Germany
Prior art keywords
signal
synchronization
block
pulse pattern
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19792950015
Other languages
English (en)
Inventor
Kaichi Yamamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of DE2950015A1 publication Critical patent/DE2950015A1/de
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Synchronizing For Television (AREA)
  • Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
  • Television Signal Processing For Recording (AREA)
  • Television Systems (AREA)

Description

Patentanwälte
Dipl.-Ina. H. MITECHERLICH Dipl.-Ing. K. GUNSCKMANN
Cr. rcr. nat. VV. K D H B E R Dipl.-IP.g- J. SCHMIDT-EVERS St2insiorl3!r.10, 8030 MOKCHEM 22
SONY CORPORATION
7-35 KJtashinagawa 6-choTne
Shinf»rrawa-ku
Tokyo / JAPAN
12. Dezember 1979
Synchronisierungssignal-Ausblendsystem,insbesondere Blocksynchronisierungssignal-Ausblendsystem,für digitale Video-Magnetbandrecorder
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.1'TJ
f. "■■ ■ ' ,..fiViiR „ Γ· ■'■-;; :c.:::i:22
SONY CORPORATION
7-35 Kitashinagava 6-Chome
Shinagawa-ku
T ο k ν ο / JAPAN
12. Dezember 1979
Die Erfindung bezieht sich auf ein Synchronisierungssignal-Ausblendsystem,insbesondere ein Blocksynchronisierungssignal-Ausblendsystem,für digitale Video-Magnetbandrecorder (im folgenden mit DVTR abgekürzt).
Auf dem Gebiet der digitalen Datenübertragung muß eine Dateninformation im allgemeinen zusammen mit einer Synchronisierungsinformation zum Zwecke des fehlerfreien Empfangs eines übertragenen Signals und seiner Wiedergabe übertragen werden.
Bei der digitalen Datenübertragung sind Bit-Synchronisierung, Wort-Synchronisierung und Rahmen-Synchronisierung erforderlich. Betreff end die oben angegebenen Synchronisierungsarten ist die vorliegende Erfindung nicht unmittelbar auf die Bit-Synchronisierung bezogen und demzufolge ausgeklammert.Deswegen werden nur die Wort-Synchronisierung und die Rahmen-Synchronisierung beschrieben.Die Wort-Synchronisierung kann durch Abzählen von Impulsen gewonnen werden,nachdem die Rahmen-Synchronisierung gewonnen worden ist und ist demzufolge im allgemeinen nicht erforderlich. Sie ist jedoch erforderlich,wenn ein Rahmen aus einem einzigen Wort (Kanal) besteht.In diesem Fall ist die Wort-Synchron isierung gleich der Rahmen-Synchronisierung.Diese Synchronisierung wird im folgenden als Block-Synchronisierung bezeichnet.
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Für die Block-Synchronisierung bestehen Bedingungen wie Schnelligkeit der Wiederherstellung,wenn ein Ausfall der Synchronisierung erfolgt (Wiederherstellungs-Charakteristik) ,und Unempfindlichkeit gegenüber Störsignalen,wenn die Synchronisierung hergestellt ist (Halte-Charakteristik), was einander entgegenstehende Bedingungen sind.Um die Wahrscheinlichkeit für die Gewinnung des korrekten Synchronisierungssignals zu erhöhen,muß das Synchronisierungsimpulsmuster lang genug gemacht werden,um die Austastrate zu erhöhen.Aus der Verwendung einer solchen Methode resultiert jedoch eine Verringerung der Informationsübertragungsrate. Daraus ergibt sich,daß ein optimales Synchronisierungssystem für alle verschiedenen Arten von Ubertragungssystemen wünschenswert ist.
Als Systeme zur Wiederherstellung der Synchronisierung nach einem Ausfall sind ein 1-Bit-Schiebesystem,ein Rücksetz-System,ein Blockkorrelations-System oder Ähnliches vorgeschlagen worden.
Bei dem 1-Bit-Schiebesystem werden die Blockimpulse fortlaufend mit einem bestimmten Bit verglichen.Daraus ergibt sich verständlicherweise,daß die mittlere Wiederherstellungszeit lang ist.Das 1-Bit-Schiebesystem ist bei einem Synchronisierungsausfall bei der übertragung kleiner Anzahlen von Bits,wie beispielsweise bei TaktverSchiebungen oder dergleichen,wirkungsvoll,bedingt jedoch die Verwendung eines Phasenkomparators zur Erkennung der Richtung einer solchen Taktverschiebung.
In dem Rücksetz-System wird,wenn eine Unstimmigkeit bei dem i-ten Bit erkannt wird,während alle Blockimpulse miteinander verglichen werden,der Blockimpuls um i Bits verschoben . Danach werden die Blockimpulse erneut von Beginn an verglichen.
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In dem oben genannten 1-Bit-Schiebesystem urd dem Rücksetz-System findet eine Fehlsynchronisierung statt,wenn in der Informationsfolge dasselbe Impulsmuster an der Stelle des Synchronisierungsimpulsmusters erscheint.Solche Fehlsynchronisierungen können durch Vergleich aller Blockimpulse im Verlaufe der Wiederherstellung des korrekten Synchronisierungszustandes verhindert werden.Ein solches System ist das oben genannte Blockkorrelations-System.
Dieses Blockkorrelations-System ist für den Fall sehr nützlich,daß die Information fortlaufend zeitgerecht zur Verfügung gestellt wird.
In den üblicherweise verwendeten Datenübertragungen ist es, falls eine Fehlsynchronisierung erkannt wird,möglich,den betreffenden Block erneut zu übertragen.Bei einer Einrichtung zur Verarbeitung von fortlaufend ohne Unterbrechung eintreffenden Informationen im Echtzeitbetrieb,wie z.B. von Fernsehsignalen oder akustischen Signalen muß sich ein Synchronisierungssystern für DVTR von den oben genannten üblichen Datenübertragungssystemen unterscheiden,da sonst Daten wegen des Echtzeitbetriebes verloren gehen.Es ergibt sich,daß sogar dann,wenn Zweifel über eine Fehlsynchronisierung oder einen Ausfall des Synchronisierungskanals bestehen,der korrespondierende Synchronisierungsimpuls mit der notwendigen Geschwindigkeit zur Verfügung gestellt werden muß.Insbesondere bei Verwendung eines rotierenden Kopfes wird periodisch ein Wechsel von einer Spur auf eine andere Spur vorgenommen.Daraus ergibt sich die Unmöglichkeit der Verwendung einer solch langsamen Methode der Einleitung des Synchronisierungsimpulses nach einer Prüfverfolgung und einer Fehlsynchronisierung.
Das bedeutet,daß die Apparatur in dem Falle eines DVTR oder einer ähnlichen Einrichtung zum Verarbeiten fortlaufend ohne Unterbrechung eintreffender Informationen im
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Echtzeitbetrieb eine Zuverlässigkeit,wie sie für die übliche Datenübertragung verlangt wird,und gleichzeitig die Fähigkeit einer schnellen Reaktion auf eine erkannte Fehlsynchronisation sowie die Fähigkeit zur Reproduktion eines korrekten Synchronisierungssignals haben muß.
In einem DVTR oder einer ähnlichen Einrichtung wird das digitale Video-Signal auf einem Aufzeichnungsmittel gespeichert.Daraus ergibt sich,daß Störspannungen,der Ausfall eines Synchronisierungssignals oder Ähnliches eine Fehlsynchronisierung bewirken.Ein Fehlen der oben genannten Fähigkeit zu schnellen Reaktion würde Übertragungsfehler großen Ausmaßes bewirken.
Der Erfindung liegt die Aufgabe zugrunde,ein Synchronisierungssignal-Ausblendsystem zu schaffen,das einen fehlerhaften Synchronisierungszustand schnell beseitigt.
Eine andere Aufgabe der Erfindung besteht darin,ein Synchronisierungssignal-Ausblendsystem zu schaffen,das Übertragungsfehler großen Ausmaßes verhindern kann.
Eine weitere Aufgabe der Erfindung besteht darin,ein Synchronisierungssignal-Ausblendsystem zu schaffen,das für eine Informationsverarbeitungs-Einrichtung,wie beispielsweise einen DVTR,geeignet ist,das also fortlaufend eintreffende Informationen im Echtzeitbetrieb verarbeiten kann und bei dem demzufolge eine schnelle Reaktion gefordert ist.
Eine weitere Aufgabe der Erfindung besteht darin,ein Synchronisierungssignal-Ausblendsystem zu schaffen,das geeignet ist,in einem Informationsverarbeitungs-System,bei dem ein starker Störspannungsanteil in dem Informationsübertragungskanal auftritt und bei dem nicht alle Synchronisierungssignalmuster-Bits vollständig empfangen werden können, verwendet zu werden.
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Die genannten Aufgaben der Erfindung werden durch ein Synchronisierungssignal-Ausblendsystem gemäß dem Oberbegriff des Patentanspruchs 1 gelöst,das durch die in dessen kennzeichnenden Teil angegebenen Merkmale gekennzeichnet ist. 5
Die Erfindung bietet den Vorteil,daß ein fehlerhafter Synchronisierungszustand schnell erkannt wird und ein fehlerfreier Synchronisierungszustand schnell wiederhergestellt wird,so daß trotz des durch das Anwendungsgebiet des Erfindungsgegenstandes gegebenen Echtzeitbetriebes keine Daten im störenden Umfang verloren gehen.
Weiterbildungen der Erfindung sind durch die in den Unteransprüchen angegebenen Merkmale gekennzeichnet.
In Übereinstimmung mit der vorliegenden Erfindung ist eine Einrichtung zum Ausblenden eines Synchronisierungssignals aus einem digitalen Informationssignal vorgesehen, das in jeder Gruppe,bestehend aus einer Vielzahl von Blökken,übertragen wird.Jeder Block hat ein Synchronisierungssignal und ein Datensignal.
Ein Synchronisierungsimpulsmuster-Erkennungsmittel erkennt das Synchroniserungsbitmuster,das gleich einem vorbestimmten Synchronisierungssignal ist,in dem übertragenen Informationssignal und erzeugt ein Synchronisierungsimpulsmuster-Ausblendsignal in Übereinstimmung mit dem Prüfergebnis.
In einem Suchmodus wird der Anfang des Informationssignals in jeder Gruppe in Übereinstimmung mit dem ersten Synchronisierungsimpulsmuster-Ausblendsignal durch ein Informationsanfangs-Suchmittel erkannt.
Gemäß dem Suchmodus zählt ein Zählmittel eine Anzahl von Bits eines Blockes und erzeugt in der Folge ein Blocksyn-
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chronisierungssignal,das mit dem Synchronisierungsimpulsmuster-Ausblendsigna.l nach dem Zählen des letzten Bits eines jeden Blocks korrespondiert.
Wenn das Synchronisierungsimpulsmuster-Ausblendsignal erzeugt ist oder die Position des Bits,ausgenommen des letzten Bits eines Blocks,erreicht ist,wird der Inhalt des Zählmittels in einem Register gespeichert und die Apparatur in einen Prüfmodus verstzt.
In dem Prüfmodus wird für den Fall,daß das nächste Synchronisierungsimpulsmuster-Erkennungssignal erzeugt ist, wenn der Inhalt des Zählmittels in dem Register gleich mit dem nächsten Block ist,das gewonnene Synchronisierungsimpulsmuster-Ausblendsignal als ein neues Blocksynchronisierungssignal anstelle des vorhergehenden eingeführt.
Die vorliegende Erfindung wird im folgenden an Hand mehrerer/Ausführungsbeispiele für die Erfindung betreffender Figuren erläutert.
Fig.1 zeigt das Datenformat eines digitalen Video-Magnetbandrecorders (DVTR).
Fig.2 zeigt das Blockschaltbild eines Wiedergabesystems innerhalb eines DVTR.
Fig.3 zeigt ein Signaldiagramm zur Erklärung der Arbeitsweise des in Fig.2 gezeigten Systems. 30
Fig.4 zeigt ein Blockschaltbild einer bevorzugten Ausführungsform der vorliegenden Erfindung.
Fig.5-10 zeigen Signaldiagramme zur Erklärung der Arbeitsweise des in Fig.4 gezeigten Ausführungsbeispiels.
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Fig.11 zeigt ein Blockschaltbild eines anderen bevorzugten Ausführungsbeispiels für die vorliegende Erfindung.
Zunächst wird ein Datenformat eines DVTR,wie es im allgemeinen benutzt wird,und eine grundsätzliche Schaltungsanordnung eines Wiedergabesystems an Hand der Fig.1-3 beschrieben.
Ein Datenformat des DVTR ist im allgemeinen durch ein Datensignal mit einem Datenformat,wie es in Fig.1 gezeigt ist,vertreten,da ein Videosignal an sich einen kontinuierlichen Informationsstrom darstellt.Wenn das Datensignal von einer Spur zu einer anderen wechselt,ist die Signalfolge unterbrochen,weshalb die Spur an ihrem Anfang mit einer Vorinformation und an ihrem Ende mit einer Nachinformation,wie in Fig.1 gezeigt,versehen ist.In Fig.1 bezeichnet S ein Synchronisierungsimpulsmuster.ID bezeichnet ein Erkennungsmuster des Codierungssystems für jeden Block.
Fig.2 zeigt eine grundsätzliche Schaltungsanordnung eines Wiedergabesystems innerhalb eines DVTR.Ein auf einem Aufzeichnungsmittel 1 aufgezeichnetes Signal mit dem in Fig. 1 gezeigten Datenformat wird mittels eines Kopfes 2 erkannt und anschließend in einem Wiedergabeverstärker 3 verstärkt.Das Signal,das so verstärkt ist,wird einer digitalen Signalerkennungsschaltung 4 zur Gewinnung eins Datensignals zugeführt.Das Datensignal wird einer PLL(phaselocked loop)-Schaltung zugeführt,die dazu dient,die Bitsynchronisation vorzunehmen,was der Erzeugung eines Haupt- taktimpulses entspricht,der als Referenzimpuls PR bezeichnet ist.Der Referenzimpuls PR hat eine reelle Einschaltdauer von ungefähr 50%.Fig.3 zeigt jedoch lediglich eine Zeitmarke für die Anstiegsflanke des Impulses.Der Referenzimpuls PR und ein Datensignal Sn haben eine Phasenbeziehung an einer Codierungsstelle,die in Fig.3A gezeigt ist.Zum
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Zwecke der korrekten Erzeugung des originalen Datensignals trotz einer Signalverwackelung (jitter) wird der Referenzimpuls PR einer Verzögerungsschaltung 6 zugeführt,um die Phasenbeziehung,die in Fig.3 gezeigt ist,wie eine Phasenbeziehung gemäß Fig.3B einzustellen.
Das Datensignal,das von der digitalen Signalerkennungsschaltung 4 geliefert wird,wird an eine Datensignal-Phaseneinstellschaltung,beispielsweise ein D-Flipflop 7 gegeben,wo das Datensignal durch das Referenzsignal,das von der Verzögerungsschaltung 6 geliefert wird, abgetastet wird.Im Ergebnis haben das Datensignal,das vom Ausgang des D-Flipflop 7 geliefert wird,und der Referenzimpuls die gleiche Phasenbeziehung,wie sie an der Codierungsstelle in Fig.3A gezeigt ist.
Eine Synchronisierungssignal-Ausblendschaltung 8 dient zum Ausblenden eines Synchronisierungsimpulsmusters aus dem Datensignal,das von dem D-Flipflop 7 in Abhängigkeit von dem Referenzimpuls,der seinerseits von der Verzögerungsschaltung 6 geliefert wird,und einem PG-Impuls,der von einem Impulsgenerator 9 geliefert wird,in Korrespondenz mit einer Periode,bei welcher jede Spur auf dem Aufzeichnungsmittel erscheint,wobei ein Synchronisierungsimpuls P„ gewonnen wird.Der Synchronisierungsimpuls Pc wird zusammen mit dem Referenzimpuls PD an einen ersten Decoder 10 geliefert,der so wirkt,daß das Datensignal SD,das von dem D-Flipflop 7 geliefert wird,durch die Synchronisierungssignal-Ausblendschaltung 8 in ein originales Codesignal,aufbauend auf dem Synchronisierungsimpuls Pc,umgewandelt wird. Das originale Codesignal wird an einen Video-Prozessor (nicht gezeigt) übermittelt,der als Fehlerkorrektor mittels einer Zeitbasiskorrektur o.a. fungiert.
Eine der bevorzugten Ausführungsformen der Erfindung wird
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nun im einzelnen an Hand der Fig.4-10 beschrieben.
Fig.4 zeigt eine Schaltungsanordnung einer Blocksynchronisierungssignal-Ausblendschaltung gemäß der vorliegenden Er findung.
Wie aus der Figur zu entnehmen ist,wird über eine erste Eingangsklemme 11 das kontinuierlich eingephaste Datensignal S vom Ausgang des D-Flipflop 7,das in Fig.2 gezeigt ist,und über eine zweite Eingangsklemme 12 der Referenzimpuls P_. vom Ausgang der Verzögerungsschaltung 6,die ebenfalls in Fig.2 gezeigt ist,geliefert.Zusätzlich wird an eine dritte Eingangsklemme 13 der PG-Impuls aus dem Impulsgenerator 9,der ebenfalls in Fig.2 gezeigt ist,als Reaktion auf die Periode,während jede der Spuren auf dem Aufzeichnungsmittel erscheint,geliefert.
Das Bezugszeichen 14 bezeichnet ein Schieberegister,das das Datensignal S ,das über die erste Eingangsklemme 11 als Reaktion auf den Referenzimpuls Pn,der über die zweite Eingangsklemme geliefert wird,fortlaufend verschiebt. Mit dem Bezugszeichen 15 ist ein zweiter Decoder bezeichnet,mittels dessen der Zusatand,in dem das Eingangssignal von dem Schieberegister 14 gleich dem voreingestellten Bitmuster des Synchronisierungssignals,das in einen Block,beispielsweise bestehend aus N Bits von 0 bis N-1 eingebracht ist,und der ein Synchronisierungsimpulsmuster-Erkennungssignal S erzeugt,erkannt wird.Das Bezugszeichen 16 bezeichnet eine Suchmodus-Einstellschaltung,die benutzt wird, um das Synchronisierungsimpulsmuster-Erkennungssignal,das von dem zweiten Decoder 15 geliefert wird,zu suchen,um die Startposition des Datensignals festzulegen.Diese Schaltung besteht beispielsweise aus einem D-Flipflop.Das Bezugszeichen 17 bezeichnet ein erstes UND-Glied,das während des
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Suchmodussignals das Synchronisierungsimpulsmuster-Erkennungssignal S durchläßt.Ein Ausgang des UND-Gliedes
17 ist mit einem der Eingänge eines ersten ODER-Gliedes
18 verbunden und außerdem über einen ersten Inverter 19
auf die Suchmodus-Einstellschaltung 16 zu deren Rückstellung rückgekoppelt.Das Bezugszeichen 20 bezeichnet eine Phaseneinstellschaltung,die beispielsweise als D-Flipflop ausgeführt ist und dazu benutzt wird/ein Blocksynchronisierungssignal SYNC entsprechend dem zuvor erwähnten Synchronisierungsimpulsmuster-Erkennungssignal S ,das von dem ersten ODER-Glied 18 nach dem Einstellen der Phase von S mit dem Referenzimpuls Pn benutzt wir§r5as^l?öcksynchronisierungssignal SYNC wird über eine erste Ausgangsklemme 21 an den in Fig.2 gezeigten Decoder geliefert.
Das Bezugszeichen 22 bezeichnet einen N-Zähler,der dazu dient,den Block von N Bits in Abhängigkeit von dem Referenzimpuls PR,der über die zweite Eingangsklemme 12 geliefert wird,abzuzählen.Der N-Zähler 22 wird durch das Blocksynchronisierungssignal rückgesetzt und startet seine Zähloperation im Augenblick seines rückgesetzten Zustandes. Mit dem Bezugszeichen 23 wird ein zweiter Decoder bezeichnet,der seinen Ausgang jeweils dann öffnet,um sein Ausgangssignal jedesmal,wenn der Zähler 22 das Abzählen eines Blocks beendet hat,abzugeben,d.h.jedesmal dann,wenn er das Bit N-1, das das letzte Bit jedes Blocks ist ,gezählt hat.Der Ausgang bleibt verriegelt,wenn der Inhalt des Zählers 22 nicht mit dem Bit N-1 übereinstimmt.Das Bezugszeichen 24 bezeichnet ein zweites UND-Glied,dessen Ausgang in dem Falle leitend wird,daß der Suchmodus nicht besteht,womit das Ausgangssignal von dem zweiten Decoder 23 unter der Bedingung, daß das Bit N-1 jedes Blocks erreicht ist,durch das erste ODER-Glied 18 auf das Flipflop 20 durchgreift.
Die Bezugszeichen 25,26,27 und 28 bezeichnen jeweils ein
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drittes,viertes,fünftes bzw.sechstes UND-Glied,die zum Zwecke der Verhinderung einer Fehloperation der logischen Schaltung,die abhängig von einer Impulsflankenstörspannung, hervorgerufen durch eine Verzögerung während der Umschaltung eines integrierten Schaltkreises,vorgesehen sind,wie später beschrieben wird.An einen der Eingänge jedes der UND-Glieder 25 und 26 wird über einen zweiten Inverter 29 der Referenzimpuls Pn von der zweiten Eingangsklemme 12 geliefert.An die anderen Eingänge der UND-Glieder 25 und 26 werden die Ausgangssignale der Decoder 15 bzw.23 gelegt. Die Ausgänge der UND-Glieder 25 und 26 sind mit je einem Eingang des fünften UND-Gliedes 27 verbunden,dessen Ausgang über ein zweites ODER-Glied 30 mit einem Rücksetzeingang R einer Prüfmodus-Einstellschaltung 31,die später beschrieben wird,verbunden ist.Ein erster Signaleingang des sechsten UND-Gliedes 28 ist über einen dritten Inverter 32 mit dem Signalausgang des zweiten Decoders 23 verbunden. Ein zweiter Eingang des sechsten UND-Gliedes 28 ist mit dem Ausgang des dritten UND-Gliedes 25 verbunden. 20
Die Prüfmodus-Einstellschaltung 31 ist beispielsweise aus einem RS-Flipflop 31a und einem D-Flipflop 31b zusammengesetzt.Das D-Flipflop 31b ist zum Zwecke der Verzögerung des Ausgangssignals des RS-Flipflop 31a um etwa eine Taktlänge vorgesehen.Ein Setzeingang S des RS-Flipflop 31a ist mit dem Ausgang des sechsten UND-Gliedes 28 verbunden.Ein Ausgang Q des RS-Flipflop 31a ist mit einem Eingang D des D-Flipflop 31b der nächsten Stufe verbunden.Wenn das Synchronisierungsimpulsmuster-Erkennungssignal S von dem zweiten Decoder 15 während einer zwischenzeitlichen Bit-Bedingung abweichend vom letzten Bit N-1 des Blocks,beispielsweise bei dem i-ten Bit geliefert wird,wird die Prüfmodus-Einstellschaltung 31 in einem Prüfmodus zum Prüfen über das dritte UND-Glied 25 und das sechste UND-Glied 28 durch das Signal ST versetzt,gleichgültig,ob das Synchro-
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nisierungsimpulsmuster-Erkennungssignal S sich im korrekten Synchronisierungszustand befindet oder nicht.Die maximale Dauer dieses Prüfmodus beträgt eine Blockdurchlaufdauer.Ein Ausgang Q des D-Flipflop 31b ist mit einem dritten Eingang des sechsten UND-Gliedes 28 verbunden,um eine Fehloperation,bedingt durch ein Signal,das unter irgendwelchen anderen Bitbedingungen während des Prüfmodus entstehen kann,zu verhindern.Zusätzlich empfängt das D-Flipflop 31b den Referenzimpuls P_ über die Inverter 29 und 33,um das Ausgangssignal des RS-Flipflop 31a der vorhergehenden Stufe um ca. eine Taktlänge zu verzögern.Der Referenzimpuls V kann direkt,ohne diesen Inverter zu durchlaufen,dem D-Flipflop 31b zugeführt werden.
Das Bezugszeichen 34 bezeichnet ein Register zum Speichern der oben genannten Bitbedingung inmitten des Blocks,z.B. des i-ten Bits,wenn das Synchronisierungsimpulsmuster-Erkennungssignal bei dem i-ten Bit gewonnen wird.Das Bezugszeichen 35 bezeichnet einen Komparator zum Vergleichen der durch das i-te Bit dargestellten Bedingung des in diesem Augenblick präsenten Blocks (Rahmens),die in dem Register 34 mit der das i-te Bit darstellenden Bedingung des nächsten Blocks gespeichert ist.Ein Ausgang des Komparators 35 ist über ein zweites ODER-Glied 30 mit einem Rücksetzeingang R des RS-Flipflop 31a und einem ersten Eingang eines siebten UND-Gliedes 36 verbunden.Ein zweiter Eingang des siebten UND-Gliedes 36 ist mit dem Ausgang Q des D-Flipflop 31b verbunden.Ein dritter Eingang des siebten UND-Gliedes 36 ist mit dem Ausgang des zweiten Decoders 15 verbunden.Falls die durch das i-te Bit gegebene Bedingung des gerade behandelten Blocks die gleiche ist wie die durch das i-te Bit gegebene Bedingung des nächsten Blocks während des Suchmodus,wirkt das siebte UND-Glied 36 derart,daß das Synchronisierungsimpulsmuster-Erkennungssignal S ,das vom Decoder 15 geliefert wird,als ein Blocksynchronisierungs-
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signal SYNC durch das ODER-Glied 18 zu dem Flipflop 20 übertagen wird.
Das Bezugszeichen 37 bezeichnet ein Äquivalenz-Verzögerungsglied,beispielsweise ein D-Flipflop,das dazu dient,das Datensignal S ,das über die erste Eingangsklemme 11 geliefert wird,um eine Taktlänge in Bezug auf den Referenzimpuls Pn zu verzögern,um das Datensignal Sn in Phase mit dem Blocksynchronisierungssignal SYNC zu bringen und anschließend das Datensignal S über eine zweite Ausgangsklemme 38 an den in Fig.2 gezeigten ersten Decoder 10 zu liefern.Die Arbeitsweise der Blocksynchronisierungssignal-Ausblendschalturtg wird im folgenden mit Hilfe der in den Fig.5-10 gezeigten Impulsdiagramme beschrieben. 15
Zunächst wird die Arbeitsweise am Beginn einer Spur mit Hilfe der Fig.5 beschrieben.Wenn der PG-Impuls,siehe Fig. 5A,der erzeugt wird,wenn der Anfang einer Spur erkannt worden ist,über die dritte Eingangklemme 13 dem Flipflop 16, das die Suchmodus-Einstellschaltung darstellt,zugeführt wird,wird das Flipflop 16 in den Zustand des Suchmodus gebracht,um an seinem Signalausgang Q ein Ausgangsignal S.. zu erzeugen,siehe Fig.5B.Dem Schieberegister 14 wird fortlaufend das in Fig.5D gezeigte Datensignal S über die erste Eingangsklemme 11 in Synchronismus mit dem Referenzimpuls,der in Fig.5C gezeigt ist, zugeführt.Die in Fig.5C auf der Zeitachse aufgetragenen Referenzangaben zeigen in etwa den Zählzustand des N-Zählers 22 an.In Fig.5C ist ein Block aus N Bits von 0 bis N-1 zusammengesetzt. 30
Wenn das gleiche Bitmuster als Synchronisierungsmuster in jeden Block des Datensignals,fortlaufend in dem Schieberegister 14 verschoben,eingebracht wird und von dem zweiten Decoder als solches erkannt wird,erzeugt der zweite Decoder 15 ein Synchronisierungsimpulsmuster-Erkennungssignal S ,
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wie es in Fig.5E gezeigt ist.Am Anfang der Spur wird das zuerst gewonnene Synchronisierungsimpulsmuster-Erkennungssignal S1 als Blocksynchronisierungssignal benutzt,d.h.als Anfangsmarke.Danach wird der folgende Synchronisierungssignal-Ausblendvorgang gestartet.Das bedeutet,daß das Synchronisierungsimpulsmuster-Erkennungssignal S1 vom zweiten Decoder 15 über das erste UND-Glied 17 und das erste ODER-Glied 18 an das die Phaseneinstellschaltung 20 realisierende Flipflop geliefert wird,wo das Synchronisierungsimpulsmuster-Erkennungssignal ST um eine Taktlänge verzögert wird, um in Phase mit dem Referenzimpuls gebracht zu werden. Anschließend wird es als Blocksynchronisierungssignal SYNC,in diesem Fall als Anfangsmarke,an die erste Ausgangsklemme 21 abgegeben.Auf die Verzögerung des Blocksynchronisierungssignals SYNC folgend wird das Datensignal S , das über die erste Eingangsklemme 11 an die zweite Ausgangsklemme 38 geliefert wird,um eine Taktlänge durch das Äquivalenz-Verzögerungsglied 37 verzögert,vergl.Fig.5G.
Wie oben ausgeführt,wird der Anfang des Datensignals ebenfalls während des Suchvorgangs für den Adressierungsvorgang gesucht.Das zuerst gewonnene Synchronisierungsimpulsmuster-Erkennungssignal S wird als Synchronisierungssignal betrachtet und geliefert.air gleichen Zeit bewirkt das Ausgangssignal des ersten ODER-Gliedes 18 das Rücksetzen des N-Zählers 22.Bis der nächste Suchvorgang beginnt,arbeitet der N-Zähler 22 so,daß er den Block von N Bits fortlaufend in Wiederholung in Synchronismus mit dem Referenzimpuls mittels einer Schleifenschaltung von dem zweiten Decoder 23 durch das zweite UND-Glied24,das erste ODER-Glied 18 und den N-Zähler 22 zurück zum zweiten Decoder 23 abzählt. Das bedeutet,daß der N-zähler 22 derart arbeitet,daß er die Blocklänge des Blocks,der über 0 bis N-1 Bits reicht, in Abhängigkeit von dem Referenzimpuls P abzählt.Der zweite Decoder 23 erzeugt ein Ausgangssignal an der Stelle des
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letzten Bits innerhalb des Blocks,d.h. bei dem Bit N-1. Dieses Ausgangssignal wird als das Synchronisierungssignal über das zweite UND-Glied 24 und das erste ODER-Glied weitergeleitet.Wie in Fig.5D gezeigt ist,ist am Spurende keine Information vorhanden.Hier wird die Vorinformation zur Synchronisierung für die PLL(phase-locked loop)-Schaltung benutzt.Im Ergebnis wird dadurch das Synchronisierungssignal am Spuranfang nicht benötigt.Darum ist es selbst dann,wenn der zweite Decoder 23 sein Ausgangssignal während des Suchvorgangs liefert,der Ausgang des zweiten UND-Glieds 24 durch das Ausgangssignal des Signalausgangs des Flipflop 16 verriegelt,damit das Ausgangssignal des zweiten Decoders 23 nicht weitergeleitet wird.
Der N-Zähler 22,der wie oben beschrieben rückgesetzt wurde, beginnt jeden Block vom Augenblick des Rücksetzens an abzuzählen ,wobei er den Reproduktionsvorgang beibehält.
Wie der Zustand der Schaltung beschaffen ist,wenn der Prüfmodus im Falle der Gewinnung des Synchronisierungsimpulsmuster-Erkennungssignals inmitten eines Blocks während des oben behandelten Vorgangs beginnt und wie die Schaltung betrieben wird,nachdem eine Fehlsynchronisierung bestimmt worden ist,wird nun im folgenden mit Hilfe der Fig. 6 u.7 beschrieben.
Wie in Fig.6B gezeigt,wird,wenn das Synchroniseirungsimpulsmuster-Erkennungssignal an der Stelle des i-ten Bits (wobei i nicht gleich N-1 ist),beispielsweise,wenn es an der Stelle des zweiten Bits,nachdem das Synchronisierungsimpulsmuster-Erkennungssignal S1 von dem zweiten Decoder 15 an der Stelle des letzten Bits N-1 eines Blocks erzeugt worden ist,auftritt,dieses Signal durch die UND-Glieder 25 u. 28 zu dem Register 34 geleitet,das die zweite Bit-Bedingung des N-Zählers 22 in Abhängigkeit von diesem
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Synchronisierungsimpulsmuster-Erkennungssignal,das an der Stelle des zweiten Bits des Blocks gewonnen wurde,speichert. Zur gleichen Zeit wird auch das Ausgangssignal des sechsten UND-Gliedes 28 an den Setzeingang S des RS-Flipflop 31a der Prüfmodus-Einstellschaltung 31 geliefert,um ein Ausgangssignal CM,das in Fig.6C gezeigt ist,am Ausgang Q des D-Flipflop 31b,der dem Ausgang der Prüfmodus-Einstellschaltung 31 entspricht,zu erzeugen.Das bedeutet,daß der Prüfmodus begonnen wurde,gleichgültig,ob das an der Stelle des zweiten Bits gewonnene Synchronisierungsimpulsmuster-Erkennungssignal ein korrektes Blocksynchronisierungssignal darstellt oder nicht.
Unter der Bedingung,daß ein Synchronisierungsimpulsmuster-Erkennungsignal,wie es in Fig.6B gestrichelt gezeigt ist, vom Decoder 15 gewonnen wird,während der Inhalt des N-Zählers 22 in der N-1-Bit-Bedingung des betrachteten Blocks steht,wird das Synchronisierungsimpulsmuster-Erkennungssignal,das an der Stelle des vorhergehenden zweiten Bits gewonnen wurde,bestimmt,wenn es unglücklicherweise in dem Datenbereich erscheint,und dann augenblicklich von dem Ausgang des zweiten Decoders 23 über die UND-Glieder 26,27 und das ODER-Glied 30 an den Rücksetzeingang R des RS-Flipflop 31a,wie durch gestrichelte Linien in Fig.6C gezeigt,geliefert,wobei es den Prüfmodus der Prüfmodus-Einstellschaltung 31 ausschaltet.Währenddessen,wenn das Synchronisierungsimpulsmuster-Erkennungssignal nicht zur Verfügung steht oder nicht an der Stelle des letzten Bits,d.i.das Bit N-1 des Blocks,in dem das Synchronisierungsimpulsmuster-Erkennungssignal an der Stelle des zweiten Bits,wie oben beschrieben, gewonnen wurde,nicht gewonnen wird,wird das Synchronisierungsimpulsmuster-Erkennungssignal entweder an der Stelle des zweiten Bits des nächsten Blocks,der abgetastet wird, gewonnen oder nicht gewonnen.Falls ein solches Signal gewonnen wird,wird das vergleichende Ausgangssignal S ,das
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in Fig.6D gezeigt ist,von dem Komparator 33 über das ODER-Glied 30 an die Prüfmodus-Einstellschaltung 31 geliefert, womit der Prüfmodus unterbrochen wird.Der Komparator 35 erzeugt das vergleichende Ausgangssignal S ,wenn die das i-te Bit betreffende Bedingung des gerade behandelten Blocks,die in dem Register 34 gespeichert ist,gleich der sich mit dem i-ten Bit des nächsten Blocks ergebenden Bedingung ist,womit der Prüfmodus der Prüfmodus-Einstellschaltung 31 ausgeschaltet wird.Dieser Vorgang hat nichts mit dem Prüfergebnis zu zun.
Auf diese Weise wird der bestehende Schritt sogar dann, wenn die Spur inmitten eines Blocks solche Bedingungen wie Fehlsynchronisierung,Ausfall des Synchronisierungssignals o.a. aufweist,beibehalten,bis ein neues ,korrektes Blocksynchronisierungssignal gewonnen wird.Daraus ergibt sich,daß das Signal bei jedem Block,das fortlaufend durch den N-Zähler 22 abgezählt wird,als Blocksynchronisierungssignal SYNC ,wie in Fig.6E gezeigt,mittels der Schleifenschaltung, bestehend aus dem zweiten Decoder 23,dem zweiten UND-Glied 24 und dem ersten ODER-Glied 18,geliefert wird.
Wie oben beschrieben,wird unter der Bedingung,daß das Synchronisierungsimpulsmuster-Erkennungssignal ST von dem zweiten Decoder 15 an der Stelle des letzten Bits,nämlich des Bits N-1 des ersten Blocks,gewonnen wird,falls das Synchronisierungsimpulsmuster-Erkennungssignal S ,das in Fig. 7B gezeigt ist,von dem zweiten Decoder 15 an der korrespondierenden Bit-Position,nämlich an Stelle des zweiten Bits des nächsten Blocks,geliefert wird,wird dieses Signal augenblicklich als das korrekte Blocksynchronisierungssignal SYNC,wie in Fig.7E gezeigt,geliefert.Das bedeutet,daß dieses Blocksynchronisierungssignal SYNC über das siebte UND-Glied 36,das erste ODER-Glied 18 und das die Phaseneinstellschaltung 20 darstellende Flipflop an die erste Ausgangsklemme 21 geliefert wird und von dort aus als Ausgangssi-
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2/
gnal abgegeben wird.Zu dieser Zeit wird dem siebten UND-Glied 36 das Signal CM,wie in Fig.7C gezeigt,von der Prüfmodus-Einstellschaltung 31 zugeführt,die durch das vorhergehende Synchronisierungsimpulsmuster-Erkennungssignal S und das vergleichende Ausgangssignal S ,das in Fig.7D gezeigt ist und vom Komparator 35 geliefert wird,in den
ist
Prüfmodus versetzt worden,wenn die durch das i-te Bit gegebene Bedingung des vorhergehenden Blocks gleich wird mit der durch das i-te Bit gegebenen Bedingung des gerade behandelten Blocks.
In diesem Augenblick wird das Ausgangssignal des Komparators 35 in Übereinstimmung mit dem Synchronisierungsimpulsmuster-Erkennungssignal S-. über das zweite ODER-Glied 30 an den Rücksetzeingang R des RS-Flipflop 31a geliefert. Daraus ergibt sich,daß der Prüfmodus der Prüfmodus-Einstellschaltung 31,wie in Fig.VC gezeigt,ausgeschaltet wird. Zusätzlich wird der N-Zähler 22 durch das Ausgangssignal des ersten ODER-Gliedes rückgesetzt.Von diesem Augenblick an wird der Zählvorgang für die Bitmuster eines jeden Blocks auf der Basis des korrekten Blocksynchronisierungssignals,das wie oben beschrieben gewonnen wurde,gestartet.
Wie oben beschrieben,wird die Block-Korrelation benutzt, um das korrekte Blocksynchronisierungssignal SYNC auszublenden. Falls eine Vielzahl von Synchronisierungsimpulsmuster-Erkennungssignalen,ζ.B. ST und S ' in einem Block (Rahmen) ,wie in Fig. 8 gezeigt,gewonnen wird,wird das erste Signal S geprüft und das nächste Signal S ' nicht geprüft und nicht beachtet.Wie oben beschrieben,wird das Synchronisierungssignal,das an erster Stelle gewonnen wird,als Anfangsmarke an dem Spuranfang benutzt.Ähnlich wie in diesem Fall wird das Synchronisierungsimpulmuster-Erkennungssignal,das als erstes gewonnen wird,gegenüber allen weiteren bevorzugt.
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Die Arbeitsweise der UND-Glieder 25,26 und 27,die zum Zwecke der Verhinderung einer Fehloperation,die durch Impulsflankenstörspannungen logischer Schaltkreise verursacht wird und mittels der Ubertragungsverzögerung der integrierten Schaltkreise ermöglicht ist,wird nun im einzelnen mit Hilfe der Fig.9 u. 10 beschrieben.Fig.9 zeigt den Fall, in dem das Synchronisierungsimpulsmuster-Erkennungssignal ST an der Stelle des letzten Bits eines Blocks gewonnen wird.Fig. 10 zeigt den Fall,in dem das Synchronisierungsimpulsmuster-Erkennungssignal S bei einer Bit-Bedingung, die inmitten des Blocks auftritt,gewonnen wird.
Der Bereich des niedrigen Pegels des Referenzimpulses Pn, der über die zweite Eingangsklemme 12 geliefert wird und in Fig.9A gezeigt ist,wird mittels eines zweiten Inverters 29 invertiert.Das Signal mit hohem Pegel,das daraus gewon-TTeYiwird, wird dem dritten UND-Glied 25 zugeführt ,das daraufhin das Synchronisierungsimpulsmuster-Erkennungssignal S1, das in Fig.9B gezeigt ist,überträgt und an seinem Ausgang ein schmales Signal S2,wie in Fig.9D gezeigt,abgibt.Auf ähnliche Weise wird ein Signal S.,das in Fig.9C gezeigt ist und von dem zweiten Decoder 2 3 geliefert wird,an das vierte UND-Glied 26 geliefert,das seinerseits das Signal S1 in der zweiten Hälfte des Referenzimpulses PR überträgt und somit ein schmales Signal S-,wie in Fig.9E gezeigt ,erzeugt .Daraus ergibt sich,daß das fünfte UND-Glied 27 ein Signal S4,das in Fig.9F in der zweiten Hälfte des Referenzimpulses Pn gezeigt ist,erzeugt,wenn das Synchronisierungsimpulsmuster-Erkennungssignal ST unter der Bedingung gewonnen wird,daß der Inhalt des N-Zählers 22 die durch das Bit N-1 gegebene Bedingung einnimmt.
Das Signal S4 ,das von dem UND-Glied 27 geliefert wird,veranlaßt die Prüfmodus-Einstellschaltung 31,ihren Ruhezustand einzunehmen,so daß der Prüfmodus ausgeschaltet wird.
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Ein Signal CM (gezeigt in Fig.9G),das ein invertiertes Ausgangssignal der Prüfmodus-Einstellschaltung 31 repräsentiert ,nimmt einen hohen Pegel an.Als Ergebnis daraus wird das sechste UND-Glied 28 durch das Signal CM der Prüfmodus-Einstellschaltung 31,das invertierte Ausgangssignal S. des zweiten Decoders 23 und das Signal S_ des dritteri UND-Gliedes 25 belegt.Das sechste UND-Glied 28 läßt seinen Ausgang verriegelt,da das Signal CM und das Signal S einen hohen Pegel,das invertierte Ausgangssignal S jedoch einen niedrigen Pegel hat.Ein Ausgangssignal S- des sechsten UND-Gliedes 28 behält demzufolge einen niedrigen Pegel, wie in Fig.9H gezeigt.Das bedeutet,daß es,wenn das Synchronisierungsimpulsmuster-Erkennungssignal S1 an der Stelle des letzten Bits,d.h.des Bits N-1 des Blocks erzeugt wird, nicht erforderlich ist,die Prüfmodus-Einstellschaltung 31 zu belegen,um sie in den Prüfmodus zu versetzen.
Falls der zweite Decoder 15 ein Synchronisierungsimpulsmuster-Erkennungssignal S liefert,wie durch die ausgezogenen Linien in Fig.10B gezeigt ist,wenn der inhalt des N-Zählers 22 irgend ein Bit außer das Bit N-1 betrifft,z.B. das Bit 0,das in Fig.10A gezeigt ist,liefert das dritte UND-Glied 25 ein schmales Signal S2,wie in Fig.10D gezeigt und wie oben beschrieben.Zu diesem Augenblick ist das Ausgangssignal des zweiten Decoders 23 auf niedrigem Pegel, wie in Fig.10C gezeigt,womit das Ausgangssignal des vierten UND-Gliedes 26 einen niedrigen Pegel annimmt,vergl. Fig.10E,und das Ausgangssignal des fünften UND-Gliedes 27 ebenfalls einen niedrigen Pegel annimmt,vergl.Fig.1OF.
Andererseits empfängt das sechste UND-Glied 28 das Ausgangssignal ,das von dem zweiten Decoder 23 geliefert und durch den dritten Inverter invertiert wird,wenn der Inhalt des N-Zählers 22 irgend ein anderes Bit als das Bit N-1 betrifft,und empfängt das invertierte Ausgangssignal CM, das in Fig.10G gezeigt ist,von aer Prüfmodus-Einstellschaltung31,womit das UND-Glied28 geöffnet wird.Als Ergebnis
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liefert das sechste UND-Glied 28 an seinem Ausgang ein Signal S5,vergl. Fig.1OH,wenn es das Signal S_ von dem dritten UND-Glied 25 entsprechend dem Synchronisierungsimpulsmuster-Erkennungssignal S_ empfängt.Das Signal S1. aus dem UND-Glied 28 wird der Prüfmodus-Einstellschaltung 31 zugeführt, womit diese in den Prüf modus versetzt wird. Es wird außerdem dem Register 34 zugeführt,das daraufhin den Inhalt des N-Zählers 22,nämlich das Bit 0,speichert.
Signalimpulsformen,die durch gestrichelte Linien in Fig.10 gezeigt sind,zeigen entsprechende Signalimpulsformen in den betreffenden Bereichen im Falle der Gewinnung des Synchronisierungsimpulsmuster-Erkennungssignals S ,wenn der Inhalt des N-Zählers 22 das Bit N-2 enthält.
Wie oben beschrieben,werden das Synchronisierungsimpulsmuster-Erkennungssignal S1 aus dem Decoder 15 und das Signal S1 aus dem Decoder 23 in schmale Signale mit Hilfe der UND-Glieder 25 und 26 umgesetzt und dann mittels des UND-gliedes 27 bzw. des UND-Gliedes 28 weiterverarbeitet.Daraus ergibt sich,daß es möglich ist,die Fehloperation,die durch die Erzeugung von Impulsflankenstörspannungen bei den logischen Schaltungen verursacht werden könnte,durch eine Übertragungsverzögerung der integrierten Schaltkreise vermieden werden kann und somit mehr fehlerfreie Synchronisierungssignale ausgeblendet werden können.
Fig.11 zeigt ein anderes Ausführungsbeispiel für die Erfindung. In dem vorhergehendenAusführungsbeispiel,das in Fig.4 gezeigt ist,wird das Synchronisierungsimpulsmuster-Erkennungssignal S1 erzeugt,wenn die Anzahl der Bits des Synchronisierungsimpulsmuster-Erkennungssignals vollständig mit der Anzahl der Bits des Synchronisierungsmusters, das zu übertragen ist,übereinstimmt.In dem vorliegenden Ausführungsbeispiel kann das Synchronisierungsimpulsmus-
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2/ IS
ter-Erkennungssignal S1 erzeugt werden,wenn die Anzahl der fehlerhaften Bits kleiner als eine gegebene Anzahl von Bits ist,sogar dann,wenn die Anzahl der Bits des Synchronisierungsimpulsmuster-Erkennungssignals nicht vollständig mit der Anzahl der Bits des Synchronisierungsmusters,das zu übertragen ist,übereinstimmt.
In Fig.11 bezeichnen die Bezugszeichen 14A und 14B Schieberegister ,die in Übereinstimmung mit der Anzahl aller gegebenen Bits vom Ende des Datensignals an ausgelegt sind, die fortlaufend zu liefern sind.Die Schiebregister erzeugen die Adressensignale.Mit ROM1 und ROM2 sind Festwertspeicher bezeichnet,die den Schieberegistern 14A bzw.14B zugeordnet sind.Das Bezugszeichen 15A bezeichnet einen Decoder zur Gewinnung eines gewünschten Synchronisierungsimpulsmuster-Erkennungssignals S_ in Abhängigkeit von den Ausgangssignalen der Festwertspeicher ROM1 und ROM2.Das vorliegende Ausführungsbeispiel,das in Fig.11 gezeigt ist, wird mit Hilfe eines Beispiels,in dem das Synchronisierungsimpulsmuster aus 16 Bits besteht und der fehlerhafte Bereich aus drei Bits zusammengesetzt ist,beschrieben.
Der Festwertspeicher ROM1 ist so programmiert,daß ein Ausgangssignal A1 erzeugt wird,wenn das Synchronisierungsimpulsmuster vollständig mit den letzten 8 Bits des Bitmusters übereinstimmt.Ein Ausgangssignal B1 wird gewonnen, wenn das Synchronisierungsimpulsmuster um irgend ein Bit unterschiedlich ist.Das Ausgangssignal C. wird gewonnen, wenn das Synchronisierungsbitmuster um zwei Bits unterschiedlich ist.In dem vorliegenden Ausführungsbeispiel werden jeweils acht Bits zugrundegelegt.Die Anzahl der Möglichkeiten zur Lieferung des Ausgangssignals A1 beträgt Die Anzahl der Möglichkeiten zur Lieferung des Ausgangssignals B.. beträgt:
8C1=8.
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Y Ik-
Die Anzahl der Möglichkeiten zur Lieferung des Ausgangssignals C1 beträgt:
8C2=28
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Der Festwertspeicher ROM2 ist in der gleichen Art wie der Festwertspeicher ROM1 programmiert,mit der Ausnahme,das das betrachtete Bitmuster auf die acht Bits der ersten Hälfte des Synchronisierungsbitmusters bezogen ist.In dem Festwertspeicher ROM2 entsprechen die Ausgänge A2,B2,C2 den Ausgängen A1,B1,C1 des Festwertspeichers ROM1.
In dem vorliegenden Ausführungsbeispiel wird ein 16-Bit-Impulsmuster als koinzident angesehen,wenn nicht mehr als zwei Bits inkoinzident sind.Daraus ergibt sich,daß das Synchronisierungsimpulsmuster-Erkennungssignal durch die folgende logische Gleichung mit Hilfe der Ausgangssignale AwB11C1 und A2,B ,C2 gegeben ist:
S1=A1(A2+B2+C2)+B1(A2+B2)+C1-A3
=A1·Α2+(A1 #B2+B1*A2* + *A1'C2+B1*B2+C1*A2*
In der oben angegebenen Gleichung korrespondiert der erste cAusdruck mit dem Ausgangssignal,das gewonnen wird,wenn 16 Bits vollständig miteinander übereinstimmen.Der zweite Ausdruck korrespondiert mit dem Ausgangssignal,das gewonnen wird,wenn ein einziges inkoinzidentes Bit vorliegt.Der dritte Ausdruck korrespondiert mit dem Ausgangssignal,das gewonnen wird,wenn zwei inkoinzidente Bits vorliegen.
Der Decoder 15A ist z.B. aus logischen Schaltkreisen zusammengestzt,die UND-Glieder und ODER-Glieder in Übereinstimmung mit der oben angegebenen Gleichung enthaltenfwomit das gewünschte Synchronisierungsimpulsmuster-Erken-
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nungssignal S1 erhalten werden kann.Die folgendei Signalbehandlungen werden in der gleichen Art wie in dem vorangehenden Ausführungsbeispiel,das in Fig.4 gezeigt ist,ausgeführt.
5
Mit den oben genannten Ausführungsbeispielen ist die vorliegende Erfindung für einen Anwendungsfall für DVTR beschrieben worden.Die Erfindung ist nicht darauf beschränkt und kann ebenso für jede andere Signalverarbeitungsapparatür,die ähnliche Datensignale verarbeitet,verwendet werden.
Außerdem ist die logische Schaltung zum Behandeln der Signale nicht auf die oben beschriebene Anordnung beschränkt. Jede andere geeignete logische Anordnung kann für den Zweck des Gewinnens des gewünschten Signals benutzt werden.
Oer/Pateiltanwalt
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Claims (4)

  1. 2950013
    Patentansprüche
    (t/Synchronisierungssignal-Ausblendsystem,insbesondere Blocksynchronisierungssignal-Ausblendsystem,für digitale Video-Magnetbandrecorder zum Ausblenden eines Synchronisierungssignals aus einem übertragenen digitalen Informationssignal,das aus einer Vielzahl von Blöcken besteht,die jeweils ein Synchronisierungssignal und ein Datensignal enthalten,dadurch gekennzeichnet ,daß ein Synchronisierungssignalmuster-Erkennungsmittel zum Erkennen eines mit einem vorbestimmten Synchronisierungssignal übereinstimmenden Synchronisierungsbitmusters aus dem Informationssignal und zum Erzeugen eines Synchronisierungsimpulsmuster-Erkennungssignals (ST) vorgesehen ist, daB ein Zählmittel zum Abzählen der Anzahl der Bits eines Blocks und zum fortlaufenden Erzeugen eines Blocksynchronisierungssignals (SYNC) entsprechend dem Synchronisierungsimpulsmuster-Erkennungssignal (S) nach dem Zählen des jeweils letzten Bits eines jeden Blocks vorgesehen ist und daß eine Prüfmodus-Einstellschaltung (31) zum Speichern des Inhalts des Zählmittels,wenn das Synchronisierungsimpulsmuster-Erkennungssignal (S3.) an der Stelle des vorletzten Bits eines Blocks erzeugt ist,und zum Einstellen eines Prüfmodus,wobei die Prüfmodus-Einstellschaltung (31) das Synchronisierungsimpulsmuster-Erkennungssignal (S ) als neues Blocksynchronisierungssignal (SYNC) anstelle des vorhergehenden Blocksynchronisierungssignals (SYNC) für den Fall einführt,daß das Synchronisierungsimpulsmuster-Erkennungssignal (S ) erzeugt wird,wenn der Inhalt des Zählmittels in dem betreffenden Block mit dem des nächsten Blocks übereinstimmten! zum Rücksetzen des Zählmittels vorgesehen ist.
  2. 2.Synchronisierungssignal-Ausblendsystem nach Anspruch 1, dadurch gekennzeichnet ,daß ein Informations-
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    anfangs-Suchmittel zum Erkennen des Anfangs eines Informationssignals in jeder Gruppe in Übereinstimmung mit dem ersten Synchronisierungsimpulsmuster-Erkennungssignal (S1) aus dem Synchronisierungsimpulsmuster-Erkennungsmittel vorgesehen ist.
  3. 3.Synchronisierungssignal-Ausblendsystem nach Anspruch 1, dadurch gekennzeichnet ,daß eine aus einer Vielzahl von UND-Gliedern bestehende Logikanordnung zur Vermeidung von Pehloperationen vorgesehen ist.
  4. 4.Synchronisierungssignal-Ausblendsystem nach Anspruch 1, dadurch gekennzeichnet , daß bei jeder der Signalgruppen eine Vorinformation beziehungsweise eine Nachinformation an jedem ihrer Enden vorgesehen ist.
    S.Synchronisierungssignal-Ausblendsystem nach Anspruch 1, dadurch gekennzeichnet ,daß das Synchronisierungsimpulsmuster-Erkennungsmittel ein Schieberegister (14,14Af14B) zum Empfang der Information und ihrer sequentiellen Verschiebung und einen Decoder zum Erzeugen des Synchronisierungsimpulsmuster-Erkennungssignals (S1) enthält.
    e.Synchronisierungssignal-Ausblendsystem nach Anspruch 5, dadurch gekennzeichnet ,daß ein Suchmittel zum Vergleichen des Ausgangssignals des Schieberegisters (14,14A,14B) mit dem vorbestimmten Synchronisierungssignal und zum Liefern von Ausgangssignalen entsprechend der jeweiligen Differenz der beiden miteinander verglichenen Signale vorgesehen ist.
    T.Synchronisierungssignal-Ausblendsystem nach Anspruch 6, dadurch gekennzeichnet ,daß das Suchmittel aus zumindest einem Festwertspeicher (ROM1,ROM2) besteht.
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DE19792950015 1978-12-12 1979-12-12 Synchronisierungssignal-ausblendsystem, insbesondere blocksynchronisierungssignal-ausblendsystem fuer digitale video-magnetbandrecorder Ceased DE2950015A1 (de)

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FR (1) FR2444370A1 (de)
GB (1) GB2038593B (de)
NL (1) NL7908952A (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0074039A1 (de) * 1981-08-28 1983-03-16 Matsushita Electric Industrial Co., Ltd. Aufzeichnungs- und Wiedergabegerät für PCM Signale
DE3533962A1 (de) * 1985-09-24 1987-03-26 Thomson Brandt Gmbh Verfahren zur uebertragung eines digitalsignals
DE3722567A1 (de) * 1987-07-08 1989-01-19 Siemens Ag Verfahren und schaltungsanordnung zur rahmensynchronisierung

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8003477A (nl) * 1980-06-16 1982-01-18 Philips Nv Inrichting voor het verwerken van serieele informatie welke is voorzien van synchronisatiewoorden.
FR2487146B1 (fr) * 1980-07-18 1986-11-14 France Etat Systeme de multiplexage numerique sur canal a debit continu
GB2089178B (en) * 1980-11-18 1984-07-04 Sony Corp Digital signal processing
JPS57211612A (en) * 1981-06-23 1982-12-25 Sony Corp Phase servo circuit
CA1212729A (en) * 1981-12-08 1986-10-14 Hiroshi Ogawa Digital signal detecting and compensating circuit with adjustable window signal
DE3151251A1 (de) * 1981-12-24 1983-07-07 Robert Bosch Gmbh, 7000 Stuttgart Verfahren und schaltungsanordnung zur wiedergabe digital codierter signale
JPH0648582B2 (ja) * 1982-03-31 1994-06-22 株式会社日立製作所 光学的情報記録再生方法
US4453260A (en) * 1982-06-15 1984-06-05 Tokyo Shibaura Denki Kabushiki Kaisha Synchronizing circuit for detecting and interpolating sync signals contained in digital signal
JPS5930217A (ja) * 1982-08-06 1984-02-17 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 誤り検出機能を有する復調器
JPS5977605A (ja) * 1982-10-26 1984-05-04 Sansui Electric Co 読取りクロツク生成方式
JPS59117838A (ja) * 1982-12-24 1984-07-07 Sony Corp マ−カ−信号検出回路
US4525754A (en) * 1983-04-06 1985-06-25 Ampex Corporation System and method for synchronization of rotary head magnetic recording/reproducing devices
US4825403A (en) * 1983-05-16 1989-04-25 Data General Corporation Apparatus guaranteeing that a controller in a disk drive system receives at least some data from an invalid track sector
FR2548814B1 (fr) * 1983-07-04 1986-05-02 Thomson Csf Procede et dispositif de remise en forme d'un signal de lecture de donnees enregistrees sur disque optique
JPS6083264A (ja) * 1983-10-14 1985-05-11 Nippon Gakki Seizo Kk フレ−ム同期したカウンタ回路
NL8303567A (nl) * 1983-10-17 1985-05-17 Philips Nv Inrichting voor het weergeven van videosignalen.
JPS60157773A (ja) * 1984-01-27 1985-08-19 Ricoh Co Ltd 同期信号検出装置
JP2565184B2 (ja) * 1985-02-28 1996-12-18 ソニー株式会社 信号選択回路
US4808884A (en) * 1985-12-02 1989-02-28 Western Digital Corporation High order digital phase-locked loop system
JPS62202361A (ja) * 1986-02-28 1987-09-07 Sharp Corp 同期情報の検出装置
JP2585536B2 (ja) * 1986-06-09 1997-02-26 株式会社日立製作所 ディジタルデ−タ再生装置
JPS6390089A (ja) * 1986-10-02 1988-04-20 Victor Co Of Japan Ltd デジタル信号再生装置
DE3642636A1 (de) * 1986-12-13 1988-06-23 Bosch Gmbh Robert Verfahren zur erfassung und substitution von synchronworten in pcm-daten und schaltungsanordnung hierfuer
US4868430A (en) * 1988-02-11 1989-09-19 Ncr Corporation Self-correcting digitally controlled timing circuit
JP2745704B2 (ja) * 1989-07-26 1998-04-28 ソニー株式会社 情報伝送装置
JP2692281B2 (ja) * 1989-07-31 1997-12-17 ソニー株式会社 データ処理装置
JPH0391930U (de) * 1989-12-29 1991-09-19
JP3093830B2 (ja) * 1991-07-19 2000-10-03 株式会社リコー 画像デ−タ圧縮伝送方法
KR960015526A (ko) * 1994-10-19 1996-05-22 이헌조 디지탈 브이씨알(dvcr)의 동기신호검출장치
KR0147110B1 (ko) * 1995-02-23 1998-10-15 구자홍 디브이씨알의 동기신호검출장치
KR0148181B1 (ko) * 1995-03-31 1998-10-15 김광호 디지탈 기록재생시스템의 가변적 동기패턴검출장치 및 방법
JP3464558B2 (ja) * 1995-03-31 2003-11-10 富士通株式会社 エンコード装置及び記憶装置
KR19980047712A (ko) * 1996-12-16 1998-09-15 구자홍 자기기록기의 동기신호 검출장치
KR100244190B1 (ko) 1997-08-29 2000-02-01 구자홍 동기신호 검출회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2803824A1 (de) * 1977-02-07 1978-08-17 Basf Ag Verfahren und anordnungen zur kodierung eines farbvideosignals, insbesondere in einem farbvideo-aufzeichnungs- /wiedergabesystem

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3685021A (en) * 1970-07-16 1972-08-15 Intern Computer Products Inc Method and apparatus for processing data
US4157573A (en) * 1977-07-22 1979-06-05 The Singer Company Digital data encoding and reconstruction circuit
US4145683A (en) * 1977-11-02 1979-03-20 Minnesota Mining And Manufacturing Company Single track audio-digital recorder and circuit for use therein having error correction
US4215430A (en) * 1978-09-26 1980-07-29 Control Data Corporation Fast synchronization circuit for phase locked looped decoder
US4202018A (en) * 1978-09-27 1980-05-06 Soundstream, Inc. Apparatus and method for providing error recognition and correction of recorded digital information

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2803824A1 (de) * 1977-02-07 1978-08-17 Basf Ag Verfahren und anordnungen zur kodierung eines farbvideosignals, insbesondere in einem farbvideo-aufzeichnungs- /wiedergabesystem

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0074039A1 (de) * 1981-08-28 1983-03-16 Matsushita Electric Industrial Co., Ltd. Aufzeichnungs- und Wiedergabegerät für PCM Signale
DE3533962A1 (de) * 1985-09-24 1987-03-26 Thomson Brandt Gmbh Verfahren zur uebertragung eines digitalsignals
DE3722567A1 (de) * 1987-07-08 1989-01-19 Siemens Ag Verfahren und schaltungsanordnung zur rahmensynchronisierung

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