DE2854549A1

DE2854549A1 - Verfahren und schaltung zur vor- ort-pruefung und -diagnose von schaltungschips mit vorzugsweise strombedingter logik

Info

Publication number: DE2854549A1
Application number: DE19782854549
Authority: DE
Inventors: Mark A Menezes; Herbert Stopper; Raymond C Yuen
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1977-12-23
Filing date: 1978-12-18
Publication date: 1979-06-28
Also published as: US4183460A; IT1100622B; JPS5492069A; BR7808233A; GB2010497B; FR2412848A1; DE2854549C2; JPS6321154B2; FR2412848B1; IN150900B; GB2010497A; YU287178A; NL182025C; SE7812490L; SE433671B; NL7812362A; PL211560A1; NL182025B; IT7830659A0

Description

Beschreibung

Die Erfindung beschäftigt sich mit einer Einrichtung und mit einem Verfahren zur Prüfung und Diagnose integrierter Schaltungschips, und beschäftigt sich insbesondere mit einer Einrichtung zur Bestimmung offener, d.h. nicht angeschlossener Eingangsanschlüsse oder solcher Eingangsanschlüsse , die getrennt werden, oder zur Lokalisierung von Unterbrechungen in der Verbindung zwischen den Eingangsanschlüssen und den Ausgangsanschlüssen anderer Chips, sowie mit einer Einrichtung zur Lokalisierung kurzgeschlossener Ausgangsanschlüsse sowie zur Identifizierung von Chips, deren logische Funktion fehlerhaft geworden ist.

Eine Anzahl von Einrichtungen zur Prüfung des ordnungsgemäßen Betriebs von Bauteilen oder Untergruppen in Datenverarbeitungsanlagen ist entwickelt worden, und die Notwendigkeit zur schnellen und leichten Feststellung schadhafter Chips ist seit langem anerkannt.

Eine Anzahl bekannter Testeinrichtungen zur Diagnose schadhafter Datenverarbeitungskomponenten ist beispielsweise in der US-Patentschrift 3 739 160 beschrieben. In dieser Patentschrift wird auch ein binäres Untersystem erläutert, das vermöge seiner Komponenten und Schaltung ein Zeichen oder eine eindeutige Identifikation in der Form durch diese erzeugter Binärsignale hat, wenn mehrere Binärsignale einer bekannten Folge zyklisch durch ein Wortbilder genanntes Gerät abgegeben werden. Ein schadhaftes Teilsystem wurde, dadurch lokalisiert, daß eine

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derartige bekannte Binärsignalfolge zyklisch eine vorgewählte Anzahl von Malen angelegt worden ist, daß dann die durch das Untersystem erzeugten Signale mit dem Binärsignalzeichen verglichen v/erden, welche unter identischen Bedingungen von einem bekannten binären Untersystem erzeugt worden sind. Wenn keine Übereinstimmung festgestellt werden kann, wurde ein Ausfall oder ein Fehler in dem Untersystem angezeigt.

Im Anschluß an diese Patentschrift wurde für ein vorgegebenes integriertes Schaltungschip die charakterisierende Binärsignalfolge festgestellt, die an den Ausgangsanschlüssen des Chips auftreten, wenn ausgewählte Binärsignale oder Routinen zyklisch eine Anzahl von Malen auf das Chips durch eine Testvorrichtung, etwa den oben erwähnten Wortgeber, gegeben worden sind. Eine solche charakterisierende Impulsfolge wird eine Zeichenidentifikation oder eine Kennschrift genannt, und nach dem zyklischen Anlegen von Routinen wird die logische Funktion des Chips als fehlerhaft festgestellt, wenn die Kennschrift sich nicht wieder einstellte Somit hat jedes Chip, d.h. eine Speicherschaltung^ eine Registerschaltung, eine Treiberempfängerschaltung , etc., eine es charakterisierende Kennschrift, und es gibt eine Routine in dem Prüfgerät für jede Klasse derartiger Chips. Außerdem hat jedes Chip eine Folge von Binärsignalen oder auf ihm codierter Codes, die die Klasse bezeichnen, zu der das Chip gehört, und dieser Code kann wieder dadurch gefunden werden, daß Binärsignale zyklisch auf das Chip durch die Prüfvorrichtung gegeben werden. Ferner ist eine Schaltung auf dem Chip vorgesehen, so daß die Kennschrift festgestellt oder im Falle von Fehlverhalten nicht festgestellt werden kann, und der Klassencode wird identifiziert an einem Ausgangsanschluß.

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Die.Erfindung, die einen Teil des Chips selbst bildet, ermöglicht es also, zunächst den Typ des Chips unter Prüfung festzustellen, und wenn die richtige Klasse für das Chip festgestellt worden ist, ein Fehlverhalten der logischen Schaltung festzustellen, wenn ein solches vorliegt.

Ein weiterer Teil des Chips ist eine Schaltung, die es ermöglicht, irgendwelche nicht verbundenen Eingänge oder kurzgeschlossene Ausgänge des Chips zu identifizieren, ehe das Verfahren zur Identifizierung der Chip-Klasse durchlaufen wird, und die Kennschrift ermöglicht natürlich eine erhebliche Einsparung an Zeit und Aufwand für das Prüfen eines Chips auf logisches Fehlverhalten für den Fall, daß das Problem im Bereich einer Unterbrechung oder eines Kurzschlusses an den Anschlüssen des Chips selbst liegt.

Der Erfindung liegt daher allgemein die Aufgabe zugrunde, eine Einrichtung zur Überwachung der Unversehrtheit der Eingänge und Ausgänge eines integrierten Schaltungschips wie auch der Unversehrtheit der logischen Funktion des Chips zu schaffen. Insbesondere soll die Erfindung in dem integrierten Schaltungschip einen Detektor zur Feststellung eines offenen Eingangs schaffen, der die Eingangsleituhgen des Chips überwacht, die getrennt sind oder werden Und anzeigt, daß eine solche Trennung vorliegt oder erwartet wird. Weiter soll die Erfindung in dem integrierten Schalungschip selbst einen Detektor zur Feststellung des Ausgangs-Kurzschlusses schaffen, der das Chip auf Kurzschlüsse an einem seiner Ausgänge überwacht und anzeigt, wenn ein solcher Kurzschluß vorhanden ist. Weiter soll die Erfindung eine Kennschrift-Prüf- und Diagnoseschaltung als Teil des Chips selbst schaffen, die die Bestimmung erlaubt, ob die logische Funktion des Chips selbst in Ordnung ist oder fehlerhaft ist. Schließlich

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soll die Erfindung eine Einrichtung schaffen, vermöge der der Detektor für den offenen Eingangsanschluß, der der Detektor für einen Ausgangs-Kurzschluß und die Kennschrift-Prüf- und Diagnoseschaltung nur einen Anschluß des Chips benötigen.

Die Erfindung weist dazu einen ΙΟ-Detektor zur Feststellung einer offenen Eingangsleitung, einen OS-Detektor zur Feststellung eines Ausgangs-Kurzschlusses und einen STD-Detektor als Kennschrift-Prüf- und Diagnosedetektor auf, die sämtlich an eine einzige Ausgangsleitung angeschlossen sind, welche der Prüf- und Diagnosestift genannt wird, wobei sämtliche Detektoren ein Teil des integrierten Schaltungschips bilden.

Der ΙΟ-Detektor weist ein Paar strombedingte Logikgatter (CML) auf, von denen eines den Zustand der Eingangsleitung des Chips kontinuierlich abfühlt und in einem Zustand eine vorbestimmte minimale Stromstärke vom Ausgang eines anderen Chips kontinuierlich abzieht, um die Kontinuität der Verbindung mit der Eingangsleitung kontinuierlich abzufühlen. Dieses Gatter dient außerdem als Stromsenke, um die Spannung am Eingang eines zweiten strombedingten Logikgatters (CML) abfallen zu lassen, wenn der Widerstand der Chip-Eingangsleitung ständig zunimmt und damit vermuten läßt, daß in der Eingangsleitung eine Unterbrechung vorliegt, oder wenn die Eingangsverbindung unterbrochen wird, so daß das zweite Gatter, das bei Veränderung seines normalen Betriebszustandes ein Warnsignal an den Test- und Diagnose-Ausgangsstift abgeben wird.

Der OS-Detektor überwacht kontinuierlich ein Paar von Ausgangsleitungen über ein Spannungsteilernetzwerk, um eine Spannungsdifferenz für den Fall aufzubauen, daß die eine oder andere Leitung kurzgeschlossen wird, welche Spannungs-

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differenz ein erstes Fühlergatter mit strombedingter Logik (CML = current mode logic) veranlaßt, seinen Ruhezustand zu verändern und seinerseits ein zweites strombedingtes Logikgatter zu veranlassen, ein Warnsignal an den Ausgangsstift für Prüfung und Diagnose abzugeben, und zwar weil das zweite Gatter seinen Ruhezustand verändert .

Schließlich weist der STD-Detektor ein erstes UND-Gatter oder Puffer auf, um die Ausgänge aus dem ΙΟ-Detektor und dem OS-Detektor wie auch die Eingänge von einem Klassencode-UND-Gatter und einem Kennschrift-UND-Gatter aufzunehmen. Der Ausgang dieses Puffer-UND-Gatters verändert je nach den empfangenen Signalen den Zustand eines strombedingten Logikgatters, das ein Signal an den Test- und Diagnosestift sendet. Wenn kein Fehler am Eingang oder Ausgang des Chips vorliegt, ermöglicht der Test- und Diagnosestift durch die Arbeitsweise zweier zusätzlicher strombedingter Logikgatter es, die Klasse des in der Prüfung befindlichen Chips festzustellen, und wenn die richtige Klasse einmal gewählt ist, das in der Prüfung befindliche Chip zyklisch zu beaufschlagen, bis seine Kennschrift erzeugt wird und auf die Eingänge des Kennschrift-UND-Gatters gegeben worden ist ο Wenn dann die richtige Kennschrift nicht erzeugt wird, ist gleichzeitig eine Bestimmung gegeben, daß ein Fehler in der logischen Funktion des in der Prüfung befindlichen Chips vorliegt»

Die Erfindung wird nachstehend an einem Ausführungsbexspxel anhand der beigefügten Zeichnungen im einzelnen beschrieben. Es zeigens

Fig. 1 ein schematisches Schaltungsdiagramm

zweier CML-Chips, die in typischer Weise so miteinander verbunden sind, daß ein Ausgang des ersten Chips mit einem Eingang des zweiten Chips verbunden ist und die erfindungsgemäße Einrichtung zur vereinfachten Darstellung nur auf dem zweiten Chip dargestellt ist;

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Fig. 2 ein ins einzelne gehender schematischer Schaltungsplan eines ΙΟ-Detektors auf einem Eingangspfad des zweiten Chips, der mit dem Ausgangspfad des ersten Chips verbunden ist, sowie die Verbindung dieses ΙΟ-Detektors mit anderen Detektoren sowie mit dem Test- und Diagnosestift;

Fig. 3 einen schematischen Schaltungsplan für

einen OS-Detektor für ein Paar von Ausgangsleitungen, wobei nur ein Ausgang eines Paares von Ausgangsgattern verwendet wird;

Fig. 4 ein ins einzelne gehendes Schaltungsdiagramm einer anderen Ausführungsform eines OS-Detektors, der benutzt wird, wenn beide Ausgänge eines Ausgangsgatters mit den Ausgangsanschlüssen verbunden sind;

Fig. 5 ein ins einzelne gehendes schematisches Schaltungsdiagramm einer Kennschrift-Prüfschaltung bzw. des Kennschrift-Prüf- und Diagnose-Detektors (STD-Detektors), um das Funktionsverhalten des Chips zu prüfen, welcher mit dem Test- und Diagnosestift verbunden ist; und

Fig. 6 ein Ablaufdiagramm für die vor-Ort-Prüfung und Diagnose eines Chips mit den vorstehend erwähnten Detektoren.

Von dem in Fig. 1 dargestellten Chip 2 und dem nur teilweise dargestellten Chip 1, die beide mit strombedingter Logik arbeiten, besitzt das Chip 1 einen Ausgangsanschluß in Form eines Plättchens, der über eine Leitung 14 an einen Eingangsanschluß 16 des Chips 2, ebenfalls als kastenförmiges Plättchen dargestellt;, angeschlossen ist. Typischerweise besitzt jedes Chip mehrere Ausgangsplättcheri 12 und mehrere Eingangsplättclien IS. Für die Chips 1 und 2 sind zur besseren Übersichtlichkeit nur einige wenige dargestellt. Das Ausgangsplättchen 12 ist mit einem typischen Ausgangsgatter 18 von strombedingter Logik (CML) verbunden, das symbolisch dargestellt ist, während das Eingangsplättchen 16 des Chips 2 mit einem IO-Detektor 20 verbunden ist, der in Fig. 1 nur als Block dargestellt ist. Die Schaltung

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des Ausgangsgatters 18 und des IO-Detektors 20 wird weiter unten noch näher erläutert.

Zur Erläuterung der Erfindung mit Fig. 1 sind in diese Figur auch die OS-Detektoren 22 und 22' in Form von Schaltungsblöcken dargestellt, welche mit zwei Ausgangsplättchen 12 verbunden sind. Dns Chip 2 woifst Tornor einen STD-Detektor 24 und einen Klassencode-Detektor 26 auf, die ebenfalls als Block in die Schaltung eingetragen sind. Der STD-Detektor 24 ist natürlich mit der logischen Funktionsschaltung des Chips verbunden, da der STD-Detektor 24 dazu dient, deren Fehlverhalten festzustellen. Der IO-Detektor 20, die OS-Detektoren 22, 22' und der STD-Detektor 24 sind über einen Puffer 28 mit einem Ausgangsplättchen 30 verbunden, welches der bereits erwähnte Test- und Diagnosestift ist. Schließlich sind die Test- und Diagnosestifte mehrerer Chips mit einer geeigneten Anzeigeeinrichtung verbunden, um einem Betrachter anzuzeigen, ob ein Eingang offen ist oder ob in der Ausgangsleitung eines speziellen Chips ein Kurzschluß vorliegt.

Wie erwähnt, besteht der Zweck der erwähnten Detektoren auf jedem Chip darin, ein Fehlverhalten in der Funktionsweise des Chips vor Ort in einem Rechnersystem durch ein Ausgangssignal vom Test- und Diagnosestift zu identifizieren, wobei das Fehlverhalten beispielsweise darin liegen kann, daß am Eingang entweder das Kontaktplättchen selbst oder ein Teil der Verbindung mit einem anderen Chip offen, d.h. unterbrochen oder nahezu offen ist (der Übergangswiderstand wird größer), oder daß ein Kurzschluß am Ausgang auftritt. Wenn die logische Funktion der Schaltung des Chips selbst fehlerhaft wird, wird der Test- und Diagnosestift dazu verwendet, das funktioneile Fehlverhalten des Chips vor Ort zu bezeichnen. Wie dies alles erreicht wird, das ergibt sich aus der nachfolgenden Beschreibung.

Ab

Man bedenke also, daß jedes Chip mit einem IO-Detektor 20 und OS-Detektoren 22, 22' und den STD-Detektor 24 aufweisen kann, obgleich in Fig. 1 nur eines der dort dargestellten Chips mit diesen Einrichtungen versehen ist, wobei für jedes Eingangsplättchen 16-16n ein IO-Detektor vorhanden ist, und wobei in einer Ausführungsform der ERfindung ein OS-Detektor für jedes Paar von Ausgangsplättchen 12-12n vorgesehen ist, und wobei weiter eine Kennschrift- und Diagnoseschaltung auf jedem Chip lokalisiert ist, um die Integrität der Funktion des Chips zu prüfen, und daß alle genannten Einheiten mit dem Test- und Diagnosestift verbunden sind. Zwei Ausführungsformen des OS-Detektors sind aufgrund des Umstandes dargestellt, daß in einigen Anwendungsfällen sowohl der logisch wahre Ausgang wie auch das Komplement des Ausgangsgatters 18 mit zwei Ausgangsplättchen gekoppelt sind. Um in diesem Falle einen möglichen Kurzschluß zu erfassen, bei dem ein Kurzschluß zwischen dem logisch wahren Ausgang und seinem Komplement auftritt, ist eine zweite Ausführungsform erforderlich. Dies ist für Chip 2 durch Ausgangsgatter 18' dargestellt.

Im Chip 2 besteht die Funktion des Chips einfach in einer CML-Logikfunktion und ist als Blockdiagramm zur Erläuterung vereinfacht dargestellt. Die logische Funktion des Chips könnte auch irgendeine andere aus einer großen Zahl von Funktionen in einem Rechner sein.

In dieser Beschreibung wird unter dem Wort "offen" verstanden, daß eine mögliche Trennung beispielsweise zwischen dem Ausgangsplättchen 12 von Chip 1 und dem Eingangsplättchen 16 des Chips 2 entweder an dem Plättchen selbst oder in der sie verbindenden Leitung 14 vorliegt. Bei den nachfolgend erwähnten typischen CML-Gattern beträgt der normale Spannungshub etwa 400 mV und unter einem hohen Signalpegel

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wird eine logische Null (-40 mV^yS o.O V) und ein niedriger Signalpegel als logische 1 (-500 mV^V ^ -360 mV) verstanden.

Fig. 2 zeigt im einzelnen der IO-Detektoren 20, der mit einem Eingangs-Anschlußplättchen 16 des Chips 2 verbunden ist. Es gibt einen IO-Detektor 20 für jeden Eingang des Chips, und Eingangsplättchen 16 ist, wie dargestellt, über Leitung 14 mit Ausgangsanschluß 12 des Chips 1 verbunden. Typischerweise ist jeder der Anschlüsse 12 mit einem CML-Ausgangsgatter 18 verbunden, das ein Paar differentiell verbundene Schalttransistoren T1 und T2 aufweist, wobei der Anschluß 12 zwischen den Kollektor des Transistors T2 und einem Treiberwiderstand R1 verbunden ist, der seinerseits mit einer Referenzspannung, also etwa Masse, verbunden ist.

Die Schaltung 20 weist einen ersten Stromschalter 34 (Stromschalter 34 werden nachstehend als CML-Gatter bezeichnet) auf, der ein Paar differentiell verbundene Transistoren T3 und T4 umfaßt, deren Emitter gemeinsam über eine Konstant-Stromquelle G an eine Spannungsquelle VEE angeschlossen sind, die bezüglich Masse negativ ist. Die Basis des Transistors T3 ist direkt mit dem Eingangsplättchen 16 am Schaltungspunkt 36 verbunden, während sein Kollektor mit einer Referenzspannung, etwa Masse, verbunden ist. Der Transistor T4 ist mit seiner Basis an eine bezüglich Masse negative Referenzspannungsquelle VREF₁ verbunden und mit seinem Kollektor mit dem Eingangsplättchen 16 über einen Widerstand R2 am Schaltungspunkt 38 verbunden. Schaltungspunkt 38 führt weiter zu einem Paar differentiell verbundener Schalttransistoren T5 und T6, die ein zweites CML-Gatter 40 zu dem Eingangsplättchen und dem CML-Gatter 34 bilden, verbunden. T5 und T6 sind gemeinsam an die negative Spannungsquelle VEE über eine

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zweite Stromquelle G2 angeschlossen und der Kollektor des Transistors T5 ist mit der Referenzspannung, also etwa Masse, verbunden. Die Basis des Transistors T6 ist an eine dritte Referenzspannungsquelle VREF₃, die negativer als VREF₁ ist, angeschlossen, und sein Kollektor ist mit einer ODER-Verknüpfung verbunden, in der alle anderen Ausgänge aus ähnlichen ΙΟ-Detektoren wie 20a bis 2On zusammengefaßt sind, von wo ein Strompfad über einen Inverter 42 und Puffer 28 zum Test- und Diagnosestift 30 führt. Die Widerstands-Dioden-Parallelschaltung R3 und D1 am Kollektor des Transistors T6 liefert den Kollektorspannungspegel. Als Betriebsbeispiel für den IO-Detektor 20 wird der Ausgang von Chip 1 am Exngangsplättchen 16 über Leitung 14 empfangen. Wenn man demnach typische CML-Werte zugrunde legt, beträgt der normale Spannungshub ungefähr 400 mV und der Wert von VREF. an der Basis des Transistors T4 beträgt -200 mV, der Wert von VREF₂ an der Basis des Transistors T5 ist -675 mV, und der Strom durch die Stromquelle G1 beträgt 0,1 mA. Typischerweise sind R1=40 Ohm und R2=300 Ohm.

Wenn der Ausgang aus dem Ausgangsplättchen 12 auf hohem Pegel (0,0 mV) liegt, ist der Eingang und daher die Basis des Transistors T3 hoch mit der Folge, daß Transistor T3 einschaltet und Strom durch T3 fließt. Transistor T4 ist abgeschaltet bzw. gesperrt, da seine Basis zu einer niedrigeren Referenzspannung (VREF₁ <^ 0,0 V) geführt ist. Wenn andererseits der Eingang am Plättchen 16 niedrig ist (-400 mV) wird Transistor T4 eingeschaltet und es fließt Strom durch den Transistor T4, da die Basis des Transistors T4 höher liegt (VREF₁ /> 400 mV) als die Basis des Transistors T3. Somit überwacht das erste CML-Gatter 34 das Eingangsplättchen 16 dadurch, daß eine erwartete Stromstärke (0,1 mA) aus dem Treiberwiderstand R₁ des Ausgangsgatters 18 von Chip 1 gezogen wird, wenn der Eingang am

Plättchen 16 niedrig liegt. Dieser minimale Strombetrag (0,1 mA) wird über den Widerstand R1 über Transistor T4 und Widerstand R2 gezogen, so daß er das Ausgangssignal am Plättchen 12 nicht herabsetzt oder verunstaltet.

Während der vorstehend erläuterten hohen und niedrigen Spannungshübe wird die Stromentnahme natürlich zwischen Transistor T3 und T4 umgeschaltet. Zur gleichen Zeit wird dieser Spannungshub von der Basis des Transistors T5 gesehen; da jedoch die Basis des Transistors T6 auf eine niedrigere Spannung gelegt ist als die negativste Spannung des Spannungshubes (Spannung VREF₂ ist negativer als -400 mV), bleibt Transistor T6 gesperrt, bis die Basis von Transistor T5 negativer als die Basis des Transistors T6 ist. Daher ist die Spannung am Kollektor des Transistors T6 normalerweise hoch, da kein Strom durch Transistor T6 fließt, bis die Basisspannung in Transistor T5 niedriger wird (d.h. kleiner -675 mV).

Demzufolge wird bei zunehmendem Widerstand des Eingangsplättchens, beispielsweise aufgrund von Korrosion, diese Widerstandszunähme durch eine Zunahme des Spannungsabfalls am Schaltungspunkt 38 und an der Basis des Transistors T5 erscheinen. Wenn die Spannung an der Basis des Transistors T5 den Punkt erreicht, an dem sie negativer ist als die Basis des Transistors T6, wird Transistor T5 gesperrt und Transistor T6 eingeschaltet. Der Stromfluß durch Transistor T6 wird als Spannungsabfall am Kollektor in Transistor T7 wiederkehren, was seinerseits durch Inverter invertiert und am Test- und Diagnosestift 30 erscheinen wird, an dem die normalerweise niedrige Spannung jetzt hochgehen wird.

Daher ist das CML-Gatter 40 ein Fühler, der jeden Widerstandsanstieg durch Plättchen 16 ertastet. Das heißt, daß Fühler 40 nicht nur offene Eingänge wie den Eingang

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feststellt, sonderft auch eine Unterbrechung in dem Falle vorhersieht, wenn der Widerstand in Richtung auf eine Unterbrechung hin zunehmend ansteigt, wie das etwa bei Korrosion oder bei einer anderen Beeinträchtigung der Leitfähigkeit des Eingangsstiftes auftritt.

Bezüglich der ersten Ausführungsform des OS-Detektors, der in Fig. 1 als Blockdiagramm 22 dargestellt ist, vergegenwärtige man sich nun anhand der Fig. 3 die Schaltung dieser Ausfuhrungsform des Detektors 22 im einzelnen. Wie bereits erwähnt, stellt der OS-Detektor 22 gewisse Kurzschlüsse im Ausgangsplättchen des CML-Chips fest. d.h. Kurzschlüsse zur Masse, Kurzschlüsse zur negativen Spannungsquelle, und Kurzschlüsse zu einem anderen Ausgang.

Typischerweise sind die Ausgangsplättchen 12 (die in der Fig. 3 als Ausgangsplättchen 12a und 12b dargestellt sind) jeweils über ein Gatter 18a bzw. 18b (in Fig. 2 teilweise bei 18 dargestellt und als logisches Symbol in Fig. 3 wiedergegeben) angeschlossen, das seinerseits mit dem OS-Detektor 22 verbunden ist. Der OS-Detektor 22 weist ein erstes CML-Gatter 44 in der Form eines Paares differentiell verbundener Schalttransistoren T7 und T8 auf, deren Emitter zusammengelegt und an eine negative Spannungsquelle VEE über eine Stromquelle G3 angeschlossen sind. Die Basis des Transistors T7 des CML-Gatters 44 ist über ein Spannungsteilernetzwerk bestehend aus einem Paar Widerständen R5 und R6 verbunden, die am Schaltungspunkt 46 parallelgeschaltet sind.

Die dem Schaltungspunkt 46 gegenüberliegenden Enden der Widerstände sind ihrerseits einerseits mit dem invertierten Ausgang eines ersten Gatters 18a und der andere mit dem logisch wahren Ausgang des gleichen ersten Gatters 18a verbunden. In ähnlicher Weise ist die Basis des Transistors T8

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über ein ähnliches Spannungsteilernetzwerk aus am Schaltungspunkt 48 parallelgeschalteten Widerständen R7 und R8 verbunden, von denen jeweils ein dem Schaltungspunkt 48 abgewandtes Ende mit dem komplementären Ausgang eines zweiten Gatters 18b und das Ende des Widerstands R8 mit dem logisch wahren Ausgang des gleichen Gatters 18b verbunden sind. Man bemerke, daß dieser Ausführungsform das Plättchen 12a mit dem komplementären Ausgang des Gatters 18a verbunden ist, während Plättchen 12b mit dem logisch wahren Ausgang des Gatters 18b verbunden ist. Dies ist anders als bei der Einrichtung gemäß der zweiten Ausführungsform dieses Detektors, die weiter unten noch erläutert wird. Der Kollektor des Transistors T7 ist am Schaltungspunkt 50 mit einem ersten Ladewiderstand R9 gekoppelt, der seinerseits mit einer zweiten Bezugsspannungsquelle, hier Masse, verbunden ist, während der Kollektor des Transistors T8 am Schaltungspunkt 52 mit einem zweiten Ladewiderstand R10 gekoppelt ist, der seinerseits ebenfalls auf die Bezugssparinung, hier Masse, gelegt ist.

Parallel zu jedem der Widerstände R9 und R10 sind Schottky Dioden D2 und D3 sowie zwei Kondensatoren C1 und C2 ge-, schaltet. Der Kollektor des Transistors T8, der Widerstand R10, die Schottky Diode D3 und Kondensator C2 sind ihrerseits gemeinschaftlich mit der Basis des Transitors T10 eines zweiten CML-Gatters 54, bestehend aus Transistoren T10, T11 und T12, verbunden. Ferner ist der Kollektor des Transistors T7, die Schottky-Diode D2, Widerstand R9 und Kondensator C1 mit der Basis des Transistors T11 verbunden, während die Kollektoren der Transistoren T10 und T11 mit einer zweiten Referenzspannung, hier Masse, verbunden sind. Sämtliche Emitter der Transistoren T10, T11 und T12 sind gemeinsam verbunden und an die negative Spannungsquelle VEE über eine Stromquelle G4 gelegt. Schließlich ist die Basis des Transistors T12 mit einer Schwellwertspannung VTH verbunden, und sein Kollektor ist mit einem ersten Schaltungs-

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punkt 56 verbunden, der schließlich zum Test- und Diagnosestift 30 führt und von dem aus ein Strompfad über den Ladewiderstand R 12 zur Masse führt.

Als Beispiel für den oben erläuterten OS -Detektor seien einige Werte der verwendeten Bauteile genannt: die Spannungshübe am Ausgang der Gatter 18a und 18b reichen von 0.0 Volt bis -400 mV; die Widerstände R5 - R8 sind jeweils 1,7 kOhm groß, die Widerstände R9 und R10 haben jeweils die Werte 2,5 kOhm, die Widerstände R11 und R13 sind jeweils 400 Ohm groß und der Widerstand R12 beträgt 800 Ohm.

Beim Betrieb des OS-Detektors gelangen sowohl der logisch wahre Ausgang wie auch sein Komplement aus den beiden Gattern 18a und 18b direkt auf die beiden Spannungsteilernetzwerke bestehend aus den vier Widerständen R5 bis R8. Normalerweise sind die Ausgänge dieser Gatter so, daß die beiden Transistoren T7 und T8 eingeschaltet bleiben, wobei durch beide Transistoren gleiche Stromstärke fließt. Die Transistoren T10 und T11 bleiben dabei gesperrt, da ihre Basen negativer sind als die Schwellwertspannung VTH (-200 mV) an der Basis des Transistors T12. Somit arbeitet das CML-Gatter 44 ähnlich wie das CML-Gatter 40 des 10-Detektors als Fühler. Wenn jedoch einer der beiden Ausgänge, der logisch wahre oder der komplementäre Ausgang der Gatter 18a oder 18b kurzgeschlossen wird, so daß die Basis eines der Transistoren T7 oder T8 hochgeht, wird der andere Transistor des CML-Gatters 44 daraufhin sperren, in welchem Falle die Sperrung am Schaltungspunkt 50 oder 52 hochgehen wird mit der Folge, daß der eine oder andere strombegrenzende Transistor T10 oder T11 einschaltet und den Stromfluß durch Transistor T 12 stoppt, da die Basis Bezugsspannung VTH jetzt niedriger als die Spannung an der Basis eines der Transistoren T10 oder T11 ist. In diesem Falle wird die Spannung am Schaltungspunkt 56 hochgehen.

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da der Strom durch Transistor T12 unterbrochen ist und dadurch der normal niedrige Spannungspegel am Test- und Diagnosestift 30 angehoben wird und anzeigt, daß ein Fehler oder ein Kurzschluß an einem der beiden Ausgangsgatter aufgetreten ist.

Man sollte sich jetzt vergegenwärtigen, daß die Kondensatoren C1 und C2, die parallel mit den beiden Schottky-Dioden D2 und D3 mit Widerständen R9 und R10 geschaltet sind, den Zweck erfüllen, fehlerhafte Signale, die durch das Schalten entstehen könnten und durch die Koaxialleitungen, die an die Ausgangsgatter angeschlossen sind, zu eliminieren, welche für das CML-Gatter 44 wie ein Kurzschluß erscheinen könnten. Die beiden Kondensatoren erhöhen die Zeitkonstante des Kollektorwiderstands-Diodennetzwerks, so daß es eine größere Zeit dauert, bis die Spannung auf und über die Schwellwertspannung VTH an der Basis des Transistors T12 ansteigt, ehe der andere Transistor T10 oder T10 hochgehen wird.

Weiter sei hier noch bemerkt, daß der OS-Detektor 22 ein Paar von Ausgangsgattern 18a und 18b überwachte, wo nur einer der Ausgänge aus jedem Gatter mit der Außenwelt verbunden ist, und ein derartiger Detektor würde Fehler feststellen, wie etwa Kurzschluß zur Masse, Kurzschluß zur negativen Spannungsquelle oder Kurzschlüsse zu anderen Ausgängen; in einem Fall jedoch, bei dem beide Ausgänge aus einem CML-Gatter, wie etwa Gatter 18' (Fig. 1), d.h. sowohl der logisch wahre wie sein Komplement-Ausgang, zur Außenwelt geführt sind, eine Möglichkeit besteht, daß diese beiden Ausgänge miteinander kurzgeschlossen werden und die Schaltung in Fig. 3 diesen Fehler nicht feststellen würde. Als Folge dieser Möglichkeit ist als Modifikation der Schaltung aus Fig. 3 eine zweite Ausführungsform des OS-Detektors 22' geschaffen worden, dessen Einzelheiten Fig. 4 zeigt.

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Man sieht aus Fig. 4, daß beide Plättchen 12c und 12d jeweils mit einem Ausgangsgatter 18' verbunden sind und somit sowohl der logisch wahre Ausgang wie sein Komplement-Ausgang aus dem Ausgangsgatter 18' mit der Außenwelt verbunden sind. Um jedoch die Möglichkeit eines Kurzschlusses zwischen dem logisch wahren Ausgang und seinem Komplement-Ausgang bezeichnen zu können, sind die Eingänge des Ausgangsgatters 18' im wesentlichen dupliziert durch ein internes CML-Gatter 60, welches die Transistoren T14 bis T17 umfaßt, deren Emitter zusammen mit dem Emitter des Transistors T18 stromsteuernd zusammengeschaltet sind.

Die Basis des Transistors T18 ist mit der Bezugsspannungsquelle VTH verbunden und die Basen der Transistoren T14 bis T17 sind mit dem Gattereingang zum Ausgangsgatter 18' verbunden. Die Kollektoren der Transistoren T14 bis T17 sind gemeinsam aus Schaltungspunkt 62 über einen Lastwiderstand R14 mit Masse verbunden. In ähnlicher Weise ist der Kollektor des Transistors C18 über einen Lastwiderstand R15 mit Masse verbunden und am Schaltungspunkt mit einem Widerstand R8' verbunden, der einer von zwei Spannungsteilernetzwerken R7' und R8' ist, während die Kollektoren der Transistoren T14 bis T17 am Schaltungspunkt 66 mit Widerstand R6' verbunden sind, der einer von zwei Widerständen R5' und R6' eines zweiten Spannungsteilernetzwerkes ist. Somit existieren zwei Spannungsteilernetzwerke bestehend aus den Widerständen R5' bis R8', die den ähnlich bezeichneten Widerständen in der Schaltung aus Fig. 3 entsprechen, mit Ausnahme einer zusätzlichen Stromquelle G5, die mit der Spannungsquelle VEE verbunden ist, um einenKonstantstrom den Emittern der Transistoren T14 bis T18 zuzuführen. Der OS-Detektor gemäß Fig. 4 arbeitet genauso wie der in Fig. 3, und die Bezugszeichen in dieser Figur an Bauteilen, die die gleiche Funktion wie in der Schaltung gemäß Fig. 3 erfüllen, sind gleich bis auf das hinzugefügte Apostroph.

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Man betrachte nunmehr die in Fig. 5 dargestellte Schaltung einer STD-Schaltung 24 (= signature test and Diagnostic Circuitry), die das Klassencode-Gatter 26 aus Fig. 1 im einzelnen enthält. In dieser Figur sind alle Ausgänge aus den ΙΟ-Detektoren 20-2On im Leiter 70 und die Ausgänge aus den OS-Detektoren 22 und/oder 22' an einem Leiter 72 gezeigt, der zu dem früher Puffer 28 genannten negativen UND-Gatter führt. Das Klassencode-Gatter CCD ist ein negatives NAND-Gatter 26, und ein drittes negatives AND-Gatter 76, Kennschriftgatter genannt, ist ausgangsseitig mit dem UND-Gatter 28 gekoppelt. Am NAND-Gatter 26 sind drei seiner vier Eingangsleiter mit 2, 3 und 4 (in dieser Figur sowie in Fig. 1) bezeichnet, um die Plättchen auf dem Chip zu repräsentieren, die der Bezeichnung der Klasse des Chips gewidmet sind, d.h. einem Registerchip, einem Speicherchip, einem Treiberempfängerchip, oder einem Kombinationschip. Man vergegenwärtige sich, daß mit den drei Eingangsleitern insgesamt acht Chipklassen unterschieden werden können. Die Mehrzahl der Eingänge für das UND-Gatter 76 sind mit den Plättchen des Chips verbunden und stellen die Kennschrift-Bezeichnung eines bestimmten Chips dar.

Der Ausgang des negativen NAND-Gatters 26 ist mit der Basis des Transistors T 21 verbunden, und der Ausgang des UND-Gatters 28 ist mit der Basis des Transistors T22 eines CML-Gatters 80, bestehend aus Transistoren T21, T22 und T 23, verbunden, die in Stromsteuerschaltung zusammengeschaltet sind. Die Emitter der Transistoren T21, T22 und T23 sind gemeinsam mit einer Konstant-Stromquelle G6 und von dort zu einer negativen Spannungsquelle VEE geführt, und die Basis des Transistors T23 ist mit einer Bezugsspannung VREF₃ verbunden. Die Kollektoren der Transistoren T21 und T22 sind mit Masse verbunden, während der Kollektor des Transistors T23 direkt zum Test- und Diagnosestift am Schaltungspunkt 82 verbunden ist. Widerstand R15 verbindet an einem Ende den Schaltungspunkt 82 mit einer Referenzspannungsquelle am anderen Ende, hier Masse.

§09826/080?

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Der Test- und Diagnosestift 30 ist außerdem mit der Basis eines Transistors T24 über einen Basiswiderstand R16 eines zweiten CML-Gatters 84, bestehend aus einem Paar Transistoren T24 und T25, verbunden, deren Emitter gemeinsam an eine negative Spannungsquelle VEE über einen Widerstand R17 gelegt sind. Die Basis des Transistors T25 ist an eine Bezugsspannungsquelle VREF- gelegt. Der Kollektor des Transistors T 24 ist mit der Referenzspannungsquelle, hier Masse, verbunden, während der Kollektor des Transistors T25 am Schaltungspunkt 86 mit einer Widerstands-Dioden-Reihenschaltung R18 und D4 verbunden ist, von denen die letztere den Spannungspegel für den Kollektor von Transistor T25 festklemmt. Schaltungspunkt 86 vom CML-Gatter ist auch mit einem Inverter 88 verbunden, dessen invertierter Ausgang mit dem Puffer 28 und dessen nicht-invertierter Ausgang mit dem NAND-Gatter 26 (CCD) als einer der vier Eingänge hierfür verbunden ist, und führt ferner zu einem Schaltungspunkt 90 zur Basis des Transistors T22 des CML-Gatters 80, wobei Schaltungspunkt 90 zwischen dem Ausgang des Puffers 28 und der Basis des Transistors T22 zur Bildung einer verdrahteten ODER-Verknüpfung liegt.

Weiter ist der Test- und Diagnosestift 30 mit der Basis eines Transistors 26 über einen Basiswiderstand 19 verbunden, wobei der Transistor T26 mit einem Transistor T27 zu einem Transistorpaar eines dritten CML-Gatters 92 zusammengeschaltet ist. Der Emitter des ersten Transistors T26 des CML-Gatters 92 ist über einen Emitterwiderstand R20 mit einer Konstantstromquelle G7 verbunden und von da an eine Spannungsquelle VEE angeschlossen, während der Emitter des Transistors T27 direkt mit der Konstantstromquelle G7 und dem Widerstand R20 verbunden ist. Der Kollektor des Transistors T26 ist mit einer BezugsSpannungsquelle, hier Masse, verbunden, während die Basis des Transistors T27 zur gleichen Referenzspannung, hier Masse, verbunden ist.

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Der Kollektor des Transistors T27 ist am Schaltungspunkt 94 mit einem Ende eines Lastwiderstandes R21 und hinter dem mit Masse verbunden. Der Kollektor des Transistors T27 ist am Schaltungspunkt 94 außerdem mit einem Inverter 96 verbunden, dessen invertierter Ausgang mit einem Eingang für das UND-Gatter 76 (SIG) und mit einem anderen Ausgang am Schaltungspunkt 98 mit dem Ausgang des UND-Gatters 76 in Form einer verdrahteten ODER-Fünktion verbunden.

Typische Werte der Schaltungskomponenten aus der Schaltung 24 aus Fig. 5 sind: Die mit der Basis des Transistors T22 gekoppelte Bpzugsspannungsquelle VREF₃ hat einen Wert von -200 mV und VREF. hat einen Wert von -800 mV. Die Widerstände R20 und R21 sind jeweils 400 Ohm groß, und Widerstand R15 beträgt 40 Ohm.

Zur Erläuterung des Betriebsverhaltens des STD-Detektors 24 wird auch Bezug genommen auf das Flußdiagramm aus Fig. 6. Anhand der Fig. 5 und 6 wird'dann sehr leicht verständlich, wie ein Chip vor Ort geprüft werden kann.

Man erinnere sich aus der Beschreibung zur Figur 1, daß dann, wenn ein Fehler durch eine Unterbrechung am Eingangsplättchen oder einen Kurzschluß am Ausgang auftritt, ein Signal an die Anzeigeeinrichtung 32 geliefert wird. Daher lautet die erste Entscheidung im Block 100 aus Fig. 6, an der die Prüfung und Diagnose eines Chips beginnt, ob der Test- und Diagnosestift hoch oder niedrig liegt (0,0 Volt oder -400 mV). Da der Test- und Diagnosestift 30 normalerweise niedrig liegt, wird der die Prüfung Durchführende dann, wenn er hoch liegt, gemäß Anzeige in dem Block 102, prüfen, ob ein Eingang offen liegt oder ein Ausgangs-Kurzschluß vorliegt, was sich aus dem Betrieb der Schaltung ergibt, die in Verbindung mit Figuren 2, 3 und 4 erläutert wurde, und es ist möglich, daß die gesamte Diagnose bereits an diesem Punkt endet.

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Bei Betrachtung der Schaltung aus Fig. 5 sollte zuerst hervorgehoben werden, daß im Gatter 80 die Bezugsspannung VREF₃ an der Basis des Transistors T23 normalerweise hoch liegt relativ zu den Basen der Transistoren T21 und T22, so daß der Strom aus der Konstantstromquelle G6 normalerweise durch Transistor T23 fließt und den Schaltungspunkt auf niedriger Spannung hält. Auch am CML-Gatter 84 ist die der Basis des Transistors T25 zugeführte Bezugsspannung VREF. normalerweise niedriger (VREF. = -800 mV) als die normalen Spannungshübe an der Basis des Transistors T24 (0,0 Volt bis 400 mV), so daß der Strom aus der Widerstandsstromquelle R17 normalerweise durch Transistor T24 fließt und den Schaltungspunkt 86, der zu dem normalerweise gesperrten Transistor T25 verbunden ist, auf hohem Potential läßt. Auch im CML-Gatter 92, bei dem die Basis des Transistors T27 direkt mit Masse verbunden ist, ist der Transistor T27 normalerweise leitend und Strom von der Konstantstromquelle G7 fließt durch diesen, wobei Schaltungspunkt auf niedrigem Potential bleibt und Transistor T26 gesperrt ist.

Wie man weiter der Figur 5 entnimmt, werden die Ausgänge der Schaltungen 20 in die Eingangsleitung 70 und vermöge dieser in das UND-Gatter 28 über einen Inverter 42 geleitet, und die Ausgänge der Schaltungen 22 und/oder 22' sind über Eingangslextungen 72 mit UND-Gatter 28 verbunden. Die Leitung 70 liegt normalerweise auf hohem Spannungspegel (0,0 mV) und Leitungen 72 liegen normalerweise auf niedrigem Spannungspegel, wenn kein Fehler in einem der Eingänge oder Ausgänge des in der Prüfung befindlichen Chips vorliegt, und der Ausgang aus dem UND-Gatter 28 liegt normalerweise tief, während alle anderen Eingänge normalerweise tief liegen, wie das aus der nachfolgenden Erörterung hervorgeht. Der Ausgang des UND-Gatters 28 ist mit der Basis des Transistors T22, dem normalerweise gesperrten Transistor, des CML-Gatters 80 verbunden.

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Wenn jedoch einer der Eingänge für das UND-Gatter 28 von den Schaltungen 20 oder 22 und/oder 22' aufgrund eines Fehlers an einem der Eingänge oder Ausgänge des in der Prüfung befindlichen Chips hochgeht, wird UND-Gatter gesperrt, so daß sein Ausgang hochgeht, d.h. positiver wird als die Spannung VREF₃, die -200 mV beträgt, wodurch Transistor T22 eingeschaltet wird, so daß der Strom durch diesen fließt und der Stromfluß durch Transistor T23 unterbrochen wird. Die Unterbrechung des Stromflusses durch Transistor T23 macht die Kollektorspannung am Schaltungspunkt 82 hoch, und der Test- und Diagnosestift 30 geht ebenfalls nach oben, wodurch die Anzeigeeinrichtung 32 (Fig. 1) wie oben erwähnt betätigt werden kann.

Wenn der Test- und Diagnosestift 30 auf niedrigem Potential liegt, ist es noch immer deutlich, daß das in der Prüfung befindliche Chip Fehlverhalten zeigt, eine Spannungsquelle ist an den Test- und Diagnosestift 30 angehängt. Diese Spannungsquelle kann irgendeine geeignete geregelte Gleichstromquelle sein, die - 1,0 V bei 0-25 mA liefert, wobei Volt und Amperemeter vorgesehen sind, so daß die Spannung und der Strom überwacht werden können. Dies ist ein Verfahrensschritt gemäß Entscheidungsblock 102. Gleichzeitig wird eine nicht dargestellte Probe mit Stiften und Leitungen, deren Anzahl der Anzahl der Eingangs- und Ausgangsplättchen oder -stiften des in der Prüfung befindlichen Chips entspricht, mit dem in der Prüfung befindlichen Chip verbunden, ohne daß das Chip aus seiner Anschlußbuchse herausgezogen oder das Chip von der Schaltung getrennt wird, mit der es verbunden ist, wenn es in eine Schaltungsplatte eingebaut ist.

Man sieht aus dem Entscheidungsblock 104 der Figur 6, daß dann, wenn zur Aufrechterhaltung von -1,0 Volt am Test- und Diagnosestift 30 25 mA erforderlich sind,

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der WartungsIngenieur feststellen kann, daß die richtige Klasse des Chips identifiziert worden ist. Man vergleiche auch Block 106.

Eine Chipklasse wird durch Einprägen einer Spannung auf jedes der gewidmeten Anschlußplättchen eines in der Prüfung befindlichen Chips durch die Probe in einer durch den WartungsIngenieur gewählten Reihenfolge identifiziert. Diese gewidmeten Anschlußplättchen sind als Eingänge 2, 3 und 4 an dem Klassencode-NAND-Gatter 26 (CCD) (vergl. Figur 1) identifiziert, und dies geschieht, indem eine Folge von hohen und niedrigen Spannungsimpulsen (Spannungen oder Binärbits) erzeugt wird, so daß die Ausgänge aus den Stiften der Chips (wenn nötig invertiert) alle auf den Leitern 2, 3 und 4 niedrig werden. Die Wahl der Folge von Spannungsimpulsen auf den gewidmeten Stiften kann das Ergebnis eigener Versuche des WartungsIngenieurs bei der Wartung der Rechnereinrichtungen sein, in welchen das Chip eingebaut ist, oder auch anderer, das Chip enthaltender Einrichtungen sein, und wenn die Wahl richtig ist, werden 25 mA erforderlich sein, eine Spannung von -1,0 Volt am Test- und Diagnosestift 30 aufrechtzuerhalten.

Der Grund dafür, einen Strom von 25 mA zu benötigen, wird durch Bezugnahme auf Figur 5 deutlich werden, aus der zu erkennen ist, daß die Spannung von -1,0 V, die an den Stift 30 gelegt wird, die Basis des normalerweise leitenden Transistors T24 des Gatters 84 negativer (-1,0 V ist negativer als die Bezugsspannung VREF. von -800 mV) macht, so daß Transistor T24 abschaltet und der Strom jetzt über den eingeschalteten Transistor T25 fließt. Dieser Stromfluß spiegelt sich in der Spannung am Schaltungspunkt 86 wider, die absinkt, was seinerseits zu einem niedrigen Eingang zum Klassencode-Gatter 26 wegen des nicht invertierenden Ausgangs aus Inverter 88 führt. Auch der nicht

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invertierende Ausgang aus Inverter 88 setzt eine niedrige Spannung an den Schaltungspunkt 90 und an die Basis des Transistors T22 des Gatters 80, und der invertierende Ausgang des Inverters 88 setzt eine hohe Spannung auf den Puffer 28, was dazu führt, daß sein Ausgang hoch geht. Da jedoch der Ausgang des Puffers 28 und der Ausgang aus dem nicht invertierenden Ausgang des Inverters 88 am Schaltungspunkt 90 nach einer ODER-Funktion zusammen verdrahtet sind, bleibt die Spannung an der Basis des Transistors T22 niedrig.

Da der Leitung 1-Eingang für das NAND-Gatter 26 (CCD) jetzt niedrig ist, und wenn der Klassencode des Chips richtig gewählt worden ist, werden alle Eingänge für das NAND-Gatter 26 niedrig werden. Der Ausgang aus dem Gatter 26, der direkt zur Basis des Transistors T21 des CML-Gatters 80 verbunden ist, das jetzt hoch liegt, schaltet den normalerweise gesperrten Transistor T21 ein, so daß der .STrom aus der STromquelle G6 durch Transistor T21 zu Masse jetzt fließt. Gleichzeitig wird der normalerweise eingeschaltete Transistor T23 abgeschaltet, so daß der Strom von der Spannungsquelle, der dem Test- und Diagnosestift von 25 mA zugeführt wird, jetzt über Widerstand R15 zur Masse abfließt (-1,0 V bei 25 mA durch 40 Ohm, dem Wert von R15).

Wenn der richtige Klassencode des Chips nicht gewählt worden wäre und einer der Eingänge 2, 3 und 4 für das NAND-Gatter 26 hoch geblieben wäre, so daß die Basis des normalerweise leitenden Transistors T23 diesen Transistor leitend gehalten hätte, wäre das Ergebnis gewesen, daß das Invertieren des Stromes von 25 mA aus dem Test- und Diagnosestift 30 durch die Spannungsquelle jetzt zur Masse abflösse, jedoch auch der Strom durch den Transistor T23 würde zur Masse abfließen und auf dem Amperemeter der

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Spannungsquelle einen kleineren Strom als 25 mA anzeigen. Dies würde natürlich dem Wartungsingenieur anzeigen, daß der richtige Klassencode noch nicht gewählt worden ist.

Wenn der richtige Klassencode nach dem oben erläuterten Verfahren gewählt worden ist, würde gemäß Fig. 6 der nächste Verfahrensschritt entsprechend Block 108 darin bestehen, den Strom abzunehmen. Wenn andererseits der richtige Klassencode eines Chips noch nicht gewählt worden ist, dann blicke man auf Entscheidungsblock 110, der anzeigt, daß der Strom auf den Test- und Diagnosestift 30 auf etwas weniger als 25 mA, etwa 15 mA reduziert werden sollte.

Jetzt werden die anderen sieben Kombinationen auf den Stiften 2,3 und 4 zyklisch durchlaufen, d.h. gewählte hochliegende und tiefliegende Spannungsimpulse in verschiedener Reihenfolge werden auf Stifte 2,3 und 4 gegeben, bis der richtige Chip-Klassencode schließlich gefunden ist. Jetzt hält der Wartungsingenieur mit dem zyklischen Durchlauf der Stifte aufgrund des Umstandes inne, daß zur Aufrechterhaltung einer Spannungsanzeige von -1,0 V der angezeigte Strom auf 25 mA durch das Gatter 26 (Transistoren T25 vom CML-Gatter 84 ist aufgrund der Spannung von -1,0V leitend geblieben, die noch immer an dem Test- und Diagnosestift 30 anliegt) angehoben werden muß. Wenn der richtige Klassencode aus dem bekannten Klassencodes nicht identifizieri werden kann, wie durch Entscheidungsblock 112 angedeutet ist, weiss der Wartungsingenieur, daß die Kennschrift des in der Prüfung befindlichen Chips unbekannt ist, und daß dann, wenn ein Defekt weiterhin vermutet wird, das Chip ersetzt werden sollte.

Wenn andererseits die Chip-Klasse identifiziert worden ist, da der Wartungsingenieur aus der Reihenfolge von hohen und

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tiefen Spannungswerten, die den gewidmeten Stiften des in der Prüfung befindlichen Chips zugeführt werden, die jeweilige Chip-Klasse kennt, ist der nächste Verfahrensschritt im Block 114 in der Weise bezeichnet, daß der Wartungsingenieur die Testvorrichtung einstellt, um eine bekannte Routine von zyklischer Aufgabe von hohen und niedrigen Spannungen einstellt, um die Kennschrift des Chipn zu erhalten. Die Chip-Klasse kann natürlich identifiziert werden, entweder vor oder nach-dem die negative Spannungsquelle von dem Test-und Diagnosestift 30 abgenommen worden ist, da jetzt der Wartungsxngenieur an dem früher identifizierten Schritt, nämlich dem Entscheidungsblock 108, angekommen ist.

Das Abnehmen der Spannung von -1,0 V vom Stift 30 führt das CML-Gatter 84 in seinen Normalbetrieb zurück, d.h. Transistor T25 ist gesperrt und Transistor T24 leitet. Ferner kehrt der Transistor T23 von CML-Gatter 80 in seinen Normalzustand zurück, da die der Basis des Transistors T21 zugeführte Spannung jetzt niedriger ist die Spannung von VREF3, die der Basis des Transistors T22 zugeführt ist.

Gemäß Block 116 besteht der nächste Verfahrensschritt darin, die Polarität des dem Test- und Diagnosestift zugeführten Stromes zu verändern und eine Stromsenke von 20 mA an den Stift 30 zu legen und die Anzeige des Testgerät-Voltmeters auf +0,4 V zu überwachen. Diese positive Spannung sieht man an Schaltungspunkt 82 durch den Stromfluß durch Transistor T23 von 10 mA, und 10 mA fließen über Widerstand R15 nach Masse ab. Gleichzeitig kehrt die positive Spannung von + 0,4 V den normalerweise gesperrten Transistor T26 von CML-Gatter 92 in einen Leitungszustand um, da seine Basisspannung jetzt höher ist als die der Basis des Transistors T27 zugeführte Massespannung. Indem der Transistor T27 jetzt sperrt, steigt die Spannung am Schaltungspunkt 94 am Kollektor des Transistors T27 auf

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einen hohen Wert an (0,0 V), welcher durch Inverter 96 invertiert wird, um eine niedrige Spannung an den Eingang des Kennschrift-UND-Gatters 76 anzulegen, wodurch das Gatter 76 in die Lage versetzt wird, Kennschriften des Chips aufzunehmen, das jetzt von dem WartungsIngenieur zyklisch durchgeprüft wird. Wenn der invertierte Ausgang aus dem Inverter 96 nach unten geht, geht der nicht invertierte Ausgang am Schaltungspunkt 98 nach oben und wird auf diese Weise mit dem normalerweise hohen Ausgang aus Gatter 76 kombiniert, was einen hohen Spannungswert auf dem Puffer 28 setzt, der hoch bleiben wird, bis die Eingänge für das Gatter 76 sämtlich nach unten gehen, worauf Schaltungspunkt 98 nach unten geht als Funktion der geschalteten ODER-Funktion.

Die Einrichtung ist jetzt bereit für das zyklische Durchlaufen von Kennschriften gemäß Block 118, so daß der Wartungsingenieur das in der Prüfung befindliche Chip durch eine Anzahl von Zyklen (etwa 65K-Zyklen) durchprüft, wonach die Kennschrift des Chips vorhanden sein sollte, wenn alle niedrigen Spannungswerte auf den Eingangsleitungen für das UND-Gatter 76 vorliegen. Wenn jetzt die Spannung am Test- und Diagnosestift 30 gemäß Entscheidungsblock 120 noch immer bei + 0,4 V steht (da alle Eingänge für den Puffer 28 jetzt niedrig liegen) kann der Wartungsingenieur feststellen, daß die Kennschrift dem UND-Gatter 76 zugeführt wurde, und daß daher entsprechend Block 122 das in der Prüfung befindliche Chip richtig funktioniert. Wenn ein funktionelles Fehlverhalten des Chips vorhanden ist und die dem Gatter 76 angebotene Kennschrift falsch ist, wird die Spannung am Stift 30 nicht bei + 0,4 V liegen, was anzeigt, daß das Chip operationsmäßiges Fehlverhalten zeigt und ersetzt werden sollte.

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Wenn das Chip ersetzt worden ist, wird das Verfahren erneut in Gang gesetzt, um festzustellen, daß das neu ersetzte Chip tatsächlich richtig arbeitet.

Insgesamt wurde ein Verfahren und eine Schaltung zur Vor-Ort-Prüfung und Diagnose der Unversehrtheit von Verbindungen eines integrierten Schaltungschips, das mit strombedingter Logik arbeitet, hinsichtlich der Eingänge und Ausgänge sowie die logischen Funktionen des Chips unversehrt sind, geschaffen. Die Schaltung umfaßt drei Teile: einen Detektor für offenen Eingang (IO-Detektor), der Verbindungen zwischen einem Chip und einem anderen als elektrisch offen oder elektrisch offen werdend feststellt; einen Ausgangs-Kurzschluß-Detektor (OS-Detektor), der Kurzschlüsse an jedem Chip-Ausgang überwacht; und eine Kennschrift-Test- und -Diagnoseschaltung (STD-Detektor), die bestimmt, ob die logische Funktion des Chips selbst richtig ausgeführt wird. Sämtliche vorstehend genannten Schaltungsteile bilden einen integralen Teil jedes CML-Chips und sind mit einem Ausgangsanschluß verbunden, der ein Test- und Diagnosestift genannt ist.

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Leerseite

Claims

Burroughs Corporation, eine Gesellschaft nach den Gesetzen des Staates Michigan, Burroughs Place, Detroit, Michigan 48232 (V.St.A.)

Verfahren und Schaltung zur Vor-Ort-Prüfung und -Diagnose von Schaltungschips mit vorzugsweise strombedingter Logik

Ansprüche

1 ο Verfahren zum Prüfen eines integrierten Schaltungschips, welches einen codierten Klassencode zur Anzeige der in der Schaltung enthaltenen logischen Funktion aufweist, bei dem die Ströme und Spannungen an einem gewählten Ausgang des Chips gemessen und bestimmt wird, ob die gemessenen Werte vorgegebene Werte einnehmen, und bei dem ein Strom einer ersten Polarität an den Ausgang gelegt und mehrere logische Signale auf ausgewählte Leitungen des Chips gegeben werden, bis die Spannung an dem gewählten Ausgang einen vorbestimmten Wert erreicht, aus dem die Klasse des Chips erkennbar wird.

HZ/il
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Strom einer zweiten Polarität dem gewählten Ausgang aufgeprägt wird, daß logische Signale zyklisch den Anschlüssen des Chips eine vorgegebene Anzahl von Malen aufgeprägt werden, um Kennschrift-Ausgangssignale aus dem Chip zu gewinnen, und wobei die Spannung an dem gewählten Ausgang bei Festhalten der Stromstärke von zweiter Polarität an dem gewählten Ausgang gemessen wird, woraus bestimmt wird, ob die logische Funktion der Schaltung fehlerhaft ist.
3. Schaltung vorzugsweise zur Ausführung des Verfahrens nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, 'daß sie zur Prüfung eines Schaltungschips (1, 2) auf Fehler auf dem Chip selbst (20, 22, 22', 24) angeordnet ist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß sie einen Fehler am Eingang (16...16n) des Chips feststellende Einrichtung (20) aufweist, welche ein Signal an einem gewählten Ausgang (30) bei Vorliegen eines Fehlers erzeugt.
5. Schaltung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß sie eine weitere Einrichtung (22, 22') zur Feststellung eines Fehlers an einem Ausgang (18, 18') des Chips (1, 2) aufweist, welche ein Signal einem vorgewählten Ausgang (30) bei Vorliegen eines Fehlers zuführt.
6. Schaltung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß das integrierte Schaltungschip einen codierten Klassencode aufweist, und daß die Schaltung eine Einrichtung zur Bestimmung der Klasse des Chips aufweist, welche ein Signal dem gewählten Ausgang (30) zuführt, wenn die richtige Klasse des Chips gewählt ist.

ORIGINAL INSPECTED

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7. Schaltung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß der logischen Funktion des Schaltungschips eine Kennschrift zugeordnet ist, und daß ein Signalgeber an einen gewählten Ausgang (30) anschließbar ist, der die Feststellung der Kennschrift und damit des Vorliegens eines Fehlers in der logischen Funktion der Schaltung zu bestimmen gestattet.
8. Schaltung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß das zur Ausführung einer Funktion in einer DAtenverarbeitungsanlage vorgesehene Schaltungschip Eingänge (16) und Ausgänge (12) aufweist; daß eine Einrichtung zum Feststellen eines Fehlers an den Eingängen bei Vorliegen eines Fehlers ein Signal an den gewählten Ausgang (30) abgibt und daß eine Fehlerfeststellschaltung mit dem gewählten Ausgang verbunden ist und bei Vorliegen eines Fehlers an dem Ausgang ein Signal erzeugt.
9. Schaltung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß die mit einem Ausgang verbundene Fehlerfeststellschaltung die Einrichtung zur Feststellung eines Fehlers an den Eingängen, die Einrichtung zur Feststellung eines Fehlers an den Ausgängen und die Einrichtung zur Feststellung der Klasse des Chips enthält und daß eine Erkennungseinrichtung für die Kennschrift des Chips in Abhängigkeit von gewählten Ausgängen des Chips zugeführten Signalen vorgesehen ist.
10. Schaltung nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß die Einrichtung zur Feststellung eines Fehlers an den Eingängen ein erstes (34) und zweites

(40) logisches Gatter aufweist, wobei das erste Gatter mit einem Eingang (16) und mit dem zweiten Gatter zur Feststellung einer Widerstandserhöhung am Eingang verbunden ist und seinen Zustand ändert, wenn eine Erhöhung des Widerstands eingetreten ist, so daß das zweite Gatter

ein Signal an den vorgewählten Ausgang (30) abgibt.
11. Schaltung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, daß die Einrichtung zur Erkennung eines Fehlers am Ausgang (12) ein drittes (44) und viertes (54) logisches Gatter sowie einen mit dem Ausgang verbundenen Spannungsfühler (R5...R8) aufweist, wobei das erste Gatter mit dem Spannungsfühler und dem zweiten Gatter zur Feststellung einer anormalen Veränderung der am Ausgang (12a, 12b) (Fig. 3) vorhandenen Spannung verbunden ist und den Zustand des zweiten Gatters bei Auftreten einer anormalen Spannungsveränderung verändert, so daß das zweite Gatter das Signal dem vorbestimmten Ausgang (30) zuführt.
12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß das dritte Gatter sowie ein Stromfühler einem Paar von Ausgängen (12a, 12b) verbunden sind.
13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß das dritte Gatter und ein Stromfühler mit einem einzigen Ausgang verbunden sind.
14. Schaltung nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, daß die Einrichtung zur Bestimmung der Klasse des Chips ein mit dem gewählten Ausgang (30) verbundenes logisches Gatter (80) aufweist, und daß eine Schaltung (28) vorgesehen ist, die das Gatter bei Anlegen eines vorgewählten Stromes und einer Spannung einer gegebenen Polarität an den gewählten Ausgang in einem Zustand hält und den Zustand des Gatters in einen zweiten Zustand ändert, wenn die richtige Klasse des Chips festgestellt worden ist.
15. Schaltung nach einem der Ansprüche 3 bis 14, dadurch gekennzeichnet, daß die Einrichtung zur Erkennung der Kennschrift des Chips ein fünftes (80), sechstes (97) und siebentes (84) Gatter aufweist, wobei jedes Gatter mit dem gewählten Ausgang (30) verbunden ist, und wobei eine Schaltungseinrichtung (26, 28, 76) vorgesehen ist, die jedes Gatter in einem Anfangszustand bei Anlegen einer vorgegebenen Stromstärke einer gegebenen Polarität an den gewählten Ausgang (30) hält und den Zustand eines der Gatter in einen zweiten Zustand umstellt, wenn die Kennschrift des Chips festgestellt wird.
16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß das fünfte Gatter Teil des gleichen Gatters aus der Einrichtung zur Bestimmung der Klasse des Chips ist, und wobei die Polarität zur Wahl der Kennschrift umgekehrt zur Polarität zur Bestimmung der Klasse des Chips ist.
17- Schaltung nach einem der Ansprüche 3 bis 16, dadurch gekennzeichnet, daß das erste Gatter (34) einen ersten (T3) und zweiten (T4) in Stromsteuerschaltung verbundenen Transistor und das zweite Gatter (40) einen dritten (T5) und vierten (T6) Transistor in Stromsteuerschaltung aufweist, wobei die Basis des ersten Transistors und des dritten Transistors mit dem Eingang (16) verbunden ist, während die Basis des zweiten Transistors und des vierten Transistors an unterschiedliche Spannungsquellen mit unterschiedlicher Spannung gelegt ist, so daß das erste Gatter auf eine Erhöhung des Widerstandes am Eingang anspricht und den Zustand vor einer Veränderung des Zustands des zweiten Gatters verändert.
18. Schaltung nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, daß das dritte Gatter (44) einen ersten (T7) und zweiten Transistor (T8) aufweist, die

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in Stromsteuerschaltung miteinander verbunden sind, und daß die Spannungsabfühleinrichtung ein Paar Spannungsteilernetzwerke (R5, R6; R7, R8) aufweist, wobei die Basis des ersten Transistors (T7) mit dem ersten Spannungsteilernetzwerk (R5, RS) und die Basis des zweiten Transistors (T8) mit dem zweiten Spannungstexlernetzwerk (R7, R8) verbunden ist, und wobei das vierte Gatter (54) einen dritten (TIO), vierten (Tf1) und fünften Transistor (T12) aufweist, wobei der dritte und vierte Transistor mit dem fünften Transistor in Stromsteuerschaltung verbunden sind und die Basen des dritten und vierten Transistors mit den Kollektoren des ersten (T7) und zweiten Transistors (T8) beziehentlich verbunden sind so, daß eine Veränderung des Zustanäs des dritten Gatters den Zustand des vierten Gatters verändert, so daß der fünfte Transistor (T12) das Signal dem gewählten Ausgang (30) zuführt.
19. Schaltung nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, daß das logische Gatter (80) einen ersten (T22) und zweiten (T23) Transistor aufweist, die in Stromsteuerschaltung miteinander verbunden sind, wobei die Basis des ersten Transistors (T22) mit einem NAND-Gatter (28) und die Basis des zweiten Transistors (T23) mit einer Spannungsquelie (VREF3) vorgegebenen Spannungswertes verbunden ist, der Kollektor des zweiten Transistors (T22) mit dem vorbestimmten Ausgang (30) verbunden ist, und daß das Gatter in seinem Äusgangszustand sich befindet, wenn eine vorgegebene Spannung und ein Strom an den vorgegebenen Ausgang (30) angelegt sind und sein Zustand in einen zweiten Zustand ändert, wenn vorgewählte logische Signale dem Eingang des NAND-Gatters (28) zugeführt sind.
20. Schaltung nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, daß jedes der Gatter Paare von in

Stromsteuerschaltung geschalteten Transistoren aufweist, wobei der Kollektor eines der Transistoren des ersten Gatters mit dem vorgewählten Ausgang (30) verbunden ist, daß ein UND-Gatter vorgesehen ist, daß die Basis des Transistors mit einer ersten Spannungsquelle (VREF3) verbunden ist, während die Basis des anderen Transistors mit dem Ausgang des UND-Gatters (28) verbunden ist, wobei die Basis eines der Transistoren des zweiten Gatters (97) mit dem vorgewählten Ausgang (30) verbunden ist, und die Basis des anderen Transistors (T27) mit einer zweiten Spannungsquelle (Masse) verbunden ist, und wobei die Basis eines der Transistoren (T24) des dritten Gatters (84) mit dem vorgewählten Ausgang (30) verbunden ist, wenn die Basis des anderen Transistors (T25) mit einer dritten Spannungsquelle (VREF4) verbunden ist, und der Kollektor des letztgenannten Transistors mit dem genannten UND-Gatter (28) gekoppelt ist, so daß der Ausgang des UND-Gatters zum ersten Gatter und eines zweiten UND-Gatters (26) zum Empfang von Kennschrift-Eingangssignalen dem ersten UND-Gatter zugeführt sind, so daß der Strom von vorgegebener Stärke und Polarität, der dem gewählten Ausgang (30) aufgeprägt ist, als eine Spannung bekannten Wertes auftritt, wenn die Kennschrift des Chips festgestellt ist.
21. Schaltung nach einem der Ansprüche 3 bis 20, dadurch gekennzeichnet, daß die Fehlerfeststelleinrichtung ein erstes und zweites logisches Gatter aufweist, wobei das erste Gatter mit dem Eingang (16) und mit dem zweiten Gatter verbunden ist und eine Erhöhung des Widerstandes am Eingang feststellt und bei festgestellter Erhöhung des Widerstandes den Zustand des zweiten Gatters so ändert, daß das zweite Gatter ein Signal an den gewählten Ausgang (30) abgibt.

mm/080?
22. Schaltung nach einem der Ansprüche 4 bis 21, dadurch gekennzeichnet, daß die Fehlerfeststelleinrichtung für den Ausgang ein erstes und zweites logisches Gatter sowie einen mit dem Ausgang (12) verbundenen Spannungsfühler aufweist, wobei jedes Gatter durch den Spannungsfühler einen Ausgangszustand besitzt und das erste Gatter mit dem Spannungsfühler und dem zweiten Gatter zur Feststellung einer anormalen Veränderung der Spannung am Ausgang verbunden ist und den Zustand des zweiten Gatters in Abhängigkeit von einer anormalen Spannungsänderung verändert, so daß das zweite Gatter ein Signal dem gewählten Ausgang (30) zuführt.
23. Schaltung nach einem der Ansprüche 6 bis 22, dadurch gekennzeichnet, daß die Feststelleinrichtung für die Klasse des Chips ein mit dem vorgewählten Ausgang (30) verbundenes logisches Gatter sowie eine Halteschaltung aufweist, die das Gatter bei Anlegen eines vorgewählten Stromes und einer Spannung von gegebener Polarität in einem Zustand hält und den Zustand des Gatters in einen zweiten Zustand verändert, wenn die richtige Klasse des Chips gewählt worden ist.
24. Schaltung nach einem der Ansprüche 7 bis 23, dadurch gekennzeichnet, daß die auf an den Ausgang angelegte Signale ansprechende Einrichtung zur Feststellung der Kennschrift des Chips ein erstes, zweites und drittes logisches Gatter aufweist, von denen jedes mit dem gewählten Ausgang (30) verbunden ist, sowie eine Halteschaltung (76, 96, 28) aufweist, die jedes Gatter in einem Anfangszustand bei Aufprägen eines vorgegebenen Stromes einer vorgegebenen Polarität an den gewählten Ausgang (30) hält und den Zustand wenigstens eines der Gatter in einen zweiten Zustand umstellt, wenn die Kennschrift des Chips festgestellt worden ist.

909026/0807