DE2845062C2

DE2845062C2 - Halbleiteranordnung und Verfahren zu ihrer Herstellung

Info

Publication number: DE2845062C2
Application number: DE2845062A
Authority: DE
Inventors: Ichiro Tokyo Imaizumi; Masatoshi Hachioji Tokyo Kimura; Keijiro Tokyo Uehara
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-10-17
Filing date: 1978-10-16
Publication date: 1983-09-22
Also published as: US4278987A; DE2845062A1; US4362599A

Description

(a) auf einem Substrat (51) mit einer Oberfläche in einer der {lÖöj-Kristaiiebenen oder in einer Ebene, die gegenüber einer der {lOOf-Ebenen um einen Winkel von bis zu 5° geneigt ist, eine erste als Ätzmaske dienende Schicht (52) aufgetragen,

(b) in der ersten Schicht (52) ein im wesentlichen viereckiges Fenster ausgebildet,

(c) das Substrat (51) durch das Fenster hindurch unter Bildung einer primären Vertiefung (501) mit einer anisotropen Ätzlösung geätzt,

(d) die Ätzmaske entfernt,

(e) auf der gesamten Substr3".oberfläche eine die primäre Vertiefung (501) ausfüllende HaIbleiterschicht (54) epitaxial gerichtet,

(f) die durch Übertragung der primären Vertiefung (501) in der Halbleiterschicht (54) sich bildende sekundäre Vertiefung (502) mit einer als Ätzmaske dienenden zweiten Schicht (55) maskiert, und

(g) die Halbleiterschicht (54) zum Einebnen ihrer Oberfläche mit einer anisotropen Ätzlösung geätzt wird, dadurch gekennzeichnet, daß das Fenster so gelegt wird, daß seine vier Seitenkanten parallel oder unter einem Winkel von höchstens 25° zu [100]-Kristallachsen verlaufen.

Die Erfindung betrifft eine Halbleiteranordnung nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zur Herstellung einer solchen Halbleiteranordnung gemäß dem Oberbegriff des Patentanspruchs 2.

Fig. 1 zeigt eine herkömmliche Halbleiteranordnung. Bei dieser herkömmlichen Halbleiterschaltung wird eine Isolation dadurch hergestellt, daß eine Vorspannung in Umkehrrichtung bzw. eine Umkehrvorspannung an einen PN-Übergang angelegt wird, und daß die Sperr-Eigensehaften einer PN-Diode ausgenutzt werden. Die obere Grenze der Durchbruchspannung des Isolations-Kollektorübergangs ist durch die Durchbruchspannung des PN-Übergangs gegeben bzw. festgelegt. Fig. 1 zeigt ein Halbleitersubstrat 11 des P- oder N-Leitfähigkeitstyps, eine hoch mit Fremdatomen dotierte, vergrabene Schicht 12 vom N- oder P-Leitfähigkeitstyp. eine mit hoher Fremdatomkonzentration dotierte verdeckte Schicht 13 vom P- oder N-Leitfähig-

keitstyp, eine epitaxial aufgewachsene Halbleiterschicht 14 vom N- oder P-Leitfähigkeitstyp mit einer Dicke te», eine mit hoher Fremdatomkonzentration dotierte P- oder N-leitende Diffusionsschicht 15 zur Isolation und eine Siliphimoxidschicht (SiOrSchicht) 16. In den nachfolgend beschriebenen Figuren werden diese Bezugszeichen für die gleichen Elemente verwendet. Normalerweise werden die nachfolgend beschriebenen Verfahren dazu herangezogen, die Durchbruchspannung des planaren PN-Übergangs zu erhöhen:

(1) indem die Fremdatomkonzentration in der mit geringer Fremdatomkonzentration dotierten Zone weiter verringert wird, und

(?) indem die Diffusionstiefe der Diffusionsschicht vergrößert wird.

Normalerweise erstreckt sich die Diffusionsschicht 15 im wesentlichen kreisförmig, wie dies aus dem in F i g. 2 dargestellten Querschnitt zu ersehen ist Wenn eine

Spannung in Sperrichtung an den PN-Übergang angelegt wird, vergrößert sich die Intensität des elektrischen Feldes in diesem Kreisbereich und die Durchbruchspannung wird durch diesen Kreisbereich bestimmt Wenn die Diffusionstiefe der Diffusionsschicht vergrößert wird, wird die Konzentration des elektrischen Feldes }*$ diesem KreisbereTch geschwächt und daher wird die Durchbruchspannung verbessert bzw. erhöht

(3) Indem externe Elemente, beispielsweise eine Feldplatte FP und ein Feldbegrenzungsring FLR um die Diffusionsschicht 32 ausgebildet wird, wie dies in F i g. 3 dargestellt ist

Nachfolgend sollen die Schwierigkeiten, Probleme und Nachteile beschrieben werden, die auftreten, wenn die zuvor beschriebenen Maßnahmen und Merkmale bei der herkömmlichen integrierten Schaltung mit dem in F i g. 1 dargestellten Aufbau verwendet werden.

Der spezifische Widerstand unti die Dicke der epitaxial aufgewachsenen N-leitenden Schicht werden durch die Durchbruchspannung eines darin ausgebildeten Transistors festgelegt. Die Spannung BVceo zwischen dem Kollektor und dem Emitter des Transistors ist durch eine größte Spannung Vccmax festgelegt, die an die Schaltung angelegt wird (normalerweise gilt die Beziehung Vccmax = BVceo), und die Durchbruchspannung BVcbozwischen der Basis und dem Kollektor ist durch den Stromverstärkungsfaktor Areund /JVcfofestgelegt

/■ BV \

( normalerweise gilt die Beziehung BV_CE0 = I . \ VhfE J

Da BVcbo die Durchbruchspannung des PN-Übergangs zwischen der Basis und dem Kollektor ist, ergibt sich der kleinste spezifische Widerstand Qepmin der epitaxialen Schicht aus dem Wart BVcbo Üblicherweise wird ein höherer Wert qep als qepmin im Hinblick auf die Schwankungen oder Abweichungen der Diffusionstiefe gewählt bzw. eingestellt, die sich bei den Herstellungsvorgängen und durch Beeinflussungen der Oberfläche ergeben.

Wenn der Wert qep in dieser Weise gewählt bzw. eingestellt ist, wird dann die Dicke tep der Epitaxialschicht festgelegt. Der kleinste Wert tEPMiNdieser Dicke entspricht der Breite der Verarbiingsschicht, die sich vom Basis-Kollektor-Übergang zu Epitaxialschicht hin erstreckt, wenn eine maximale Spannung in dem Zustand angelegt wird, in dem der spezifische

Widerstand den maximalen Wert qepmax aufweist, und die Dicke te· wird im Hinblick auf die durch die Herstellungsvorgänge verursachten Abweichungen und Schwankungen festgelegt

Aus den zuvor erläuterten Darstellungen ergibt sich, daß es zur Vergrößerung der Durchbruchspannung erforderlich ist, den Wert qep zu erhöhen und Iep zu vergrößern. Aus F i g. 1 ist zu ersehen, daß es für eine Vergrößerung von ίερ erforderlich ist, die Diffusionstiefe der P⁺-leitenden Diffusionsschicht 15 für die Isolation zu vergrößern. Wenn die Diffusionstiefe vergrößert wird, vergrößert sich auch die Diffusionsschicht 15 für die Isolation in seitlicher Richtung (vgL Fig.2), und die von der Diffusionsschicht eingenommenen Fläche vergrößert sich. Bei einer integrierten Schaltung mit beispielsweise einer Durchbruchspannung von 150 V, beträgt der Wert ίερ etwa 35 und g_Ep etwa 15 Ω · cm, und auch wenn die Isolation mit der Diffusionsschicht und der verdeckten Schicht vorgenommen wird (vgL Fig.2), beträgt die Diffusionstiefe X₁ der Schicht 15 etwa 25 μπι und es ist eine zusätzliche Fläche, die diesem Wert entspricht, für die Isolation erforderlich. Auf Grund der Vergrößerung des Wertes qep wird die Ausdehnung *2 der Verarmungsschicht 21 (vgL F i g. 2) etwa 30 μπι, und daher ist eine zusätzliche Fläche bzw. ein zusätzlicher Bereich, der 30 bis 40 μπι groß ist, im Vergleich zu einer integrierten Schaltung mit geringer Durchbruchspannung für die Isolationszone erforderlich.

Wenn eine integrierte Schaltung mit hoher Durchbruchspannung in der Praxis hergestellt wird, ist die Anzahl der Isolationsinseln, auf denen die Elemente, die eine hohe Drehbruchspannung erfordern, ausgebildet sind, recht klein. Auch die Fläche, die für eine Isolation für kleine Durchbruchspannungen erforderlich ist, ist im wesentlichen genau so groß wie im zuvor beschriebenen Falle, und eine solche Vergrößerung der Fläche bzw. des Bereiches ist vom wirtschaftlichen Gesichtspunkt her bei einer integrierten Schaltung nachteilig.

Die Schwierigkeit im Zusammenhang mit Bereichen *o mit geringer Durchbruchspannung liegt darin, daß der Reihenwiderstand rsc des Kollektors des Transistors sehr groß ist, weil der Wert qep erhöht und die Dicke Iep vergrößert ist Beispielsweise ist die Emitterfläche eines Transistors, der üblicherweise für eine integrierte *5 Schaltung mit geringer Durchbruchspannung verwendet wird, etwa 20 μπι χ 20 μπι, der Wert qep ist 1,5 Ω · cm tEP ist etwa 10 μπι. Wenn ein Transistor mit demselben rsc Wert wie bei den zuvor beschriebenen Bedingungen mit ?ep = 15 Ω · cm und Iep ^ 35 μπι geschaffen werden soll, ist es erforderlich, die Emit<erfläche zu vergrößern. Dadurch wird eine Emitterfläche von 120 μπι χ 120 μπι erforderlich, das ist das 35fache der zuvor angegebenen Emitterfläche. Vom wirtschaftlichen Gesichtspunkt aus wird daher die Herstellung einer integrierten Schaltung sehr schwierig.

Um die zuvor beschriebenen Probleme zu vermeiden, sieht die DE-OS 26 55 400 einen Aufbau vor. der in Fig.4 im Querschnitt dargestellt ist. Dieser Aufbau weist das Merkmal auf, daß sich die Dicke der Epitäxiälschicht 14 bei einem Bereich 14-1 für ein Element mit hoher Durchbruchspannung von einem Bereich 14-2 für ein Element mit geringer Durchbruchspannung unterscheidet, und daß die Diffusionsschicht 15 für die Isolierung im dünnen Bereich ausgebildet werden kann. Da ein Transistor mit geringer Durchbruchspannung im dünnen Bereich der Epitäxiälschicht ausgebildet wird, sollte die Emitterfläche, die erforderlich ist, um den Wert rsc auf denselben Wert wie bei der integrierten Schaltung mit niederer Durchbrudispannung zu halten, im Vergleich zur Emitterfläche des in F i g. 1 dargestellten Aufbaus verringert sein.
Als ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit dem in Fig.4 dargestellten Aufbau, kann ein Verfahren mit folgenden Verfahrensschritten angegeben werden:

(1) Ätzen eines vorgegebenen Bereichs eines Substrats, um ein Substrat mit einer Vertiefung zu bilden,

(2) Ausbilden einer Halbleiterschicht nur in bzw. auf der Vertiefung des Substrats durch selektives epitaxiales Aufwachsen und

(3) Ausbilden einer Halbleiterschicht auf der gesamten Oberfläche durch ein zweites epitaxiales Aufwachsen. Dadurch kann eine integrierte Schaltung mit einem Substrat und einer darauf ausgebildeten epitaxial aufgewachsenen Schicht mit einer flachen bzw. glatten Oberfläche >tdoch mit unterschiedlicher Dicke hergestellt werdet.

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55 Bei diesem Verfahren muß der Vorgang epitaxialen Aufwachsens jedoch zweimal vorgenommen werden, L'.rd der Vorgang beim selektiven epitaxialen Aufwachsen gemäß dem Verfahrensschritt (2) ist recht kompliziert Daher ist dieses Verfahren insgesamt aufwendig und nicht einfach.

Als ein weiteres Verfahren ζτιγ Ausbildung des in Fig.4 dargestellten Aufbaus kann ein Verfahren mit folgenden Verfahrensschritten angegeben werden:

(1) Ätzen eines vorgegebenen Bereiches eines Substrats, um ein Substrat mit einer Vertiefung zu bilden,

(2) Ausbilden einer Halbleiterschicht auf der gesamten Oberfläche des Substrats einschließlich der Vertiefung, und zwar durch epitaxiales Aufwachsen und

(3) Ausbilden einer Maske auf der Sohle bzw. auf der Unterseite einer sekundären Vertiefung, die auf der epitaxial aufgewachsenen Schicht durch Übertragung der Vertiefung des Substrates gebildet wird, und Abtragen der Oberfläche der epitaxial aufgewachsenen Schicht durch einen Ätzvorgang.

Da bei den herkömmlichen Halbleiteranordnungen jedoch ein Vorsprung mit einer rechteckigen Form gemäß diesem Verfahren ausgebildet wird, bei der die rechteckige Form parallel zu [100]-Kristallachsen verlaufende Seiten aufweist, ist die Oberfläche der epitaxial aufgewachsenen Schicht in vielen Fällen nicht ausreichend glatt bzw. flach und um die Maske der sekundären Vertiefung herum bilden sich konvexe Formen. Daher muß ein Ätzvorgang oder ein mechanischer Glättungsvorgang zusätzlich durchgeführt werden, um die Oberfläche zu glätten bzw. abzutragen. Daher ist dieses Verfahren insgesamt kompliziert und aufwendig.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung der eingangs bezeichneten Gattung zu schaffen, die sich in dnem einfacheren Verfahren herstellen läßt, bzw. ein derartiges Verfahren anzugeben.

Die Lösung c'ieser Aufgabe ist im Kennzeichenteil des Patentanspruchs 1 bzw. des Patentanspruchs 2 angegeben. Durch die danach vorgesehene Orientierung der Vertiefung bzw. des zur Erzeugung dieser Vertiefung

dienenden Ätzfensters wird erreicht, daß der nach dem Stand der Technik zum Einebnen der Oberfläche der die Vertiefung ausfüllenden Halbleiterschicht erforderliche zusätzliche Verfahrensschritt entfallen kann, weil sich die ebene Oberfläche dieser Halbleiterschicht bei dem üblichen Ätzschritt automatisch ergibt.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigt

Fig. 1 einen Querschnitt durch eine herkömmliche integrierte Schaltung mit geringer Durchbruchspan- to nung,

F i g. 2 einen Querschnitt, der die Ausbildung einer Diffusionsschicht für die Isolation in der in F i g. 1 dargestellten integrierten Schaltung wiedergibt,

Fig. 3 einen Querschnitt, der den herkömmlichen Aufbau zur Verbesserung der Durchbruchspannung eines PN-Übergangs darstellt,

Fig.4 einen Querschnitt durch eine herkömmliche integrierte Schaltung für hohe Durchbruchspannung,

Fig.5-A bis 5-E Querschnitte, die die Verfahrensschritte zur Herstellung einer Ausführungsform der erfindungsgemäßen integrierten Schaltung für hohe Durchbruchspannungen wiedergeben,

F i g. 6 ein Diagramm, das ein Muster auf einem Siliciumplättchen und die Kristallachsenrichtung auf der Siliciumplättchenseite wiedergibt,

F i g. 7 in Aufsicht ein Ätzmuster, das durch Ätzen gebildet wird, wobei das in F i g. 6 dargestellte Muster 61 als Ätz-Fenster benutzt wird,

F i g. 8-A und 8-B Querschnitte, die den Ätzvorgang zum Abtragen bzw. zum Abflachen wiedergeben, wobei ein Muster verwendet wird, dessen Seiten parallel zu [110]-Kristallachsen verlaufen,

Fig.9-A bis 9-E Querschnitte, die die Verfahrensschritte zur Herstellung einer weiteren Ausführungs- form der erfindungsgemäßen integrierten Schaltung für hohe Durchbruchspannungen wiedergeben,

Fig. 10 ein Diagramm, das ein Muster auf einem Siliciumplättchen und die Kristallachsenrichtung auf der Seite des Musters wiedergibt,

Fig. H-A ein Ätzmuster in Aufsicht, das durch Ausführen des Ätzvorganges gebildet wird, wobei das in Fig. 10 dargestellte Muster 94 als Ätzfenster verwendet wird,

Fig. H-B einen Querschnitt entlang der in Fig. H-A eingezeichneten Schnittlinie 1-Γ.

Fig. 11 -C einen Querschnitt entlang der in Fig. 11 -A eingezeichneten Schnittlinie ΙΙ-ΙΓ,

Fig. 12-A das ir, Aufsicht dargestellte Muster der in Fig. H-A gezeigten Vertiefung, wobei das epitaxiale Aufwachsen durchgeführt wurde, und

Fig. 12-B einen Querschnitt durch die in Fig. 12-A gezeigte Vertiefung.

Zunächst wird eine Ausführungsform beschrieben, bei der ein Transistor mit hoher Durchbruchspannung (BVceo) von 150 V zwischen dem Kollektor und Emitter und ein Transistor mit niederer Durchbruchspannung von BVceo = 15 V (kleines Signal) auf einem Substrat integriert sind.

Zunächst werden der erforderliche spezifische Widerstand oep und die Dicke t_Ep der Epitaxialschicht dargestellt. Um einen eine hohe Durchbruchspannung aufweisenden Transistor mit der zuvor angegebenen Kollektor-Emitter-Durchbruchspannung zu schaffen, wenn der größte Wert der Gleichstrom-Verstärkung Are des Transistors den Wert 200 aufweist, sollte der Wert für qep wenigstens 12 Ω - cm betragen, und daher wird dieser Wert zu 15 Ω · cm gewählt, wobei eine Abweichung oder ein Fehler bei den Herstellungsschritten in Betracht gezogen wurde. In diesem Falle wird die Dicke der Epitaxialschicht im Hinblick auf die Verarmungsschicht, die sich bei einer am Basis-Kollektor-Übergang auftretenden Umkehr-Vorspannung von 150 V ergibt, auf 30 um eingestellt. Die Dicke der Epitaxialschicht, die sich bei einer geringen Durchbruchspannung ergibt, beträgt etwa 10 μπι.

Anhand der Fig.5-A bis 5-E wird nachfolgend das erfindungsgemäße Verfahren zur Fertigung der zuvor beschriebenen Halbleiteranordnung erläutert.

F i g. 5-A zeigt einen Querschnitt durch einen Aufbau, wie er sich ergibt, wenn eine Oxidschicht (eine SiO2-Schicht) 52 auf einem P-Ieitenden Siliciumsubstrat 51 mit einer Fläche in der Kristallebene (100} und dieser Oxidschicht 52 ein rechteckiges Fenster mit nur zu [100]-Kristallachsen parallelen Seiten durch einen Photoätzvorgang ausgebildet werden. In den nachfolgenden Figuren werden für dieselben Teile, Zonen oder Schichten die gleichen Bezugszeichen verwendet.

Wie Fig.5-B zeigt, wird mit einer anisotropen Ätzlösung eine etwa 20 μπι tiefe Vertiefung 501 auf dem Substrat ausgebildet. Die Ätzlösung weist 20 Gew.-% wäßrige Lösung von KOH in Isopropylalkohol und ein oberflächenaktives Mittel auf, um die Bildung von pyramidenförmigen Vorsprüngen auf der geätzten Oberfläche zu verhindern. Die Ätzlösung wird aus 300 g KOH, UDO cm³ destilliertem Wasser, 300 cm³ Isopropylalkohol und 25 cm³ einer O,l°/oigen wäßrigen Lösung des oberflächenaktiven Mittels hergestellt. Um eine Tiefe von 20 μπι zu ätzen, sind bei einer Temperatur der Lösung von 70⁰C etwa 50 Minuten erforderlich, wenn diese Ätzung verwendet wird. Diese KOH-Ätzlösung, die eine alkalische Ätzlösung ist, ist eine anisotrope Ätzlösung mit einer höheren Ätzgeschwindigkeit in der |100}-Kristallebene.

Wie F i g. 5-C zeigt, wird nach Ausbildung der zuvor beschriebenen Vertiefung 501 eine vergrabene N+-leitende Diffusionsschicht 53 ausgebildet, und eine Epitaxialschicht 54 vom N-Typ wird in einer Dicke von 30 μπι gezüchtet. Dann wird eine Oxidschicht (eine SiOVSchicht od. dgl.) 55 als Ätz-Maskenmaterial mit einem heißen Ätzvorgang nur auf der Vertiefung 502 der Epitaxialschicht ausgebildet, die durch Übertragung der Vertiefung des Substrats gebildet wird. Die Oxidschicht 55 kann einen Bereich 551 aufweisen, der den oberen Teil über der Vertiefung in etwa 5 bis etwa 10μπι Länge bedeckt, wie dies in Fig.5-C durch eine gestrichelte Linie angedeutet ist.

Wenn die vergrabene N+-leitende DiffusionsscFsht 53 einen Bereich 531 aufweist, der sich auf der Oberfläche des Substrats in der Nähe der Vertiefung erstreckt, können die nachfolgenden Verfahrensschritte leichter ausgeführt werden.

Wie F i g. 5-D zeigt, wird die Epitaxialschicht an den Stellen mit niederer Durchbruchspannung mittels einer anisotropen Ätzlösung geätzt, um die Oberfläche zu glätten. Die sich daraus ergebende Epitaxialschicht ist in der Zone mit hoher Durchbruchspannung 30 μπι und in der Zone mit niederer Durchbruchspannung 10 μπι dick. Der Ätzvorgang wird mit einer Lösungstemperatur von 70⁰C etwa 30 Minuten lang unter Verwendung einer 40gew-%igen wäßrigen Lösung von KOH durchgeführt

Nach dem Glätten der zuvor genannten Fläche wird die nach dem Ätzvorgang verbliebene Oxidschicht 55 entfernt Danach wird eine Oberflächenoxidation durchgeführt um eine (nicht dargestellte) SiOrSchicht

auf der Oberfläche der Epitaxialschicht auszubilden. Es wird ein Fenster für die Isolationsdiffusion auf der SiOrSchicht mittels eines Photoätzvorganges gebildet. Wie in Fig 5-E gezeigt ist, wird die Epitaxialschicht in eine Zone 101 mit hoher Durchbruchspannung und eine Zone 102 mit geringer Durchbruchspannung durch die P-Ieitende Diffusionsschicht 59, die eine Isolation rhrstellt, getrennt. Die darauffolgenden Verfahrensschritte werden in derselben Weise durchgeführt, wie das Verfahren zur Herstellung einer üblichen linearen integrierten Schaltung und man erh?lt eine integrierte Schaltung, wie sie Fig.5-E zeigt. Fig.5-E zeigt eine N ⁺ -Ieitende Kollektor-Kontaktschicht 56, die an der Stelle des Bereichs 531 mit der vergrabenen Schicht 53 in Verbindung steht, eine P-Ieitende Basis-Diffusionsschicht 57, eine feldbegrenzende P-Ieitende Diffusionsschicht 57' und eine N+ -leitende Emitter-Diffusionsschicht 58.

Da bei der zuvor beschriebenen Ausführungsform der Halbleiteranordnung erfindungsgemäß eine Vertiefung mit einer rechteckigen Form mit nur zur [100]-Kristallachsen parallelen Seiten auf dem Substrat ausgebildet wird, kann die Epitaxialschicht auf dem Substrat leicht durch eine anisotrope Ätzlösung abgeflacht bzw. flacher gemacht oder geglättet werden.

F i g. 6 zeigt ein rechteckiges Muster, das durch Maskierung eines Siliciumplättchens, dessen Oberfläche in einer der |100}-Kristallebenen liegt, mit einer Oxidschicht gebildet wird. In F i g. 6 weist das Muster 61 Seiten auf, die parallel zu [100]-Kristallachsen liegen, ' wie ein Muster 62 auf, dessen Seiten parallel zu [110]-Krista!!achsen liegen. Ein Fenster für den Ätzvorgang bei dem in Fig. 5-B dargestellten Verfahrensschritt entspricht dem Muster 61 in Fig.6, und die Struktur, die durch Ätzen des Siliciumsubstrats durch dieses Fenster hindurch gebildet wird, ist in F i g. 7 dargestellt. Der Ätzvorgang an den Seiten AB, BC, CD und DA parallel zu [100]-Kristallachsen erstreckt sich auch unter die Oxidschicht 52, wie dies in Fig.5-B dargestellt ist. «0

Der Ätzvorgang an den vier Ecken A, B, Cund D des rechteckigen Musters erstreckt sich nicht unter die Oxidschicht, wie dies in F i g. 7 dargestellt ist, sondern es wird ein Ätzvorgang durchgeführt, der eine durch die Ecke A verlaufende Seite gebildet. Beispielsweise ergibt sich eine Seite EAFzn der Stelle der Ecke A.

Die durch diesen Ätzvorgang gebildete Vertiefung weist nämlich eine octagonale Form AFCBHICJKDLE auf, die durch die gestrichtelte Linie in F i g. 7 angedeutet ist, unterhalb der Oxidschicht und eine rechteckige Form A'B'C'D', die in Fig. 7 durch eine ausgezogene Linie dargestellt ist auf der Bodenfläche auf.

Bei dem in F i g. 6 dargestellten Muster 62 erstreckt sich der Ätzvorgang nicht unter die Oxidschicht, wenn der Ätzvorgang unter Verwendung der zuvor genannten anisotropen Ätzlösung ausgeführt wird, da die Ätzgeschwindigkeit in den {Ill}-Kristallebenen gering ist, vielmehr wird eine Vertiefung mit einer rechteckigen Unterseite in der (100)-KristalIebene gebildet, die von Flächen in schrägen {111\-Kristallebenen umgeben ist

Wenn die Form oder das Muster, die die Vertiefung definiert, das in F i g. 6 dargestellte Muster 62 ist, und wenn der Ätzvorgang mit der zuvor erwähnten anisotropen Ätzlösung ausgeführt wird, verbleiben am Ende des Ätzvorganges Vorsprünge 81, die von {lllJ-Kristallebenen umgeben sind (vgL die Fig.8-A und 8-B), und daher ist es nicht möglich, die Oberfläche abzuflachen bzw. abzutragen oder zu glätten. Wenn dagegen ein rechteckiges Muster 61 verwendet wird, dessen Seiten parallel zu [100]-Kristallachsen wie in Fig.6 verlaufen, findet ein Ätzen auch unterhalb der Oxidschicht statt, wie dies in Fig.5-D dargestellt ist, und es tritt keine schräge (lll)-Ebene auf, und daher kann die Epitaxialschicht abgeflacht bzw. abgetragen oder geglättet werden. Wenn eine Halbleiteranordnung mit einer Siliciumschicht durch epitaxiales Aufwachsen auf einem Siliciumsubstrat gebildet wird und auf dem Siliciumsubstrat eine Vertiefung gebildet wird, ist eine Abtragung der epitaxialen Siliciumschicht nicht nur dann möglich, wenn die Seiten des rechteckigen Musters der Vertiefung parallel zu [100]-Kristallachsen verlaufen, sondern auch dann, wenn die Seiten des rechteckigen Musters der Vertiefung parallel zu anderen Richtungen liegen. Wenn beispielsweise die Seiten des rechteckigen Musters der Vertiefung wie bei dem in F i g. 6 dargestellten Muster 63 parallel 7ij der mit 65 bezeichneten Richtung im Kristall verlaufen, oder wenn die Seiten wie bei dem in Fig.6 dargestellten Muster 64 parallel zu der mit 66 bezeichneten Richtung verlaufen, kann die epitaxiale Siliciumschicht durch die in den F i g. 5-A bis 5-E dargestellten Verfahrensschritte abgetragen werden. Bei dem zuvor beschriebenen Ausführungsbeispiel weist die Vertiefung eine rechtekkige Form auf. Es kann jedoch auch eine Vertiefung mit einem polygonalen Muster gemäß der vorliegenden Erfindung verwendet werden. Wenn das polygonale Muster der Vertiefung nämlich so ausgebildet ist, daß ihre Hauptseiten parallel zu einer Richtung verlaufen, die in einem in Fig.6 mit dem Bezugszeichen 60 versehene Winkelbereich liegt, kann die erwünschte Abtragung der Epitaxialschicht auch vorgenommen werden. Auch wenn das polygonale Muster einige Seiten aufweist, die parallel zu einer außerhalb des Winkelbereichs 60 liegenden Richtung verlaufen, und Vorsprünge am Ende des Ätzvorgangs verbleiben, können sie, da sie sehr klein sind, in sehr kurzer Zeit nach Entfernen der Ätzmaske durch erneutes Ä»zen entfernt werden.

Nachfolgend wird ein Ausführungsbeispiel beschrieben, gemäß dem eine wäßrige KOH-Lösung zum Ätzen eines Substrats unter Ausbildung einer Vertiefung verwendet wird. Ein Halbleiteraufbau mit derselben Ausbildung wie bei dem zuvor beschriebenen Ausführungsbeispiel wird gemäß den in den F i g. 9-A bis 9-E dargestellten Verfahrensschritten hergestellt. Wie in Fig.9-A dargestellt ist, wird eine Oxidschicht 52 auf einem Siliciumsubstrat 51 mit einer Oberfläche in einer der {100}-Kristallebenen gebildet, und dann wird ein Fenster 91 mit einer rechteckigen Form, deren Seiten parallel zu [100]-Kristallachsen verlaufen, durch Photoätzen in der Oxidschicht 52 ausgebildet F i g. 9-A zeigt den Querschnitt durch die sich dabei ergebende Anordnung. In den nachfolgenden Figuren werden für dieselben Teile, Flächen oder Bereiche die gleichen Bezugszeichen verwendet

Wie F i g. 9-B zeigt, wird eine etwa 20 μπι tiefe Vertiefung 92 mit einer anisotropen Ätzlösung gebildet Als Ätzlösung wird eine 40gew.-%ige wäßrige KOH-Lösung verwendet Um etwa 20 μπι tief zu ätzen, ist etwa ein Zeitraum von 35 Minuten bei einer Lösungstemperatur von 70" C erforderlich, wenn diese Ätzlösung verwendet wird.

Wie Fig.9-C zeigt, wird nach der Ausbildung der zuvor beschriebenen Vertiefung eine vergrabene N⁺-leitende Diffusionsschicht 53 gebildet, und eine

N-leitende Epitaxialschicht 54 wird in einer Höhe von 30 μπι aufgewachsen. Dann wird eine Oxidschicht 55 als Ätzmaskenmaterial nur auf der Vertiefung mit herkömmlichen Photoätzen ausgebildet. In diesem Falle kann die Oxidschicht 55 einen Teil 551 aufweisen, der den oberen Teil über der Vertiefung in einer Länge von etwa 5 bis etwa 10μπι bedeckt, wie dies in Fig.9-C durch eine gestrichelte Linie dargestellt ist.

Wie F i g. 9-D zeigt, wird die Epitaxialschicht an den Stellen mit niederer Durchbruchspannung unter Verwendung einer anisotropen Ätzlösung geätzt, um die Oberfläche abzutragen. Dadurch erhält die sich ergebende Epitaxialschicht eine Dicke von 30 μπι in der Zone für hohe Durchbruchspannung und eine Dicke von 10 μπι in der Zone für die niedrige Durchbruchspannung. Als Ätzlösung wird eine 40gew.-%ige wäßrige KOH-Lösung verwendet, und der Ätzvorgang wird etwa 30 Minuten lang bei einer Lösungstemperatur von 70° C durchgeführt.

Ein Vorsprung 93 verbleibt in einigen Fällen nach dem Ende des Ätzvorgangs. Wenn die Oxidschicht 55 entfernt und die gesamte Oberfläche des Halbleiterplättchens mit der zuvor beschriebenen Ätzlösung in einer Tiefe von etwa 5 μπι geätzt wird, wird der Vorsprung 93 entfernt und die Oberfläche abgetragen.

Nach dem zuvor beschriebenen Abtragen der Oberfläche wird die nach dem in Fig.9-D dargestellten Ätzvorgang verbleibende Oxidschicht 55 entfernt, und es wird eine Oberflächenoxidation durchgeführt, um eine (nicht dargestellte) Oxidschicht zu bilden. Danach wird ein Fenster für die Diffusion einer Isolation mit einem heißen Ätzvorgang geöffnet. Die Epitaxialschicht wird in eine Zone 101 für eine hohe Durchbruchspannung und in eine Zone 102 für eine niedere Durchbruchspannung mittels einer Diffusionsschicht 59 für die Isolation aufgeteilt, wie dies in F i g. 9-E dargestellt ist. Dann werden die nachfolgenden Herstellungsschritte in derselben Weise wie bei der Herstellung von üblichen linearen integrierten Schaltungen durchgeführt und man erhält eine integrierte Schaltung mit dem in F i g. 9-E dargestellten Aufbau. Mit dem Bezugszeichen 56 ist eine »ausgestanzte« bzw. eindringende N+-leitende Diffusionsschicht, mit dem Bezugszeichen 57 eine Basis-Diffusionsschicht und mit dem Bezugszeichen 58 eine Emitter-Diffusionsschicht versehen.

Bei dem Verfahren zur Herstellung der erfindungsgemäßen Anordnung wird eine Vertiefung mit einem rechteckigen Muster, dessen Seiten parallel zu [100]-Kristallachsen verlaufen, gebildet, und das Ätzen wird mit einer anisotropen Ätzlösung durchgeführt, wobei die konvex-konkave Oberfläche der Epitaxialschicht vorteilhaft und wirkungsvoll abgetragen werden kann.

Fig. 10 zeigt ein rechteckiges Muster, das mit einer Oxidschicht auf einem Siliciumplättchen mit einer Fläche in einer der {100}-Kristallebenen maskiert ist Die Seiten eines Musters 94 verlaufen parallel zu [100]>Kristallachsen und die Seiten eines Musters 95 verlaufen parallel zu [110]-Kristallachsen. Das geätzte Fenster, durch das das Ätzen bei dem in F i g. 9-B dargestellten Verfahrensschritt vorgenommen wird, weist ein dem in F i g. 10 dargestellten Muster 94 entsprechendes Muster auf. Fig. H-A zeigt in Aufsicht die Ausbildung, die durch Ätzen des Siliciumsubstrats durch dieses Fenster erhalten wird F i g. 11 -B zeigt einen Querschnitt entlang der in Fig. H-A eingezeichneten Schnittlinie I-I', und Fig. H-C zeigt einen Querschnitt entlang der in Fig. H-A eingezeichneten Schnittlinie H-IP. Die Ätzung an den Seiten AB, BC, CD und DA parallel zu [100]-Kristallachsen schreitet auch unter der Oxidschicht 52 in einer Länge fort, die im wesentlichen gleich der Ätztiefe ist (vgl. F i g. 9-B).

Das Ätzen an den vier Ecken A, B, C und D des rechteckigen Musters dringt nicht unter die Oxidschicht vor (vgl. Fig.9-B), sondern es wird ein Ätzvorgang durchgeführt, der die Seite bildet, die durch die Ecke A und parallel zu [110]-Kristallachsen verläuft, und es

ίο entsteht beispielsweise eine Seite EAFan der Stelle der Ecke A.

Die bei diesem Ätzvorgang sich bildende Vertiefung weist eine octogonale Form AFCBHICJKDLE, die in Fig. H-A strichliniert angedeutet ist, unterhalb der Oxidschicht, sowie eine octagonale Form A'F'G'B'- H'K'C'J'K'D'L'E', die in Fig. H-A strichliniert darge stellt ist, auch am Boden der Vertiefung auf. Kurz gesagt, wird durch den Ätzvorgang eine Vertiefung gebildet, deren Sonic bzw. Unterseite in einer der (100}-Kristallebenen liegt und in der Hauptsache von jlOOJ-Kristallebenen umgeben wird, und \\\ 1)-Kristallebenen treten an den vier Ecken auf.

F i g. 12-A zeigt das Muster der Vertiefung in Aufsicht und in dem Zustand, in dem die Epitaxialschicht 54 gebildet wird, und Fig. 12-B zeigt einen Querschnitt durcl) die Vertiefung in diesen Herstellungszustand. Das erste wesentliche Merkmal besteht darin, daß die Epitaxialschicht. die so aufgewachsen ist, daß ein Stufenbereich von 90° entsteht, in einen Stufenbereich umgewandelt wird, der einen Winkel von etwa 45° aufweist. Das zweite wesentliche Merkmal besteht darin, daß die Sohle bzw. Unterseite der Vertiefung eine octogonale bis im wesentlichen rechteckige Form aufweist. Auf Grund dieser wesentlichen Merkmale wird eine Abtragung in der in Fig.9-D dargestellten Weise durchgeführt, wenn die Vertiefung mit der Oxidschicht 55 maskiert und ein anisotropes Ätzen durchgeführt wird. Da die Ebene, auf der das Ätzen mit einer hohen Geschwindigkeit vonstatten geht, an den vier Ecken auftritt (vgl. Fig. 12-A), weisen auch diese Ecken eine größere zu ätzende Fläche als die Randbereiche auf, sie werden wirkungsvoll geätzt und entfernt, und es verbleibt kein Vorsprung. Wenn der Ätzvorgang mit einer anisotropen Ätzlösung im Falle des in Fig. 10 dargestellten Musters 95 durchgeführt wird, schreitet der Ätzvorgang nicht unter die Oxidschicht fort und es wird ein Vorsprung mit der rechteckigen Sohle bzw. der rechteckigen Unterseite in der bzw. auf der (lOO)-Kristallebene gebildet, die durch schräge {1H}-Kristallebenen umgeben ist

Bei den zuvor beschriebenen Ausführungsbeispielen wird ein Halbleiterkristallsubstrat mit einer Fläche in einer {100}-Kristallebene verwendet Bei der vorliegenden Erfindung kann auch ein Substrat mit einer Fläche in einer Ebene verwendet werden, die zu einer {lOOj-Kristallebene um 5° (vorzugsweise 3 bis 5°) geneigt ist Wenn ein Substrat mit einer Fläche in der Ebene, die gegenüber einer (100}-KristalIebene um einen Winkel von 3 bis 5° geneigt ist verwendet wird, kann der Kristallzustand verbessert werden.

Bei dem zuvor beschriebenen Ausführungsbeispiel wird als anisotrope Ätzlösung eine KOH-Ätzlösung verwendet die zu der Kategorie einer alkalischen Ätzlösung gehört Bei der vorliegenden Erfindung

&5 Können jedoch auch andere anisotrope Lösungen mit einer höheren Ätzgeschwindigkeit in der bzw. zur {lOOf-Kristallebene, beispielsweise eine anisotrope NaOH-Ätzlösung, eine anisotrope Hydrazin-Ätzlösung,

eine anisotrope Äthylendiamin-Äczlösung und/oder eine anisotrope Ammoniak Ätzlösung verwendet werden.

Diese anisotropen Ätzlösungen sind im einzelnen von M.J. Declerq et al., in Journal of Electrochemical Society, Solid-State Science and Technnology, April 1975, Seiten 452 bis 552 und von D. W. Weirauch, Journal of Applied Physics, Band 46, Nr. 4, April 1975, Seiten 1478 bis 1483 beschrieben.

Die vorausgegangenen Beschreibungen und Oarstellungen zeigen also, daß gemäß dem zuvor beschriebenen Herstellungsvorgang nach der vorliegenden Erfindung eine Halbleiteranordnung mit einer Epitaxialschicht, die eine flache Oberfläche aufweist, jedoch in ihrer Dicke unterschiedlich ist, durcli irwei Ätzschritte bzw. -vorgänge und durch einen einzigen Oberflächen-Epitaxialaufwachsvorgang erhalten werden kann.

Hierzu 8 Blatt Zeichnungen

Claims

Patentansprüche:

1. Halbleiteranordnung mit einem Substrat (51) mit einer Oberfläche in einer der jlOOf-Kristallebenen oder in einer Ebene, die gegenüber einer der {100}-Ebenen um einen Winkel von bis zu 5° geneigt ist, mit einer in der Substratoberfläche ausgebildeten, im wesentlichen viereckigen Vertiefung (501; 92), und einer auf der Substratoberfläche ausgebildeten und die Vertiefung (501; 92) ausfüllenden Halbleiterschicht (54) mit im wesentlichen flacher Oberfläche, dadurch gekennzeichnet, daß die vier Seitenkanten der Vertiefung (501; 92) parallel oder unter einem Winkel von höchstens 25° zu [100]-Kristallachsen verlaufen.

2. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, wobei