DE2841855A1

DE2841855A1 - Receive circuit for digital TDM telecommunications exchange - only passes received signals with correct synchronisation word

Info

Publication number: DE2841855A1
Application number: DE19782841855
Authority: DE
Inventors: Klaus Wintzer
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1978-09-26
Filing date: 1978-09-26
Publication date: 1980-04-03

Abstract

The receive circuit has a receive shift register, into which the incoming signal blocks are entered serially, and a sync. word comparator that compares the register contents bit by bit with the received sync. bit pattern. The comparator can initiate synchronisation by resetting a first flip-flop. The circuit also contains a marker but shift register, a logic circuit and a second bistable flipflop. Only those received signals are passed on for further processing that have a correct syn. word prefixed to them.

Description

Schaltungsanordnung zum Empfang von digitalen NachcCircuit arrangement for receiving digital Nachc

richtensignalen in einer digitalen Vermittlungsstelle eines Zeitmultiplexfernmeldenetzes.direction signals in a digital exchange of a time division multiplex telecommunications network.

Die Erfindung betrifft eine Schaltungsanordnung zum Empfang von digitalen Nachrichtensignalen in einer digitalen Vermittlungsstelle eines Zeitmultiplexfernmeldenetzes, die in Form von wenigstens ein Nachricht-ensignalwort, gegebenenfalls ein Signalisierwort sowie ein vorangestellt es Synchronisierwort umfassenden Nachrichtens ignalblö cken von digitalen T eilnehmerstellen auf auf Teilnehmeranschlußleitungen übertragen werden.The invention relates to a circuit arrangement for receiving digital Message signals in a digital exchange of a time division multiplex telecommunications network, in the form of at least one message signal word, possibly a signal word as well as a message signal blocks comprising a synchronization word in front of it transferred from digital subscriber stations to subscriber lines will.

DerBittåkt solcher Nachrichtensignale ist weitgehend taktsynchron zum Amtstakt der Vermittlungsstelle, da die Taktgeber der einzelnen Teilnehmerstellen auf diesen Amtstakt aufsynchronisiert sind. Wegen der unterschiedlichen Laufzeiten auf den einzelnen Teilnehmeranschlußleitungen, die auch unterschiedlichen Schwankungen unterworfen sind, ist jedoch die zeitliche Lage des Empfangs solcher Nachrichtensignalblöcke nicht exakt festlegbar. Eine Schaltungsanordnung zum Empfang der Nachrichtensignalblöcke in der Vermittlungs stelle muß also innerhalb einer bestimmten Empfangszeitspanne zu jeder Zeit Nachrichtensignalblöcke aufnehmen können und dabei in der Lage sein, nur solche lformationen zur Weiterverarbeitung freizugeben, die ein richtiges Synchronisierwort sowie eine richtige Anzahl von Bits umfassen und Störsignale, die vor und nach einem Nachrichtensignalblock innerhalb der Empfangszeitspanne auftreten, zu unterdrücken.The bit of such message signals is largely isochronous to the exchange clock of the exchange, as the clock generator of the individual subscriber stations are synchronized to this exchange clock. Because of the different terms on the individual subscriber lines, which also have different fluctuations subject are, however, is the timing of the reception of such message signal blocks cannot be precisely determined. A circuit arrangement for receiving the message signal blocks in the exchange must be within a certain period of reception can record message signal blocks at any time and be able to to release only such information for further processing that contains a correct synchronization word as well as a correct number of bits and interference signals that include before and after a Message signal block occur within the reception period to suppress.

Aufgabe der vorliegenden Erfindung ist es daher,eine Schaltungsanordnung anzugeben, die den vorerwähnten Forderungen genügt.The object of the present invention is therefore to provide a circuit arrangement indicate that meets the aforementioned requirements.

Erfindungsgemäß wird dies bei einer Schaltungsanordnung der oben genannten Art dadurch erreicht, daß diese ein Empfangsschieberegister mit der Anzahl der Bits eines Nachrichtensignalblocks gleicher Stufenzahl, das jeweils zu Beginn eines festgelegten Empfangszeitspanne aufnahmebereit gemacht wird, und in das ankommende Nachrichtensignalblöcke seriell eingeschoben werden, ferner einen Synchronisierwortvergleicher, der den Inhalt der dem Serieneingang abgewendeten letzten, in ihrer Anzahl der Bitzahl des Synchronisierworts gleichen Stufenzahl des Empfangsschieberegisters mit einem Synchronisierbitmuster vergleicht und dessen bei Übereinstimmung abgegebenes Ergebnis signal während einer Synchronisierphase die Aufnahmebereitschaft des Empfangsschieberegisters direkt beendet und durch Rücksetzen einer ersten bistabilen Kippstufe eine Synchronbetriebsphase einleitet, daß sie ferner ein Markierbitschieberegister, das jeweils um die Anzahl der Bitzeitspannen eines Nachrichtensignalblockes nach Beginn einer Empfangszeitspsnne und bis zu deren Ende mit Schiebetakten beaufschlagt ist und dessen Stufenzahl der über die Anzahl der Bitzeitspannen eines Nachrichtensignalblockes hinausgehenden Anzahl von Bitzeitspannen der Empfangszeitspanne gleicht, ferner eine Verknüpfungsschaltung, die entweder in der Synchronisierphase bei Auftreten des erwähnten Ergebnissignals des Vergleichers einen Neueintrag eines Bits vom Binärwert "1 n in die erste Stufe des Markierbitschieberegisters bewirkt oder in der Synchronbettebsphase bei Auftreten eines solhen Bits am Ende des Markierbitschieberegisters einen Wiedereintrag dieses Bits in die erste Schieberegisterstufe ermöglicht, sowie eine zweite bistabile ZippstuSe aufweist, die beim Auftreten eines 1-Bits am Ausgang des Markierbitschieberegisters gesetzt und am Ende der Empfangszeitspanne rückgesetzt wird und deren den gesetzten Zustand charakterisierendes Ausgangssignal in der Synchronbetriebsphase die Aufnahmebereitschaft des Empfangsschieberegisters beendet und bei gleichzeitigem Auftreten mit dem erwähnten Ergebnis signal des Synchronisierwortvergleichers ein gegebenenfalls verzögertes Setzen der ersten bistabilen Kippstufe zum Einleiten der Synchronisierphase verhindert.According to the invention, this is the case with a circuit arrangement as mentioned above Kind achieved in that this is a receive shift register with the number of bits of a message signal block with the same number of stages, each at the beginning of a specified Reception period is made ready to receive, and in the incoming message signal blocks are inserted serially, also a synchronizing word comparator, the Content of the last turned away from the serial input, in its number the number of bits of the Synchronization word same number of levels of the receiving shift register with a synchronization bit pattern compares and its result, given in the event of a match, during a Synchronization phase the readiness for receiving of the receive shift register directly ends and a synchronous operating phase by resetting a first bistable multivibrator initiates that they also have a marker bit shift register, each by the number the bit time spans of a message signal block after the beginning of a Reception time frame and up to the end of which is acted upon with sliding clocks and the number of stages beyond the number of bit periods of a message signal block Number of bit time spans equals the receiving time span, furthermore a logic circuit, either in the synchronization phase when the result signal mentioned occurs the comparator makes a new entry of a bit of the binary value "1 n" in the first stage of the marker bit shift register or in the synchronous bed phase when it occurs such a bit at the end of the marker bit shift register a re-entry of this Bits in the first shift register stage allows, as well as a second bistable ZippstuSe which occurs when a 1-bit occurs at the output of the marker bit shift register is set and reset at the end of the reception period and the ones set State characterizing output signal in the synchronous operating phase the readiness for exposure of the receiving shift register terminated and at the same time with the mentioned Result signal of the synchronizing word comparator a possibly delayed Prevents setting the first bistable multivibrator to initiate the synchronization phase.

Gemäß weiterer Ausgestaltung der Erfindung weist eine solche Schaltungsanordnung einen Zähler auf, dem Zähltakte über ein Koinzidenzglied zugeführt werden, das das erwähnte Ergebnis signal des Synchronisierwortvergleichers mit dem invertierten Wert des Ausgangssignals der zweiten bistabilen Kippstufe verknüpft, der bei Erreichen seines Zählerendstandes ein Übertragssignal als Setzsignal für die erste bistabile Kippstufe abgibt und der durch das Ausgangssignal eines weiteren Koinzidenzgliedes rückgesetzt wird, dessen Koinzidenzbedingung bei gleichzeitigem Auftreten des Ergebnissignals des Synchronisierwortvergleichers und des im Setzzustand abgegebenen Ausgangssignals der zweiten bistabilen Kippstufe erfüllt ist.According to a further embodiment of the invention, such a circuit arrangement a counter to which the counting clocks are fed via a coincidence element that has the mentioned result signal of the synchronizing word comparator with the inverted Linked to the value of the output signal of the second bistable multivibrator, which when its final count a carry signal as a set signal for the first bistable Emits flip-flop and the output signal another Coincidence element is reset, whose coincidence condition at the same time Occurrence of the result signal of the synchronizing word comparator and that in the set state delivered output signal of the second bistable multivibrator is fulfilled.

Nachstehend wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf drei Figuren näher erläutert. Von den Figuren zeigen: Figur 1 ein Zeitdiagramm Figur 2 das Blockschaltbild des Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung.The invention is described below using an exemplary embodiment Explained in more detail with reference to three figures. The figures show: FIG. 1 a Time diagram Figure 2 shows the block diagram of the embodiment of the invention Circuit arrangement.

Figur 3 den Belegungszustand eines Empfangsschieberegisters der erfindungsgemäßen Schaltungsanordnung für einen betimmten BetriebsfaD.Figure 3 shows the occupancy of a receive shift register according to the invention Circuit arrangement for a certain BetriebsfaD.

In Zeile a) von Figur 1 ist dargestellt, daß bei einer Vermittlungsstelle derjenigen Art, deren Bestandteil die erfindungsgemäße Schaltungsanordnung ist, abwechselnd Sendebetrieb S und Empfangsbetrieb E herrscht, wobei jeweils zwischen dem Sendebetrieb und dem nachfolgenden Empfangsbetrieb eine Pause P eingehalten ist, die in erster Linie verhindern soll, daß aufgrund von der Vermittlungsstelle zu einer Teilnehmerstelle ausgesendeten Informationen zurückgesendete Echosignale in der Vermittlungsstelle empfangen werden können. Die Zeiten für diese Betriebsarten S und E sind in der Vermittlungsstelle festgelegt und unabhängig von der zeitlichen Lage der empfangenen Nachrichtensignalblöcke.In line a) of Figure 1 it is shown that at an exchange of the type of which the circuit arrangement according to the invention is a component, alternating transmission mode S and receiving mode E prevails, each between a pause P is observed in the transmission mode and the subsequent reception mode is that is primarily intended to prevent that due to the exchange echo signals sent back to a subscriber station information can be received in the exchange. The times for these operating modes S and E are set in the exchange and are independent of the time Location of the received message signal blocks.

In der Zeile b) ist die beispielsweise zeitliche Lage eines solchen Nachrichtensignalblockes NB gezeigt, der ein Synchronisierwort Sy umfaßt.In line b), for example, the temporal position of such is shown Message signal block NB shown, which comprises a synchronization word Sy.

Die Schaltungsanordnung gemäß Figur 2 weist zur seriellen Aufnahme solcher Nachrichtensignalblöcke ein Empfangsschieberegister ESCH auf, das eine der Anzahl der Bits eines Nachrichtensignalblockes gleiche Anzahl von Schieberegisterstufen hat, beispielsweise 24 unter der Annahme, daß ein Nachrichtensignalblock zwei Informationswörter von jeweils 8 Bit sowie ein Synchronisierwort von 2 Bit und ein Signalisierwort von 6 Bit umfaßt. Die Aufnahmebereitschaft dieses Empfangsschieberegisters ist abhängig von dem Vorliegen eines entsprechenden Ausgangssignals eines Koinzidenzgliedes K1, das den Bittakt T mit -einem die zeitliche Lage und die Länge der Empfangs zeitspanne angebenden Signal E sowie mit dem negierten Wert eines Signals S1 verknüpft, auf dessen Bedeutung weiter unten eingegangen wird.The circuit arrangement according to FIG. 2 is for serial recording such message signal blocks a receive shift register ESCH, which is one of the Number of bits of a message signal block equal number of shift register stages has, for example 24, assuming that a message signal block has two information words of 8 bits each as well as a synchronization word of 2 bits and a signaling word of 6 bits. The readiness for acceptance of this receive shift register is dependent the presence of a corresponding output signal from a coincidence element K1, that the bit clock T with -einem the temporal position and the length of the reception time span indicating signal E and linked to the negated value of a signal S1 the meaning of which is discussed below.

Der Inhalt der dem Serieneingang des Empfangsschieberegisters abgewendeten letzten Stufen, hier wegen der vorausgesetzten 2 Bits eines Synchronisierwortes, der letzten beiden Stufen, wird durch einen Synchronisierwortvergleicher VG mit einem Synchronisierbitmuster verglichen, das durch einen Synchronisierwortgeber SG geliefert wird. Dieses Synchronisierbitmuster kann, wie auch das angelieferte Synchronisierwort, zwischen den Bitkombinationen 11 und 10 wechseln, so daß hiermit zu weiteren Signalisierungszwecken ein flberrahmen gebildet werden kann, der z.B. 4 Nachrichtensignalblöcke umfaßt.The content of the received shift register turned away from the serial input last stages, here because of the presupposed 2 bits of a synchronization word, of the last two stages, a synchronizing word comparator VG with compared to a sync bit pattern generated by a sync word generator SG is delivered. This synchronization bit pattern can, like the one supplied Synchronization word, switch between the bit combinations 11 and 10, so that hereby For further signaling purposes an overframe can be formed, e.g. 4 message signal blocks included.

weiterer Bestandteil der erfindungsgemäßen Schaltungsanordnung ist eine erste bistabile Kippstufe Off1, der das vom Vergleicher VG im Palle einer Übereinstimmung abgegebene Ergebnis signal als Rücksetzsignal zugeführt wird und deren den Setzzustand charakterisierendes Ausgangssignal mit dem erwähnten Ergebnissignal durch ein Koinzidenzglied K4 verknüpft wird. Das Ausgangssignal dieses Koinzidenzgliedes wird dann über ein ODER-Glied OD als das erwähnte Signal S1 negierenden Eingang des Xoinzidenzgliedes K1 zugeführt.is another component of the circuit arrangement according to the invention a first bistable flip-flop Off1, which the comparator VG in the Palle of a match output result signal supplied as a reset signal will and their output signal characterizing the set state with the result signal mentioned is linked by a coincidence element K4. The output signal of this coincidence element is then via an OR gate OD as the mentioned signal S1 negating input of the Xoincidence element K1 supplied.

Die Schaltungsanordnung weist außerdem ein Ptlarkierbitschieberegister MSCH auf,dessen Stufenzahl der über die Anzahl der Bitzeitspsnnen eines Nachrichtensignalblockes hinausgehenden Anzahl von Bitzeitspannen der Empfangszeitspanne E gleicht. Wie in Zeile c) der Figur 1 gezeigt, weist eine Empfangszeitspanne hier 35 Bitzeitspannen auf, ein Nachrichtensignalblock N3 umfaßt, wie erwähnt, hier beispielsweise 24 Bitzeitspannen, so daß im vorliegenden Falle das Markierbitschieberegister 11 Stufen hat. Jeweils um die Anzahl der Bitzeitspannen eines Nachrichtensignalblockes nach Beginn einer Empfangszeitspanne und bis zu deren Ende wird das Markierschieberegister mit Schiebetakten beaufschlagt. Um dies zu bewirken, ist eine bistabile Kippstufe FF3 vorgesehen, die durch ein Signal NBE, das um die Länge eines Nachrichtensignalblockes NB gegenüber dem Anfang der Empfangszeitspanne E verzögert gesetzt und durch ein Signal EE, das jeweils am Ende einer Empfangszeitspanne E auftritt, rückgesetzt wird. Ein ihren Setzzustand charakterisierendes Ausgangssignal dieser Kippstufe wird dem einen Eingang eines Koinzidenzgliedes K zugeführt, an dessen anderen Eingang der Takt T gelangt und dessen bei erfüllter Xoinzidenzbedingung abgegebenes Ausgangssignal den Schiebetakt für das Markierbitschieberegister bildet.The circuit arrangement also has a mark bit shift register MSCH, the number of stages of which is greater than the number of bit time slots of a message signal block exceeding number of bit periods of the reception period E equals. As in As shown in line c) of FIG. 1, a reception time span here has 35 bit time spans on, a message signal block N3 comprises, as mentioned, here for example 24 bit periods, so that in the present case the marker bit shift register has 11 stages. Respectively by the number of bit periods of a message signal block after the beginning of a Receiving time span and up to the end of this, the marker shift register is clocked with shift clocks applied. To achieve this, a flip-flop FF3 is provided, by a signal NBE, which is compared to the length of a message signal block NB the beginning of the reception period E delayed and set by a signal EE that occurs at the end of a reception period E, is reset. One of theirs The output signal of this flip-flop that characterizes the set state becomes one input a coincidence element K is supplied, at the other input of which the clock T arrives and its output signal output when the Xoincidence condition is met, the shift clock for the marker bit shift register.

Die Figur 2 zeigt ferner eine Verknüpfungsschaltung, die aus einem Koinzidenzglied k1, einem Koinzidezglled k2 mit einem negierenden Eingang und einem die Ausgangssignale der beiden Koinzidenzglieder zusammenfassenden 01ER-Glied od besteht. Das Koinzidenzglied k1 dieser Verknüpfungsschaltung verknüpft das erwähnte detSetzzustand der ersten bistabilen Kippstufe FF1 charakterisierende Ausgangs signal mit dem Ausgangssignal des Koinzidenzgliedes E4. Das Koinzidenzglied k2 verknüpft das negierte den Setzzustand charakterisierende Ausgangssignal der ersten bistabilen Kippstufe FF1 mit dem Ausgangssignal des Markierbitschieberegisters MSCH.Figure 2 also shows a logic circuit that consists of a Coincidence element k1, a coincidence element k2 with a negating input and a the output signals of the two coincidence elements summarizing 01ER element od consists. The coincidence term k1 of these Logic circuit linked characterizing the aforementioned set state of the first bistable flip-flop FF1 Output signal with the output signal of the coincidence element E4. The coincidence term k2 combines the negated output signal of the characterizing the set state first bistable flip-flop FF1 with the output signal of the marker bit shift register MSCH.

Das Ausgangs signal des ODER-Gliedes od dieser Verknüpfungsschaltung dient als Eingangsgröße für das Markierbitschieberegister. Das Ausgangssignal des Markierbitschieberegisters wird außerdem als Setzsignal einer weiteren bistabilen Kippstufe FF2 zugeführt, an deren Rücksetzeingang das erwähnte am Ende der Empfangszeitspanne auftretende Signal EE gelangt. Ein den Setzzustand charakterisierendes Ausgangssignal dieser bistabilen Kippstufe FF2 wird einerseits über das ODER-Glied OD als Signal S1 dem Koinzidenzglied K1 zugeführt, andererseits gelangt es an einen nicht negierenden Eingang eines weiteren Koinzidenzgliedes K6 und an einen negierenden Eingang eines weiteren Koinzidenzgliedes K7. Den jeweils anderen und nicht negierenden Eingängen der beiden erwähnten Eoinzidenzglieder K6 und K7 wird auch das Ergebnis signal des Vergleichers VG zugeführt. Das bei erfüllter Verknüpfungsbedingung abgegebene Ausgangssignal des Koinzidenzgliedes K7 stellt den Zähltakt für einen Zähler Z dar, der hier beispielsweise bis 3 zu zahlen vermag. Das bei erfüllter Verknüpfungsbedingung abgegebene Ausgangssignal des Koinzidenzgliedes K6 dient dazu, diesen Zähler in den Anfangs zustand zurückzusetzen. Das bei Erreichen des Zählerendstandes dieses Zählers abgegebene Übertragungssignal wird als Setzsignal der erwähnten bistabilen Kippstufe ?21 zugeführt. Auf die Bedeutung des Zählers Z wird weiter unten eingegangen.The output signal of the OR gate od this logic circuit serves as the input variable for the marker bit shift register. The output signal of the Marking bit shift register is also used as a set signal of another bistable Flip-flop FF2 supplied, at whose reset input the mentioned at the end of the reception period occurring signal EE arrives. An output signal characterizing the set state this bistable flip-flop FF2 is on the one hand via the OR gate OD as a signal S1 is fed to the coincidence element K1, on the other hand it arrives at a non-negating one Input of a further coincidence element K6 and to a negating input of one further coincidence element K7. The other and non-negating inputs of the two mentioned Eoincidence terms K6 and K7 is also the result signal of the Comparator VG supplied. The output signal given when the link condition is fulfilled of the coincidence element K7 represents the counting cycle for a counter Z, which is here for example able to pay up to 3. The output signal given when the link condition is fulfilled of the coincidence element K6 is used to reset this counter to the initial state. The transmission signal emitted when the counter reaches the end of the counter is supplied as a set signal to the aforementioned bistable multivibrator? 21. On the importance of the counter Z is discussed below.

Zur weiteren Erläuterung der Funktion der vorstehend beschriebenen Schaltungsanordnung wird angenommen, daß sich die erste bistabile Kippstufe PF1 im Setzzustand befindet, was bedeutet, daß eine Synchronisierphase vorliegt, während der ein richtiges Synchronisierwort gesucht wird. Wenn nun ein Nachrichtensignalblock NB mit vorangestelltem Synchronisierwort Sy in das Empfangsschieberegister ESCH bis zu dessen Ende eingeschoben worden ist, gibt der Vergleicher VG ein Ergebnissignal ab, das ein positives Vergleichsergebnis anzeigt. Dieses Ergebnissignal führt zum einen dazu, daß wegen der erfüllten Koinzidenzbedingung des Koinzidenzgliedes K4 über das ODER-Glied OD ein Signal S1 am Koinzidenzglied K1 entsteht und dementsprechend die Empfangsbereitschaft des Empfangsschieberegisters ESCH beendet wird. Das Ausgangs signal des Koinzidenzgliedes K4 wird außerdem durch das Koinzidenzglied k1 mit einem während der Synchronisierphase von der ersten bistabilen Kippstufe FF1 abgegebenen Ausgangssignal verknüpft mit der Folge, daß an dessen Ausgang dem Binärwert "1" entsprechendes Potential auftritt, das über das ODER-Glied od als "l-Bit in das Markierbitschieberegister MSCH eingetragen wird.To further explain the function of the above-described Circuit arrangement is assumed that the first bistable multivibrator PF1 is in the set state, which means that there is a synchronization phase while that a correct synchronization word is being sought. If now a message signal block NB with a preceding synchronization word Sy in the receive shift register ESCH until its end has been inserted, the comparator VG gives a result signal indicating a positive comparison result. This result signal leads to one to the fact that because of the fulfilled coincidence condition of the coincidence element K4 A signal S1 arises at the coincidence element K1 via the OR element OD and accordingly the readiness to receive of the receive shift register ESCH is terminated. The exit signal of the coincidence element K4 is also through the coincidence element k1 with a delivered by the first bistable multivibrator FF1 during the synchronization phase Output signal linked with the result that the binary value "1" corresponding potential occurs, which via the OR gate od as "1-bit in the Marking bit shift register MSCH is entered.

Das Auftreten des Ergebnissignals des Vergleichers VG hat zum anderen die Wirkung, daß die erste bistabile Kippstufe FF1 rückgesetzt wird, womit die Synchronisierphase beendet und eine Synchronbetriebsphase eingeleitet ist.The occurrence of the result signal of the comparator VG has on the other hand the effect that the first bistable flip-flop FF1 is reset, with which the synchronization phase ended and a synchronous operating phase has been initiated.

Mit Auftreten des Signals NBE, das, wie erwähnt, um die Länge eines Nachrichtensignalblockes NB nach Beginn der Empfangszeitspanne E auftritt, wird die bistabile Kippstufe FF3 gesetzt, mit der Folge ,daß nunmehr über das Koinzidenzglied K der Takt U als Schiebetakt an das Markierbitschieberegister MSCH gelangen kann und damit das erwähnte neu eingetragene 1-Bit weitergeschoben wird. Unter den oben gemachten Voraussetzungen tritt das Signal NBE mit dem Zeittakt 53 auf.With the appearance of the signal NBE, which, as mentioned, by the length of a Message signal block NB occurs after the beginning of the reception period E, is the bistable flip-flop FF3 is set, with the result that now over the coincidence element K the clock U as a shift clock the marker bit shift register MSCH can get and thus the mentioned newly entered 1-bit is shifted further. Under the conditions set out above, the signal NBE occurs with the clock pulse 53 on.

Unter der Annahme, daß der erwähnte Neueintrag. des 1-Bits in das Markierbitschieberegister MSCH mit dem Zeittakt 55 erfolgt ist, wird dieses Bit bis zum Ende der Empfangszeitspanne nach dem Zeittakt 63 um y = 8 Bit weitergeschoben, siehe Zeile c) in Fig.1 und befindet sich dann in der 9.Stufe des Markierbitschieberegisters, siehe hierzu Bigur 3. Am Ende der Empfangszeitspanne wird durch das erwähnte Signal EE die 3.bistabile Kippstufe FF3 wieder rückgesetzt, so daß ein Weiterschieben bis zum erneuten Auftreten des Signals NBE unterbleibt.Assuming that the mentioned new entry. of the 1 bit into the Mark bit shift register MSCH is done with the clock pulse 55, this bit is shifted by y = 8 bits until the end of the reception period after time cycle 63, see line c) in Fig. 1 and is then in the 9th stage of the marker bit shift register, see Bigur 3. At the end of the reception period, the signal mentioned EE the 3rd bistable flip-flop FF3 is reset again, so that it can be pushed further up to for the reappearance of the signal NBE is omitted.

In der nachfolgenden Empfangszeitspanne E wird dieses 1-Bit um x Stufen weitergeschoben, siehe hierzu Figur 3, erreicht im vorliegenden Falle zum Zeitpunkt 55 das Ende des Markierbitschieberegisters und bewirkt ein Setzen der zweiten bistabllen Kippstufe PF2.In the subsequent reception period E, this 1-bit is increased by x levels pushed further, see Figure 3, reached in the present case at the time 55 marks the end of the marker bit shift register and causes the second bistable to be set Flip-flop PF2.

Das dann von dieser Kippstufe abgegebene Ausgangssignal gelangt über das ODER-Glied OD als Sgnal S1 an das Koinzidenzglied K1, dessen Koinzidenzbedingung nun nicht mehr erfüllt ist, mit der Folge, daß die Aufnahmebereitschaft des Empfangsschieberegisters ESCH beendet ist. Wegelder in der Synchronbetriebsphase erfüllten Koinzidenzbedingung des Koinzidenzgliedes k2 erfolgt außerdem ein Wiedereintrag des 1-Bits in das Markierbitschieberegister MSCH.The output signal then emitted by this flip-flop passes over the OR element OD as a signal S1 to the coincidence element K1, whose coincidence condition is no longer fulfilled, with the result that the receiving shift register is ready to accept ESCH is finished. Wegelder in the synchronous operating phase fulfilled the coincidence condition of the coincidence element k2 there is also a re-entry of the 1-bit in the marker bit shift register MSCH.

Wenn sich an den Phasenverhältnissen nichts geändert hat, fällt diese Beendigung der Empfangsbereitschaft mit dem Auftreten des durch den Vergleicher VG abgegebenen Ergebnissignals zusammen. Als Folge hiervon ist die Koinzidenzbedingung des Koinzidenzgliedes K6 erfüllt, so daß der Zahler Z, sofern er sich nicht schon in seiner Anfangsstellung befindet, zurückgestellt wird.If nothing has changed in the phase relationships, this falls Termination of readiness to receive with the occurrence of the by the comparator VG output result signal together. As a result of this is the The coincidence condition of the coincidence element K6 is met, so that the counter Z, if it is not already in its starting position, is reset.

Ist hingegen eine Phasenverschiebung eingetreten, treten also das Ergebnissignal des Vergleichers VG und das beim Setzen der bistabilen Kippstufe BB2 auftretende Signal nicht gleichzeitig auf, dann ist die Koinzidenzbedingung des Koinzidenzgliedes K7 erfüllt mit der Folge, daß ein Zählt akut an den Zähler Z gelangt und diesen um einen Schritt weiterzählt. Bleibt die Phasenverschiebung erhalten, so wiederholen sich die letztgenannten Vorgänge bis der Zähler Z seinen Zählerendstand erreicht hat, was hier nach dem 3.Zählschritt der Pall ist, woraufhin durch das dann abgegebene Übertragssignal die erste bistabile Kippstufe PP1 gesetzt wird, was bedeutet, daß erneut eine Synchronisierphase beginnt, also erneut nach einem richtigen Synchronisierwort in der beschriebenen Art und Weise gesucht wird. War dagegen die fehlende Koinzidenz zwischen Ergebnissignal und von der zweiten bistabilen Kippstufe FF2 abgegebenen Signal durch weniger als dreimaliges Ausbleiben des Synchronisierwortes Sy im Nachridtensignalblock NB bedingt, dann wird bei zeitrichtigem Wiederauftreten dieses Synchronisiersignals und damit des Ergebnissignals des Vergleichers VG der Zähler Z wieder in seinen Anfangszustand zurückgestellt.If, on the other hand, a phase shift has occurred, that occurs Result signal of the comparator VG and that when setting the bistable multivibrator BB2 does not occur at the same time, then the coincidence condition is of the coincidence element K7 met with the consequence that a count is acute on the counter Z arrives and counts this one step further. What remains is the phase shift received, the latter processes are repeated until the counter Z is his Has reached the end of the counter, which is the Pall after the 3rd counting step, whereupon the first bistable multivibrator PP1 is set by the carry signal which is then emitted becomes, which means that a synchronization phase begins again, so again after a correct synchronization word is searched for in the manner described. On the other hand, there was the lack of coincidence between the result signal and the second bistable flip-flop FF2 output by less than three failures of the synchronization word Sy in the Nachridtensignalblock NB conditional, then with the correct time Recurrence of this synchronization signal and thus the result signal of the comparator VG the counter Z is reset to its initial state.

2 Patentansprüche2 claims

Claims

Claims f circuit arrangement for receiving digital communication signals in a digital exchange of a Zetmultiplex telecommunications network, which in Form of at least one message signal word, possibly a signal word and message signal blocks comprising a preceding synchronization word are transmitted from digital subscriber stations to subscriber lines, characterized in that it has a receive shift register (ESCH) with the number of the bits of a message signal block (NB) with the same number of stages, each to At the beginning of a defined reception period (E) is made ready to receive and are serially inserted into the incoming message signal blocks, furthermore a Synchronizing word comparator (VG) has the content of the serial input averted last, the same number of bits of the synchronization word in their number Compare levels of the receive shift register with a sync bit pattern and its result signal output if there is a match during a synchronization phase the readiness for acceptance of the receive shift register is ended directly and through Resetting a first bistable multivibrator (bp1) initiates a synchronous operating phase, that they also have a marker bit shift register (MSCH), each by the number of Bit periods of a message signal block after the beginning of a reception period (E) and up to the end of which is acted upon with sliding clocks and its number of stages that exceeds the number of bit periods of a message signal block (NB) number of Bit time spans (x + y) equals the receiving time span, also a logic circuit (kl, k2, od), which is either in the synchronization phase a new entry when the result signal of the comparator (VG) occurs of a bit of the binary value "1" n in the first stage of the marker bit shift register (MSCH) or in the synchronous operating phase when such a bit occurs at the end of the marker bit shift register a re-entry of this bit in its first shift register stage enabled, as well as a second bistable multivibrator (po2) which occurs when a 1-bit occurs at the output of the marker bit shift register (MSCH) is set and is reset at the end of the reception period (E) and its The output signal characterizing the set state in the synchronous operating phase the readiness for receiving of the receive shift register (ESCH) ends and at the same time Occurrence with the mentioned result signal of the synchronizing word comparator (VG) a possibly delayed setting of the first bistable flip-flop (po1) for Initiation of the synchronization phase prevented.

2) Circuit arrangement according to claim 1, characterized in that it has a counter (Z) to which the counting cycle is fed via a coincidence element (g7) that the mentioned result signal of the synchronizing word comparator (VG) with the inverted value of the output signal of the second bistable multivibrator (po2) linked, which, when the counter reaches its final reading, sends a carry signal as a set signal for the first bistable multivibrator (FF1) and the through the Output signal of another coincidence element (E6) is reset, whose coincidence condition when the mentioned result signal of the synchronizing word comparator occurs at the same time (VG) and the output signal given due to the transition to the set state the second bistable multivibrator (FF2) is met.