DE2711679C2

DE2711679C2 - Circuit arrangement for connecting an array of memories with random access to a data bus

Info

Publication number: DE2711679C2
Application number: DE2711679A
Authority: DE
Inventors: Robert B. Billerica Mass. Johnson; Chester M. Peabody Mass. Nibby jun.
Original assignee: Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1976-03-30
Filing date: 1977-03-17
Publication date: 1985-03-07
Also published as: JPS606038B2; GB1523580A; JPS52122440A; FR2346773A1; US4044330A; BE852978A; FR2346773B1; CA1087752A; DE2711679A1

Description

F i g. 5B und 5C Impulsdiagramme, die beim Anlegen eines Speicherstartsignales (GO-Signal) erzeugt werden, F i g. 5B and 5C pulse diagrams which are generated when a memory start signal (GO signal) is applied,

F i g. 6 ein dem Blockdiagramm gemäß F i g. 5A zugeordnetes Impulsdiagramm,F i g. 6 a block diagram according to FIG. 5A associated pulse diagram,

F i g. 7 ein weiteres Blockdiagramm des erfindungsgemäßen Systems,F i g. 7 shows a further block diagram of the system according to the invention,

F i g. 8 eine Schaltungsanordnung zur Erzeugung interner Zeittaktsignale gemäß der Erfindung undF i g. 8 shows a circuit arrangement for generating internal timing signals according to the invention and

F i g. 9 ein zu der Schaltungsanordnung gemäß F i g. 8 zugehöriges Impulsdiagramm.F i g. 9 a to the circuit arrangement according to FIG. 8 associated pulse diagram.

Zwei Arten von Speicheranordnungen mit wahlfreiem Zugriff vom MOS-Typ sind heute von verschiedenen Halbleiterherstellern im Handel erhältlich. Ein Speichertyp ist der verriegelte Speichertyp mit drei Zuständen, bei dem die Daten auf einer Datenschiene über Datenausgangsleitungen in einem vollständigen Speicherzyklus verriegelt werden und wobei ein Pufferschaltkreis vorgesehen sein muß, um die verriegelten Daten unwirksam zu machen oder wöbe: ein zusätzlicher Zyklus vorgesehen sein muß, in dem die verriegelten Daten unwirksam gemacht werden. Einen solchen Speichertyp stellt der Speichertyp 2104 der Firma Intel Corporation bzw. der Speichertyp 4096 der Firma Fairchild Semieconductor Corporation dar. Ein typischer Piifferschaltkreis mit drei Zuständen zum Unwirksammachen der Verriegelung ist in Form der handelsüblich erhältlichen Bausteine SN 75 367 oder SN 75 368 gegeben. Two types of MOS-type random access memory devices are different today Commercially available from semiconductor manufacturers. A memory type is the locked memory type with three states, in which the data is transferred to a data rail via data output lines in a complete memory cycle are locked and a buffer circuit must be provided to the locked To make data ineffective or wöbe: an additional cycle must be provided in which the interlocked Data are rendered ineffective. One such type of memory is the 2104 memory type from Intel Corporation or the memory type 4096 from Fairchild Semieconductor Corporation. A typical one Piifferschaltkreis with three states for deactivating the locking is in the form of the commercially available available modules SN 75 367 or SN 75 368.

Einen anderen Speichertyp stellt der nicht-verriegelte Speicher mit drei Zuständen dar. Ein typischer Speicher dieser Art ist durch den Speicher mit wahlfreiem Zugriff (RAM) vom MOS-Typ 2107 B der Firma Intel Corporation bzw. TI 4030, 4050 und 4060 der Firma Texas Instruments Inc. gegeben. Bei Speichern vom Verriegelungstyp werden die Daten auf der Datenausgangsleitung solange aufrechterhalten, bis der Speicher nachfolgend über ein extern erzeugtes Signal zu einem weiteren Zyklus veranlaßt worden ist. Beim nicht-verriegelten Speicher folgt der Ausgang dem Eingang und dieser wird auf der Lese-Ausgangsleitung nicht verriegelt Wenn demgemäß das Ansteuersignal am Eingang weggenommen wird, so verschwindet auch das Ausgangssignal. Another type of storage is the unlocked one Three state memories. A typical memory of this type is random access memory (RAM) of the MOS type 2107 B from Intel Corporation or TI 4030, 4050 and 4060 from Texas Instruments Inc. given. When storing of the interlocking type, the data is on the data output line Maintained until the memory is subsequently transferred to another via an externally generated signal Cycle has been initiated. When not locked Memory, the output follows the input and this is not latched on the read output line Accordingly, if the control signal at the input is removed, the output signal also disappears.

Gemäß Fig. 1 ist ein 16 Kilobit-Speicher für Worte mit 6 Bit vom Verriegelungstyp dargestellt. Jeder Speicherchip 101 bis 112 ist vom verriegelten Typ (Intel 2104 oder Fairchild 4096). Für ein Wort von 6 Bit werden 6 Spalten von 4 Reihen benutzt. In gleicher Weise kann ein Wort irgendeine Anzahl von Bits aufweisen, indem einfach Spalten hinzugefügt werden und die Gesamtkapazität des Speichers kann vergrößert werden, indem in einfacher Weise Reihen hinzugefügt werden. Wird beispielsweise eine Wortlänge von 8 Bit gewünscht, so werden 8 Spalten benötigt, während eine Wortlänge von /j Bit η Spalten erfordert. In F i g. 1 ist lediglich eine Eingangsklemme pro Speicherchip dargestellt. Diese Eingangsklemme ist mit CE bezeichnet und ihr wird das Freigabesignal für den betreffenden Chip zugeführt. Es versteht sich jedoch von selbst, daß andere Eingangsund Ausgangsklemmen vorgesehen sind zum Anlegen von Steuersignalen, Andreßsignalen, Datensignalen usw., was jedoch im Zusammenhang mit der vorliegenden Erfindung nicht interessiert.Referring to Figure 1, there is shown a 16 kilobit latch-type memory for 6-bit words. Each memory chip 101 through 112 is of the locked type (Intel 2104 or Fairchild 4096). For a word of 6 bits, 6 columns of 4 rows are used. Likewise, a word can have any number of bits by simply adding columns, and the overall capacity of the memory can be increased by simply adding rows. If, for example, a word length of 8 bits is required, 8 columns are required, while a word length of / j bits requires η columns. In Fig. 1 only shows one input terminal per memory chip. This input terminal is labeled CE and the enable signal for the chip in question is fed to it. It goes without saying, however, that other input and output terminals are provided for the application of control signals, address signals, data signals, etc., which, however, is of no interest in connection with the present invention.

Gemäß den Fig. 1 bis 4 besteht das Speicherfeld 1 gemäß F i g. 1 aus den MOS-Chips 101, 102 ... 103, wobei dasselbe Speicherfeld in F i g. 2 mit 201 und in F i g. 3 mit 301 bezeichnet ist. In gleicher Weise verhält es sich mit dem die Speichereinheiten 104 bis 106 aufweisenden Speicherfeld 2, das in F i g. 2 mit 202 bezeichnet ist In F i g. 3 ist jedoch eine Mischung aus verriegelten und nicht-verriegelten Speicherfeldern dargestellt Unabhängig von diesem Unterschied lieg! jedoch die zuvor erwähnte Übereinstimmung auch hinsichtlich dieser Speicheranordnung vor. Pufferschaltkreis 121, 122 ... 123 des Speicherfeldes 1 gemäß F i g-1 entsprechen den Pufferschaltkreisen 205, usw, wie dies in F i g. 2 durch ίο das gestrichelte Rechteck 407 angedeutet ist In gleicher Weise werden diese Pufferschaltkreise in F i g. 3 durch ein gestricheltes Rechteck 407a und in F i g. 4 durch ein Rechteck 407b in ausgezogenen Linien angedeutet Jedes verriegelte Speicherfeld 2 bis 4 gemäß F i g. 1 besitzt entsprechende Pufferschaltkreise in den F i g. 2 und 4. Da jedoch in Fig.3 die Hälfte der Speicherfelder verriegelt und die andere Hälfte nicht verriegelt ist sind dort lediglich für die verriegelten Speicherfelder entsprechende Pufferschaltkreise erforderlich. Es sei ferner darauf verwiesen, daß die Datenausgangsleitungen A, C ... Edes Speicherfeldes 1 gemäß Fi g. 1 den Datenausgangsleitungen A4,Ci...£tdes Pufferschaltkreises4076 in Fig.4 entsprechen. In gleicher Weise entsprechen die Ausgangsleitungen B, D... Fdes Speicherfeldes 1 gemäß Fig. 1 den Ausgangsleitungen Bs,, Q₄ ... F₄ des Pufferschaltkreises 4076 gemäß F i g. 4. In F i g. 4 sind jedoch die Speicherfelder selbst nicht dargestellt, sondern lediglich die Datenausgangsleitung, der Pufferschaltkreis und die Ausgangsleitungen. Die gleiche zuvor erwähnte Analogie ergibt sich hinsichtlich des Speicherfeldes 3 gemäß Fig. 1 im Hinblick auf den Pufferschaltkreis 4096 gemäß F i g. 4.According to FIGS. 1 to 4, the memory field 1 according to FIG. 1 from the MOS chips 101, 102 ... 103, the same memory field in FIG. 2 with 201 and in FIG. 3 is designated by 301. The same applies to the memory field 2 having the memory units 104 to 106 , which is shown in FIG. 2 is designated 202 in FIG. 3, however, a mixture of locked and unlocked memory fields is shown. Regardless of this difference, there is! however, the aforementioned agreement also applies to this memory arrangement. Buffer circuits 121, 122 ... 123 of the memory field 1 according to FIG. 1 correspond to the buffer circuits 205, etc., as shown in FIG. 2 is indicated by the dashed rectangle 407. In the same way, these buffer circuits are shown in FIG. 3 by a dashed rectangle 407a and in FIG. 4 indicated by a rectangle 407b in solid lines. Each locked memory field 2 to 4 according to FIG. 1 has corresponding buffer circuits in FIGS. 2 and 4. Since, however, half of the memory fields in FIG. 3 are locked and the other half is not locked, corresponding buffer circuits are only required there for the locked memory fields. It should also be pointed out that the data output lines A, C... Of the memory field 1 according to FIG. 1 correspond to the data output lines A4, Ci ... £ t of the buffer circuit 4076 in FIG. In the same way, the output lines B, D ... F of the memory array 1 according to FIG. 1 correspond to the output lines Bs 1, Q ₄ ... F _{4 of} the buffer circuit 4076 according to FIG. 4. In Fig. 4, however, the memory fields themselves are not shown, only the data output line, the buffer circuit and the output lines. The same previously mentioned analogy results with regard to the memory field 3 according to FIG. 1 with regard to the buffer circuit 4096 according to FIG. 4th

Soll beispielsweise gemäß F i g. 1 ein 6 Bit-Wort in den Halbleiterchip-Speichereinheiten 104, 105 ... 106 der zweiten Reihe ausgewählt und verriegelt werden, so adressiert der Reihen-Decodierpuffer in jedem Chip (siehe Bezugsziffer 501 in Fig.5A) eine ausgewählte Reihe in der Speicheranordnung gemäß F i g. 1 während andere Adressen geeignete Speicherzellen innerhalb der Speicherchips 104,105 ... 106 herausgreifen. Durch die bei der nicht dargestellten Spaltendecodierung sich ergebenden Adressen werden sodann die geeigneten Zellen (eine Zelle pro Chip) innerhalb der Chips 104,105 ... 106 abgefragt. Auf diese Weise wird ein Wort von 6 Bit innerhalb des Speicherfeldes 2 ausgewählt, wobei jeweils ein Bit des Wortes auf den Datenausgangsleitungen G, I... K auftritt. Diese Information wird auf den Datenausgangsleitungen 116,117... 118 solange verriegelt, bis der nächste Speicherzyklus auftritt oder bis diese Information durch irgendeinen der Pufferschaltkreise 121 bis 123,127 bis 129 usw, unwirksam gemacht wird. Wenn andererseits nicht verriegelte Speicher mit drei Zuständen anstelle der Speicherchips 101 bis 112 benutzt werden, so sind keine Pufferschaltkreise 121 bisIf, for example, according to FIG. 1 a 6 bit word are selected and locked in the semiconductor chip memory units 104, 105 ... 106 of the second row, the row decoding buffer in each chip (see reference number 501 in FIG. 5A) addresses a selected row in the memory arrangement according to FIG. 1 while other addresses pick out suitable memory cells within the memory chips 104, 105 ... 106 . The addresses resulting from the column decoding (not shown) are then used to query the suitable cells (one cell per chip) within the chips 104, 105 ... 106 . In this way, a word of 6 bits is selected within the memory field 2, one bit of the word appearing on the data output lines G, I ... K in each case. This information is latched onto the data output lines 116, 117 ... 118 until the next memory cycle occurs or until this information is disabled by any one of the buffer circuits 121 to 123, 127 to 129 and so on. Of the memory chips are used 101 to 112 other hand, when not locked memory with three states instead, so no buffer circuits 121 to

5ϊ 129 erforderlich, da das Ausgangssignal eines jeden Chips dem Chip-Freigabesignal unmittelbar folgt, das mittels eines intern erzeugten Taktsignales an den Klemmen CE angelegt wird. Das Speicherfeld gemäß F i g. 1 kann mit anderen ähnlichen Speicherfeldern des Verriegelungstyps oder mit anderen Speicherfeldern des nicht-verriegelten Typs kombiniert werden um einen Speicher mit großer Kapazität zu bilden. Hierin ist einer der Vorteile gemäß der vorliegenden Erfindung zu sehen, wobei hybride Speicher benutzt werden können unJ der Anwender nicht auf Speicher von irgendeinem Hersteller oder von irgendeinem Typ zurückgreifen muß.
Wenn Speicherfelder vom Verriegelungstyp kombi-5ϊ 129 is required because the output signal of each chip immediately follows the chip enable signal, which is applied to terminals CE by means of an internally generated clock signal. The memory field according to FIG. 1 can be combined with other similar memory arrays of the interlocking type or with other memory arrays of the non-interlocking type to form a large capacity memory. This is seen as one of the advantages of the present invention, wherein hybrid memories can be used and the user does not have to resort to memories from any manufacturer or of any type.
When locking-type storage fields are combined

niert werden und die Datenausgangsleitungen an eine Datenschiene angeschlossen werden, so ergibt sich ein Problem, wenn zunächst eine erste Adresse benutzt wird und sodann eine andere Adresse, um Daten auszulesen. Es ist leicht ersichtlich, daß die durch die erste Adresse ausgelesenen Daten erst von der Datenschiene abgetrennt werden müssen, indem eine hohe Impedanz eingeschaltet wird, bevor durch die zweite Adresse ausgelesene Daten auf der Datenschiene erneut verriegelt werden können. Wenn darüber hinaus Speicherfelder vom Mischtyp, wobei einige vom Verriegelungstyp und andere vom nicht-verriegelten Typ sein können, an die Datenschiene angeschlossen werden sollen, so ergibt sich ein ähnliches Problem, wenn zunächst ein verriegeltes Speicherfeld und sodann ein nicht-verriegeltes Speicherfeld abgefragt werden soll. Das verriegelte Speicherfeld muß zuerst entkoppelt werden, bevor das nicht-verriegelte Speicherfeld seine Daten an die Datenschiene abgeben kann. Wie später noch näher zu erläutern sein wird, erfordert jedoch der verriegelte Speichertyp ein intern erzeugtes Sperrsignal. Dieses Sperrsignal wird intern in Abhängigkeit von jedem Spaltenadresse-Strobosignal CAS erzeugt, welches seinerseits in Abhängigkeit von einem Reihenadreßsignal RAS erzeugt wird. Die ersten Signale RAS und CAS erzeugen die Freigabesignale für einen Speicherzyklus und im Falle des Auslesens von Daten werden diese Daten verriegelt. Die zweiten Signale RAS und CAS dürfen jedoch auf keinen Fall wirksam werden, da sie der Freigabe eines unterschiedlichen Speicherfeldes dienen können. Diese zweiten Signale dürfen somit niemals dem ersten bereits freigegebenen Speicherfeld zugeführt werden. Im bekannten Fall gibt es keine Schnittstelle, die das erste Speicherfeld sperrt, bevor das zweite Speicherfeld freigegeben wird. Im Hinblick auf dieses Problem bringt der Pufferschaltkreis mit der getasteten Spannungsversorgung gemäß der vorliegenden Erfindung eine Lösung. Herkömmliche Schaltkreise für diesen Zweck, wie sie eingangs erläutert wurden, erfüllen diese Funktion nur mit einem relativ hohen Leistungsverbrauch und damit verbundenen Kosten.and the data output lines are connected to a data rail, a problem arises when a first address is used first and then another address is used to read out data. It is easy to see that the data read out by the first address must first be separated from the data rail by switching on a high impedance before data read out by the second address can be locked again on the data rail. In addition, if memory fields of the mixed type, some of which may be of the locking type and others of the non-locked type, are to be connected to the data rail, a similar problem arises if a locked memory field is to be queried first and then an unlocked memory field is to be queried . The locked memory field must first be decoupled before the unlocked memory field can deliver its data to the data rail. As will be explained in more detail later, however, the locked memory type requires an internally generated locking signal. This blocking signal is generated internally as a function of each column address strobe signal CAS , which in turn is generated as a function of a row address signal RAS . The first signals RAS and CAS generate the release signals for a memory cycle and, if data is read out, these data are locked. The second signals RAS and CAS must, however, under no circumstances take effect, since they can be used to enable a different memory field. These second signals must therefore never be fed to the first memory field that has already been released. In the known case, there is no interface which blocks the first memory field before the second memory field is released. In view of this problem, the buffer circuit with the keyed power supply according to the present invention brings a solution. Conventional circuits for this purpose, as explained at the beginning, only fulfill this function with a relatively high power consumption and associated costs.

Gemäß Fig.2 sind vier verriegelte Speicherfelder 201 bis 204 dargestellt, die den verriegelten Speicherfeldern 1 bis 4 in F i g. 1 entsprechen. Im Prinzip kann eine beliebige Anzahl verriegelter Speicherfelder verwendet werden, so daß die Anzahl vier nur ein willkürliches Beispiel darstellt. Die Datenausgangsleitungen 211 bis 214 der verriegelten Speicherfelder 201 bis 204 sind an die Datenschiene mittels handelsüblich erhältlicher Pufferschaltkreise 205 bis 207, die dem Typ SN 74 H 04 bzw. SN 74 SL 04 entsprechen können, angeschlossen. Es sei darauf verwiesen, daß bei einem gespeicherten Wort mit 6 Bit 6 Datenausgangsleitungen pro Speicherfeld benutzt werden, wobei jede Datenausgangsleitung über einen Pufferschaltkreis mit der Datenschiene verbunden ist Es ergeben sich somit 6 Pufferschaltkreise pro Speicherfeld. Diese Mehrzahl von Pufferschaltkreisen wird durch die gestrichelten Rechtecke 407,409 in den F i g. 2 bis 4 angedeutet Die Speicherfelder 201 bis 204 werden durch Taktsignale 201c bis 204c entsprechend angesteuert Wenn irgendeines dieser Taktsignale an ein ausgewähltes Speicherfeld angelegt wird, so verursacht dieses die Erzeugung von ersten Signalen RAS und CAS, die das ausgewählte erste Speicherfeld freigeben, sie rufen ferner die Anwahl der entsprechenden Ausgangsleitungen hervor und sie verursachen, sofern Datensignale vorliegen, deren Verriegelung auf den Ausgangsleitungen. Die Daten werden sodann der Datenschiene 209 angeboten, die ihrerseits diese an eine Datenverriegelung 210 anlegt, um nachfolgend eine Schreiboperation hinsichtlich des Speichers oder irgendeine andere Operationsart auszuführen. Wenn irgendein Speicherfeld einmal angesteuert ist und seine Daten auf der Datenschiene verriegelt sind, so müssen diese Daten vor der Ansteuerung irgendeines anderen Speicherfeldes unwirksam gemacht werden. Zu diesem Zweck ist ein zweites Signal RAS und CAS erforderlich und da das zweite Signal CASdas die tatsächliche Sperrung in dem verriegelten Speicher bewirkt intern nicht während des laufenden Speicherzyklus erzeugt wird, muß die Sperrung durch die Pufferschaltkreise 407,409 zusammen mit einem Spannungstastimpuls durchgeführt werden. Dies sei später anhand von F i g. 4 näher beschrieben.According to FIG. 2, four locked memory fields 201 to 204 are shown, which correspond to the locked memory fields 1 to 4 in FIG. 1 correspond. In principle, any number of latched memory fields can be used, so that the number four is only an arbitrary example. The data output lines 211 to 214 of the locked memory fields 201 to 204 are connected to the data rail by means of commercially available buffer circuits 205 to 207, which can correspond to the type SN 74 H 04 or SN 74 SL 04. It should be pointed out that in the case of a stored word with 6 bits, 6 data output lines are used per memory field, each data output line being connected to the data rail via a buffer circuit. This results in 6 buffer circuits per memory field. This plurality of buffer circuits is indicated by the dashed rectangles 407, 409 in FIGS. 2 to 4 indicated The memory fields 201 to 204 are controlled accordingly by clock signals 201c to 204c.If any of these clock signals is applied to a selected memory field, this causes the generation of first signals RAS and CAS, which enable the selected first memory field, they also call the selection of the corresponding output lines and they cause, if data signals are present, their locking on the output lines. The data is then presented to the data rail 209, which in turn applies it to a data latch 210 in order to subsequently carry out a write operation with regard to the memory or some other type of operation. Once any memory field has been activated and its data is locked on the data rail, this data must be made ineffective before any other memory field can be activated. For this purpose a second signal RAS and CAS is required and since the second signal CAS, which causes the actual locking in the locked memory, is not generated internally during the current memory cycle, the locking must be carried out by the buffer circuits 407, 409 together with a voltage strobe. This will be explained later with reference to FIG. 4 described in more detail.

Gemäß F i g. 3 sind vier Speicherfelder dargestellt, die an die Datenschiene angeschlossen sind. Zwei Speicherfelder 301,302 sind vom Verriegelungstyp und dementsprechend an die Datenschiene über Pufferschaltkreise 407a angeschlossen, die durch einen Spannungstastimpuls gesteuert werden. Als Pufferschaltkreise können wiederum die handelsüblich erhältlichen Bausteine SN 74 H 04 bzw. SN 74 LS 04 Verwendung finden. Zwei Speicherfelder vom nicht-verriegelten Typ mit drei Zuständen 303 bis 304 sind ebenfalls an die Datenschiene über die Datenausgangsleitung 313 angeschlossen. Da diese Speicherfelder jedoch vom nicht-verriegelten Typ sind, sind auch keine Pufferschaltkreise erforderlich. Bei diesen unverriegelten Speicherfeldern folgt das Ausgangssignal dem Ansteuersignal und verschwindet, wenn die der Ansteuerung dienenden extern erzeugten Taktsignale 303c bzw. 304c verschwinden. Auch hinsichtlich der Anordnung gemäß F i g. 3 können im Prinzip beliebig viele Speicherfelder des verriegelten und des nicht-verriegelten Typs Verwendung finden.According to FIG. 3 shows four storage fields that are connected to the data rail. Two storage fields 301,302 are of the locking type and accordingly connected to the data rail via buffer circuits 407a, which are triggered by a voltage pulse being controlled. The commercially available modules can again be used as buffer circuits SN 74 H 04 or SN 74 LS 04 are used. Two memory fields of the unlocked type with three states 303 to 304 are also connected to the data rail via the data output line 313. There however, if these memory arrays are of the unlocked type, no buffer circuitry is required either. at these unlocked memory fields the output signal follows the control signal and disappears, when the externally generated clock signals 303c and 304c, which are used for control, disappear. Also with regard to the arrangement according to FIG. 3, in principle, any number of memory fields of the locked and of the unlocked type are used.

Gemäß Fig.4 sind Einzelheiten der Spannungstastung und der Pufferschaltkreise dargestellt Die Pufferschaltkreise 407 und 409 stellen im Handel erhältliche Bausteine SN 74 H 04 bzw. SN 74 LS 04 dar, auf die eingangs verwiesen wurde. Jeder Pufferschaltkreis 407 b, 4096 besteht aus 6 Schaltkreisen 421a ... 423a vom Invertertyp. Der Eingang eines jeden Inverterschaltkreises ist an die Datenausgangsleitung eines MOS-Speicherchips angeschlossen. So ist beispielsweise der Inverterschaltkreis 421a an die Datenausgangsleitung A₄ angeschlossen, die der Datenausgangsleitung A des Speicherchips 101 gemäß Fi g. 1 entspricht Die anderen Inverterschaltkreise sind in gleicher Weise an entsprechende Datenausgangsleitungen angeschlossen. Die Ausgänge S₄, D₄ ... F* des Pufferschaltkreises 407 verbinden die Datenausgäiigsleitungen über der, entsprechenden Pufferschaltkreis mit der Datenschiene. Die Pufferschaltkreise 409b sind in bezug auf ihre zugeordneten Speicherfelder in der gleichen Weise angeschlossen. Die Charakteristik eines jeden Pufferschaltkreises 4076,4096 ist dergestalt, daß er immer dann eine hohe Impedanz aufweist, wenn keine Spannung auf der Spannungszuführungsleitung auftritt In diesem Fall wird praktisch die Verbindung zwischen der Datenausgangsleitung des Speicherchips und der Datenschiene unterbrochen. Liegt jedoch Spannung an, so arbeitet der Pufferschaltkreis als normaler Inverterschaltkreis und erzeugt ein Signal mit hohem oder niedrigem Pegel an den Ausgangsklemmen ß«... F₄, N₄ ... tf₄ usw. je nachdem ob das Signal auf der Datenausgangsleitung Aa ... E₄, Af₄... Qt, usw. einen niedrigen oder hohen Pegel aufweist Zur Simulation eines Schaltkreises mit drei Zu-According to FIG. 4, details of the voltage sensing and the buffer circuits are shown. The buffer circuits 407 and 409 represent commercially available modules SN 74 H 04 and SN 74 LS 04, to which reference was made at the beginning. Each buffer circuit 407b, 4096 consists of 6 circuits 421a ... 423a of the inverter type. The input of each inverter circuit is connected to the data output line of a MOS memory chip. For example, the inverter circuit 421a is connected to the data output line A ₄ , which corresponds to the data output line A of the memory chip 101 according to FIG. 1 corresponds to The other inverter circuits are connected in the same way to corresponding data output lines. The outputs S ₄ , D ₄ ... F * of the buffer circuit 407 connect the data output lines to the data rail via the corresponding buffer circuit. The buffer circuits 409b are connected in the same manner with respect to their associated memory fields. The characteristic of each buffer circuit 4076, 4096 is such that it always has a high impedance when there is no voltage on the voltage supply line. In this case, the connection between the data output line of the memory chip and the data rail is practically interrupted. If, however, voltage is applied, the buffer circuit operates as a normal inverter circuit and generates a signal with a high or low level at the output terminals β «... F ₄ , N ₄ ... tf ₄ etc. depending on whether the signal on the data output line Aa ... E ₄ , Af ₄ ... Qt, etc. has a low or high level To simulate a circuit with three inputs

ständen erfordern somit die Pufferschaltkreise 407 bis 409 im wesentlichen keine Spannungszuführung.states thus require the buffer circuits 407 to 409 essentially no voltage supply.

Die Spannung wird an die Spannungszuführungsleitung wie folgt angelegt: Wenn ein Taktsignal (Takt 1 oder Takt 2) an das NOR-Gatter 40t angelegt wird, so nimmt dessen Ausgang den niedrigen Pegel ein und die über den Widerstand 405 an die Basis des npn-Transistors 404 angelegte Vorspannung geht ebenfalls nach unten, d. h. gegen Massepotential, wodurch der Transistor 404 in den nicht-leitenden Zustand gelangt. Da von der Klemme ZVPMP über die Widerstände 402 und 406 eine positive Vorspannung in diesem Fall an die Basis des Transistors 403 gelegt wird, gelangt dieser in den leitenden Zustand und legt die an der Klemme ZVPQS A anliegende Spannung an die Spannungszuführungsleitung. Hierdurch wird die erforderliche Spannung an die Pufferschaitkreise 407ö angelegt, wodurch die Datenausgangsleitungen A* ... E* mit der Datenschiene B₄... F* verbunden werden. Werden die Taktsignale 1 oder 2 nicht an das NOR-Gatter 401 angelegt, so weist die Basis des Transistors 404 eine positive Vorspannung auf und der Transistor 404 befindet sich im leitenden Zustand. In diesem Fall erhält die Basis des Transistors 403 über den Widerstand 406 eine negative Vorspannung, wodurch dieser Transistor in den nichtleitenden Zustand gelangt und die Spannung auf der Spannungszuführungsleitung abgetrennt wird. Beim Auslesen von Daten sind nunmehr die Datenausgangsleitungen A₄... E₄ von der Datenschiene B₄... F₄ abgetrennt, da bei fehlender Spannungsversorgung die Pufferschaltkreise 407b den Zustand der hohen Impedanz aufweisen.The voltage is applied to the voltage supply line as follows: When a clock signal (clock 1 or clock 2) is applied to the NOR gate 40t, its output assumes the low level and that via the resistor 405 to the base of the npn transistor 404 applied bias voltage also goes down, ie against ground potential, whereby the transistor 404 goes into the non-conductive state. Since a positive bias voltage is applied to the base of transistor 403 from terminal ZVPMP via resistors 402 and 406 in this case, the transistor 403 becomes conductive and applies the voltage applied to terminal ZVPQS A to the voltage supply line. As a result, the required voltage is applied to the buffer circuits 407ö, as a result of which the data output lines A * ... E * are connected to the data rail B ₄ ... F * . If the clock signals 1 or 2 are not applied to the NOR gate 401, the base of the transistor 404 has a positive bias voltage and the transistor 404 is in the conductive state. In this case, the base of transistor 403 receives a negative bias voltage via resistor 406, as a result of which this transistor becomes non-conductive and the voltage on the voltage supply line is cut off. When reading out data, the data output lines A ₄ ... E ₄ are now separated from the data rail B ₄ ... F ₄ , since when there is no voltage supply, the buffer circuits 407 b are in the high impedance state.

F i g. 5A zeigt ein detailliertes Blockdiagramm, wobei die verriegelten Speicherfelder 504 und 506 den Speicherfeldern 301 und 302 in F i g. 3 entsprechen und wobei die nicht-verriegelten Speicherfelder 507 und 508 mit den Speichern 303 und 304 gemäß F i g. 3 übereinstimmen. Die Spannungstastung 511 zusammen mit ihrer Steuerung 512 entspricht der Spannungstastung 407a gemäß F i g. 3. Die mit »Anschluß« bezeichneten Rechtecke stellen Anschlußmöglichkeiten für das Anlegen von Eingangs- oder Ausgangssignalen dar. Ein codiertes Adreßsignal wird über die Eingangsleitungen 501a an einen 1 aus 4-Decodierer angelegt Ein solcher Decodierer ist beispielsweise als Baustein RI 74 S 138 von der Firma Texas Instruments Corporation erhältlich. Die anliegende Adresse wird in dem Decodierer 501 decodiert und an die Inverterschaltkreise 513, 514 angelegt. Die Ausgangssignale der Inverter 513, 514 werden Taktschaltkreisen 501, 510 zusammen mit den System-Taktimpulsen zugeführt Der Taktschaltkreis 509 erzeugt in Abhängigkeit von dem Systemtakt einen impuls nAS(Reinenadresse-Sirobosignal), welches seinerseits ein Signal CAS (Spaltenadresse-Strobosignal) über einen Verzögerungsschaltkreis 502 erzeugt. Eine weitere diesbezügliche Erläuterung erfolgt später anhand der F i g. 8 und 9. Der Taktschaltkreis 510 ist getrennt von den nicht-verriegelten Speicherfeldern 507 und 508 dargestellt; es liegt jedoch auf der Hand, daß dieser Taktschaitkreis einen Teil der Ansteuerung der unverriegelten Speicherfelder 507 und 508 bildet In F i g. 5D ist die Erzeugung eines internen Taktsignales auf Grund eines Startsignales GO für den nicht-verriegelten Speicher dargestellt. Es sei darauf verwiesen, daß das interne Taktsignal zwischen zwei benachbarten Signalen GO ausgelöst und beendigt wird, wobei zwei benachbarte Signale GO einen vollständigen Speicherzyklus eingrenzen. Auf Grund des Chip-Ansteuersignales CE werden Daten auf der Datenausgangsschiene ausgegeben, falls das Signal CE den hohen Pegel aufweist und diese Daten werden von der Datenausgangsschiene entfernt, wenn das Signal Cfden niedrigen Pegel aufweist. In Fig.5C wird jedoch in Abhängigkeit von dem an den verriegelten Speicher angelegten Systemtakt durch den Taktschaltkreis kein internes Taktsignal erzeugt, das dem Taktsignal hinsichtlich des nichtverriegelten Speichers ähnlich wäre. In AbhängigkeitF i g. FIG. 5A shows a detailed block diagram with latched memory fields 504 and 506 corresponding to memory fields 301 and 302 in FIG. 3 and wherein the unlocked memory fields 507 and 508 with the memories 303 and 304 according to FIG. 3 match. The voltage probe 511 together with its controller 512 corresponds to the voltage probe 407a according to FIG. 3. The rectangles labeled "connection" represent connection options for the application of input or output signals. A coded address signal is applied to a 1 of 4 decoder via input lines 501a Available from Texas Instruments Corporation. The present address is decoded in the decoder 501 and applied to the inverter circuits 513, 514. The outputs of inverters 513, 514, clock circuit 501, 510, together with the system clock pulses supplied to the clock circuit 509 generates in response to the system clock a pulse nAS (Clean address Sirobosignal), which in turn is a signal CAS (column address Strobosignal) via a delay circuit 502 generated. A further explanation in this regard is given later with reference to FIG. 8 and 9. Clock circuit 510 is shown separate from unlocked memory arrays 507 and 508; However, it is obvious that this clock circuit forms part of the control of the unlocked memory fields 507 and 508. In FIG. 5D shows the generation of an internal clock signal on the basis of a start signal GO for the non-locked memory. It should be noted that the internal clock signal is triggered and terminated between two adjacent signals GO , two adjacent signals GO delimiting a complete memory cycle. On the basis of the chip drive signal CE data is output on the data output bus when the signal CE has the high level and this data is removed from the data output bus when the signal Cfden has low level. In Figure 5C, however, depending on the system clock applied to the locked memory, the clock circuit does not generate an internal clock signal that would be similar to the clock signal with respect to the unlocked memory. Dependent on

ίο von dem Systemtakt wird jedoch ein Reihenadreßsignal RAS und ein Spaltenadreßsignal CAS erzeugt. Aus F i g. 5A geht in diesem Zusammenhang hervor, daß auf Grund des Signales RAS, das in der Verzögerungsleitung 502 verzögert wird, ein Signal CAS erzeugt wird.However, a row address signal RAS and a column address signal CAS are generated by the system clock. From Fig. In this connection, FIG. 5A shows that a signal CAS is generated due to the signal RAS, which is delayed in the delay line 502.

Beide Signale RAS und CAS werden an den ausgewählten verriegelten Speicher 504 bzw. 506 angelegt, wodurch eine Verriegelung der Daten auf der Ausgangsschiene erfolgt. Diese Daten verbleiben auf der Datenausgangsschiene bis ein zweites Signal CAS oder ein nachfolgender nicht dargestellter Speicherzyklus erzeugt wird, wodurch die Datenausgangsschiene von dem verriegelten Speicher getrennt wird. Tritt kein zweites Signal CAS oder kein nachfolgender Speicherzykius auf, so bleiben die Daten auf der Ausgangsschiene verriegelt Da das Signal CAS in Abhängigkeit von dem Signal RAS erzeugt wird und da dieses zweite Systemtaktsignal für ein anderes verriegeltes Speicherfeld oder gar für ein nicht-verriegeltes Speicherfeld vorgesehen sein kann, würden diese Daten auf der Datenschiene auch in dem zweiten Speicherzyklus verriegelt bleiben und mit den beim Lesen oder Schreiben während des zweiten Speicherzyklus in einem anderen Speicherfeld vorliegenden Daten überlappen. Aus diesem Grund ist die Spannungstastung 511 und die SignalsteuerungBoth signals RAS and CAS are applied to the selected latched memory 504 and 506, respectively, thereby latching the data on the output rail. This data remains on the data output rail until a second signal CAS or a subsequent memory cycle (not shown) is generated, as a result of which the data output rail is separated from the locked memory. If there is no second CAS signal or no subsequent memory cycle, the data remain locked on the output rail.As the CAS signal is generated as a function of the RAS signal and this second system clock signal is intended for another locked memory field or even for a non-locked memory field could be, this data on the data rail would also remain locked in the second memory cycle and would overlap with the data present in another memory field when reading or writing during the second memory cycle. For this reason, the voltage sensing is 511 and the signal control

512 gemäß F i g. 5A vorgesehen, um die Datenausgangsschiene innerhalb des ersten Speicherzyklus von dem verriegelten Speicher zu trennen, was in F i g. 5C näher dargestellt ist
Fig.6 zeigt ein detailliertes Taktdiagramm für die Schaltung gemäß F i g. 5A. Zunächst ist eine Reihe von Startimpulsen GO-601 dargestellt die wie zuvor erwähnt einen vollständigen Speicherzyklus auslösen Es sei angenommen, daß bei dem ersten Startimpuls GO die an den Decodierer 501 angelegte Adresse anzeigt, daß auf die verriegelte Speichereinheit 504 Zugriff genommen werden soll. Auf Grund des Systemtaktsignales 601 werden dementsprechend Signale RAS-602 und G4S-603 erzeugt, um die Ausgangsdaten des verriegelten Speichers 504 auf der Datenausgangsschiene verriegeln zu können. Die Daten des Speichers 504 nehmen den hohen Pegel ein und behalten diesen Pegel bei, wie dies durch den Impulszug 606 in F i g. 6 angedeutet ist Die einzige Maßnahme, die der Hersteiler des verriegelten Speichers getroffen hat um die Daten auf der Dass tenschiene von dem Speicher zu entkoppeln, besteht in der Erzeugung eines zweiten Signales CAS auf Grund eines zweiten Systemtaktsignales. Wie aus Fig.6 ersichtlich, zeigen bei dem zweiten Startsignal GO die codierten Adreßsignale an, daß der nicht-verriegelte512 according to FIG. 5A is provided to disconnect the data output rail from the latched memory within the first memory cycle, which is shown in FIG. 5C is shown in more detail
FIG. 6 shows a detailed timing diagram for the circuit according to FIG. 5A. First, a series of start pulses is shown GO-601, as previously mentioned trigger a complete memory cycle It is assumed that, in the first start pulse GO indicates the voltage applied to the decoder 501 address that 504 access is to be made to the locked storage unit. On the basis of the system clock signal 601, signals RAS-602 and G4S-603 are accordingly generated in order to be able to lock the output data of the locked memory 504 on the data output rail. The data in memory 504 goes high and remains high as indicated by pulse train 606 in FIG. The only measure that the manufacturer of the locked memory has taken to decouple the data on the data rail from the memory is to generate a second signal CAS on the basis of a second system clock signal. As can be seen from FIG. 6, at the second start signal GO, the coded address signals indicate that the non-locked

Speicher 507 auszuwählen ist und dementsprechend wird kein zweites Signal RAS bzw. CAS hinsichtlich des zuvor ausgewählten verriegelten Speichers 504 erzeugt so daß die Daten auf der Datenschiene gemäß dem Impulszug 606 den hohen Pegel beibehalten. Bei diesem zweiten, durch das Startsignal GO ausgelösten Speicherzyklus wird jedoch ein internes Taktsignal 605 durch den Taktschaltkreis 510 erzeugt Auf Grund des internen Taktsignales 605 werden die Daten des adres-Memory 507 is to be selected and accordingly no second signal RAS or CAS is generated with respect to the previously selected latched memory 504 so that the data on the data rail according to the pulse train 606 remains high. During this second memory cycle triggered by the start signal GO , however, an internal clock signal 605 is generated by the clock circuit 510. On the basis of the internal clock signal 605, the data of the address

sierten nicht-verriegelten Speichers 507 ausgegeben und behalten den hohen Pegel bei, bis der zweite Speicherzyklus beendet wird. Dies ist durch den Impulszug 607 in F i g. 6 dargestellt. Es ist somit ersichtlich, daß die gemäß dem Impulszug 606 zuvor mit der Datenschiene verriegelten Daten des zuvor adressierten verriegelten Speichers 504 mit den Daten des nicht-verriegelten Speichers 507 gemäß dem Impulszug 607 auf der Datenschiene überlappen. Gemäß der vorliegenden Erfindung werden jedoch die Daten gemäß dem Impulszug 606, in der durch den Impulszug 608 angedeuteten Weise von der Datenschiene entkoppelt, indem das Spannungstaktsignal 604 an den im Handel erhältlichen Pufferschaltkreis 407, 407a bzw. 4076 angelegt wird. Durch diese Maßnahme wird somit der Zustand hoher Impedanz hinsichtlich des Pufferschaltkreises 407,407a bzw. 407i> zwischen dem verriegelten Speicher und der Datenausgangsschiene erzeugt. Es ist somit ersichtlich, daß gemäß der vorliegenden Erfindung eine Schnittstelle gebildet wird, die innerhalb der Grenzen eines vorgegebenen Speicherzyklus die Daten eines ausgewählten verriegelten Speichers von der Datenschiene abtrennt. Der Hersteller von Rechnern bzw. von Speichern für solche Rechner besitzt somit eine größere Auswahl hinsichtlich der Lieferfirmen von grundlegenden Speicherelementen und ist somit in der Lage, seine Speichersysteme mit einer Auswahl verschiedener Speicherelemente herzustellen.The non-latched memory 507 is output and held high until the second memory cycle is terminated. This is shown by pulse train 607 in FIG. 6 shown. It can thus be seen that the according to the pulse train 606 previously locked to the data rail of the previously addressed locked data Memory 504 with the data of the unlocked memory 507 according to the pulse train 607 on the data rail overlap. In accordance with the present invention, however, the data according to pulse train 606, in FIG is decoupled from the data rail in the manner indicated by the pulse train 608 by the voltage clock signal 604 is applied to the commercially available buffer circuit 407, 407a and 4076, respectively. By this measure is thus the state of high impedance with regard to the buffer circuit 407,407a or 407i> between the locked memory and the data output rail generated. It can thus be seen that in accordance with the present invention an interface is formed, which within the limits of a predetermined memory cycle, the data of a selected the locked memory is separated from the data rail. The manufacturer of computers and memories for such a computer thus has a greater choice in terms of suppliers of basic storage elements and is thus able to configure its storage systems with a selection of different storage elements to manufacture.

Die Einrichtung gemäß F i g. 7 ist derjenigen gemäß F i g. 5A ähnlich, wobei jedoch nur der obere Teil, d. h. der verriegelte Speicherteil von F i g. 5A dargestellt ist. Die verriegelten Speicherfelder 704 und 706 gemäß Fig.7 entsprechen den verriegelten Speicherfeldern 504 und 506 gemäß F i g. 5A. Die Spannungstastung 511 gemäß Fig.5A entspricht der Spannungstastung 711 gemäß Fig.7. Es sei darauf verwiesen, daß gemäß F i g. 5A das decodierte Signal RAS hinsichtlich irgendeines ausgewählten verriegelten Speicherfeldes 504 oder 506 über die Verzögerungsleitung 502 geführt wird, um das Signal CAS hinsichtlich des ausgewählten Speicherfeldes zu erzeugen, wobei in Fig. 7 dies in entsprechender Weise durch die Verzögerungsleitung 702 geschieht.The device according to FIG. 7 is that according to FIG. 5A, but with only the upper part, ie the locked storage part of FIG. 5A is shown. The locked memory fields 704 and 706 according to FIG. 7 correspond to the locked memory fields 504 and 506 according to FIG. 5A. The voltage sampling 511 according to FIG. 5A corresponds to the voltage sampling 711 according to FIG. 7. It should be noted that according to FIG. 5A, the decoded signal RAS with respect to any selected latched memory array 504 or 506 is routed via delay line 502 to generate the signal CAS with respect to the selected memory array; in FIG.

In F i g. 8 ist ein detailliertes Blockdiagramm für die Erzeugung der Taktsignale RAS und CAS dargestellt, welches im Hinblick auf verriegelte Speicherfelder Anwendung findet. In Fig.8 ist in näheren Einzelheiten der verriegelte Speicherteil gemäß Fig.7 dargestellt Die verriegelten Speicherfelder 813 und 814 gemäß Fig.8 entsprechen den verriegelten Speicherfeldern 704 und 706 gemäß F i g. 7.In Fig. 8 shows a detailed block diagram for the generation of the clock signals RAS and CAS , which is used with regard to locked memory fields. In FIG. 8, the locked memory part according to FIG. 7 is shown in greater detail. The locked memory fields 813 and 814 according to FIG. 8 correspond to the locked memory fields 704 and 706 according to FIG. 7th

Die beiden Anschlußstifte RAS 1 und RAS 2 entsprechen den beiden Eingangsanschlüssen RAS gemäß F i g. 7. Darüber hinaus entspricht die Verzögerungsleitung 800D gemäß F i g. 8 der Verzögerungsleitung 702 gemäß F i g. 7. Zusätzliche in F i g. 8 vorhandene Schaltkreise werden weiter unten beschrieben. Zunächst sei angenommen, daß entweder das Signal RAS 1 oder das Signal RAS 2 an die Eingangs-Anschlußstifte angelegt ist Diese Signale werden sodann den Puffergattern 801 und 802 zugeführt Durch Anlegen des Signales RAS an den ausgewählten verriegelten Speicher wird ein Leseoder Schreibzyklus hinsichtlich dieses speziellen verriegelten Speicherfeldes ausgelöst Zum gleichen Zeitpunkt, in dem das Signal RAS an das entsprechende verriegelte Speicherfeld angelegt wird, wird es auch an den Inverterschaltkreis 803 angelegt Das Ausgangssignal des Inverters 803 wird der Verzögerungsleitung 800D zugeführt und ferner auf ein NAND-Gatter 812 gegeben. Die Verzögerungsleitung 800D besteht hierbei aus diskreten Spulenkomponenten 804, 806 zusammen mit Kondensatorkomponenten 805, 807 und einer Widerstandskomponente 808. Das Ausgangssignal der Verzögerungsleitung 800D wird sodann einem Inverter-Pufferschaltkreis 809 zugeführt, der seinerseits an zwei Multiplexerschaltkreise 810, 811 angeschlossen ist. Die Multiplexerschaltkreise sind im Handel erhältliche MuI-tiplexerschaltkreise vom Typ TISN 74 SI 57 und sie erzeugen die Spaltenadresse für die 4 K-Speichereinrichtungen 813 und 814. Wenn aus dem verzögerten Signal RAS das Signal CAS gebildet wird, so wird dieses an die verriegelten 4 K-Speichereinrichtungen 813 und 814 angelegt und adressiert den Speicher. Zusätzlich zu der Erzeugung von Adressen für den verriegelten Speicher erzeugen die Multiplexer 810, 81t zusammen mit der Verzögerungsleitung und den Invertern eine Kontrollmöglichkeit, um sicherzustellen, daß das Signal CAS erst auftritt, nachdem die Adressen gültig sind. Dieses Kontrollmerkmal ergibt sich durch das Anlegen von drei positiven Eingangssignalen an den Gatterschaltkreis 812.
Zwei dieser Eingangssignale sind die Ausgangssignale der Multiplexer 810 und 811 und sie werden an die Eingangsklemmen des NAND-Gatters 812 beim Auftreten des Signales RASt oder RAS 2 angelegt. Es sei hier vermerkt, daß diese beiden Signale verzögert sind und daß sie erst auftreten, nachdem die größtmögliche Verzögerung durch die Multiplexer 810 und 811 festgestellt worden ist, wobei durch die gesamte Einrichtung der Impuls CASerst erzeugt wird, wenn die größtmögliche Verzögerung abgelaufen ist. Diese Funktionsweise ist erforderlich, da das Signal CAS erst auftreten darf.The two connection pins RAS 1 and RAS 2 correspond to the two input connections RAS according to FIG. 7. Furthermore, the delay line 800D corresponds to FIG. 8 of the delay line 702 according to FIG. 7. Additional in F i g. 8 existing circuits are described below. Assume first that either the RAS 1 or RAS 2 signal is applied to the input pins. These signals are then fed to the buffer gates 801 and 802. Applying the RAS signal to the selected latched memory will latch a read or write cycle with respect to that particular one At the same time that the RAS signal is applied to the corresponding latched memory array, it is also applied to the inverter circuit 803. The delay line 800D consists of discrete coil components 804, 806 together with capacitor components 805, 807 and a resistor component 808. The output signal of the delay line 800D is then fed to an inverter buffer circuit 809, which in turn is connected to two multiplexer circuits 810, 811. The multiplexer circuits are commercially available multiplexer circuits of the type TISN 74 SI 57 and they generate the column address for the 4 K storage devices 813 and 814. If the signal CAS is formed from the delayed signal RAS, it is sent to the locked 4 K -Memory devices 813 and 814 are applied and the memory is addressed. In addition to generating addresses for the latched memory, the multiplexers 810, 81t, along with the delay line and inverters, generate a control to ensure that the CAS signal does not occur until after the addresses are valid. This control feature results from the application of three positive input signals to gate circuit 812.
Two of these input signals are the output signals of the multiplexers 810 and 811 and they are applied to the input terminals of the NAND gate 812 when the RASt or RAS 2 signal occurs. It should be noted here that these two signals are delayed and that they occur only after the greatest possible delay has been determined by the multiplexers 810 and 811, the pulse CAS being generated by the entire device only when the greatest possible delay has expired. This mode of operation is necessary because the CAS signal may only appear.

nachdem die Adressen gebildet und als gültig bestätigt worden sind, d. h. nachdem die Adreßsignale stabilisiert sind. Diesem Umstand wird dadurch Rechnung getragen, daß das Gatter 812 durch den letzten positiven Impuls betätigt wird und dadurch das Signal CAS erzeugt Das dritte Eingangssignal für das Gatter 812 wird durch den Inverter 803 vorgegeben und zur Abschaltung des Signales CASbenutzt. Das Signal des Inverters 803 ist ein positives Signal, das zu einem früheren Zeitpunkt als die beiden anderen Gatter-Eingangssignaleafter the addresses have been formed and confirmed as valid, ie after the address signals have stabilized. This fact is taken into account in that the gate 812 is actuated by the last positive pulse and thereby generates the signal CAS . The third input signal for the gate 812 is given by the inverter 803 and used to switch off the signal CAS . The signal from inverter 803 is a positive signal that is earlier than the other two gate inputs

innerhalb des Zyklus auftritt und seine Funktion dient der Abschaltung des Signales CAS. Das Signal CAS wird abgeschaltet, wenn am Ende des vorliegenden Zyklus das Signal am Ausgang des Inverters 803 den negativen Wert einnimmt. Das am Ausgang des Gatters 812 auftretende Signal CAS wird auf die 4 K-Speichereinheiten 813 und 814 gegeben. Nähere Einzelheiten hinsichtlich der Wirkungsweise des Schaltkreises gemäß F i g. 8 ergeben sich im Zusammenhang mit dem Taktdiagramm gemäß F i g. 9.occurs within the cycle and its function is to switch off the CAS signal. The CAS signal is switched off when the signal at the output of the inverter 803 assumes the negative value at the end of the present cycle. The CAS signal appearing at the output of the gate 812 is given to the 4 K storage units 813 and 814. Further details regarding the mode of operation of the circuit according to FIG. 8 result in connection with the timing diagram according to FIG. 9.

Der Impulszug 901 verdeutlicht die zeitliche Lage des Signales RASi bzw. RAS 2. Die Signale RASl bzw. RAS 2 stellen hierbei decodierte Taktsignale für die Reihenadresse dar. Wie zuvor beschrieben, werden die Adressentaktsignale einem Decodierer 501 gemäß Fig.5A zugeführt der diese Signale decodiert Ihre Funktion liegt in der Auslösung eines Lese- oder Schreibzyklus hinsichtlich des Speichers. Der Impulszug 902 stellt den Ausgangsimpuls des Inverters 803 dar, der der Eingangsklemme der Verzögerungsleitung 800D und einem Eingang des NAND-Gatters 812 zugeführt wird. Es sei darauf verwiesen, daß eine geringe zeitliche Verschiebung zwischen dem Eingangssignal und dem Ausgangssignal des Inverters 803 auftritt was auf dieThe pulse train 901 illustrates the temporal position of the signal RASi or RAS 2. The signals RAS1 and RAS 2 represent decoded clock signals for the row address. As described above, the address clock signals are fed to a decoder 501 according to FIG. 5A, which decodes these signals Their function is to initiate a read or write cycle with regard to the memory. The pulse train 902 represents the output pulse of the inverter 803 which is fed to the input terminal of the delay line 800D and to an input of the NAND gate 812. It should be noted that there is a slight temporal shift between the input signal and the output signal of the inverter 803, which has an impact on the

1111th

Schaltkreise des Inverters zurückzuführen ist. Das Ausgangssignal der Verzögerungsleitung 800D wird in F i g. 9 durch den Impulszug 903 dargestellt, wobei die Verzögerungsleitung im wesentlichen die Verzögerung zwischen der Anstiegsflanke des Impulses RAS und der Anstiegsflanke des Impulses CAS bestimmt. Das am Ausgang der Verzögerungsleitung 800D auftretende Signal wird einem weiteren Inverter-Pufferschaltkreis 809 zugeführt. Das invertierte Ausgangssignal des PuffersCircuits of the inverter. The output of delay line 800D is shown in FIG. 9 is represented by the pulse train 903, the delay line essentially determining the delay between the rising edge of the pulse RAS and the rising edge of the pulse CAS . The signal appearing at the output of the delay line 800D is fed to a further inverter buffer circuit 809. The inverted output of the buffer

809 ist durch den Impulszug 904 in Fig.9 dargestellt to und wird den Tasteingangsklemmen der beiden 2 zu 1-Multiplexer 810 und 811 zugeführt. Diese Multiplexer können sodann die Reihen- und Spaltenadresse in Abhängigkeit von dem decodierten Signal auswählen. Ferner wird ein Ausgang eines jeden der Multiplexer 810 und 811 als ein entsprechender Eingang auf das NAND-Gatter 812 geschaltet. Die entsprechenden Eingänge der Multiplexer sind an Potentiale entsprechend »0« und »1« gelegt und erzeugen somit Impulse mit einer positiven Flanke. Da verschiedene Multiplexer verschiedene Verzögerungscharakteristiken aufweisen, was beispielsweise herstellungsbedingt sein kann, wird ein Ausgangssignal der beiden Multiplexer länger als das andere verzögert sein.809 is represented by the pulse train 904 in FIG and is fed to the key input terminals of the two 2 to 1 multiplexers 810 and 811. These multiplexers can then select the row and column addresses depending on the decoded signal. Further becomes an output of each of the multiplexers 810 and 811 as a corresponding input to the NAND gate 812 switched. The corresponding inputs of the multiplexer are at potentials corresponding to »0« and »1« and thus generate pulses with a positive edge. Since different multiplexers have different Have delay characteristics, which may be due to production, for example one output signal of the two multiplexers may be delayed longer than the other.

Zum Zwecke der Erläuterung sei angenommen, daß das Signal durch den Multiplexer 810 länger verzögert wird und nach dem Signal des Mulitplexers 811 auftritt In diesem Fall wird das Ausgangssignal des MulitplexersFor purposes of illustration, assume that the signal is delayed by multiplexer 810 longer and occurs after the signal of the multiplexer 811 In this case, the output of the multiplexer

810 zur Auslösung der Anstiegsflanke des Impulses CAS benutzt, da dieses zuletzt auftretende Signal endgültig das Gatter 812 betätigt Die negative Flanke des nunmehr auftretenden Signales CAS gibt sodann die Spaltenadresse für den verriegelten 4 K-Speicher vor. Die Endflanke des Signales CAS wird von dem Ausgangssignal des Inverters 803 gesteuert, der den dritten Eingang für den Gatterschaltkreis 812 liefert. Der entsprechende Vorgang ist anhand des Impulszuges 907 in F i g. 9 erkennbar.810 is used to trigger the rising edge of the CAS pulse, since this last signal finally actuates gate 812. The negative edge of the CAS signal that now occurs then specifies the column address for the locked 4K memory. The end edge of the signal CAS is controlled by the output signal of the inverter 803, which supplies the third input for the gate circuit 812. The corresponding process is illustrated by the pulse train 907 in FIG. 9 recognizable.

Hierzu 10 Blatt ZeichnungenFor this purpose 10 sheets of drawings

4545

5050

5555

6060

6565

Claims

1 2 The present invention relates to a circuit claims: Order according to the preamble of claim 1. In particular, the present invention relates to

1. Circuit arrangement for connecting a FeI circuit for connecting the data output cable of random access memories to a s hung of a random access memory to a Data bus, with the memory being data output lines.

gen have and the memory - clocked with. B. from the a clock signal - an address is supplied, US-PS 39 42 160 known. The well-known formwork anum execute a read cycle and data order deals with steepening switching accordingly the memory content on the data output circuit for the bit query line in a memory with output lines and being the random access field of the MOS type. When the bit query save partially holds at least one locked memory line through a selected memory cell, when the data signals are discharged to the output se, an interlocking switching line switches after the end of a read cycle, the state reverses and completes the Entlaten remain, characterized by making the bit query line much faster than this

is possible by the selected memory cell alone.

a) first circuit means (buffer circuits 407, for decoupling the memory fields from a data 407a, 407b ) for a controlled connection of the rail, however, input / output buffers are used in the known circuit arrangement data output lines (311,312; A4 ... E4) used by eian the data bus (B 4 ... FA); and 20 nem control signal and the state

b) second circuit means acting on the first circuit means with high impedance or a tristate behavior (clocked voltage modes when the control signal is high. supply 400a; 104-406) to selectively span this input / output However, the buffer circuit needs to be applied to the first circuit means (407, 407a, as well as the known tristate buffer circuits in MSJb) and thereby to put them in two of all three operating states, one not to be neglected drive states, with one resulting power supply.

The most important operating state of the data output lines It is therefore the object of the present invention to

gen are connected to the data bus and in a circuit arrangement of the type mentioned

to form the data in a second operating state in such a way that the buffer circuit used

output lines are isolated from the data bus. 30 gets by with a low power consumption and

nevertheless the characteristics of a conventional

2. Circuit arrangement according to claim 1, having a tristate buffer circuit. Here should characterized in that when applying the span back to commercially available circuits the data can be accessed at the first circuit means (407). The solution to this problem is achieved with output lines connected to the data bus according to the invention characterized in claim 1 and in the absence of tension at the first dung. Further advantageous refinements of the inventive circuit means the data output lines from dung can be found in the subclaims.

disconnected from the data bus. The present memory arrangement can be made from any

3. Circuit arrangement according to claim 2, there being a combination of locked or non-locked marked that the creation of the span 40 apply storage units with three states (tristate) connection to the first circuit means (407) exist within. The locked storage units are on eider second circuit means by a control signal ne data rail using conventional (Clock signal 1 ... 4) is controlled, which of the and commercially available TTL circuits are stored with random access (302 ... 304), with a voltage driver circuit inventing of the read cycle is generated. 45 duly cooperate with these circuits

4. Circuit arrangement according to claim 3, data and a behavior as in conventional tristate characterized by that the second circuit causes buffer circuits. When the Spannungstreimittel _(400a>> first and second transistors (404.403) berschaltung the voltage of the TTL circuits have, which are interconnected so that a takes away, the tri-state characteristic simulated. Transistor is conducting when the other transistor 50 If, on the other hand, the TTL circuits are blocked and the control signal controls the first voltage driver, they work in their transistor (404) in the non-conductive state for normal operation and set a normal impedance so that the conductive second transistor (403) which applies lines of the memory between the data rail and the data output line voltage to the first circuit means.

5. Circuit arrangement according to claim 4, there- 55 based on in the figures of the drawings dargedurch characterized in that the first and second presented exemplary embodiments are the invention in fol transistors (403, 404) are of the npn type that the genden explains in more detail. It shows

Collector of the first transistor (404) with the base Fig. 1 a 16 K memory with memory fields for

of the second transistor (403) is connected to the base words of 6 bits in which the present invention

the first transistor (404) is used via a gate (401) 60,

from the control signals (clock signals 1 ... 4). 2 is a block diagram of an exemplary embodiment

is controlled, the emitter of the first transistor (404) les according to the present invention,

and the collector of the second transistor (403) at F i g. 3 is a block diagram of a further embodiment

fixed reference potentials are connected and the example,

Emitter of the second transistor (403) with the first 65 F i g. 4 shows a circuit diagram according to the present

Switching means (407a) is connected. the invention in more detail,

Figure 5A is a block diagram of the invention Systems,