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SDeicher-FET mit wenigstens einem Gate.
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Die Erfindung betrifft eine Weiterbildung der in der Hauptanmeldung/im
Hauptpatent P 24 45 079.1-33 angegebenen Gegestände, welche einen bestimmten Speicher-FET
mit einem p-Kanal oder n-Kanal betreffen, und zwar einen Speicher-FET mit wenigsten
einem Gate, nämlich mit einem allseitig von einem Isolator umgebenen, floatenden
Speichergate, bei dem zur Umladung des Speichergate die Ladungsträger inJizierende
KanalinJektion - d. h. Umladung durch im eigenen, leitenden Kanal stark beschleunigte
und hierdurch aufgeheizte Ladungsträger, die wegen ihrer Aufheizung durch ein in
Source-Drain-Richtung wirkendes elektrisches Feld die Energieschvelle zum Leitfähigkeitsband
des Isolators im Falle der ElektroneninJektion bzw. zum Valenzband des Isolators
im Falle der LöcherinJektion Uberwinden und dadurch zum Speichergate gelangen -
ausgenutzt wird, wobei sein zwischen Drainbereich und Sourcebereich gelegener Kanal
eine in Source-Drain-Stromrichtung wirkende, beim Programmieren eine erhöhte Feldstärke
aufweisende und dadurch die autgeheizen Ladungsträger liefernde Be schl eunigungs
strecke aufweist, die durch eine im Bereich dieser Kanalstelle angebrachte erhebliche
Aufbauinhomogenität des Speicher-FET verursacht wird und wobei beim Programmieren
das Speichergate
durch die KanalinJektion so aufgeladen wird, nämlich
im Falle eines n-Kanal-Spei cher-FET mittels El ektroneninJ ektion bzw. im Falle
eines p-Kanal-Speicher-FET mittels Löcherinjektion, daß das Speichergate nach dieser
Aufladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke
einwirkt. Ein solcher Speicher-FET kann mit besonders niedriger Source-Drain-Spannung
programmiert werden, was für sich die Ausschußquote bei der Herstellung solcher
Speicher-FETs zu vermindern gestattet. Der Speicher-FET hat einen n-Kanal, wenn
Elektronen injiziert werden sollen, und einen p-Kanal, wenn Löcher in das Speichergate
injiziert werden sollen. Ein solcher Speicher-FET ist schon mehrfach inzwischen
vorbekannt und vorgeschlagen worden, vgl. z.B. den in der nichtvorveröffentlichten
Anmeldung P 26 43 932.7 = VPA 76P6262 vorgeschlagenen Speicher-FET mit angenähert
nascheniörmigem Kanal, dessen Verengung bzw. Kanalinhomogenität am drainseitigen
Ende des Kanals angebracht ist.
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Der durch die Erfindung weiterentwickelte Speicher-FET wird also durch
die Aufladung seines Speichergate in den stark sperrenden Zustand gesteuert, so
daß zu seiner Anwendung in Speichermatrizen an sich keine 2-FET-Speicherzellen,
sondern an sich nur 1-FET-Speicherzellen nötig sind, wie insbesondere in der DT-OS
24 45 137 = VPA 74/6185 vor allen Anhand der dortigen Figur 4 erläutert wird. Gerade
in diesem besonders einfachen, platzsparenden Aufbau der 1-FET-Speicherzelle wurde
ein wichtiger Vorteil eines solchen Speicher-FET gesehen, wie daraus hervorgeht.
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2-FET-Speicherzellen, bei welchen in Reihe zum insbesondere ein floatendes
Speichergate aufweisenden Speicher-FET jeweils ein Auswahl-FET bzw. Lese-FET geschaltet
ist, sind bei Verwendung von FAMOS-Speicher-FETs und SAMOS-Speicher-FETs und auch
bei MNOS-Speicher-FETs in einer Vielzahl von Literaturstellen beschrieben, vgl.
insbesondere die DT-OS 24 45 077 = VPA 74/6186 sowie den dort und den in der DT-OS
24 45 078 X VPA 74/6187 berücksichtigten Stand der Technik.
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Es zeigt sich, daß Uberraschenderweise die Ausschußquote bei der Herstellung
des in der Hauptanmeldung/im Hauptpatent beschriebenen, oben zitierten Speicher-FET
verringert werden kann, wenn der betreffende Speicher-FET entgegen der sonstigen
Gepflogenheit in Reihe zu seiner Souree-Drain-Strecke jeweils einen weiteren Kanalbereich,
der seinerseits von einem steuerbaren Auswahlgate beeinflußt wird, enthält.
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Die Erfindung geht also von dem zitierten, in der Hauptanmeldung/im
Hauptpatent angegebenen Speieher-FET aus. Der erfindungsgemäße Speieher-EET ist
dadurch gekennzeichnet, daß zwischen der Source und dem Drain in Reihe zu seinem
Kanal zunächst ein Hilfsbereich mit der gleichen Dotierung wie die Source und der
Drain und dahinter ein weiterer Kaanalbereich mit einem diesen weiteren Kanalbereich
beeinilussenden, von diesem weiteren Kanalbereich isolierten, steuerbaren Auswahlgate
eingelegt sind. Die Erfindung betrifft also wegen der zusätzlichen Anbringung des
Auswahlgate einen Speieher-FET mit mindestens zwei Gates, nämlich mit dem Auswahlgate
und dem Speichergate. Wegen der UND[NR]Verknüpfung des weiteren Kanalbereichs und
des Kanals stellt also die Erfindung gleichsam eine Tetrode besonderer Art dar,
wodurch die Erfindung hinsichtlich ihres Aufbaus und hinsichtlich ihrer Wirkung
manche Ähnlichkeiten mit den bekannten 2-FET Speicherzellen hat. Ein wesentlicher
thiterschied zu den bekannten 2-FET-Speieherzellen ist darin zu sehen, daß der vom
Speichergate beeinflußte Kanal bei aufgeladenem Speiehergate in seinen sperrenden
Zustand gesteuert ist, so daß es zunächst den Ansehen hatte, daß der weitere Kanalbereich
überflüssig wäre, weil ein in dieser Weise aufladbares Speichergate gestattet, alleine
den Speleher-FET ohne weiteren Kanalbereich innerhalb einer 1-FET-Speieherzelle
zu verwenden.
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Durch die erfindungsgemäße Maßnahme kann jedoch die Ausschußquote
von hochintegrierten Speichern mit n-Kanal-Spei-
cher-FETs insbesondere
dadurch weiter verringert werden,daß ein ni chtprogrammi erter n-Kanal-Speicher-E13T,
dessen Spei -chergate also ungeladen ist, aufgrund der statistischen Schwankungen
beim Herstellen und Betrieb solcher n-Kanal-Speicher-FETs z.B. statt der häufig
beabsichtigten Anreicherungstyp-Oharakteristik sogar einen an sich nicht beabsichtigten,
leitenden Kanal zwischen seiner Source-Drain-Strecke wie ein Verarmungstyp-FET aufweisen
darf, ohne den Betrieb des Speichers zu gefährden. Wenn nämlich ein erster Speicher-FET
und noch ein anderer Speicher-FET - evtl. sogar mehrere andere - jeweils ohne die
erfindungsgemäße Maßnahme mit der gleichen Leseleitung verbunden sind, und wenn
dieser andere Speicher-FET einen leitenden Kanal und dadurch eine leitende Verbindung
zu einer Stromquelle aufweist, obwohl er nur unprogrammiert und daher im "O"-Zustand
ist, kann dieser leitende Kanal fälschlicherweise das Vorliegen des "O"-Zustandes
zum Lesen ausgewählten ersten Speicher-F"ET, wenn dessen Speichergate negativ aufgeladen
und also im ~1 ~-Zustand ist, vortäuschen. Der ausgewählte erste Speicher-FET liefert
dann nämlich als gelesenes ~1"-Zustandssignal richtigerweise ~kein Strom", jedoch
der andere - bzw. die anderen - Speicher-FETs mit unbeabsichtigt leitendem Kanal
liefern unbeabsichtigterweise das nur vorgetäuschte, überlagerte "O"-Zustandssignal
~Strom fließt", so daß scheinbar ein "1"-Zustandssiganl aus dem ersten Speicher-FET
gelesen wird. Die Ausschußquote bei der Herstellung des Speicher-FET wird also bei
der Erfindung dadurch verringert, daß statistische Schwankungen der Eigenschaften
des anderen Speicher-FET ungefährlich gemacht werden, indem ein weiterer, für sich
gesteuerter Kanalbereich in Reihe zum vom Speichergate beeinflußten Kanal des Speicher-FET
angebracht ist. Der weitere Kanalbereich des anderen Speicher-FET wird nämlich beim
Lesen des ersten Speicher-FET, wie für sich von 2-FET-Speicherzellen bekannt, in
seinem nichtleitenden Zustand gesteuert, so daß ein an sich unbeabsichtigterweise
leitender Kanal dieses anderen Speicher-FET wegen der t1ND-Verknüpfung kein falsches
gelesenes Signal mehr vortäuschen kann.
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Insbesondere bei einem - z.B. mit UV -~Licht - gelöschten, also wieder
unprogrammierten Speicher-FET wird durch die Erfindung ermöglicht, daß ohne Störung
des Speicherbetriebes eine - z.B. durch die DT-OS 25 13 207 = VPA 75P6039 ftlr sich
bekannte - übermäßige Löschung des Speichergate zulässig wird, daß also durch die
Erfindung der Kanal auch bei Source-flrain-Spannung Null leiten darf, also Z.3.
das Speichergate nach dem Entladen nicht, wie estl. beabsichtigt, elektrisch neutral,
sondern positiv mit Löchern aufgeladen sein darf oder in Haftstellen des Isolators
Löcher gefangen sein dürfen, Ja daß selbst ein Verarmrngstyp-Kanal durch eine dünne
n-dotierte Schicht zwischen der Source und dem Drain bzw. dem Hilfsbereich angebracht
sein darf - selbst wenn an dz einen Hauptstreckenanschluß, z.B. der Source, ständig
eine Stromquelle, z.D Nasse, angeschlossen wird. Die in der DT-OS 25 13 207 gezeigte
Abhilfemaßnahme, um die tibermäßige Entladung des Speichergate zulassen zukönnen,
nämlich das Speichergate nur unter einem bestimmten Teil des Steuergate anzubringen,
beeinträchtigt nämlich die Ausschußquote, denn sie setzt relativ hohe Anforderungen
an die Toleranzen der Herstellung von verwendeten Masken sowie an die Toleranzen
der Justierung dieser Masken während der Herstellung des Speicher-FET voraus - Anforderungen,
die bei der Erfindung weniger hoch sein können, selbst wenn noch ein zusätzliches
Steuergate über dem Speichergate angebracht wird, wie aus den unten beschriebenen
Verfahren zur Herstellung einer solchen Weiterbildung der Erfindung erkennbar ist.
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Ein weiterer Umstand senkt die Ausschußquote bei der Anwendung der
erfindungsgemäßen Maßnahme. Insbesondere wenn ein Kanal mit besonders kurzer Kanallänge
verwendet wird, tritt häufig unbeabsichtigterweise ein gewisser Uüterschwellstrom
auf, sobald eine hohe positive Vorspannung am Drain bezogen auf das Sourcepotential
ist, besonders falls außerdem ein Steuergate angebracht ist, an welchem bezogen
auf das Sourcepotential keine Vorspannung, nämlich z.B. Masse liegt.Diese Betriebsweise
ist besonders dann zu beachten, falls der
Speicher-FET in einer
Speichermatrix angebracht ist, wobei ein erster, ausgewählter Speicher-FET soeben
programmiert wird und einer oder mehrere andere Speicher-FETs, die am Drain mit
dem Drain des ersten Speicher-FET verbunden sind und die ihrerseits nicht programmiert
sind und die an sich auch nicht programmiert werden sollen. Solche nichtprogrammierten
anderen Speicher-FETs weisen dann - insbesondere wegen der statistischen Schwankungen
der Eigenschaften der Vielzahl der Speicher-FETs, die im Speicher angebracht sind
- mitunter recht beachtliche Unterschwellenströme auf.
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Bei solchen anderen Speicher-FETs kann mitunter auch durch sogenanntes
~Punch-through" ein weiterer Source-Drain-Strom unerwünschterweise auftreten. Solche
thiterschwellenströme sowie Punch-through-Ströme der anderen Spei cher-FETs bewirken,
daß die Gesamtströme, die in der die Drains verbindenden Verbindungsleitung fließen,
mitunter beachtlich groß werden, z.B. oft ein Mehrfaches des Source-Drain-Stromes
des zu programmierenden ersten Speicher-FET betragen können. Dadurch, daß erfindungsgemäß
zwischen der Source und dem Drain ein weiterer Kanalbereich in Reihe zur Source-Drain-Strecke
des Speicherw T angebracht wird, wobei dieser weitere Kanalbereich bei nichtausgewählten
Speicher-FETs während des Programmiervorganges des ersten Speicher-FET für sich
in den nichtleitenden Zustand gesteuert werden können, können solche Unterschwellenströme
und Punch-through-Ströme wirksam unterdrückt werden. Auf diese Weise fließt also
wegen der Erfindung in der betreffenden, die Drains miteinander verbindenden Verbindungsleitung
nur noch der zur Programmierung benötigte Source-Drain-Strom des ersten Speicher-FET,
so daß der Spannungsabfall an den dazu in Reihe wirksamen FETs der Randelektronik
eines solchen Speichers relativ klein bleibt.
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Je kleiner dieser Spannungsabfall in der Randelektronik ist, um so
zuverlässiger wird der erste Speicher-FET programmi ert.
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Der bei der Erfindung zwischen der Source und dem Drain angebrachte
Hilfsbereich gestattet besonders einfache Herstellungsverfahren
zur
Herstellung der Gates anzuwenden, wie aus den unten beschriebenen Herstellungsverfahrensbeispielen
hervorgeht.
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Die Erfindung verbessert also die Ausschußquote insbesondere dadurch,
daß trotz unvermeidbarer statistischer Schwankungen der Eigenschaften der verschiedenen
Speicher-FETs einer großen Speichermatrix Störungen unschädlich gemacht werden,
welche sonst insbesondere durch hohe Anforderungen an Toleranzen, durch übermäßige
Löschung, durch Vhterschwellenströme und/oder durch Punch-through-Ströme noch auftreten
können.
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Die Erfindung und Weiterbildungen davon werden anhand der Figuren
1 und 2 näher beschrieben, welche einen Längsschnitt und eine Draufsicht eines Ausführungsbeispiels
der Erfindung zeigen. Durch Verwendung der gleichen Hinweiszeichen wie in der Hauptanmeldung/im
Hauptpatent kann sich die vorliegende Beschreibung im wesentlichen auf die weiterbildenden
Merkmale, die die Erfindung und deren Weiterbildungen betreffen, beschränken.
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Die Figur 1 zeigt das allseits von einem Isolator umgebene, in elektrischer
Hinsicht floatende Speichergate GI und die Source-Drain-Strecke S-D . Zwischen dem
Hilfsbereich HS und dem Drain D liegt der von dem Speichergate GI beeinflußte, als
Inhomogenität die meistens besonders günstige drainseitige Verengung enthaltende
Kanal K, dessen Länge in dem vorliegenden Beispiel zur Verminderung der zu Programmierung
nötigen Spannung zusätzlich relativ kurz ist, nämlich hier nur 3/u beträgt. Dann
ist dieser Kanal außerdem aber noch so lang, daß die Anforderungen an die Toleranzen
der Masken bei der Herstellung dieses Beispiels schon deswegen relativ klein sind.
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Der in der Fig. 1 gezeigte Speicher-EfET, der übrigens einen n-Kanal
enthält, enthält außerdem den in Reihe zum Kanal K
wirksamen weiteren
Kanalbereich Ka, der in diesem Fall ebenfalls nur 3/u lang ist. Dieser weitere Kanalbereich
Ka liegt im gezeigten Ausftihrungsbeispiel zwischen der Source 5 und dem Hilfsbereich
HS. Dieser Hilfsbereich selbst weist bei diesem Ausführungsbeispiel nach außen keinen
eigenen Anschluß auf im Gegensatz zur Source 5 und zum Drain D, wie in der Figur
angedeutet ist. Auch das bei der Erfindung nicht immer vorgesehene Steuergate G2
und das bei der Erfindung immer vorgesehene, den weiteren Kanalbereich Ka beeinflussende
Auswahigate Ga2 sind von außen steuerbar, wie ebenfalls in Fig. 1 angedeutet ist.
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Das gezeigte Ausführungsbeispiel stellt also eine Tetrode besonderer
Art dar, die nämlich zwei getrennte Gates Ga2 und GI aufweist, wobei die von diesen
Gates beeinflußten Bereiche K, Ka untereinander elektrisch in Reihe liegen und daher
eine UND-Verknüpfung in der Source-Drain-Strecke S-D ausüben. Weil diese Source-Drain-Strecke
S-D nur leitet, falls jeder der beiden von den Gates Ga2, Ol beeinflußten Bereiche
K und Ka für sich leitet, entspricht der gezeigte Speicher-FET einer 2-FET-Speicherzelle.
Ein wesentlicher Unterschied zu bekannten 2-FET-Speicherzellen besteht aber darin,
daß es sich bei der Erfindung aber um einen Speicher-FET handelt, dessen Speichergate
GI beim Programmieren mit Hilfe von Kanalinjektion so aufgeladen wird, daß dessen
Kanal K durch die Aufladung in den sperrenden, statt in den leitenden Zustand gesteuert
wird.
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Der weitere Kanalbereich Ka verhindert aufgrund der UND-Verknüpfung
in seinem nichtleitenden Zustand, daß bei Ubermäßiger Löschung des Speichergate
GI ein Strom durch die Source-Drain-Strecke S-D fließt, der, wie oben beschrieben,
zur Vortäuschungen von ~O"-Zuständen während des Lesevorganges anderer Speicher-FETs
führen könnte. Der weitere Kanalbereich Ka verhindert außerdem aufgrund der UND-Verknüpfungen
in seinem sperrenden Zustand, daß unbeabsichtige
Unterschwellenströme
oder Punch-through-Ströme im Kanal K und damit in der Source-Drain-Strecke S-D fließen,
welche die Programmierung anderer Speicher-FETs beeinträchtigen könnten.
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Es ist günstig, die in der Fig. 2 gezeigte, in der Fig. 1 nicht gezeigte
Breite des weiteren Kanalbereichs Ka möglichst groß gegenüber der in der Fig. 2
gezeigten, in Fig. 1 nicht gezeigten Breite des Kanals K zu machen, damit während
der Programmierung dieses Speicher-FET ein möglichst geringer Spannungsabfall am
weiteren Kanalbereich Ka auftritt und damit möglichst die gesamte Spannung über
der leitenden Source-Drain-Strecke S-D dann über dem Kanal K auftritt. Je geringer
nämlich der Spannungsabfall am weiteren Kanalbereich Ka im Vergleich zum Spannungsabfall
am Kanal K ist, um so kräftiger ist die Aufheizung der Ladungen im leitenden Kanal
K während der Programmierung, so daß die beabsichtigte Aufladung des Speichergate
G1 dann besonders zuverlässig eintritt. Man kann z.B. an ein Verhältnis der Kanalbreiten
von 10:1 und noch mehr denken, so daß der Platzbedarf für diese Weiterbildung, wie
Fig. 2 zeigt, im wesentlichen durch die Breite des weiteren Kanalbereichs Ka, jedoch
nur unwesentlich durch den Platzbedarf des Kanals K des Speicher-FET bedingt ist.
Diese Dimensionierung ist besonders dann zu empfehlen, wenn der Speicher-FET in
einem Speicherbaustein angebracht wird, der nur relativ wenige solche Speicher-FETs
enthält, so daß der Platzbedarf weniger wichtig als die hohe Zuverlässigkeit und
als die verminderte Ausschußquote ist. Dieses Ausführungsbeispiel eignet sich also
insbesondere für Speicher-Chips mit nur z.B. 1024 oder 256 Speicherzellen, die zur
Speicherung kurzer Programme häufig ausreichend sind.
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Falls die Erfindung nur das floatende Speichergate G1, Jedoch nicht
außerdem das in Fig. 1 gezeigte Steuergate G2 aufweist, ist der Aufbau besonders
einfach. Dieses Ausführungs-
bei spiel ist relativ schnell mit
Hilfe von ultraviolettem Licht löschbar, weil kein darüber liegendes, einen Schatten
werfendes Steuergate G2 vorhanden ist. Um ein solches Ausführungsbeispiel besonders
zuverlässig als Speicherzelle betreiben zu können, ist es mitunter empfehlenswert,
eine ausreichend verstärkte kapazitive Kopplung zwischen dem Speichergate GI und
dem Drain D, z.B. durch besonders große Uberlappung dieser beiden Bereiche, anzubringen.
Auf diese Weise ist sichergestllt, daß, bei seiner Programmierung während des Beginnes
der Aufladung, das Speichergatepotential mittels des Drainpotentials bei Elektroneninjektion
so positiv oder bei Löcherinjektion so negativ gemacht ist, daß es den Kanal K zuverlässig
in den leitenden Zustand steuert und daß das Speichergate Ol außerdem die im Kanal
K aufgeheizten Ladungsträger anzieht und so seine Aufladung fördert. Durch eine
solche ausreichende kapazitive Kopplung zwischen dem Drain D und dem Speichergate
GI ist besonders zuverlässig dieser Kanal K beim Lesen und beim Beginn des Programmierens
im unprogrammierten Zustand des Speicher-FET - zumindest schwach - leitend, aber
beim Lesen im programmierten Zustand dieses Speicher-FET zuverlässig nichtleitend,
selbst wenn der Kanal K aufgrund seiner Dotierung bzw. Struktur für sich vom Anreicherungstyp
ist - erst recht aber wenn er vom Verarmungstyp ist.
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Wenn jedoch der Speicher-FET, wie in der Fig. 1 gezeigt ist, ein zusätzliches,
steuerbares Steuergate G2 aufweist, ist es nicht nötig, eine kapazitive Kopplung
zwischen dem Drain D und dem Speichergate GI und/oder einen Verarmungstyp-Kanal
K anzubringen, um im unprogrammierten Zustand während des Lesevorgangs das ~O"-Zustandssignal
~Strom fließt" oder beim Beginn des Programmierens einen leitenden Zustand des Kanals
K zu erhalten. Dann kann nämlich an dieses Steuergate G2 ein geeignetes Potential
gelegt werden, durch welches der Kanal K leitend wird, falls der Speicher-FET Jeweils
nichtprogrammiert ist, und bei dem der Kanal K nichtleitend ist, falls der Speicher-FET
programmiert ist. Wie noch be-
schrieben wird, sind die Anforderungen
an die Toleranzen von Masken bei der Herstellung der präzise übereinander geschichteten
Gates GI und G2 angenehm gering. Die Herstellung des Speicher-FET mit Steuergate
ist zudem einfach, weil der Kanal K vom Anreicherungstyp sein kann, also vom gleichen
Typ, wie der in der Fig. 1 gezeigte weiter Kanalbereich Ka.
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Dadurch, daß das Steuergate G2 und das Auswahigate Ga2 nicht unmittelbar
leitend miteinander verbunden, sondern getrennt steuerbar sind, kann die Taktfrequenz
zum Betrieb eines solchen Speicher-FET und daher auch zum Betrieb von aus solchen
Speicher-FETs aufgebauten Speichern erhöht werden. Die insgesamt wirksame Kapazität
an den Verbindungsleitungen des Speichers, welche den betreffenden Auswahlgates
Ga2 oder den betreffenden Steuergates G2 entsprechende Potentiale zuführen, ist
nämlich verringert, so daß der Einschwingzustand zwischen zwei aufeinanderfolgenden
Takten entsprechend zeitlich kurz ist. Die Verkürzung der betreffenden Einschwingzeit
gestattet die Erhöhung der Taktfrequenz beim Betrieb solcher Speicher.
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Darüberhinaus gestattet die getrennte Steuerung der beiden steuerbaren
Gates G2, Ga2, beide Gates mit verschiedenen Potentialen zu versorgen. Insbesondere
kann man in einem solchen Fall zwischen dem Hilfsbereich HS bzw. der Source 5 einerseits
und dem Auswahlgate Ga2 andererseits deutlich größere Spannungen als zwischen dem
Drain D einerseits und dem Steuergate G2 andererseits während des ProgrAmmrervorganges
anlegen. Dies hat den Vorteil, daß während des Programmiervorganges der weitere
Kanalbereich Ka dann besonders gut leitend ist und damit oft selbst bei geringer
Kanaibreite einen besonders niedrigen Spannungsabfall aufweist, so daß die Aufheizung
der Elektronen im leitenden Kanal K während der Kanalinjektion besonders kräftig
ausfällt, was die Aufladung des Speichergate GI erleichtert.
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Dadurch, daß der Hilfsbereich HS gleichzeitig zur Begrenzung des Kanals
K als auch zur Begrenzung des weiteren Ka-
nalbereichs Ka ausgenutzt
wird, indem er an diese beiden Bereiche unmittelbar angrenzt, wie in der Figur gezeigt
ist, kann man besondere leitende Verbindungen einsparen, die anzubringen wären,
falls man den Kanal K einerseits und den weiteren Kanalbereich Ka andererseits jeweils
durch verschiedene, eigene Hilsbereiche begrenzen würde, was an sich möglich wäre.
Darüberhinaus bringt dieser den Kanal K und den weiteren Kanalbereich Ka gemeinsam
begrenzende einzige Hilfsbereich HS den Vorteil mit sich, besonders wenig Platz
auf der Oberfläche des Substrats HT zur benötigen. Darüberhinaus ermöglicht ein
solcher einziger Hilfsbereich HS, relativ einfache Masken bei der Herstellung des
Speicher-FET zu verwenden.
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Besonders wenn die Kapazität zwischen dem Hilfsbereich HS und dem
Substrat HT - warum auch immer, z .3. wegen der großen Breite des Kanalbereiches
Ka-groß ist, kann beim Programmieren eines anderen Speicher-FET, dessen Drain mit
dem Drain des ersten Speicher-FET unmittelbar leitend verbunden ist, eine Störung
auftreten: Während der Programmierung des anderen Speicher-FET liegt nämlich am
Drain D des ersten Speicher-FET ebenfalls das entsprechende positive oder negative
Potential - je nach dem Typ des Kanals, ob es sich also um einen n-Kanal-Speicher-FET
oder um einen p-Kanal-Speicher-FET handelt - , während der Hilfsbereich HS dieses
ersten Speicher-FET noch angenähert auf dem Potential des Substrats HT, d.h. z.B.
auf Massenpotential, liegt. Selbst wenn der weitere Kanalbereich Ka in dieser Zeit
in seinen nichtleitenden Zustand gesteuert ist, fließt zwischen dem Hilfsbereich
HS und dem Drain D im Kanal K ein kräftiger, die hohe Kapazität zwischen dem Hilfsbereich
HS und Substrat HT aufladender Strom, falls der Kanal K leitend ist, z.B. falls
also während dieses Betriebszustandes - warum auch immer - zusätzlich das Potential
des Steuergate G2 nachträglich je nach Kanaltyp noch in positive oder negative Richtung
verändert wird. Wegen der Leitfähigkeit des Kanals K
kann nämlich
durch den die hohe Kapazität zwischen dem Hilfsbereich HS und dem Substrat HT aufladenden
Strom eine Kanalinjektion und damit eine teilweise Aufladung des Speichergate G1,
ausgelöst werden.
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Die Störung besteht also darin, daß bei jeder Programmierung eines
anderen Speicher-FET sogar mehrfach hintereinander unbeabsichtigterweise eine teilweise
Aufladung des Speichergate ol des ersten Speicher-FET mit aufgeheizten Ladungsträgern
eintreten kann, bis dieses Speichergate GI schließlich ziemlich stark aufgeladen
ist und eine beabsichtigte Programmierung dieses ersten Speicher-FET vortäuscht.
Diese Störung ist insbesondere dadurch verminderbar oder vermeidbar, daß zwischen
dem Hilfsbereich HS und dem Drain D, in elektrischer Hinsicht parallel zum Kanal
K, oder zwischen dem Hilfsbereich HS und einer Spannungsquelle ein hochohmiger Widerstand
eingefügt wird, über welchen der HilSsbereich HS auf das Potential des Drain D in
unschädlicher Weise aufgeladen wird, solange der weitere Kanalbereich Ka zumindest
weitgehend in seinen nichtleitenden Zustand gesteuert ist.
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Das in den Figuren schematisch gezeigte, ein Steuergate G2 aufweisende
Ausführungsbeispiel kann man z.B. auf folgende Weise herstellen: Auf das leitende
Substrat HT läßt man zunächst eine Dickoxidschicht Du aufwachsen.
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Danach ätzt man ein Fenster in die Dickoxidschicht Du längs der gesamten
Fläche und Länge OL der Source-Drain-Strecke S-D des Speicher-FET, so daß das Substrat
HT dort wieder offen zugänglich ist. Dadurch wird auch die in Fig. 2 gezeigte Verengung
V erzeugt. Daraufhin läßt man eine erste Isolierschicht, nämlich eine Dünnoxidschicht
II auf dieser gesamten Fläche des Fensters aufwachsen, z.B. mit der Dicke 6002 .
Danach läßt man eine erste Polisiliziumschicht aufwachsen, die man noch dotiert
und die man mit hohen zulässigen Toleranzen anschließend wieder wegätzt, mit Ausnahme
der
zum Speichergate Ol und der daran angrenzenden, überstehenden Randschichten G1',
die man zunächst noch nicht wegätzt. Zurückbleibt also das Speichergate Ol zusammen
mit vorläufig daran angrenzenden Randschichten G1', wobei diese Randschichten Ol'
Jetzt Teile des späteren Hilfsbereiches HS und des späteren Drain D bedecken, aber
selber keine bestimmte Größe aufweisen müssen. Diese überstehenden Randschichten
Ol' werden erst später, wie noch beschrieben werden wird, weggeätzt.
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Als nächstes läßt man auf den Polisiliziumbereichen G1, Ol' sowie
auf den noch offenliegenden Teilen der ersten Isolierschicht Ii eine zweite Isolierschicht
12 entstehen, z.B. mit der Dicke 50 . Auf diese zweite Isolierschicht 12 läßt man
eine zweite Polisiliziumschicht aufwachsen, aus der durch Wegätzen mittels einer
Maske das Steuergate G2 und das Auswahlgate Ga2 geformt wird. Durch Ausnutzung der
gleichen Maske kann man zusätzlich jene Bereiche der Isolierschichten I1, 12 und
der überstehenden Randschichten G1' wegätzen, welche bisher die späteren Bereiche
von Drain D, Source 5 und Hilfsbereich HS bedeckten, so daß das Speichergate ol
und das Steuergate G2 besonders genau übereinander geschichtet sind, was auch für
sich die Ausschußquote vermindert.
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Anschließend kann man, z.B. mittels Ionenimplantation unter Verwendung
des Steuergate G2 und des Auswahlgate Ga2 sowie der Dickoxldschicht Du als Maske,
die Dotierung der Bereiche D, S, HS erzeugen. Gleichzeitig wird dabei das Polisilizium
des Steuergate G2 und des Auswahlgate Ga2 in gleicher Weise dotiert und damit gut
leitend. Statt der Anwendung von Ionenimplantation kann man auch durch Diffusion
in für sich bekannter Weise die Dotierung der Bereiche D, S, HS erzeugen, bei der
gleichzeitig eine Dotierung der Teile der Polisiliziumschicht, die das Steuergate
G2 und das Auswahlgate Ga2 bilden, erreicht wird.
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Den Jetzt erreichten Herstellungszustand zeigt die Figur 1.
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Im hier p-leitenden Substrat HT sind die hier n-dotierten Bereiche
D, S, HS erzeugt. Zwischen dem Auswahlgate Ga2 und dem weiteren Kanalbereich Ka
liegt der aus Teilen der ersten und der zweiten Isolierschicht I1, 12 aufgebaute
Isolator.
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Zwischen dem Steuergate G2 und dem Kanal K liegt nacheinander ein
restlicher Teil jeweils der zweiten Isolierschicht 12, der ersten Polisiliziumschicht
ol und der ersten Isolierschicht I1. Die Source-Drain-Strecke S-D dieses n-Kannl-Speicher-FET
wird von der Dickoxidschicht Du umgeben. Eine Vielzahl solcher n-Kanal-Speicher-FETs
kann gleichzeitig auf dem Substrat HT angebracht sein und einen Speicher bilden.
Durch die Ausnutzung der das Steuergate G2 formenden Maske zur Freiätzung der Source
5 und des Drain D ist, wie bereits erwähnt, außerdem in eleganter Weise erreicht,
daß das Steuergate G2 sehr präzise über dem Speichergate ol angebracht ist, wobei
diese beiden Gates, wie in der Fig. 1 gezeigt ist, jeweils bei diesem Beispiel gleich
lang sind, nämlich ca. 31u lang.
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Auf die ganze Scheibe mit dem in Fig. 1 gezeigten Zustand kann man
noch eine erste Schutzoxidschicht aufwachsen lassen, in der man mittels Fenster
Kontakte für die Bereiche 5 und D und für die steuerbaren Gates Ga2 und G2 anbringt.
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Anschließend kann man mittels Metallbedampfung die Verbindungsleitungen
des Bausteines, sowie darüber noch eine zweite Schutzoxidschicht erzeugen.
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Eine derartige Herstellung des Steuergate G2, des Speichergate G1
und des Kanals K zusammen mit den Bereichen H5 und D ist für sich bereits durch
die DT-OS 24 45 030 = VPA 74/1129 bekannt.
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Falls man einen erfindungsgemäßen Speicher-FET ohne Steuergate G2
herstellt, kann man die Anzahl der Verfahrensschritte noch reduzieren. Man kann
nämlich nach dem Aufwachsen der
ersten Polisiliziumschicht sofort
mittels einer Maske diese erste Polisiliziumschicht mit Ausnahme der zum Speichergate
Ol und der zum Auswahigate Ga2 zugehörigen Teile dieser Schicht wieder wegätzen
- in diesem Falle ist also der Isolator zwischen dem Substrat HT einerseits und
den beiden Gates G1, Ga2 andererseits jeweils gleich dick, z.B. 6002 dick.
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Anschließend kann man mittels Ionenimplantation, unter Ausnutzung
der Gates Ol und Ga2 und der Dickoxidschicht Du als Masken eine Dotierung der Bereiche
S, HS, D, Ga2 und Ol erzeugen. Statt dieser Ionenimplantation kann man auch unter
Ausnutzung der gleichen Maske, mit der man die Gates G1, Ga2 formte, die Isolierschichten
über den späteren Bereichen S, HS, 5 wegätzen und diese Bereiche S, HD, D mittels
Diffusion erzeugen, wobei gleichzeitig eine Dotierung der Gates G1, Ga2 entsteht.
Anschließend kann man über der ganzen Scheibe eine erste Schutzoxidschicht, dann
mittels Fenster Kontakte der Bereiche S, D, Ga2, sowie mittels Metallbedampfung
noch Verbindungsleitungen erzeugen. Schließlich kann man die ganze Scheibe mit einer
zweiten Schutzoxidschicht abdecken.
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Falls beim Speicher-FET mit Steuergate G2 die Dicke des Isolators
zwischen dem Auswahlgate Ga2 und dem weiteren Kanalbereich Ka vermindert werden
soll, kann man das beschriebene Herstellungsverfahren dadurch abändern, daß man
zwischen der Formung der Bereiche G1, Ol' aus der ersten Polisiliziumschicht und
dem späteren Anbringen der zweiten Isolierschicht 12 einen weiteren Verfahrensschritt
einfügt, nämlich eine Wegätzung aller nun offen liegenden Teile der ersten Isolierschicht
II mittels Cl, G1' bzw. mittels der zur Formung von G1, Cl' verwendeten Maske. Dann
besteht der Isolator zwischen dem Auswahlgate Ga2 und dem weiteren Kanalbereich
Ka nur aus der zweiten Isolierschicht 12, wodurch die Steuerpotentiale am Auswahlgate
Ga2 in den Aus-
schuß vermindernder Weise intensiver den weiteren
Kanalbereich Ka beeinflussen können 10 Patentansprüche 2 Figuren
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