DE2740702A1

DE2740702A1 - FET switching circuit designed to handle HV - has main switch FET and voltage divider consisting of other FETs connected in series

Info

Publication number: DE2740702A1
Application number: DE19772740702
Authority: DE
Inventors: Ludwig Dipl Ing Leipold; Michael Dipl Ing Pomper
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1977-09-09
Filing date: 1977-09-09
Publication date: 1979-03-22

Abstract

The FET has a source-drain channel zone in a doped semiconductor layer, with an insulated gate above it, and a second source-drain channel, in series with the first and with a first insulated gate above it, to which a constant voltage is applied. The first gate is connected to a tapping (A1) of a voltage divider consisting of a FET serving as the output resistor, and of further resistive components in series with it. The FET gate is connected to its own source, and a voltage is applied to the voltage divider, so that the FET breakdown voltage drops across its source-drain channel.

Description

Feldeffekt-Schalttransistor für hohe SpannungenField effect switching transistor for high voltages

Die Erfindung bezieht sich auf einen Feldeffekt-Schalttransistor für hohe Spannungen nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a field effect switching transistor for high voltages according to the preamble of claim 1.

Ein solcher Schalttransistor ist aus dem IEEE Journal of Solid-State Circuits, Vol. SC-10, Nr. 3, Juni 1975, Seiten 136-142, bekannt. Seine Spannungsfestigkeit bzw. die ihm ohne Herbeiführung eines Durchbruches der Grenzschicht zwischen dem Draingebiet und der Halbleiterschicht maximal zuführbare Drainspannung steigt dabei mit der der ersten Gateelektrode zugeführten, konstanten Spannung an.Such a switching transistor is from the IEEE Journal of Solid-State Circuits, Vol. SC-10, No. 3, June 1975, pp. 136-142. Its dielectric strength or that without causing a breakthrough of the boundary layer between the The drain region and the maximum drain voltage that can be fed to the semiconductor layer increases in the process with the constant voltage supplied to the first gate electrode.

Der Erfindung liegt die Aufgabe zugrunde, einen Feldeffekt-Schalttransistor der eingangs genannten Art anzugeben, der eine hohe Spannungsfestigkeit aufweist und mit einer Ansteuerschaltung versehen ist, die eine große Betriebssicherheit gewährleistet.The invention is based on the object of a field effect switching transistor of the type mentioned above, which has a high dielectric strength and is provided with a control circuit that ensures a high level of operational reliability guaranteed.

Das wird erfindungsgemäß durch die Anwendung der im kennzeichnenden Teil des Patentanspruchs 1 angeführten Maßnahmen erreicht.According to the invention, this is achieved through the application of the Part of claim 1 cited measures achieved.

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß sich an dem Ausgang der Ansteuerschaltung, d. h. an dem Abgriff des der ersten Gateelektrode zugeordneten Spannungsteilers, eine konstante Gleichspannung solcher Größe einstellt, daß infolge der Teilung der zu schaltenden Spannung zwischen dem mit dem steuerbaren Gate versehenen Source-Drain-Kanalbereich und dem mit der ersten Gateelektrode versehenen, zweiten Source-Drain- Kanalbereich der strukturell bedingte Wert der Spannungsfestigkeit des Feldeffekt-Schalttransistors auch im Betrieb weitgehend erreicht wird.The advantage that can be achieved with the invention is, in particular, that at the output of the drive circuit, d. H. at the tap of the first Gate electrode associated voltage divider, a constant DC voltage such Size sets that as a result of the division of the voltage to be switched between the provided with the controllable gate source-drain channel region and with the first Gate electrode provided, second source-drain Channel area of the structurally determined value of the dielectric strength of the field effect switching transistor is also largely achieved during operation.

Durch die in den Patentansprüchen 2, 3, 4, 12 und 13 angegebenen Maßnahmen wird die Spannungsfestigkeit teils durch strukturelle Weiterbildungen und teils durch schaltungstechnische Maßnahmen jeweils weiter erhöht.By the measures specified in claims 2, 3, 4, 12 and 13 The dielectric strength is partly through structural training and partly further increased by circuitry measures.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: Fig. 1 das Schaltungsprinzip eines Ausführungsbeispiels der Erfindung, Fig. 2 eine Detailschaltung von Fig. 1, Fig. 3 eine andere Detailschaltung von Fig. 1, Fig. 4 eine Teilschaltung von Fig. 1, die unter Verwendung der genannten Detail schaltungen nach den Figuren 2 und 3 aufgebaut ist, Fig. 5 eine Weiterbildung der Schaltung nach Fig. 4, Fig. 6 den Einsatz eines Feldeffekt-Schalttransistors nach Fig. 1 im Rahmen einer integrierten Stromversorgungsschaltung und Fig. 7 eine Teilschaltung von Fig. 6.The invention is explained in more detail below with reference to the drawing. 1 shows the circuit principle of an exemplary embodiment of the invention, FIG. 2 shows a detailed circuit from FIG. 1, FIG. 3 shows another detailed circuit from FIG. 1, FIG. 4 shows a partial circuit from FIG. 1, which is made using the above-mentioned detail Circuits according to Figures 2 and 3 is constructed, Fig. 5 shows a development of the Circuit according to FIG. 4, FIG. 6 shows the use of a field effect switching transistor FIG. 1 within the framework of an integrated power supply circuit and FIG. 7 a partial circuit of Fig. 6.

Die in Fig. 1 gezeigte Schaltung enthält einen Feldeffekt-Transistor TS als das eigentliche Schaltelement, das in Abhängigkeit von einer dem Gate G über einen Anschluß Est zugeführten Steuerspannung Ust ein Source- und ein Draingebiet miteinander niederohmig oder hochohmig verbindet und somit eine niederohmige oder hochohmige Verbindung zwischen einem im Drainkreis von TS liegenden Schaltungspunkt 1, an dem eine Spannung Us anliegt, und einem sourceseitigen Schaltungspunkt 2, der in dem dargestellten Beispiel auf Massepotential liegt, herstellt. Das Sourcegebiet von TS besteht ebenso wie das Draingebiet aus einer in einer dotierten Halbleiterschicht, z. B. einer p-leitenden Siliziumschicht, oberflächenseitig angeordneten, entgegengesetzt dotierten Halbleiterzone. Zwischen diesen Zonen liegt der Source-Drain-Kanalbereich, über dem das Gate G so angeordnet ist, daß es durch eine dünne isolierende Zwischenschicht, z. B. aus Si02, von der Halbleiteroberfläche getrennt ist. Übersteigt die Spannung ust die Einsatzspannung UT von TS, so bildet sich im Source-Drain-Kanalbereich eine aus beweglichen Ladungsträgern bestehende Inversionsrandschicht aus, die dann bei größeren Werten von u st weiter anwächst und schließlich die genannte niederohmige Verbindung herstellt.The circuit shown in Fig. 1 contains a field effect transistor TS as the actual switching element, which depends on the gate G via control voltage Ust fed to a terminal Est, a source region and a drain region connects with each other in a low-resistance or high-resistance manner and thus a low-resistance or high-resistance connection between a circuit point in the drain circuit of TS 1, to which a voltage Us is applied, and a source-side circuit point 2, which in the example shown is at ground potential. The source area of TS, like the drain region, consists of a doped semiconductor layer, z. B. a p-conductive silicon layer, arranged on the surface, opposite doped semiconductor zone. The source-drain-channel area lies between these zones, over which the gate G is arranged so that it is through a thin insulating Intermediate layer, e.g. B. made of Si02, is separated from the semiconductor surface. Exceeds the voltage ust the threshold voltage UT of TS, then forms in the source-drain channel area an inversion edge layer consisting of movable charge carriers, which then with larger values of u st increases further and finally the mentioned low resistance Establishes connection.

Wie der Fig. 1 entnehmbar ist, sind zu dem Source-Drain-Kanalbereich des Transistors TS andere Source-Drain-Kanalbereiche in Serie geschaltet, die mit TV1 bis TVN bezeichnet sind. Dabei können das Sourcegebiet von TV1 und das Draingebiet von TS aus einer gemeinsamen, entgegengesetzt zu der Halbleiterschicht dotierten Halbleiterzone bestehen, ebenso das Sourcegebiet von TV2 und das Draingebiet von ml usw. In diesem Fall befinden sich die den einzelnen Source-Drain-Kanalbereichen zugeordneten Gateelektroden G1 bis GN jeweils oberhalb der Halbleiterbereiche, die zwischen den einzelnen entgegengesetzt dotierten Halbleiterzonen liegen.As can be seen from FIG. 1, there are the source-drain channel region of the transistor TS other source-drain channel regions connected in series, which with TV1 to TVN are designated. The source area of TV1 and the drain area from TS from a common, opposite doped to the semiconductor layer There are semiconductor zones, as well as the source region of TV2 and the drain region of ml etc. In this case, the individual source-drain channel areas are located associated gate electrodes G1 to GN in each case above the semiconductor regions which lie between the individual oppositely doped semiconductor zones.

Die Gateelektroden G1 bis GN werden mit Spannungen konstanter Größe beaufschlagt, die über eine Teilschaltung 3 von einer bei dem Anschluß 4 zugeführten Gleichspannung UH abgeleitet werden und den Gateelektroden über die mit ihnen verbundenen Ausgänge Al bis AN zugeführt werden. In Fig. 1 sind die Source-Drain-Kanalbereiche TV2 bis TUN 1 einschließlich der ihnen zugeordneten Gateelektroden G2 bis GN 1 wegen der besseren Übersicht nicht dargestellt. Je mehr Kanalbereiche vorgesehen sind, desto größer ist die erreichbare Spannungsfestigkeit, wobei jedoch die Teilschaltung 3 zur Ableitung der den jeweils zugeordneten Gateelektroden zuzuführenden, konstanten Spannungen entsprechend umfangreicher wird. Die einfachste Ausführungsform, die die kleinste Spannungsfestigkeit besitzt, weist neben dem Transistor TS nur ein zusätzliches Source-Drain-Kanalgebiet TV1 auf.The gate electrodes G1 to GN are provided with voltages of constant magnitude acted upon, which is supplied via a subcircuit 3 from one at the terminal 4 DC voltage UH are derived and the gate electrodes connected to them Outputs Al to AN are fed. In Fig. 1, the source-drain channel regions are TV2 to TUN 1 including the gate electrodes G2 to GN 1 assigned to them not shown for a better overview. The more channel areas are provided, the greater the achievable dielectric strength, however, the subcircuit 3 for deriving the constant to be fed to the respectively assigned gate electrodes Tension becomes correspondingly more extensive. The simplest embodiment, the possesses the lowest dielectric strength, has only one in addition to the transistor TS additional source-drain channel region TV1.

Der Aufbau der Teilschaltung 3 wird nachfolgend anhand der Figuren 2 bis 4 behandelt. In Fig. 2 ist ein in der Teilschaltung 3 enthaltener Spannungsteiler gezeigt, der aus der Serienschaltung eines Transistors T01 und eines Transistors TD1 sowie einer Mehr- zahl von Lastelementen L11 bis Lin besteht. Diese Serienschaltung liegt mit ihren endseitigen Anschlüssen 2, 4 an der Gleichspannung UH. Das Gate des Transistors T01 ist bei 2 mit seinem Sourceanschluß verbunden, das Gate des Transistors TD1 mit seinem Drainanschluß, wobei sich für TD1 (Anreicherungstyp) die Kennlinie einer MOS-Diode ergibt, während die Widerstandselemente L11 bis L1n als Feldeffekttransistoren vom Verarmungstyp realisiert sind, deren Gateelektroden jeweils mit ihren Sourceanschlüssen verbunden sind. Der Drainanschluß von TD1 stellt den Ausgang Al des Spannungsteilers dar. UH ist so gewählt, daß der Feldeffekttransistor T01 im Durchbruch arbeitet, wobei an ihm seine Durchbruchspannung BU(T01) abfällt, während gleichzeitig an dem Transistor TD1 seine Einsatzspannung UT(TD1) abfällt. Eine Zerstörung von To1 wird durch die in Serie liegenden Widerstandselemente L11 bis L1n verhindert, die als strombegrenzende Elemente oder als Konstantstromquellen aufgefaßt werden können. Am Ausgang Al ist dann die an dem gesamten, aus T01 und TD1 gebildeten, ausgangsseitigen Spannungsteilerwiderstand abfallende Spannung UG1 abgreifbar. Für diese gilt die Beziehung: UG1 stellt hierbei den optimalen Wert der konstanten Spannung dar, die der Gateelektrode G1 zuzuführen ist, um bei dem Feldeffekt-Schalttransistor nach der Erfindung die maximale Spannungsfestigkeit zu erreichen, die durch seine strukturellen Gegebenheiten bedingt ist, und um ihn mit einer optimalen Steilheit zu betreiben. Dabei setzt man voraus, daß der Feldeffekt-Schalttransistor lediglich die mit TS und TV1 bezeichneten Source-Drain-Kanalbereiche aufweist.The structure of the subcircuit 3 is dealt with below with reference to FIGS. In FIG. 2, a voltage divider contained in the subcircuit 3 is shown, which consists of the series connection of a transistor T01 and a transistor TD1 as well as a plurality of load elements L11 to Lin. The terminals 2, 4 of this series circuit are connected to the direct voltage UH. The gate of the transistor T01 is connected to its source connection at 2, the gate of the transistor TD1 to its drain connection, whereby the characteristic of a MOS diode results for TD1 (enrichment type), while the resistance elements L11 to L1n are implemented as field effect transistors of the depletion type, whose gate electrodes are each connected to their source terminals. The drain terminal of TD1 represents the output A1 of the voltage divider. UH is selected so that the field effect transistor T01 breaks down, with its breakdown voltage BU (T01) falling on it, while at the same time its threshold voltage UT (TD1) drops on the transistor TD1. Destruction of To1 is prevented by the series resistor elements L11 to L1n, which can be regarded as current-limiting elements or as constant current sources. The voltage UG1 dropping across the entire output-side voltage divider resistor formed from T01 and TD1 can then be tapped off at output A1. For these the relationship applies: UG1 represents the optimal value of the constant voltage that is to be fed to the gate electrode G1 in order to achieve the maximum dielectric strength of the field effect switching transistor according to the invention, which is due to its structural conditions, and to operate it with an optimal slope . It is assumed that the field-effect switching transistor only has the source-drain channel regions designated by TS and TV1.

Zur Vereinfachung des Schaltungsaufwandes besteht die Möglichkeit, den Transistor TD1 wegzulassen. Dabei verringert sich der Wert U wegen des wegfallenden letzten Terms in der Beziehung (1), so daß die entsprechend der Transistorstruktur maximal erreichbare Spannungsfestigkeit nicht mehr ganz ausgenützt wird, dafür aber die Betriebssicherheit erhöht wird, da toleranzbedingte Abweichungen der Durchbruchspannungen mehrerer auf einem Chip realisierter Transistoren hierdurch besser berücksichtigt werden können. Die Anzahl der Widerstandselemente L11 bis L1N muß so hoch gewählt werden, daß bei einer angelegten Spannung noch kein Durchbruch dieser Elemente auftritt.To simplify the circuit complexity, there is the possibility of omit transistor TD1. The value U is reduced because of the omission last term in relation (1) so that the corresponding to the transistor structure maximum achievable dielectric strength is no longer fully utilized, but instead the operational reliability is increased, since tolerance-related deviations in the breakdown voltages several implemented on one chip This makes transistors better can be taken into account. The number of resistance elements L11 to L1N must be chosen so high that when a voltage is applied there is still no breakdown of this Elements occurs.

Fig. 3 zeigt einen weiteren, in der Teilschaltung 3 enthaltenen Spannungsteiler, der sich von dem in Fig. 2 dargestellten lediglich dadurch unterscheidet, daß der ausgangsseitige Teilerwiderstand durch einen in Serie zugeschalteten Feldeffekttransistor T12 ergänzt ist, dessen Gate mit der Spannung UG1 beschaltet wird.Fig. 3 shows a further voltage divider contained in the subcircuit 3, which differs from that shown in Fig. 2 only in that the Output-side divider resistance through a field effect transistor connected in series T12 is supplemented, the gate of which is connected to the voltage UG1.

Einander entsprechende Transistoren und Lastelemente der Figuren 2 und 3 weisen denselben ersten Index auf, während ihre zweiten Indices unterschiedlich sind und jeweils auf einen der beiden Spannungsteiler hinweisen. Mittels des zweiten Spannungsteilers wird von UH eine am Ausgang A2 abgreifbare Teil spannung UG2 abgeleitet, für die die folgende Beziehung gilt: Dabei bedeuten BU(T02) und BU(T12) die Durchbruchspannungen der Transistoren T02 und T12, während UT(TD2) die Einsatzspannung von TD2 darstellt. UG2 ist dann die optimale Spannung, die dem Gate G2 zuzuführen ist, um eine maximale Spannungsfestigkeit und Steilheit eines Feldeffekt-Schalttransistors zu erreichen, der die Source-Drain-Kanalbereiche TS, TV1 und TV2 enthält. Auch hierbei ist es wieder möglich, den Transistor TD2 wegzulassen, was in der Beziehung (2) einer Nichtberücksichtigung des letzten Terms entspricht. Diese Schaltungsvereinfachung führt zwar wieder dazu, daß die maximal erreichbare Spannungsfestigkeit nicht mehr voll ausgenutzt werden kann, doch ergibt sich gleichzeitig aus den bereits erwähnten Gründen eine Erhöhung der Betriebssicherheit.Corresponding transistors and load elements of FIGS. 2 and 3 have the same first index, while their second indexes are different and each point to one of the two voltage dividers. By means of the second voltage divider, a partial voltage UG2 that can be tapped at output A2 is derived from UH, for which the following relationship applies: BU (T02) and BU (T12) mean the breakdown voltages of transistors T02 and T12, while UT (TD2) represents the threshold voltage of TD2. UG2 is then the optimum voltage to be fed to gate G2 in order to achieve maximum dielectric strength and steepness of a field effect switching transistor which contains the source-drain channel regions TS, TV1 and TV2. Here, too, it is again possible to omit the transistor TD2, which in relation (2) corresponds to the last term not being taken into account. This circuit simplification leads to the fact that the maximum achievable dielectric strength can no longer be fully utilized, but at the same time, for the reasons already mentioned, there is an increase in operational reliability.

Fig. 4 zeigt die gesamte Teilschaltung 3, die nach dem vorstehenden Prinzip aufgebaut ist und zur Ableitung aller Spannungen U bis UGN mit N Spannungsteilern versehen ist. Dabei sind die bereits in den Figuren 2 und 3 beschriebenen Schaltungselemente mit den gleichen Bezugszeichen versehen. Wie ersichtlich ist, wurden die Feldeffekttransistoren TD1, TD2 usw. hierbei weggelassen.Fig. 4 shows the entire subcircuit 3, according to the above Principle and for the derivation of all voltages U to UGN with N voltage dividers is provided. The circuit elements already described in FIGS provided with the same reference numerals. As can be seen, were the Field effect transistors TD1, TD2 etc. are omitted here.

Für einen Spannungsteiler zur Ableitung der Spannung UGN, der genau nach dem Prinzip der Figuren 2 und 3 aufgebaut ist, gilt allgemein die Beziehung: wobei unter der Voraussetzung gleichartig aufgebauter Transistoren T1N bis bis die Durchbruchspannung eines dieser Transistoren mitBU(T ) bezeichnet ist. UT(TDN) stellt die Einsatzspannung des dem ausgangsseitigen Teilerwiderstand in Serie zugeschalteten, einer Diodenkennlinie aufweisenden Transistors TDN dar. Da sämtliche dieser Diodenkennlinien aufweisenden Transistoren in Fig. 4 jedoch weggelassen sind, gilt für die Schaltung nach Fig. 4 die Beziehung (3) ohne dem letzten Term.For a voltage divider for deriving the voltage UGN, which is constructed exactly according to the principle of Figures 2 and 3, the following relationship generally applies: with the prerequisite of identically constructed transistors T1N to bis the breakdown voltage of one of these transistors being denoted by BU (T). UT (TDN) represents the threshold voltage of the transistor TDN, which is connected in series to the output-side divider resistor and has a diode characteristic. However, since all these transistors having diode characteristics are omitted in FIG. 4, the relationship (3) applies to the circuit according to FIG the last term.

Fig. 5 unterscheidet sich von Fig. 4 dadurch, daß die einzelnen Spannungsteiler in Serie zu ihren Ausgängen geschaltete Gleichrichterdioden D1 bis DN oder Serienschaltungen solcher Dioden aufweisen. Durch Kondensatoren C1 bis CN werden die Gleichrichterdioden zu Vierpolen ergänzt, die den Spannungsteilern ausgangsseitig zugeschaltet sind. Dabei liegen die Dioden jeweils in Längszweigen, die Kondensatoren jeweils in ausgangsseitigen Querzweigen der Vierpole. Bei einer solchen Ausbildung der Schaltung kann am Anschluß 4 auch eine pulsierende Gleichspannung U' angelegt werden, da sich die erforderlichen Spannungen UG1 bis UGN durch die Wirkung der als Spitzengleichrichter wirkenden Vierpole jeweils als nahezu konstante Spannungen aufbauen. Falls die Kapazitäten der Gateelektroden G1 bis GN bezüglich der Halbleiteroberfläche hinreichend groß sind, können die Kapazitäten C1 bis CN auch entfallen.FIG. 5 differs from FIG. 4 in that the individual voltage dividers Rectifier diodes D1 to DN connected in series to their outputs or series circuits have such diodes. The rectifier diodes are made by capacitors C1 to CN Supplemented to four-pole, which are connected to the voltage dividers on the output side. The diodes are each in series branches, the capacitors in each case in the output Cross branches of the quadrupole. With such a design of the circuit can at the terminal 4 a pulsating DC voltage U 'can also be applied, since the required Voltages UG1 to UGN due to the action of the peak rectifiers Build up four poles as almost constant voltages. If the capacity of the gate electrodes G1 to GN are sufficiently large with respect to the semiconductor surface are, the capacities C1 to CN can also be omitted.

In Fig. 6 ist der Feldeffekt-Schalttransistor nach der Erfindung als ein hohe Spannungen sperrender, leistungsfähiger Stromschalter im Rahmen einer Stromversorgungsschaltung eingesetzt. Zu diesem Zweck sind seine Source-Drain-Kanalbereiche TS, TV1 bis TVN mit einem Kondensator C in Serie geschaltet, wobei die endsei- tigen Anschlüsse dieser Serienschaltung, die mit 5 und 6 bezeichnet sind, den Eingang der Stromversorgungsschaltung bilden. Der Ausgang derselben liegt an den Anschlüssen des Kondensators C, die mit 7 und 8 bezeichnet sind. An diesen Ausgang ist eine mit Gleichstrom zu versorgende integrierte Nutzschaltung beliebiger Art angeschlossen, deren Eingangswiderstand in Fig. 6 mit W bezeichnet und gestrichelt angedeutet ist. Der Anschluß Est des Schalttransistors ist an den Ausgang einer Regelschaltung 9 gelegt, deren Eingang dem Eingang 5, 6 der Stromversorgungsschaltung parallel geschaltet ist.In Fig. 6, the field effect switching transistor according to the invention is as a high-voltage blocking, high-performance power switch as part of a power supply circuit used. For this purpose, its source-drain channel regions are TS, TV1 to TVN connected in series with a capacitor C, the end-side run Connections of this series circuit, which are labeled 5 and 6, the input of the power supply circuit. The output of the same is at the connections of the capacitor C, which are denoted by 7 and 8. There is one at this exit any type of integrated useful circuit to be supplied with direct current connected, whose input resistance is denoted by W in FIG. 6 and indicated by dashed lines. The connection Est of the switching transistor is connected to the output of a control circuit 9 placed, the input of which is connected in parallel to the input 5, 6 of the power supply circuit is.

Eine Ausführungsform dieser Regelschaltung ist in Fig. 7 dargestellt. Sie enthält eine Serienschaltung eines Feldeffekt-Regeltransistors TR und eines Lastelements L', zu der die Widerstandselemente L1 bis Ln in Serie geschaltet sind. Die endseitigen Anschlüsse der gesamten Serienschaltung stellen dabei den Eingang der Regelschaltung dar, der zu dem Eingang 5, 6 der Stromversorgungsschaltung parallel liegt, wie in Fig. 7 angedeutet ist. Das Gate des Feldeffekt-Regeltransistors TR ist über einen weiteren Spannungsteiler, der aus einer Zenerdiode ZD1 und einem Widerstandselement L" besteht, an den Verbindungspunkt von L' und L1 gelegt.An embodiment of this control circuit is shown in FIG. It contains a series circuit of a field effect control transistor TR and one Load element L ', to which the resistance elements L1 to Ln are connected in series. The end connections of the entire series circuit represent the input the control circuit, which is parallel to the input 5, 6 of the power supply circuit is, as indicated in FIG. 7. The gate of the field effect control transistor TR is via another voltage divider, which consists of a Zener diode ZD1 and a Resistance element L "exists, placed at the connection point of L 'and L1.

Die Arbeitsweise des Feldeffekt-Schalttransistors in der Stromversorgungsschaltung nach den Figuren 6 und 7 ist wie folgt: Jede an dem Eingang 5, 6 anliegende positive Halbwelle einer Wechselspannung, beispielsweise einer Netzspannung von 220 V, schaltet den Transistor TS nach dem Überschreiten seiner Einsatzspannung in den leitenden Zustand. Hierbei lädt sich der Kondensator C durch den über TS fließenden Strom auf. Nach Erreichen der Zenerspannung von ZD1 erhöht sich die am Gate von TR anliegende Spannung, wodurch die Einsatzspannung von TR erreicht wird. Dieser Transistor gelangt dadurch in den leitenden Zustand, was eine Potentialabsenkung an dem#Anschluß Est zur Folge hat, die den Transistor TS wieder sperrt. Auf diese Weise wird die Schaltung durch jede positive Spannungshalbwelle am Eingang 5, 6 zu einer kurzzeitigen Stromaufnahme veranlaßt, die den Kondensator C periodisch auf- bzw. nachlädt.The operation of the field effect switching transistor in the power supply circuit according to FIGS. 6 and 7 is as follows: Each positive at the input 5, 6 Half-wave of an alternating voltage, for example a mains voltage of 220 V, switches the transistor TS after exceeding its threshold voltage in the conductive State. The capacitor C is charged by the current flowing through TS on. After the Zener voltage of ZD1 has been reached, that applied to the gate of TR increases Voltage, whereby the threshold voltage of TR is reached. This transistor arrives thereby in the conductive state, which a potential drop at the # terminal Est has the consequence that the transistor TS blocks again. This way the circuit will by every positive voltage half-wave at the input 5, 6 to a short-term current consumption causes the capacitor C periodically charges or recharges.

Wesentlich ist dabei, daß die Stromentnahme jeweils nach dem Erreichen der Einsatz spannung von TS beginnt und etwa beim Erreichen der Zenerspannung von ZD1 wieder beendet ist. Bei geeigneter Festlegung der Zenerspannung von ZD1 finden die impulsförmigen Ladevorgänge am Kondensator C lediglich während des Anliegens sehr kleiner Amplitudenwerte der Wechselspannungshalbwelle statt, so daß die aufgenommene Verlustleistung der Stromversorgungsschaltung sehr klein ist und sich ein guter Wirkungsgrad für die an die Nutzschaltung abgegebene Leistung bezogen auf die Eingangsleistung ergibt. Der Strom, der an die bei 7, 8 angeschlossene Nutzschaltung abgegeben wird, besteht aus dem Entladestrom des Kondensators C.It is essential that the current draw after each has been reached the application voltage of TS begins and approximately when the Zener voltage of ZD1 is finished again. If the Zener voltage of ZD1 is appropriately determined, find the pulsed charging processes on the capacitor C only during the application very small amplitude values of the alternating voltage half-wave take place, so that the recorded Power dissipation of the power supply circuit is very small and is a good one Efficiency for the power delivered to the useful circuit based on the input power results. The current that is delivered to the useful circuit connected at 7, 8, consists of the discharge current of the capacitor C.

Die Verlustleistung der Regelschaltung 9 wird gemäß Fig. 7 durch die in Serie geschalteten Widerstandselemente L1 bis Ln kleingehalten, die bei der dargestellten Ausführungsform aus Feldeffekttransistoren mit an ihre Sourceanschlüsse geschalteten Gateelektroden bestehen. Die Zenerdiode ZD1 kann durch eine Serienschaltung mehrerer Zenerdioden und/oder in Flußrichtung gepolter Dioden ersetzt sein, was eine Einstellung größerer und genauerer Spannungswerte, die den Transistor TS abschalten, erlaubt. Die in Fig. 7 angedeutete Parallelschaltung einer Zenerdiode ZD2, die ebenfalls durch eine Serienschaltung derartiger Dioden ersetzt werden kann, erfolgt zu dem Zweck, den Feldeffekt-Regeltransistor TR vor zu großen Gatespannungen zu schützen.The power loss of the control circuit 9 is shown in FIG. 7 by the Series-connected resistor elements L1 to Ln kept small, the one shown in the Embodiment of field effect transistors with connected to their source connections Gate electrodes exist. The Zener diode ZD1 can be connected in series with several Zener diodes and / or diodes polarized in the forward direction be replaced, which is a setting larger and more precise voltage values that switch off the transistor TS, allowed. The indicated in Fig. 7 parallel connection of a Zener diode ZD2, which also can be replaced by a series connection of such diodes, takes place to the Purpose of protecting the field effect control transistor TR from excessive gate voltages.

Die Teilschaltung 3 ist in Fig. 6 einerseits mit einer Gleichspannung UH betriebsfähig, die entsprechend der Fig. 4 zugeführt wird, oder ist, wie in Fig. 6 gestrichelt angedeutet ist, mit ihrem Eingang 4 an den Eingang 5 geschaltet, sofern sie mit Dioden D1 bis Dn und ggf. auch mit den Kondensatoren Cn bis Cn versehen ist.The subcircuit 3 is in Fig. 6 on the one hand with a DC voltage UH, which is supplied in accordance with FIG. 4, or, as shown in FIG. 6 is indicated by dashed lines, with its input 4 connected to the input 5, provided that they are provided with diodes D1 to Dn and possibly also with the capacitors Cn to Cn is.

Schaltet man dem Eingang der Stromversorgungsschaltung 5, 6 einen Gleichrichter 9, z. B. einen Brückengleichrichter, vor, dessen Eingang 10, 11 an einer Wechselspannung liegt, so werden die Schaltungspunkte 5, 6 mit den gleichgerichteten Halbwellen der Wechselspannung beaufschlagt. - - Der Feldeffekt-Schalttransistor nach der Erfindung wird, wenn es um das Schalten hoher und sehr hoher Spannungen geht, in einer Technologie ausgeführt, bei der einzelne Schaltungsteile in einer dünnen, auf einem isolierenden Substrat aufgebrachten dotierten Halbleiterschicht angeordnet sind, wobei die in Serie zueinander liegenden Source-Drain-Kanalbereiche in jeweils voneinander getrennten, inselförmigen Teilen der Halbleiterschicht liegen und mittels zwischen den inselförmigen Teilen verlegter Leiterbahnen untereinander verbunden sind. Damit kann bei einer entsprechend großen Anzahl von in Serie geschalteten Source-Drain-Kanalbereichen eine sehr große Spannungsfestigkeit erreicht werden, die etwa im kV-Bereich liegt. Auch eine Vergrößerung der Dicke der unter den Gateelektroden G1 bis GN befindlichen Isolierschichten trägt zur Erhöhung der Spannungsfestigkeit bei. Eine solche Erhöhung wird auch dadurch erreicht, daß den Gateelektroden G1 bis GN eine solche Form gegeben wird, daß sie jeweils die an die Randzonen des Draingebietes des zugehörigen Source-Drain-Kanalbereiches angrenzenden Halbleiterbereiche überdecken.If the input of the power supply circuit 5, 6 is switched on Rectifier 9, e.g. B. a bridge rectifier, whose input 10, 11 at an alternating voltage, the circuit points 5, 6 with the rectified Half-waves of the alternating voltage applied. - - The field effect switching transistor according to the invention when it comes to switching high and very high voltages is carried out in a technology in which individual circuit parts in a thin doped semiconductor layer applied to an insulating substrate are arranged, the source-drain channel regions lying in series with one another are in each case separate, island-shaped parts of the semiconductor layer and by means of interconnects laid between the island-shaped parts are connected. With a correspondingly large number of series-connected Source-drain-channel areas a very high dielectric strength can be achieved, which is approximately in the kV range. Also an increase in the thickness of the under the gate electrodes The insulating layers located in G1 to GN help to increase the dielectric strength at. Such an increase is also achieved in that the gate electrodes G1 until GN is given such a shape that they each correspond to the edge zones of the drainage area of the associated source-drain channel region cover adjacent semiconductor regions.

Bei einer Realisierung in einer MOS-Massiv-Silizium-Technik ist es zweckmäßig bei einem Draingebiet, das nicht zusammen mit einem Sourcegebiet aus ein und derselben entgegengesetzt dotierten Halbleiterzone besteht, die Gateelektrode ringförmig um das gesamte Draingebiet anzuordnen.When implemented using MOS solid silicon technology, it is expedient for a drain area that is not made together with a source area one and the same oppositely doped semiconductor zone, the gate electrode to arrange in a ring around the entire drainage area.

13 Patentansprüche 7 Figuren leerseite13 claims 7 figures blank page

Claims

Claims field effect switching transistor for high voltages with a source-drain channel region located in a doped semiconductor layer, with a controllable gate and a second source-drain channel region connected in series to the first, above which a first gate electrode to which a constant voltage is applied is attached in an insulated manner is, in that the first gate electrode (G1) with the tap (Al) of a voltage divider is connected, which consists of one of the output-side Divider resistance forming field effect transistor (T01) and at least one to this resistor element (L11 ... L1n) connected in series on the drain side, that the Gate of the field effect transistor (T01) is connected to its source terminal and that the voltage divider is connected to a voltage (UH, U ') of such magnitude, that at the source-drain channel of the field effect transistor (T01) its breakdown voltage falls off.

2. Field effect switching transistor according to claim 1, characterized in that that its second source-drain channel area (TV1) has at least one additional source-drain channel area (TV2.. .TVN) is connected in series, to which an additional, isolated over the Gate electrode (G2 ... GN) arranged on the semiconductor surface individually assigned is that for each of the additional gate electrodes (G2 ... GN) a separate, over his Tap (A2 ... AN) connected to it voltage divider is provided, and that the voltage divider for the first additional (G2) or each additional additional Gate electrode (G3 .. .GN) from the voltage divider for the first gate electrode (G1) or for the preceding additional gate electrode (G2 ... GN distinguishes between that its output-side divider resistance by a field effect transistor connected in series (T12 ... TNN) is added, the gate of which is connected to the tap (Al) of the voltage divider for the first gate electrode (G1) or with the tap (A2 ... AN) of the voltage divider for the respective preceding additional gate electrode (G2 .. 1) is connected. i - -

3. Field effect switching transistor according to claim 1 or 2, characterized characterized in that the divider resistance on the output side of at least one of the voltage dividers is supplemented by a field effect transistor (TD, ... TDN) connected in series, whose gate is connected to its drain terminal.

4. Field effect switching transistor according to one of claims 1 to 3, characterized characterized in that the first (G1) and the further additional gate electrodes (G2 .. .GN) through an insulating layer of greater thickness from the semiconductor surface are isolated than the controllable gate (G).

5. Field effect switching transistor according to one of claims 1 to 4, characterized characterized in that the voltage dividers are connected in series with their outputs Have rectifier diodes (Dl ... DN).

6. Field effect switching transistor according to claim 5, characterized in that that the voltage dividers are connected on the output side four-pole, each are constructed so that they have at least one rectifier diode (D1.. In a series branch and a capacitor (C1 ... CN) in an output-side shunt branch.

7. Field effect switching transistor according to one of the preceding claims, characterized in that its source-drain channel areas (TS, TVl ... TVN) to another capacitor (C) are connected in series that the connections of this Series circuit form the input (5,6) of a power supply circuit, whose Outputs are parallel to the connections (7,8) of the further capacitor that the controllable gate (G) of the field effect switching transistor to the connection point a field effect control transistor (TR) and a drain side to this arranged Load element (L ') is connected to each other and to at least one other Resistance elements (L1 ... Ln) are connected in series, the latter being mentioned Series connection (TR, Ll, L1 ... Ln) to the input (5,6) of the power supply circuit is parallel, and that the gate of the field effect control transistor (TR) directly or above a voltage divider at a connection point of two resistance elements (L ', L1 ... Ln) of the last-mentioned series circuit is laid.

8. Field effect switching transistor according to claim 7, characterized in that that a connected to the connection point of two resistance elements (L ', L1 ... Ln) ~ Ln> Divider resistance of the connected to the gate of the field effect control transistor (TR) Voltage divider from one or more Zener diodes lying in series with one another (ZD1) exists.

9. Field effect switching transistor according to claim 7 or 8, characterized in that that the output-side divider resistance of the with the gate of the field effect control transistor (TR) connected voltage divider from a field effect transistor connected as a load element (L ") consists, which is preferably one or more Zener diodes lying in series with one another (ZD2) are connected in parallel.

10. Field effect switching transistor according to claim 7 and one of the claims 5 or 6, characterized in that with the first gate electrode (G1) and the voltage divider connected to the additional gate electrodes (G1 ... GN) to the input (5,6) of the power supply circuit are connected in parallel.

11. Field effect switching transistor according to one of claims 7 to 10, characterized in that the input (5,6) of the power supply circuit a Rectifier arrangement (9) is connected upstream.

12. Field effect switching transistor according to one of the preceding claims, characterized in that the first (G1) and the additional gate electrodes (G2 ... GN) have such a shape that they each have the edge zones of the drainage area of the associated source-drain channel area (TV1 ... TVN) adjoining semiconductor areas cover.

13. Field effect switching transistor according to one of the preceding claims, characterized by the implementation in a technology, in the the individual circuit parts in a thin, applied to an insulating substrate doped semiconductor layer are arranged, the lying in series with one another Source-drain channel areas (TS, TV1 ... TVN) in island-shaped areas that are separate from one another Parts of the semiconductor layer lie and means between the island-shaped parts laid conductor tracks are connected to one another.