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DE2740353A1 - Registerbaustein mit bipolaren speicherzellen - Google Patents

Registerbaustein mit bipolaren speicherzellen

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DE2740353A1
DE2740353A1 DE19772740353 DE2740353A DE2740353A1 DE 2740353 A1 DE2740353 A1 DE 2740353A1 DE 19772740353 DE19772740353 DE 19772740353 DE 2740353 A DE2740353 A DE 2740353A DE 2740353 A1 DE2740353 A1 DE 2740353A1
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Germany
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memory cells
transistor
transistors
memory cell
emitter
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Klaus Delker
Wilhelm Dr Ing Wilhelm
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Siemens Corp
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Siemens Corp
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Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 77 P 2 C G 6 BRD
Registerbaustein mit bipolaren Speicherzellen.
Die Erfindung bezieht sich auf einen Registerbaustein mit bipolaren Speicherzellen nach dem Oberbegriff des Patentanspruches 1.
Das Produkt aus Signallaufzeit und Verlustleistung ist im allgemeinen bei vorgegebener Halbleiterschaltungstechnik weitgehend konstant. Innerhalb gewisser Grenzen ist dabei zumeist eine Verringerung der Signallaufzeit durch Erhöhung dar Verlustleistung und umgekehrt möglich. Bei der Integration von Schaltungen mit kleinen Signallaufzeiten, insbesondere solcher der ECL-Technik, die auf der Verwendung von Differenzverstärkern bzw. Stromschaltern mit emittergekoppelten Transistoren beruhen, ergeben sich daher häufig Schwierigkeiten durch unzulässig hohe Verlustleistungen.
Bei Verknüpfungsgliedern in ECL-Technik ist es bekannt, zur Ein- !5 sparung von Strom und damit von Verlustleistung die sogenannte Serienkopplung anzuwenden, wenn das logische Konzept das zuläßt. Hierbei werden bis zu drei Stromschalter in Serie zu einer gemeinsamen Konstantstromquelle geschaltet (vgl. US-PS 3 519 810). Das geschieht in der Weise, daß mit dem Kollektor eines Transistors O eines "unteren" Stromschalters die Emitter der Transistoren eines "oberen" Stromschalters verbunden werden. Es hängt dann von dem Schaltzustand des "unteren" Stromschalters ab, ob der "obere" Stromschalter überhaupt mit Strom versorgt wird, d.h. wirksam steuerbar ist.
She 1 Ram / 5.9.1977 909811/0442
27403b? - i5- 77 P 2 OB 6 BRD
Eine in Verbindung nit ECL-Schaltungen verwendbare Speicherzelle ist durch die Literaturstelle "IEEE spectrum", Mai 1971, Seiten 42 - 48, insbesondere Fig. 3 (C) bekannt. Die Speicherzelle besteht aus zwei kreuzgekoppelten Doppelemittertransistoren mit zwei ohmschen Lastwiderständen, die einseitig mit einer (Wort-) Auswahlleitung verbunden sind. Die einen Emitter der Transistoren sind mit je einer Bitleitung verbunden, die beiden anderen Emitter sind gemeinsam an einer Quelle konstanten Stroms angeschlossen.
Betrachtet man bei Speicherschaltungen anstelle der Signallaufzeit die Zugriffszeit, im besonderen den Zeitbedarf für das Einschreiben einer neuen Information, dann gilt im übrigen der eingangs geschilderte Sachverhalt, wonach die Verringerung der Zugriffszeit durch eine erhöhte Verlustleistung bezahlt v/erden muß. Möglichst kleine Zugriffszeiten werden vor allem bei Registerbausteinen angestrebt.
Es ist die Aufgabe der Erfindung, die bekannten Speicherzellen beim Aufbau von schnellen Registerschaltungen so einzusetzen, daß ohne Verlust an Geschwindigkeit eine wesentliche Verringerung der Verlustleistung erreicht wird. Gemäß der Erfindung wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.
5 Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt: Fig. 1 die Anordnung der Speicherzellen mit Auswahieinrichtung
und Leseeinrichtung,
Fig. 2 eine ergänzende Schaltungsanordnung zur Schreib-Lese-Steuerung und
Fig. 3 eine schematische Darstellung eines 8x4-3it-Registers.
Die Fig. 1 zeigt zwei Doppelspeicherzellen oder Speicherzellenpaare, die aus der Serienschaltung von je zwei an sich bekannten Speicherzellen entstanden sind. Die Speicherzellen selbst sind gleich. Jede besteht aus den zwei Doppelemittertransistoren T1 und T2, wobei jeweils die Basis des einen Transistors mit dem Kollektor des anderen Transistors verbunden ist. Die Widerstände R1 und R2 bilden
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ORDINA INSPECTED
die Lastwiderstände. Die einen Emitter der beiden Transistoren T1 und T2 sind zusammengefaßt und über die zweite Speicherzelle des Zellenpaares hinweg mit einer Konstantstromquelle verbunden, die hier durch einen relativ hochohmigen Widerstand R3 angenähert wird. Die zweiten Emitter der Transistoren der Speicherzellen sind an Datenleitungen (Bitleitungen) dia und dTa bzw. d1b und dTb angeschlossen, die immer für η Speicherzellen gemeinsam vorgesehen sind.
Die Speicherzellenpaare werden über Auswahlleitungen ADRO bis ADRn, die von einem in Fig. 1 nicht dargestellten Adreßdecoder gespeist werden, ausgewählt. CJm die Belastung der Ausgänge des Adreßdecoders klein zu halten, ist in jedem Konstantstrompfad ein Transistor T3 in Emitterfolgerschaltung eingefügt. Tatsächlich werden innerhalb eines Registerbausteins in aller Regel durch jede Auswahlleitung mehrere Speicherzellenpaare gleichzeitig angeschlossen,
im
und zwar ebenso viele Paare, wie das/Register gespeicherte Wort Bits umfaßt.
:0 Da die Inhalte aller Speicherzellen voneinander unabhängig sind und über die Auswahlleitungen ADRO bis ADRn nur Speicherzellenpaare ausgewählt werden können, muß noch innerhalb eines jeden Speicherzellenpaares diejenige Speicherzelle bestimmt werden, in die eingeschrieben oder aus der ausgelesen werden soll. Hierzu dient der Stromschalter S mit den Transistoren T4 bis T7, der durch ein Bit der codierten Adresse und den invertierten Wert dieses Bits gesteuert wird. Der Stromschalter S wird durch einen Konstantstrom gespeist, der mit Hilfe des Transistors T8 mit an einem festen Potential VSI liegender Basis erzeugt wird. Der Emitter des Transistors > T8 ist über einen Widerstand R4 an den emitterseitigen Pol V-,, einer Versorgungsspannungsquelle angeschlossen. Obgleich die Wahl des zur Steuerung des Schalters S verwendeten Adressenbits im Prinzip beliebig ist, wurde hier das höchstwertige Adressenbit S2 bzw. S2 benutzt.
Zum Einstellen der für das Schreiben oder Lesen erforderlichen Potentiale auf den Datenleitungen dia bis d1b dienen die weiteren Doppelemittertransistoren T9 und T10. Hierzu müssen an die Basiselektro-
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. /_ 7? P 2 Q B 3 BRD
den entsprechende Potentiale angelegt werden, die in der Schreib-Lese-Stufe nach Fig. 2 erzeugt werden.
Die Transistoren T1 und T9 bzw. T2 und T1O bilden Stromschalter mit emittergekoppelten Transistoren, wobei die betreffenden Emitter jeweils über die Datenleitungen dia bzw. dTa miteinander verbunden sind. Diese beiden Stromschalter werden aber nur dann gespeist, wenn die Transistoren T4 und T5 stromführend sind, d.h. wenn die obere Speicherzelle des Speicherzellenpaares vorgewählt ist. Setzt man nun voraus, daß das betreffende Speicherzeilenpaar auch über die Auswahlleitung ADRn gewählt ist, wodurch das Potential der ganzen Speicherzelle angehoben wird und daß an der Basis des Transistors T9 über die Leitung wr das tiefere binäre Steuerpotential angelegt ist, dann fließt der Kollektor-Strom des Transistors T4 auch durch den Transistor T1 und steuert diesen leitend, sofern er nicht schon vorher leitend war. Da an der Basis des Transistors T10 über die Leitung wr gleichzeitig das höhere binäre Steuerpotential anliegt, wird der durch den Transistor T5 fließende Strom vom Transistor T10 übernommen. Zum Lesen des Inhalts der ausgewählten Speicherzelle werden die Leitungen wr und wr auf gleiche mittlere Steuerpotentiale festgelegt. Ist beispielsweise der Transistor T1 der Speicherzelle leitend, dann bleibt der Transistor T9 gesperrt. Der Transistor T10 wird leitend gesteuert- Entsprechend den Schaltzuständen der Transistoren T9 und T10 entstehen an ihren Kollektorwiderständen R5 und R6 unterschiedliche Spannungsabfälle. Durch die an den Kollektoren dieser Transistoren auftretenden Potentialdifferenzen wird der Differenzverstärker mit den Transistoren T11 und T12 und dem Arbeitswiderstand R7 gesteuert Der Ausgang Q bildet den Leseausgang für alle Speicherzellenpaare, die über gemeinsame Datenleitungen verbunden sind.
Analoge Verhältnisse gelten für die unteren Speicherzellen eines Speicherzellenpaares, wenn anstelle der Transistoren T4 und T5 des Schalters S die Transistoren T6 und T7 leitend sind. Da die Potentiale aller Schaltungspunkte dieser Speicherzelle um den Spannungsabfall an einer Basisemitterdiode tiefer liegen als die entsprechenden Schaltungspunkte der oberen Speicherzelle, sind zum Ausgleich dieses Potentialunterschiedes in die zu den Datenleitun-
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gen d1b und d1b der unteren Speicherzelle führenden Emitterzuleitungen der Transistoren T9 und T1O Dioden D1 und D2 eingefügt.
In Fig. 2 ist die vollständige Schaltungsanordnung einer Schreib-Lese-Stufe zusammen mit dem Vorwahlschalter S dargestellt. Da der linke Teil der Schaltungsanordnung nach Fig. 2 jedoch schon in Fig. 1 enthalten war und im Zusammenhang mit dieser beschrieben wurde, wird an dieser Stelle nicht mehr darauf eingegangen. Der restliche Teil der Schaltungsanordnung dient dazu, die richtigen Steuersignale für die Transistoren T9 und T10 in Abhängigkeit von den Eingangssignalen an dem Eingang WE für die Schreib-Lese-Steuerung und am Dateneingang D bereitzustellen. Der an dem Dateneingang D liegende logische Signalwert wird in die adressierte Speicherzelle dann übernommen, wenn gleichzeitig am Steuereingang WE der tiefere binäre Signalwert anliegt. Wegen der zusätzlichen Potentialverschiebung durch den Transistor T13 und die Diode D3 liegt das Basispotential des Transistors T14 in diesem Fall tiefer als das . Referenzpotential VB3. Der Transistor T14 wird daher gesperrt und der Transistor T15 übernimmt den durch die Stromquellenschaltung mit dem Transistor T16 und dem Widerstand R8 konstant gehaltenen Strom. Damit wird aber auch der Stromschalter mit den Transistoren T17 und T18 entsprechend dem am Dateneingang D anliegenden logischen Wert steuerbar. Die mit den Basiselektroden der Transistoren T9 und TIO verbundenen Leitungen wr und wr führen damit unterschiedliehe Steuerpotentiale.
Liegt dagegen am Steuereingang WE der höhere binäre Signalwert an, dann wird der Transistor T14 stromführend und der Transistor T15 gesperrt. Die aus den paarweise gleichen Widerständen R9 bis R14 bestehende Brückenanordnung wird damit ins Gleichgewicht gebracht. Zwischen den an den Endpunkten einer Brückendiagonale angeschlossenen Leitungen wr und wr, die zu den Basiselektroden der Transistoren T9 und T10 führen, besteht dann keine Potentialdifferenz. Damit ist die Voraussetzung für das Lesen der adressierten Speicherzelle gegeben. Das Lesesignal liegt am Leseausgang Q an.
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- Α--Ύ 77 P 2 06 6 BRD
Die Fig. 2 zeigt in schematischer Darstellung einen Registerbaustein mit den Doppelspeicherzellen Z11O, Z111 usw. bis Z223, den Schreib-Lese-Stufen S/L11 bis S/L22 und den Adreßdecodern Dec1 und Dec2. über die Auswahlleitungen ADRO bis ADR3 wird eine Spalte von Doppelspeicherzellen in Abhängigkeit von der Kombination der an den Eingängen des Adreßdecoders Ded anliegenden, niederwertigen Adreßbits SO und S1 ausgewählt. Die Wahl einer bestimmten Speicherzelle innerhalb der ausgewählten Doppelspeicherzellen erfolgt durch die Ausgangssignale des Adreßdecoders Dec2 in Abhängigkeit von dem höchstwertigen Adreßbit S2. Je nach den an den Steuereingängen WET und WE2 anliegenden Steuersignalen werden die an den Eingängen D11 bis D22 anliegenden Datenbits in das Register eingeschrieben oder die Inhalte der ausgewählten Speicherzellen über die Leseausgänge Q11 bis Q22 ausgegeben. Nach der Darstellung in Fig. 3 sind die Steuereingänge WET und WE2 jeweils für zwei Zeilen von Doppelspeicherzellen wirksam. Dementsprechend können zwei Gruppen zu je zwei Bits unabhängig voneinander eingegeben werden. Es ist aber auch möglich, die Schreib-Lese-Steuerung für alle vier Schreib-Lese-Stufen getrennt oder gemeinsam vorzusehen. Weiterhin kann die Kapazität des Registers gegenüber dem in Fig. 3 dargestellten Ausführungsbeispiel hinsichtlich der Breite und/oder der Anzahl der aufzunehmenden Datenworte verändert werden.
4 Patentansprüche
3 Figuren
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Leerseite

Claims (4)

-/- 77 P 2 OS 6 BRD Patentansprüche
1. Registerbaustein mit bipolaren Speicherzalien aus zwei kreuzgekoppelten Doppelemittertransiätoren und zwei Lastwiderständen, wobei jeweils der eine Emitter mit einer Bitleitung verbunden ist und die anderen Emitter gemeinsam aus einer Quelle konstanten Stroms gespeist werden, dadurch gekennzeichnet, daß in dem Konstantstromkrais jeweils zwei Speicherzellen in Serie geschaltet sind und daß ein durch ein Bit der codierten Adresse gesteuerter Schalter (S) zur Auswahl einer der beiden Speicherzellen vorgesehen ist.
2. Registerbaustein nach Anspruch 1, dadurch gekennzeichnet, daß der Schalter (S) zur Speicherzellenauswahl innerhalb von Doppelspeicherzellen durch das höchstwertige Adreßbit gesteuert wird.
3. Registerbaustein nach Anspruch 1, dadurch gekennzeichnet, daß für jede der gleichzeitig adressierten Doppelspeicherzellen eine eigene Schreib-Lese-Steuereinrichtung vorgesehen ist.
4. Registerbaustein nach Anspruch 1, dadurch gekennzeichnet, daß für alle gleichzeitig adressierten Doppelspeicherzellen eine gemeinsame Schreib-Lese-Steuereinrichtung vorgesehen ist.
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DE2740353A 1977-09-07 1977-09-07 ECL-kompatibler Registerbaustein mit bipolaren Speicherzellen Expired DE2740353C2 (de)

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