DE2619661A1

DE2619661A1 - Verfahren und anordnung zum aufeinanderfolgenden ausfuehren von datenverarbeitungsinstruktionen in funktionseinheiten eines rechners

Info

Publication number: DE2619661A1
Application number: DE19762619661
Authority: DE
Inventors: Karl-Johan Werner Carlsson; Erik Ivar Sjoeqvist
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1975-05-14
Filing date: 1976-05-04
Publication date: 1976-12-02
Also published as: GB1529638A; JPS51140451A; MY8000079A; BE841694A; IT1063311B; SE7505552L; SU755225A3; CH613538A5; AU1387576A; NO761661L; ES447844A1; FI761315A7; YU116976A; NL7604966A; DD125023A5; AR212022A1; BR7603014A; YU40281B; EG13391A; AU510011B2

Description

28 oo8

Telefonaktiebolaget L M Ericsson, Stockholm / Schweden

Verfahren und Anordnung zum aufeinanderfolgenden Ausführen von DatenverarbeitungsInstruktionen in Funktionseinheiten eines Rechners

Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zum Ausführen von DatenverarbeitungsInstruktionen, welche aufeinanderfolgend durch Auslesen mit fester Taktfolge erhalten werden, wobei jede Instruktion während ihrer Auslesephase von einem Instruktionsspeicher über einen gemeinsamen Instruktionsübertragungsweg zu einer Anzahl von Funktionseinheiten übertragen wird, während die Ausführungsperiode für eine Instruktion einer ersten Art den Schritt umfasst, eine der Funktionseinheiten auszuwählen und die Durchführung einer Funktion zu befehlen, welche mit Hilfe des ersten Instruktionstyps bestimmt ist, und ein zweiter Instruktionstyp die Schritte umfasst, zwei der Funktionseinheiten auszuwählen, Daten zwischen den zwei ausgewählten Funktionseinheiten über einsnfür alle Funktionseinheiten geraeinsamen

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ORIGINAL INSPECTED

Übertragungsweg zu übertragen und der die Daten aufnehmenden Funktionseinheit zu befehlen, diese Daten zur Durchführung einer Funktion zu benutzen, welche mit Hilfe des zweiten Instruktionstyps bestimmt ist, wobei die Ausführungsperiode des zweiten Instruktionstyps einen ersten Abschnitt, währenddessen einer der beiden Funktionseinheiten befohlen.wird, Daten zu übertragen, einen zweiten Abschnitt, währenddessen wirkliche Daten von einer der Funktionseinheiten zu dem Datenübertragungsweg übertragen v/erden, und einen dritten Abschnitt umfaßt, währenddessen die zweite der Funktionseinheiten die wirklichen Daten aufnimmt.

Das Aufteilen einer Ausführungsperiode in Abschnitte wird grundsätzlich verwendet in einem Rechner, dessen Funktionseinheiten mit Hilfe eines gemeinsamen Sammelleitungssystemsauf solche Weise verbunden sind, wie es beispielsweise in "The Bell System Technical Journal, Band 48, Oktober 69, Seiten 2633 bis 2635" beschrieben ist. Eine der Funktionseinheiten enthält einen Instruktionsspeicher zum Speichern von Instruktionen, welche aus Adressen und binär kodierten Befehlen bestehen. Dieses Sammelleitungssystem umfaßt eine Datenübertragungsleitung, mit welchem in den Funktionseinheiten angeordnete Datenspeicherregister verbunden sind, und Befehls- und Adressenleitungen, welche den Instruktionsspeicher mit in den Funktionseinheiten angeordneten Befehls- und Adressendekodieremverbinden. Infolge eines solchen gemeinsamen Sammelleitungssystems wird die Entwurfsarbeit für den Rechner erheblich vereinfacht , da ein Modulaufbau erzielt wird, dessen Module, die Funktionseinheiten, vereinheitlichte Schnittstellen in bezug auf das Sammelleitungssystem aufweisen.

In älteren Rechnern wird beispielsweise für jede Datenübertragung eine eigene, mit Hilfe eines Gatters gesteuerte Verbindung benutzt, so daß der Ausführungsvorgang lediglich im öffnen des entsprechenden Gatters besteht. Bei Verwendung des erwähnten Sammelleitungssystems und der Schnittstellen arbeiten jedoch eine

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Vielzahl von logischen Schaltungen beim Ausführen einer Instruktion zusammen. Es ist erforderlich, die infolge der Zugriffszeiten und Reaktionszeiten der logischen Schaltungen wie auch die infolge von Übergangsvorgängen im Sämmelleitungssystem auftretenden Verzögerungen·zu berücksichtigen und daher traten als erster Nachteil relativ lange Ausführungsperioden auf, und zwar besonders für Instruktionen des zweiten Typs. Da die Steuerung von Datenverarbeitungen am leichtesten ist, wenn gleich lange Ausführungsperioden für beide Instruktionstypen verwendet v/erden, und wenn eine neue Periode erst dann begonnen wird, wenn die vorhergehende Periode beendet ist, wurden bisher die Längen der Perioden durch die Instruktionen des zweiten Typs bestimmt, bei welchem mehrere Ausführungsperiodenabschnitte erforderlich waren. Als zweiter Nachteil war daher bisher für Instruktionen des ersten Typs, welche keine Aufteilung in Abschnitte erforderlich machen, überflüssige Ausführungszeit verfügbar.

Die vorliegende Erfindung, deren Merkmale sich aus den Ansprüchen ergeben, vermeidet diese Nachteile infolge der Tatsache, dass es die weniger Zeit erfordernden Instruktionen sind, welche die Taktgabe bestimmen, während der die Instruktionen nacheinander aus dem Instruktionsspeicher gelesen werden, während die erforderliche längere Zeit zum Ausführen der Instruktionen, welche mehrere Phasen erforderlich machen, mit Hilfe einer Überlappung der Ausführungsperioden erhalten wird.

Die Erfindung ist im folgenden unter Bezugnahme auf die Zeichnung näher beschrieben. In der Zeichnung zeigen

Fig. 1 die Teile eines an sich bekannten Rechners, welche an der Ausführung von Instruktionen teilnehmen,

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Fig. 2 ein Zeitdiagramm, welches die von einem Taktgenerator erzeugten Phasensignale darstellt, und

Fig. 3 eine Schnittstelle zum Verbinden einer Funktionseinheit mit dem Sammelleitungssystem des Rechners.

In Übereinstimmung mit dem eingangs genannten Aufsatz zeigt Fig. 1 ein Sammelleitungssystem BS, mit welchem ein Taktgenerator CG, ein Instruktionsspeicher IM und eine Anzahl von Funktionseinheiten FU verbunden sind. Der Instruktionsspeicher speichert Instruktionen, welche auf bekannte Weise mit Hilfe von dekodierten Instruktionsadressen ia ausgewählt werden. Die Instruktionsadressen ia werden von einem Dekodierer IADEC dekodiert und die Instruktionen werden zu einem Instruktionsregister IR in einem Takt übertragen, welcher mit Hilfe von Phasentaktimpulsen 0p für das Lesen bestimmt ist. Die Instruktionen enthalten eine Adresse al für eine Funktionseinheit und einen Befehl o, wenn die von der Adresse al bestimmte Funktionseinheit eine interne Funktion durchführen soll und eine weitere Adresse a2, wenn die Daten von der zu der Adresse al gehörigen Funktionseinheit zu einer zu der Adresse a2 gehörigen Funktionseinheit übertragen werden sollen.

Fig. 2 zeigt mit Hilfe eines Zeitdiagramms, dass die von dem Taktgenerator erzeugten erwähnten kurzen Phasentaktimpulse 0p Phasen ph bestimmen, und dass ebenfalls von dem Taktgenerator erzeugte Phasenendsignale 0e die Endabschnitte der Phasen anzeigen. Die Phasenendsignale werden dazu verwendet, die Funktionseinheiten vor Übergangsvorgängen in dem Sammelleitungssystem zu schützen, dessen logischer Zustand bei Beginn der Phasen, beispielsweise infolge der Instruktionsübertragungen zu dem Instruktionsregister geändert wird. Es wird angenommen, dass eine Phase so lange ist, dass der Zustand während des

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entsprechenden Phasenendsignals stabil geworden ist.

Fig. 3 zeigt eine Ausführungsform einer Schnittstelle IF der Funktionseinheiten FU, welche die von dem Taktgenerator erzeugten Phasentaktsignale 0p und Phasenendsignale 0e erhält. Die Schnittstelle enthält Adressen- und Befehlsdekodierer ADEC1, ADEC2 und ODEC, welche mit Adressen- und Befehlsleitungen AB1, AB2 und OB des Sammelleitungssystems verbunden sind, um die Adressen und Befehle al, a2 und ο aufzunehmen und zu dekodieren, welche von dem Instruktionsregister übertragen werden. Weiter enthält die Schnittstelle ein Datenspeicherregister DR zum Übertragen und Aufnehmen von Daten durch ein Lesegatter RG und ein Schreibgatter WG zu bzw. von einer Datenleitung DB des Sammelleitungssystems. Das Datenspeicherregister DR stellt zusammen mit einer Anzahl von ersten und zweiten logischen Elementen E1 und E2 die logischen Schaltungen dar, welche mit der speziellen internen Logik L der Funktionseinheit verbunden sind, welche ansonsten in an sich bekannter Weise die Durchführung einer befohlenen Funktion steuert. Jedes der Elemente E1 wählt eine zugeteilte Funktion, welche nicht den Inhalt des Datenspeicherregisters benutzt, z.B. eine Prüf- oder Operationsfunktion. Jedes der Elemente E2 wählt eine zugeteilte Funktion, welche von der Datenleitung aufgenommene Daten verwendet.

Eine über die Befehlsleitung OB und die Adressenleitung AB1 übertragene Instruktion des ersten Typs aktiviert nach dem Dekodieren einen entsprechenden Adressendekodierer ADEC1 und entsprechende Ausgänge 01 des Befehlsdekodierers ODEC der Funktionseinheiten. Auf diese Weise wird ein der entsprechenden Instruktion zugeteiltes UND-Gatter G1 aktiviert, dessen Ausgang mit dem entsprechenden Element E1 verbunden ist. Wenn der Adressendekodierer ADEC1 und ein Ausgang 02 des Befehlsdekodierers ODEC an derselben Schnittstelle aktiviert werden,

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wird die entsprechende Funktionseinheit aufgrund einer Instruktion des zweiten Typs in dan Datenregister dieser Funktionseinheit gespeicherte Daten übertragen. Um die befohlene Datenübertragung zu melden, wird ein erstes Schieberegister SR1 über ein ODER-Gatter G2 und ein UND-Gatter G3 aktiviert. Weiter werden die UND-Gatter G1 und G3 mit Hilfe der Phasenendsignale 0e des Taktgenerators gesteuert, um das Element E1 und das Schieberegister SRI erst während des Endabschnitts der entsprechenden Phase zu aktivieren. Das Schieberegister SR1 wird mit Hilfe von Phasentaktimpulsen 0p schrittweise weitergeschaltet, ist mit seinem Ausgang an einen Eingang des Lesegatters RG angeschlossen und ist derart angeordnet, dass die Daten während derjenigen Phase zu der Datenleitung übertragen werden, welche der Lesephase folgt, während der der entsprechende Befehl aus dem Instruktionsspeicher gelesen wird.

Wenn der Adressendekodierer ADEC2 und ein Ausgang 02 des Befehlsdekodierers ODEC an der gleichen Schnittstelle aktiviert werden, wird infolge einer Instruktion des zweiten Typs eine entsprechende Funktionseinheit Daten aufnehmen und verarbeiten, welche entsprechend dieser Instruktion über die Datenleitung übertragen werden. Durch ein UND-Gatter G4, welches mit dem Adressendekodierer ADEC2 verbunden und durch Phasenendsignale 0e gesteuert ist, werden ein Schieberegister SR2 und ein UND-Gatter G5, dessen Ausgang mit dem dem entsprechenden Befehl zugeteilten Element E2 verbunden ist, aktiviert. Das Schieberegister SR2 wird mit Hilfe der Phasentaktimpulse 0p schrittweise weitergeschaltet, ist mit seinem Ausgang auf den Eingang des Schreibgatters WR geschaltet und ist derart angeordnet, dass die von dem Datenspeicherregister empfangenen Daten entsprechend der zugehörigen Instruktion während der Phase empfangen werden, welche mit der Phase für die Datenübertragung zusammenfällt. Das Schreibgatter WG hat einen Eingang, welcher Phasenendsignale 0s aufnimmt, um sicherzustellen, dass nur stabile logische

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Zustände übertragen werden.

In einer in der Zeichnung nicht dargestellten Ausführungsform enthalten die Instruktionen erste und zweite Befehlsabschnitte, welche mit Hilfe getrennter erster und zweiter Befehlsleitungen übertragen und mit Hilfe erster und zweiter Befehlsdekodierer dekodiert werden. In diesem Falle arbeiten die erste Adresse und der erste Befehlsabschnitt zusammen, um das erste logische Element und das erste Schieberegister zu aktivieren. Die zweiten Schieberegister der Funktionseinheiten sind in diesem Fall überflüssig, wenn im Zusammenhang mit der ersten Adresse der entsprechenden Instruktion deren zweite Adresse und zweiter Befehlsabschnitt eine Lesephase später, beispielsweise mit Hilfe einer in dem Rechner vorgesehenen Verzögerungsschaltung zu dem Sammelleitungssystem übertragen werden.

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Claims

Patentansprüche

ζλ .J Verfahren zum Ausführen von Datenverarbeitungsinstrukfcionen, weiche aufeinanderfolgend durch Auslesen mit fester Taktfolge erhalten werden, wobei jede Instruktion während ihrer Auslesephase von einen Instruktionsspeicher über einen gemeinsamen. Instruktior.sübercragungsweg zu einer Anzahl von Funktionseinheiten übertragen wird, während die Ausführungsperiode für eine Instruktion einer ersten Art den Schritt umfasst, eine der Funktionseinheiten auszuwählen und die Durchführung einer Funktion zu befehlen, welche mit Hilfe des ersten Instruktionstyps bestirnt ist, und ein zweiter Instruktionstyp die Schritte umfasst, zwei der Funktionseinheiten auszuwählen, Daten zwischen dan ".-."ei ausgewählten Funktionseinheitjn über einen für alle ?y-i ^ tic-reinheit en gemeinsamen übertragungsweg zu übertragen und der die Daten aufnehmenden Funktionseinheit zu befehlen, diese Daten zur Durchführung einer Funktion zu benutzen, welche mit Hilfe des zweiten Instrukticnstyps bestimmt ist, wobei die Ausführungsperiode des zweiten Instruktionstyps einen ersten Abschnitt, währenddessen, einer der beiden Funktionseinheiten befohlen wird, Daten zu übertragen, einen zweiten Abschnitt, währenddessen wirkliche Daten von einer der Funktionseinheiten zu dem Datenübertragungsweg übertragen werden, und einen dritten Abschnitt umfasst, währenddessen die zweite der Funktionseinheiten die wirklichen Daten aufnimmt, dadurch gekennzeichnet ,

dass die zweiten und dritten Abschnitte der Ausführungsperiode in dem zweiten Instruktionstyp im wesentlichen zusammenfallen, dass die Ausführungsperiode für eine Instruktion des erster Typs und dar erste Abschnitt der Ausführungsperiodr¹ für* eine Instruktion des zweiten Typs während der jew^i [·ί^5·η Lesephase be-

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und dass die zusammenfallenden Abschnitte der Ausführungsperiode im wesentlichen mit der Lesephase der folgenden Instruktion zusammenfallen.
2. Rechner zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass er einen Taktgenerator (CG) zum Erzeugen vcn Phasentaktimpulsen (0p), welche die Lesephasen (ph) bestimmen,

einen Instruktionsspeicher (IM) zum Speichern der Adressen (al, a2) und Befehle (o), welcher mit Adressier- und Registrierordnungen (IADEC,IR) zum aufeinanderfolgenden Registrieren von adressierten Instruktionen versehen ist, welche jeweils während der zugehörigen Lesephase registriert werden,

eine Anzahl vcn Funktionseinheiten (FU), welche derart angeordnet sind, dass sie entsprechend von der Registrieranordr.ung empfangenen Instruktionen Funktionen durchführen, und ein Sammelleitungssysten (BS, A31 , A32, 03, D3) zum Übertragen der Adressen und Befehle von dem Insrruktionsspeicher zu den Funktionseinheiten und zum Übertragen von Daten zwischen den Funktionseinheiten enthält,

dass jede Funktionseinheit wenigstens ein Datenspeicherregister (DR) zum Speichern von Daten vor und nach einer übertragung auf dem Sammelleitungssystem, zwei Adressendekodierer (ADEC1, ADEC2) und einen Eefehlsdekodierer (CDEC) zum Bestimmen, welche adressierte Funktionseinheit welche befohlene Funktion durchzuführen hat, und eine erste Verzögarungsschaltung (SR1) zum Verbinden des Sammelleitungssystems mit dam Ausgang des Datenspeicherregisters in einer Funktionseinheit aufweist, welche den 3efebl zur Datenübertragung während der Lesephase des Datenübertragungsb-L; fehls folgenden Lesephasen erhalten hat/

uno dass der Rechner wenigstens eine zweite Verzögerungsschaltung (SR2) enthält, welche das Sammelleitungssystem mit dem Eingang

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desDatenspeicherre.jisters in einer Funktionseinheit verbindet, welche den Befehl zur Datenaufnahsie zur gleichen Zeit erhalten hat, wie das in der Funktionseinheit für die Datenübertragung ausgewählte Register mit dem Sairjnelleitungssysteni verbunden ist.
3. Rechner nach **nspruch 2, dadurch gekennzeich net, dass der Taktgenerator Phasenendsignale (0e) erzeugt, welche die Endabschnitte der Lesephasen anzeigen, und dass jede Funktionseinheit Gatter (G1 , G3, G4, WG) zuzi Steuern der Datenauf nah.n-.sn und Adressen und zura Befehlen von Dekodierungen mit Hilfe der Phasenendsignaie enthält.

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