DE2521289A1

DE2521289A1 - Datenfeldprozessor

Info

Publication number: DE2521289A1
Application number: DE19752521289
Authority: DE
Inventors: Cecil R Gilbreath; Jimmie L Womble
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1974-05-13
Filing date: 1975-05-13
Publication date: 1975-11-27
Also published as: CA1047167A; JPS5124142A; FR2284929B1; GB1514231A; JPS5834862B2; DE2521289C2; FR2284929A1; US4107773A

Description

TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, V.St.A.

Datenfeldprozessor

Die Erfindung bezieht sich auf einen schnellen, für Sonderzwecke einsetzbaren Zusatzprozessor, der sich wiederholende arithmetische Operationen an Reihen aufeinanderfolgender Daten (Felder) durchführt.

Insbesondere arbeitet der Prozessor als eine periphere Einheit für den Direktzugriff auf den Speicher (DMA), mit deren Hilfe Datenfelder im Zentralspeicher mit einem minimalen Eingriff von Seiten einer Zentraleinheit adressiert,abgerufen, verarbeitet und gespeichert werden können.

Die Anwendung von Kleincompuberanordnungen zum Sammeln und Bearbeiten von seismischen Daten wird durch den zunehmenden Bedarf nach wirksameren, schnelleren und vollständigeren Analysen noch unverarbeiteter seismischer Daten gefördert. Kleincomputeranordnungen können in wirksamer Weise ohne weiteres eine große Anzahl der bei der Behandlung seismischer

Schw/Ba

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Daten notwendigen Aufgaben übernehmen. Wenn jedoch höhere Signalverarbeitungsfunktionen, wie Faltung, Fouriertransformation, komplexe Arithmetik, Spektralanalyse und dergleichen gewünscht werden, haben sich Computer bisher als unzulänglich erwiesen. Dies ist auf die Tatsache zurückzuführen, daß die meisten Kleincomputer Allzweckmaschinen sind, die für eine sequentielle Befehlsverarbeitung bestimmt sind. Überdies sind die meisten Kleincomputer auf die Möglichkeit der Festkommarechnung mit begrenzter Genauigkeit beschränkt. Der Kleincomputer .eignet sich somit in idealer Weise für weniger kritische Aufgaben wie für Diagnostikverfahren, Verstärkungswiedergewinnungs-und AGC-Vorgänge, Demultiplexierungsvorgänge, Datenaufbereitungsvorgänge, Fehlerkorrekturvorgänge, einfache Korrekturen des Normal-Moveout (NIiO), Zusammensetzungsvorgänge (stacking) und allgemeine Systemsteuervorgänge (bookkeeping). Wenn die Anwendung jedoch bei komplizierteren Verarbeitungsvorgängen erfolgen soll, müssen zur Durchführung solcher Aufgaben mit der erforderlichen Geschwindigkeit und Genauigkeit spezielle periphere Hardware-Einheiten angewendet werden, was die Verarbeitungsleistung des Kleinsystems vervielfacht.

Es sind derzeit bereits Feldtransformationsanordnungen im Handel erhältlich, die für die Verarbeitung seismischer Signale nicht gut geeignet sind. Keine hat die gesamte Fähigkeit des hier beschriebenen Prozessors. Die meisten bekannten Transformationsanordnungen sind auf die Festkommaberechnung begrenzt, wodurch sie hinsichtlich der Rechengenauigkeit und der Vielseitigkeit stark eingeschränkt sindο Andere Anordnungen, die zwar die Fähigkeit zur Festkommarechnung haben, sind jedoch in manch anderer Hinsicht eingeschränkt, beispielsweise hinsichtlich der Ein/Ausgabeformate, der Rechengrenzen und der Rechengeschwindigkeit, der Flexibilität, der Vielseitigkeit und der Fähigkeit der jlehandlung spezieller seismischer Funktionen,,

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Der hier beschriebene Prozessor ist ein Hilfsprozessor, der Datenfelder unter Anwendung der Gleitkommarechnung mit hoher Geschwindigkeit verarbeitet. Er arbeitet als ein dem direkten Speicherzugriff (DMA) dienender peripherer Prozessor, der Daten im Speicher mit minimalem Eingriff von Seiten der Zentraleinheit (CPU) adressiert, abruft, verarbeitet und speichert. Die Operationen sind in einer Serienstruktur (Pipeline-Struktur) organisiert, die eine Überlappung und Bine Parallelschaltung von Funktionen gestattet, damit eine wirksame hohe Geschwindigkeit für aufeinanderfolgende Gruppen von Ausgangsergebnissen erzielt wird.

Vorprogrammierte Festwertspeicher (ROM), die Mikroprogramme enthalten, steuern das Adressieren der Speicherplätze im Zentralspeicher, das Leiten der Daten im Prozessor und die Verarbeitung der Daten.

Da der hier beschriebene Prozessor mikroprogammiert ist, kann vom Benutzer eine Anpassung an Spezialzwecke durch Ändern oder. Modifizierens des Mikroprogramms vorgenommen werden.

Zwei Gruppen von Pufferspeichern dienen dazu, den Bedarf des Prozessors nach dem Hauptspeicher zu reduzieren, wenn itterative Operationen wie die schnelle Fourier-Transformation (FFT) und die Faltung (Filteroperation) durchgeführt werden. Nach der Erfindung wird ein peripherer Prozessor mit SpezialHardware geschaffen, der ein mit Gleitkommarechnung arbeitender schneller Hilfsprozessor ist. Das Verarbeiten, Adressieren, Abrufen und Speichern von Daten im Zentralspeieher erfolgt mit minimalem Eingriff von Seiten der Zentraleinheit (CPU). Wählbare Formate,mikroprogrammierte Festwertspeicher-Steuereinheiten und eine serielle Arbeitsweise (Pipeline-Arbeitsweise) erlauben parallel mit arithmetischen Operationen erfolgende

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Indizierungs-, Zähl- und Speicherzugriffsvorgänge.

Insbesondere ermöglicht das Rechenwerk die Verarbeitung von Feldsignalen. Der Speicher des Prozessors weist zwei unabhängige Abschnitte auf. Eine Leseleitung und eine Schreibleitung verbinden den Zentralspeicher mit den beiden Abschnitten des ProzessorSpeichers und mit dem Rechenwerk. Eine Steuereinrichtung bewirkt das Abwechseln zwischen den zwei Abschnitten des Prozessorspeichers, wobei ein erster Strom aus Datenwörtern zwischen dem Zentralspeicher und dem Prozessorspeicher übertragen wird, während ein gleichzeitiger zweiter Strom zwischen dem Prozessorspeicher und dem Rechenwerk übertragen wird. Die Steuereinrichtung enthält inikr©programmierte Festwertspeicher(ROM), die an das Rechenwerk und an den Prozessorspeicher angeschlossen sind. Eine Zentralspeicher-Adressierungseinheit steuert abhängig von einer der ROM-Steuereinheiten das gleichzeitige Lesen und Schreiben des Zentralspeichers.

Jede. Steuereinheit enthält einen Festwertspeicher ROM mit mehreren Zuständen und mehreren Bits pro Zustand und ein Adreßregister zum Speichern der Adresse für dieAuswahl eines ROM-Zustandes. Ein Testabschnitt (Entscheidungsabschnitt) arbeitet abhängig von ausgewählten programmierbaren Testbits an einem Ausgang des Festwertspeichers für den aktuellen Zustand, wobei die Testbits an eine auswählbare Testlogik zur Überprüfung des Vorhandenseins vorbestimmter Gruppen von Bedingungen angelegt sind. Es sind Einrichtungen vorgesehen, mit denen die Testeinheit betätigt werden kann und mit denen die Adresse des nächsten Zustandes in dem Register abhängig von den Testergebnissen abgespeichert werden kann.

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Ferner werden drei Gruppen von sich gegenseitig ausschließenden Tests von der Testeinheit durchgeführt, und es wird eine von vier Adressen in das Register geladen, wobei eine solche Adresse nur bei Nichterfüllung geladen wird.

In drei unabhängigen Festwertspeichergruppen sind mehrere Zustände aufweisende Prozessor-Lese/Schreib-Programme, Adressierungssteuerpro gramme und Prozeßsteuerprogramme gespeichert,' ROM-Programmzustände werden entsprechend erfüllten Prozeßprüfbedingungen verschoben. Spezielle programmierbare Festwertspeicherbits steuern gemeinsame Kennzeichen, die dazu dienen, die drei ROM-Steuereinheiten zu verbinden (Synchronisieren) .

Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein Systemblockschaltbild des erfindingsgemäßen Prozessors,

Fig.2 ein detailliertes Schaltbild des Speichers und des Rechenwerks des Prozessors,

Fig.3 Einzelheiten der Arbeitsweise und des Aufbaus eines der drei in dem Prozessor enthaltenen Steuerwerke,

Fig.4 die Anwendung des ROM-Bits im Prozessorsteuerwerk zur Steuerung der Speichereinheit,

Fig.5 eine typische Steuerung und Rückstellung der Kennzeichen durch das ROM-Bit und

Fig.6 ein Flußdiagramm auf der Ausführungsebene eines in der Ausführung befindlichen Prozesses_e

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In Fig.1 ist die allgemeine Beziehung zwischen den Komponenten eines Datenfeldprozessors 20, eines Allzweckcomputers 9 sowie der dazwischen angeordneten Schnittstellen dargestellt. Der Computer 9 enthält eine Zentraleinheit 10 (CPU) mit einem Zentralspeicher 11 und einer Speichersteuereinheit 12 (DMAC).

In einer bevorzugten Ausführungsform steht der Prozessor 20 mit dem Direktspeicherzugriffkanal 12 (DMA-Kanal) des Computers 9 in Verbindung. Der Computer 9 ist vorzugsweise der von der Firma Texas Instruments Incorporated, Dallas, Texas, hergestellte und vertriebene Computer mit der Bezeichnung 980A. Dieser Computer ist im Einzelnen in mehreren Handbüchern als Computermodell 980A genauer beschrieben, die von der Firma Texas Instruments Incorporated 1972 herausgegeben worden sind.

Der Computer 9 steht über einen Lesedaten-Ubertragungsweg 21, einen Schreibdatenübertragungsweg 22 und einen Adressierungsübertragung sweg 23 mit dem hier zu beschreibenden Datenfeldprozessor 20 in Verbindung. Der Lesedatenübertragungsweg 21 ist an Baueinheiten angeschlossen, die eine Standardsteuerschnittstelle bilden, wie sie normalerweise mit einem Computer vom Typ 980A verwendet wird. Im vorliegenden Fall ist der Übertragungsweg 21 an eine Steuereinheit 25 für einen automatischen Übertragungsbefehl (ΑΤΙ-Steuereinheit), eine Status Steuereinheit 26 und eine Listensteuereinheit 27 angeschlossen. Die Listensteuereinheit 27 ist über einen Übertragungsweg 28 mit einer Speicher/Abrufsteuereinheit 29 verbunden, an die der Adressierungsübertragungsweg 23 angeschlossen ist.

Der Lesedatenübertragungsweg 21 ist auch mit der Speicheradressierungseinheit 30 verbunden, die über einen Übertragungsweg 31 mit der Speicher/Abruf-Steuereinheit 29 in Verbindung steht. Die StatusSteuereinheit 26 ist mit dem

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Schreibdatenübertragungsweg 22 verbunden. Die Listensteuereinhei t 27 ist mit Hilfe eines Übertragungswegs 22 an die Speicheradressierungseinheit 30 und an einen Datenformatümsetzer 33 angeschlossen.

Es ist zu erkennen, daß die Schnittstelleneinheit 25, 26, 27, 28, 29, 30 und 31 in herkömmlicher Weise dazu dienen, den Fluß von Daten und andrer Informationen zu und vom Speicher 11 zu steuern und Operationen wie Status- und Steuerbefehle zu überwachen. Die ATI-Steuereinheit 25, die Statussteuereinheit 26, die Listensteuereinheit 27 und die Speicher/ Abrufsteuereinheit 29 wirken zusammen bei der Bildung der Schnittstelle zwischen dem Computer und dem Datenfeldprozessor 20.

Der Datenfeldprozessor 20 enthält fünf Hauptbestandteile. Der erste Bestandteil ist ein interner Speicher 40, der in zwei getrennten Speicherabschnitten 41 und 42 mit ihren zugehörigen Adressenzählern und Lese/Schreib-Steuereinheiten 43 organisiert ist»

Der zweite Hauptbestandteil des Prozessors 20 ist ein Rechenwerk 50, der aus einem Rechen- und Leitwerk für Additions-, Subtraktions- und Yerschiebungsvorgänge besteht. Zusätzlich ist in dem Rechenwerk 50 ein Multiplizierabschnitt vorgesehen«,

Ein dritter Hauptbestandteil ist ein Lesesteuerwerk 60, das aus einer Testlogik 61, einem Statusadressen- und Übertragungssteuerwerk 62 und. aus einerGruppe zugehöriger Festwertspeicher 63 besteht.

Ein vierter Hauptbestandteil ist ein Adressensteuerwerk 70, das aus einer Testlogik 71» einem Status-Adressen- und Über-

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tragungssteuerwerk 72 und aus einerGruppe zugehöriger Festwertspeicher 73 besteht.

Ein fünfter Hauptbestandteil der Anordnung ist ein Prozeßsteuerwerk 80, das aus einer Testlogik 81, einem Status-Adressen- und Übertragungssteuerwerk 82 und aus einer Gruppe zugehöriger Festwertspeicher 83 besteht.

Ein sechster Hauptbestandteil des Prozessors 20 ist ein Steuerwerk 90 für gemeinsame Kennzeichen.

Ein Datenausgabe-Übertragungsweg 100, der vom Formatumsetzer 33 ausgeht, ist ein in zwei Richtungen wirksamer Übertragungsweg, nämlich auf den Formatumsetzer zu und von diesem weg. Der Übertragungsweg 100 verbindet auch den internen Speicher 40 mit dem Rechenwerk 50. Ein Prozessorübertragungsweg 101 verbindet das Rechenwerk 50 und den Speicher 40 für einen in zwei Richtungen erfolgenden Datenfluß zwischen dem Speicher 40 und dem Rechenwerk 50.

Die Steuerung des Rechenwerks 50 sowie von Hauptmerkmalen des Speichers 40 erfolgt mit Hilfe des ProzeßSteuerwerks über den ROM-Abschnitt 83. Ausgewählte ROM-Bits sind über den ROM-Steuerübertragungsweg 84 mit dem Rechenwerk 50 und dem Speicher 40 verbunden. Der Speicher 40 wird auch über einen Übertragungsweg 64 gesteuert, der von ausgewählten Bits in der ROM-Gruppe 63 im Steuerwerk 60 ausgeht.

Die Steuerung der Speicheradressierungseinheit 30 erfolgt über den Übertragungsweg 74, der ausgewählte Festwertspeicher der ROM-Gruppe 73 mit der Speicheradressierungseinheit 30 verbindet.

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Die Steuereinheit 90 für gemeinsame Kennzeichen steht mit den drei Steuerwerken über Kanäle 65, 75 und 85 in einer Übertragungsverbindung.

Gemäß der Erfindung ist die Struktur des Prozessors 20 so ausgebildet, daß Operationen äußerst wirksam durchgeführt werden können. Dies ermöglicht die Durchführung äußerst komplizierter Feldtransformationsoperationen in Echtzeit. Insbesondere eignet sich das System für Verarbeitungsvorgänge mit seismischen Daten. Während der Erfassung seismischer Aufzeichnungen werden aus mehreren Bits bestehende seismische Abtastwörter in Multiplexform gesammelt. Die Abtastwerte werden von einer Vielzahl (bis zu 60) getrennten Signalkanälen aufgenommen, wobei jeweils ein Abtastwert im Verlauf von Abtastintervallen abgenommen wird, die vier Millisekunden nicht überschreiten; das bedeutet, daß alle vier Millisekunden 60 Wörter zu je 32 Bits abgenommen werden. Mit Hilfe der hier beschriebenen Anordnung können die Operationen in Echtzeit ausgeführt werden, die bei der Abarbeitung der in der anschließend noch zu beschreibenden Tabelle V angegebenen Befehle beteiligt sind. Der Speicher 40 ist ein mit hoher Geschwindigkeit arbeitender Speicher. Die zugehörigen Steuer- und Recheneinheiten sind so ausgebildet, daß sie für solche, mit hoher Geschwindigkeit -ablaufende. Operationen geeignet sind. Zur Verarbeitung seismischer Daten in Echtzeit wird eine spezielle Verarbeitungsstruktur zusammen mit Baueinheiten eingesetzt, die die schnelle Ausführung eines der ausgewählten Befehle ermöglicht.

In einer Ausführungsform der Erfindung 'bestehen die internen Speicherabschnitte 41 und 42 jeweils aus 256 adressierbaren Speicherplätzen mit jeweils 32 Bits. Es handelt sich dabei um mit hoher Geschwindigkeit arbeitende bipolare Schottky-TTL-Speichereinheiten. Die Speicherabschnitte 41 und 42 sind

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auch für das Adressensteuerwerk 70, das Lesesteuerwerk 60 oder das Prozeßsteuerwerk 80 unabhängig voneinander zugängig.'

Im Normalbetrieb des Systems arbeitet das Adressensteuerwerk und das Lesesteuerwerk 60 ausschließlich mit einem der Speicherabschnitte 41 oder 42, während das Prozeßsteuerwerk 80 ausschließlich mit dem anderen der zwei Speicherabschnitte 41 und 42 arbeitet. Auf diese Weise führt das System zwei getrennte Operationen parallel aus : (a) das Speichern und Abrufen von Daten durch das Lesesteuerwerk 60 und das Adressensteuerwerk 70 und (b) das Verarbeiten der Daten unter der Steuerung durch das Prozeßsteuerwerk 80. Die drei Steuerwerke 60, 70 und 80 arbeiten daher simultan und parallel, so daß die Leistungsfähigkeit des Systems stark erhöht wird.

Die drei Steuerwerke sind über das Steuerwerk 90 für gemeinsame Kennzeichen miteinander synchronisiert, das dazu dient, die spezielle Tätigkeit jedes der Steuerwerke 60, 70 und 80 durch speziell angegebene Tests zur Anzeige des Zustande jedes Steuerwerks zu identifizieren. In einer Ausführungsform der Erfindung bestehen die Bauelemnte der Speicherabschnitte und 42 aus bipolaren Schottky-TTL-Speichern S74S200 . der Firma Texas Instruments Incorporated, die eine Zugriffszeit von maximal 60 Nanosekunden aufweisen.

In Fig.2 sind der Speicher 40 und das Rechenwerk 50 in ihrer gegenseitigen Beziehung zueinander dargestellt worden. In dieser Anordnung ist der DBF-Übertragungsweg 100 über Selektoren 102 und 103 an die Speicherabschnitte 41 bzw. 42 angeschlossen. Auch der DBP-Übertragungsweg 101 ist über die Selektoren 102 und 103 mit den Speicherabschnitten 41 bzw. 42 verbunden. Die Ausgänge der Speicherabschnitte 41 und 42 sind in gleicher Weise über Ausgangsselektoren 104 und 105 geführt.

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Somit sind zwei Ausgangsübertragungswege 106 und 107 vorhanden, von denen jeweils einer das Ausgangssignal des Speicherabschnitts 41 oder das Ausgangssignal des Speicherabschnitts 42 überträgt. Ein Selektorsteuerwerk 108 ist über Verbindungsleitungen 109 an die Selektoren 102, 103, und 105 angeschlossen. Auf diese Weise wird erreicht, daß der Speicherabschnitt 42 zum Abgeben von Daten an das Rechenwerk 50 und zum Empfangen von verarbeiteten Daten vom Rechenwerk 50 eingesetzt wird, während der Speicherabschnitt 41 verarbeitete Daten zum Zentralspeicher 11 sendet und vom Zentralspeicher 11 neue, zu verarbeitende Daten empfängt. Durch eine richtige Betätigung der Selektoren 102 bis 105 werden Parallelbearbeitungsoperatjbnen ausgeführt.

Die Ausgänge von Selektoren 110, 111 und 112 sind an die Übertragungswege DBI, DBP bzw. DBF angeschlossen. Der DBI-Übertragungsweg ist ein Direktübertragungsweg zwischen dem Speicher 40 und dem Rechenwerk 50. Die Übertragungswege DBF und DBP sind die Übertragungswege 100 bzw. 101. Die Übertragungswege DBF und DBP sind an einen Selektor 113 angeschlossen, der seinerseits mit Registern 114 und 115 eines Gleitkomma-Rechenwerks verbunden ist. Die drei Übertragungswege (DBI, DBP und 'DBF) sind über Selektoren 116 und 117 an Eingangsregister 118 bis 121 einer Gleitkomma-Multipliziereinheit angeschlossen. Eine Sinus/Cosinus-Eingabeeinheit 122 ist ebenfalls an die Selektoren 116 und 117 angeschlossen. Die Register 118 und 119 sind mit einem Selektor 123 verbunden. Die Register 120 und 121 sind mit einem Selektor 124 verbunden. Die Ausgänge der Selektoren 123 und 124 dienen als Eingänge eines Multiplizierwerks 125, dessen Ausgang an ein Register 126 angeschlossen ist, das seinerseits mit einem Übertragaddierer 127 verbunden ist. Dessen Ausgang

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ist dann an einen Selektor 128 angeschlossen, der an einem Eingang mit dem DBI-Übertragungsweg verbixnden ist. Der Ausgang des Selektors 128 ist mit dem P-Register 129 verbunden, das an einem Eingang eines A-Registers 130 angeschlossen ist. Ein zugehöriges B-Register 131 ist an zwei Eingängen mit den Registern 114 und 115 verbunden.-He Register 130 und sind an ein Rechenwerk 132 angeschlossen, dessen Ausgang mit dem Register 133 verbunden ist, das seinerseits mit einer Normalisierungseinheit 134 verbunden ist. Der Ausgang des Register 133 ist über eine Leitung 135 an einem zweiten Eingang des A-Registers 130 angeschlossen. Die Normalisierungseinheit 134 ist an jeweils einen Eingang eines W-Registers 136, eines Q-Registers 137 und eines S-Registers 138 angeschlossen. Die Ausgänge der Register 137 und 138 sind mit den dritten und vierten Eingängen der Register 130 und 131 verbunden.Die Ausgänge des W-Registers 136 und des Q-Registers 137 sind an Selektoren 139 und 140 angeschlossen. Die Ausgänge der Selektoren 139 und 140 sind die Übertragungswege 101 bzw. 100.

Nachdem die Beziehung zwischen dem Speicher 40 und dem Rechenwerk 50 dargelegt worden ist, sei nunmehr der Aufbau der Steuerwerke 60, 70 und 80 betrachtet. Allgemein gleichen diese Steuerwerke einander,. Sie enthalten jeweils eine Gruppe von Testlogikeinheiten, eine Statusadressierungs- und Statusübertragungs-Steuereinheit und eine Gruppe von Festwertspeichern. In Fig.3 ist die Anordnung des Steuerwerks 80 als Beispiel dargestellt.

Das Steuerwerk 80 enthält ein Adressenregister 200, das eine Kapazität von 9 Bits hat. Der Inhalt des Registers

200 bildet die Adresse für die Gruppe der Festwertspeicher 201,

Die Festwertspeicher 201 enthalten 512 Statusgrößen mit

jeweils 160 Bits. Die 160 Bits jeder der Festwertspeicher-

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Statusgrößen sind verteilt. Ein Teil dieser Bits erscheint am Übertragungsweg 84 und wird zur Hardwaresteuerung verwendet. Der Rest erscheint am Übertragungsweg 202 und wird zur Steuerung der nächsten Statusübertragung verwendet. Bei dieser Ausführungsform sind 48 der Festwertspeicher-Bits für die nächste Statusgrößenübertragungssteuerung reserviert, und 112 werden zur Hardware-Steuerung eingesetzt. Der Übertragungsweg 84 enthält daher 112 Leitungen, und der Übertragungsweg 202 enthält 48 Leitungen.

Im Betrieb ist die Anfangsadresse im Register 200 die Adresse 0. Die neun Adressenbits im Register 200 erlauben eine Adressierung einer der 512 Statusgrößen im Festwertspeicher 201.

Der Übertragungsweg 202 enthält drei Teilübertragungswege 202b, 202c und 202d mit einer Übertragungskapazität von jeweils 9 Bits. Jeder besteht aus 9 Leitungen zum Anlegen der Adressen B, C und D an einen Adressenwähler 203. Drei zusätzliche Teilübertragungswege 202r, 202s und 202t führen zu Eingängen einer Testlogik-Selektoreinheit 204. Die Übertragungswege 202r, 202s und 202t enthalten jeweils sieben Leitungen. Jede kann somit einen von 128 verschiedenen Tests angeben, der zur Bestimmung der nächsten Adresse im Festwertspeicher 201, die vom Selektor 203 ausgewählt werden soll, unter der Steuerung durch den Selektor 204 ausgeführt werden soll. Die Testlogikselektoreinheit 204 hat daher einen von einer Verbindung 205 gebildeten Ausgang, der zum Selektor 203 führt. Die Tätigkeit des Selektors 203 besteht darin, am Eingang des Adressenregisters 200 den nächsten Statusgrößenspeicherplatz im Festwertspeicher 201 zu liefern. Die Tests a, c und d werden von der Einheit 204 sequentiell abgetastet. Wenn sich einer der Tests als gültig herausstellt, wird der Selektor 203 veranlaßt, an das Register 200 die Adressen der Leitungen A, C oder D anzulegen. Diese von der Einheit 204

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ausgeführten Tests schließen sich gegenseitig aus, so daß nur eine Adresse ausgewählt wird. Wenn keine der Adressen A, C oder D ausgewählt ist, dann wird auf Grund dieser Nichterfüllung die Adresse B ausgewählt und als nächste im Steuerwerk 80 wirksame Adresse an das Register 200 angelegt. Da die Tests a, c und d gegenseitig ausschließlich sind, ist klar, daß dann, wenn keiner von ihnen erfüllt wird, auf Grund dieser Nichterfüllung die Adresse B ausgewählt wird. Die Testlogik für B braucht daher in der Einheit 200 nicht ausgeführt sein; sie ist nicht notwendig.

Es ist zu erkennen, daß eine derzeitige Adresse über einen Übertragungsweg 206 an eine Eins-Additionseinheit 207 angelegt wird, die die Adresse A liefert, die die um .1 erhöhte derzeitige Adresse ist.

Nunmehr ist zu erkennen, daß die oben beschriebene Anordnung eine Gruppe von Steuerbits auswählt, die über die Bit-Leitungen des Übertragungswegs 84 zu verschiedenen Steuerpunkten im System übertragen worden sind. Wie bereits erwähnt wurde, stehen bei der Verwendung von 48 Leitungen im Adressensteuerabschnitt 1a für den nächsten Status die übrigen 112 Leitungen für eine programmierbare Steuerung aus dem Festwertspeicher 201 zur Verfügung, wobei diese übrigen Leitungen über den Übertragungsweg 89 an ausgewählte Steuerpunkte im gesamten System zur Steuerung des Rechenwerks 50, des Speichers 40 und der Adressierungseinheit 30 angeschlossen sind.

Die in Fig.3 dargestellte Anordnung soll hinsichtlich ihrer Struktur als typisch für das Lesesteuerwerk 60, das Adressensteuerwerk 70 und das Prozessteuerwerk 80 verstanden werden. Zwischen den Steuerwerken 60, 70 und 80 sind nur die Anzahl der Adressenbits und die Anzahl und die Art der ausgewählten Tests unterschiedlich.

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Nach Fig.2 werden bei der Steuerung der Speicherabschnitte und 42 die zu jedem Zeitpunkt in ihnen wirksamen Adressen von vier Zählern A, B, C und X gesteuert. Diese Zähler können von Festwertspeicher-Bits ausgewählt werden, und sie sind über Selektoren 210 und 211 mit den Speicherabschnitten 41 und 42 verbunden. Auf diese Weise kann die vom Zählerstand in einen der Zähler A, B, C oder X repräsentierte Adresse zu der Adresse gemacht werden, die dann in den Speicherabschnitten 41 oder 42 benutzt wird.

Fig.4 zeigt die spezielle Art und Weise, in der die am Übertragungsweg 84 von Fig.3 erscheinenden Festwertspeicher-Bits im Zähler X zur Lieferung einer Speicheradresse verwendet werden. Insbesondere sind in Fig.4 zwei NOR-Schaltungen 220 und 221 dargestellt, deren Ausgänge an einen Decodierer angeschlossen sind.Die Ausgangsklemmen 1 und 2 des Decodierers 222 sind am Erhöhungseingang bzw. am Löscheingang des Zählers X angeschlossen. Der Anschluß an den Erhöhungseingang erfolgt über einen Negator 223. Der Zähler X ist mit einer Übertragausgangsleitung 224 und mit einem Ausgangsübertragungsweg 225 aus acht Leitungen versehen, an dem die Speicheradresse abgegeben wird. Die NOR-Schaltungen 220 und 221 werden so betätigt, daß sie eine logische ODER-Verknüpfung der drei Festwertspeicher-Steuerwerke 60, 70 und 80 liefern. Dies erlaubt jedem der Steuerwerke den Zugriff auf die Funktionen des Zählers X. Die Eingangsleitung 220R ist an eine spezielle Bit-Stelle im Festwertspeicher des Lesesteuerwerks 60 angeschlossen. Die Leitung 220A ist an eine spezielle Bit-Speicherstelle im Festwertspeicher des Adressensteuerwerks 70 angeschlossen. Die Leitung 220P ist an eine Bit-Speicherstelle im Festwertspeicher des Prozeßsteuerwerks 80 angeschlossen. In gleicher Weise sind die Leitungen 221R, 221A und 221P an weitere ausgewählte Festwertspeicher-Bit-Stellen der jeweiligen Steuerwerke 60, 70 und 80 angeschlossen.

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In der Praxis repräsentieren die Festwertspeicher-Bits einen hohen Ausgangswert, wenn sie im Festwertspeicher nicht für den Signalwert "0" programmiert sind. Wenn eine der Leitungen 220R, 220A oder 220P einen niedrigen Signalwert führt, dann liegt an der zum Decodierer 222 führenden Ausgangsleitung ein hoher Signalwert. Dieselbe Wirkung tritt an der Ausgangsleitung der NOR-Schaltung 221 für die Eingangsleitungen 221R, 221A und 221P ein.

Der Decodierer 222 liefert somit eine logische Decodierung seiner zwei Eingangsgrößen. Wenn das Ausgangssignal der NOR-Schaltung 220 einen hohen Wert und das Ausgangssignal der NOR-Schaltung 221 einen niedrigen Wert hat, dann ist die zum Zähler führende Erhöhungsleitung freigegeben. Wenn das Ausgangssignal der NOR-Schaltung 221 einen niedrigen Wert und das Ausgangssignal der NOR-Schaltung 220 einen hohen Wert hat, dann ist die Löschleitung des Zählers X freigegeben.

Auf diese Weise wird das Festwertspeicherprogramm dazu verwendet, den Zähler X bei der Erstel7aing einer neuen, an der Leitung 225 erscheinenden Adresse zu steuern oder den Zähler zu löschen, je nachdem, welcher Fall vorliegt. Wenn beide Ausgangssignale der NOR-Schaltungen 220 und 221 einen hohen Wert haben, dann wird keine Operation ausgeführt. Auch wenn beide Ausgangssignaüe der NOR-Schaltungen 220 und 221 einen niedrigen Wert haben, wird keine Operation ausgeführt.

Der Übertragausgang des Zählers X wird bei Testoperationen benutztoBeim Betrieb der Testlogik wie der Einheit 204 von Fig.3 kann ein Test die Feststellung erfordern·, ob der Zählerstand im Zähler X von Fig.4 den Wert 255 hat oder nicht. In anderen Worten heißt das, daß festgestellt werden soll, ob der Zähler X seinen maximalen Zählerstand erreicht hat, der kennzeichnet, daß er die letzte Adresse im Speicher erreicht hat. Einer der Tests kann daher darin bestehen,

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den Zustand an der Leitung 224 abzutasten und in Abhängigkeit von diesem Zustand eine angegebene nächste Adresse mit Hilfe des Selektors 203 von Fig.3 auszuwählen.

In Fig.2 sind drei weitere Zähler A, B und C dargestellt.' Die Arbeitsweise des Zählers X ist repräsentativ für die Art und Weise angegeben worden, in der die Steuerwerke 60, 70 und 80 über alle Zähler A, B, C und X mit dem Speicher zusammenwirken.

In Fig.5 ist dargestellt, wie das Steuerwerk 90 für gemeinsame Kennzeichen eingesetzt wird. In der vorliegenden Ausführungsform wird das Kennzeichenbit PCF gesetzt, damit es anzeigt, wenn ein Prozeß beendet ist. Wenn beispielsweise in Fig.4 ein Test feststellt, daß der Ausgang des Zählers X auf dem Zählerstand 255 steht, dann zeigt dies an, daß die Daten in einem der zwei Speicherabschnitte 41 und 42 des Speichers 40 vollständig verarbeitet worden sind und für die Rückspeicherung der Verarbeiteten Ergebnisse in den Zentralspeicher 11 bereit si/id. Zur Meldung dieser Bedingung wählt das Prozeßsteuerwerk 80 beim Erkennen, daß der Zähler X den Zählerstand 255 erreicht hat, im Festwertspeicher 83 eine nächste Adresse aus, die ein Ausgangs-Bit enthält, das die Beendigung des Prozesses kennzeichnet; das bedeutet, daß dieses Bit dazu dient, das Prozeßbeendigungskennzeichen zu setzen. Dieses Festwertspeicher-Bit wird über die Leitung 230 durch einen Negator 231 einem Flipflop 232 zugeführt. Das an der Leitung 233 erscheinende Q-Ausgangssignal des Flipflops 232 ist somit das in der Einheit 16 erscheinende Prozeßbeendigungskennzeichen.

Das Adressensteuerwerk 70 prüft bei der Ausführung seiner Funktionen das Kennzeichen an der Leitung 233. Wenn das Adressensteuerwerk 70 das Kennzeichen an der Leitung 233

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gesetzt vorfindet, löst es das Kennzeichen durch Anlegen eines Eingangssignals an der Leitung 234, und es betätigt auch die Selektorsteuereinheit 108 von Fig.2, damit die Selektoren 102 bis 105 so geschaltet werden, daß sie wieder die Rollen bezeichnen, die die zwei Abschnitte des Speichers spielen.

In Fig.6 ist ein typisches Flußdiagramm einer Ausführungsfolge für den Prozessor 20 von Fig.1 dargestellt. Fig.6 zeigt den Prozeßablauf, wie er vom Prozeßsteuerwerk 80 gesteuert wird. Dabei sind die Punkte desProzesses angegeben, bei denen die 5teuerkennzeichen gesetzt und für die Verwendung bei verschiedenen Tests durch die anderen Steuerwerke 60 und zur Verfügung gestellt werden. Die in Fig.6 angegebene Operation ist in der nachfolgenden Tabelle I angegeben.

Tabelle I

300 Beginn bei Statusadresse 0;

301 Warten, bis Listenabruf durch das Listensteuerwerk beendet ist;

302 Listen sind vollendet worden,der Prozeß beginnt, und die Serienanordnung der Baueinheiten (Pipeline) ist initialisiert;

303 Zähler A ist auf 0 gelöscht;

304 Warten auf das Setzen des Abrufbeendigungskennzeichens durch das Lesesteuerwerk;

305 Nach dem Setzen des Abrufbeendigungskennzeichens wird dieses Kennzeichen rückgesetzt, und die Ausführung des Prozesses beginnt;

306 Ausführen des vom Festwertspeicherprogramm angegebenen Prozesses mit einem oder mehreren bestimmten Speicherabtastwerten;

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Tabelle I (Fortsetzung )

306a Erniedrigen des Standes des Elementzählers B; 306b Erhöhen des Standes des Speicherzählers A;

Überprüfen, ob die gesamte Anzahl der Elemente verarbeitet worden ist (ECS=O);

Wenn die gesamte Anzahl verarbeitet worden ist, dann wird das SRF-Kennzeichen gesetzt, damit gemeldet wird, daß der Pufferspeicher bereit ist; das gesetzte Prozeßbeendigungskennzeichen PCF zeigt an, daß alle Elemente verarbeitet worden sind; Ausgang zum Status 000;

Wenn nicht alle Elemente verarbeitet sind, wird geprüft, ob der Stand des Zählers A gleich 255 ist; wenn nicht, wird die Ausführung der Schleife für weitere Abtastwerte wiederholt, bis der Stand des Zählers B ungleich 0 und der Stand des Zählers A gleich 255 ist;

310 Wenn derStand des Zählers A gleich 255 ist,

erfolgt Eintritt in einen neuen Status, in dem das Pufferspeicherbereitkennzeichen gesetzt wird; es folgt eine Rückkehr, und es wird auf das Setzen des Abrufbeendigungskennzeichens durch das Lesesteuerwerk 60 gewartet; diese Folge läuft bis zum . Stand 0 des Zählers B weiter.

5098Λ8/0985

Der Arbeitsablauf des Prozessors 20 beginnt mit zwei
Steuerlisten :(1) einem automatischen Übertragungsbefehl (ATI) und (2) einer Befehlsinitialisierungsliste (CIL).

Zum Starten der Prozessoroperation gibt die Zentraleinheit (CPU) einen ΑΤΙ-Befehl an den Prozessor 20 ab. Das erste Wort des in der Tabelle II angegebenen ΑΤΙ-Befehls wird
dazu verwendet, den Prozessor 20 zu initialisieren und
die Betriebssteuerungen zu kennzeichnen. Das zweite Wort des ΑΤΙ-Befehls wird dazu verwendet, im Zentralspeicher (CM) den Speicherplatz des Anfangs der Befehlsinitialisierungsliste (CIL) anzugeben. Im Anschluß an die zwei ATI-Wörter speichert der Prozessor 20 einen anfänglichen Gesamtnullstatus, damit angezeigt wird, daß der ΑΤΙ-Befehl angenommen worden ist und daß der Prozessor den Befehl ausführt.

Tabelle II

Format des ATI-Befehls

7 8 9 10 11 12 13 14 15

ATI-1

ATI-2

CPU-Operationscode RMI	Speicherstartadresse	^C0	^C1	DEV	15
0

R = Rücksetzen M ss Wartungsbetrieb I ss CPU sperren

C = Steuerbefehl (START, HALT, FORTSETZUNG) DEV = adressiertes DMAC-Gerät

5 0 8 8 4 8/0985

R = Rücksetzen; Der Prozessor 20 nimmt bei R = 1 jederzeit einen ΑΤΙ-Befehl an. Dies bewirkt ein unbedingtes Rücksetzen ohne Statusaufstellung. Wenn der Prozessor bei Feststellung eines ΑΤΙ-Befehls mit R=O besetzt ist, dann wird dieser ΑΤΙ-Befehl entsprechend der Tabelle III interpretiert. Wenn beim ersten ΑΤΙ-Wort ein Paritätsfehler festgestellt wird, wird der Rücksetzbefehl nicht ausgeführt, wenn er angegeben wird. Für jeden ATI-oder Listenparitätsfehler wird ein Unterbrechungs- und Abspeicherstatus ausgegeben, und der Befehl wird beendet.

M = Wartungsbetrieb; Der Prozessor 20 ist ein mit hoher Geschwindigkeit arbeitendes Gerät. Die meisten Operationen erfordern aufeinanderfolgende Speicherzyklen zum Abrufen und Speichern von Daten. Dabei hat der Prozessor 20 Zugriff zu allen Speicherzyklen, und er hindert die Zentraleinheit daran, einen Zugriff auf den Speicher zu erhalten. Wenn das M-Bit auf den Wert "1" gesetzt ist, wird es dazu verwendet, den Prozessor 20 zu einem Speieherzugriff in abwechselnden Speicherzyklen zu veranlassen, wenn eine Bedingung auftritt, bei der normalerweise aufeinanderfolgende Zyklen erforderlich wären. Dieses Bit ist für jede ATI-Operation programmierbar, und es erlaubt der Zentraleinheit 10, zumindest in abwechselnden Speicherzyklen einen Speicherzugriff auszuüben, wenn es auf den Wert "1" gesetzt ist. Dieses Bit kann durch Ausgeben des entsprechenden ΑΤΙ-Befehls "Fortsetzung" jederzeit geändert werden (besetzt, angehalten oder frei).

T = CPU Sperren; Wenn ein ΑΤΙ-Befehl angenommen wird, bei dem dieses Bit einen hohen Wert hat (I= 1), hindert der Prozessor 20 die Zentraleinheit 10 daran, Speicherzyklen zu erfassen, bis die Operation beendet -ist (Aus-

509848/0985

führung der zuletzt verketteten Liste). Dieses Bit kann von einem Befehl "Fortsetzung" nicht geändert werden.

CqC₁ = Steuerbefehl: Dieses aus zwei Bits bestehende Feld wird dazu verwendet, den ΑΤΙ-Befehl als einen der folgenden vier Befehle zu definieren:

00 = START;

01 = HALT;

10 = FORTSETZUNG; und

11 = unzulässig.

Bei richtiger Adressierung· wird ein ΑΤΙ-Befehl vom Prozessor 20 jederzeit angenommen. Daher kann ein ATI-Befehl im Besetzt-, Halte- oder Frei-Zustand abgegeben werden, und die Interpretation des Steuerbefehls hängt vom Besetztstatus ab. Die Tabelle III zeigt die genaue Interpretation der ΑΤΙ-Befehle, die vom Besetzt-, Halt-oder Frei-Status abhängt.

5 09848/0985

Tabelle III

RUcksetzen

Wartungsbetrieb CPU Sperren J jSteuerbefehl

^C0^C1

DBV

ATP Punktion

CD CXD ■J>-CO \ O

(START)

(HALT)

(PORTSETZUNG)

OXXO X X

MI

OXXO X X X X

O M X 1 Λ0

MX M X

O X X 1 X : zeigt "unbeachtet¹¹ an.

besetzt angehalten frei

irgendein ATP Besetzt-Status, Unterbrechung, Halt Beeetzt-Status, Unterbrechung, Halt Beginn einer neuen Operation

Halt-Operation

Portsetzung, M' annehmen
Fortsetzung, M annehmen
NO-OP

unzulässige Operation

Normalerweise wird ein Befehl "STARi»dazu verwendet, eine neue Operation einzuleiten; er wird gewöhnlich dann ausgegeben, wenn der Prozessor 20 frei ist. Unter dieser Bedingung interpretiert der Prozessor das zweite Wort des ΑΤΙ-Befehls als den AnfangsSpeicherplatz im Zentralspeicher zum Abrufen der Befehlsinitialisierungsliste CIL, die für die Operation erforderlich ist.

Wenn im besetzten oder angehaltenen Zustand des Prozessors 20 der Befehl "START" ausgegeben wird, antwortet der Prozessor 20 darauf mit einem unzulässigen (Besetzt) Status, einem Unterbrechungstatus oder einem Haltstatus;¹ Hier ist zu beachten, daß das I-Bit (CPU sperren) und das M-Bit (Wartebetrieb) nicht beachtet werden.

Ein Befehl "HALT" wird normalerweise ausgegeben, wenn der Prozessor 20 besetzt ist, und er wird dazu verwendet, die in Bearbeitung befindliche Operation zeitweise anzuhalten.Wonn der Befehl "HALT" ausgegeben wird, während sich der Prozessor 20 im Halt-Status oder im Frei-Status befindet, hat der Befehl die Funktion "Keine Operation" (NOR OP), was bedeutet, daß er ignoriert wird.

Ein Befehl "FORTSETZUNG" wird normalerweise dazu verwendet, eine Operation weiterzuführen, die vorher von einem Steuerbefehl "HALT" angehalten worden ist. Wenn ein Befehl "FORTSETZUNG" ausgegeben wird, während der Prozessor 20 besetzt odär angehalten ist, nimmt der Prozessor 20 jede Änderung des M-Bits an, und er setzt seine derzeitige Operation ohne Unterbrechung fortoWird der Befehl »FORTSETZUNG" ausgegeben, während der Prozessor ^O frei ist, hat der Befehl die Funktion "Keine Operation "(NO OP), was bedeutet, daß er ignoriert wird.

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Alle Ausführungsbefehle im Prozessor 20 erfordern eine Befehlsinitialisierungsliste CIL, wie sie in derTabelle IV angegeben ist. Jede Befehlsinitialisierungsliste CIL besetzt im Speicher 11 zusammenhängende Speicherplätze. Die Anzahl von Wörtern in der Liste hängt von dem in der Tabelle V angegebenen Befehl ab. Die Anzahl der Listenwörter für Jeden Befehl ist fest, doch ist sie von Befehl zu Befehl unterschiedlich.Das Format der Befehlsinitialisierungsliste CIL ist zwar befehlsabhängig, doch sind gewisse allgemeine Merkmale gemeinsam vorhanden. Die meisten Befehle erfordern bis zu drei Felder, die aus zwei Eingangsfeldern und aus einem Ausgangsfeld bestehen.Einige höhere Operationen erfordern zusätzliche Steuerfelder, die allgemein im Festkommaformat vorliegen und in aufeinanderfolgenden Speicherplätzen im Speicher 11 gespeichert sind.

Tabelle IV
Grundlegende Befehlsinitialisierungsliste CIL

Prozessorbefehlswort Element-Anzahl-Wort

Formatspezifikation für Vektor A Adressenerhöhung für Vektor A Startadresse für Vektor A Formatspezifikation für Vektor B Adressenerhöhung für Vektor B Startadresse für Vektor B Formatspezifikation für Vektor C Adressenerhöhung für Vektor C Startadresse für Vektor C Adresse für maximalen Exponenten Adresse der nächsten Liste

* enthalten, wenn erweitertes Format angegeben ist (E = 1)

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1	PCW
2	NOEW
3	*FSA
&	AIA
5	SAA
6	*FSB
7	AIB
8	SAB
9	*FSC
10	AIC
11	SAC
12	AME
13	ANL

Die normale Befehlsinitialisierungsliste besteht aus 13 Spezifikationswörtern, die dazu verwendet werden, die Operation des Prozessors 20 und die von der Operation benutzten oder erzeugten Parameter vollständig anzugeben. Die Tabelle IV enthält diese normale Gruppe von Listenwörtern. Für höhere Operationen, die zusätzliche Listenwörter erfordern, wird die Liste einfach zur Angabe dieser zusätzlichen Wörter erweitert.

Das erste Wort der Befehlsinitialisierungsliste ist ein Prozessorbefehlswort (PCW), dessen Format in der Tabelle V angegeben ist.

Tabelle V

PCW - Format

0	1	2	3	4	5	6	7	8 9 10 11 12 13 14 15
C	D	P	E			K	Σ	Operations-Codegruppe

C = Anschluß

D = max.Exponenten feststellen P = programmgesteuerte Unterbrechung E = erweitertes Format K = Stapelungsoption Σ = Summierungsoption OP CODE = AATP - Operationscodegruppe

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Das Prozessorbefehlswort PCW wird erhalten und es kennzeichnet den Befehl.Di© vollständige Liste wird erfaßt. Der Prozessor 20 beginnt dann mit der Ausführung des angegebenen Befehls* Die Befehlsverarbeitung stört in keiner V/eise die Datenverarbeitung durch die Zentraleinheit 10, außer wenn ein Konflikt beim Speicherzugriff auftritt. Der Prozessor 20 ist eine mit hoher Geschwindigkeit arbeitende, nicht zeitkritische Peripherieeinheit.Sie hat eine niedrigere Zugriffspriorität als alle anderen Geräte mit Direktzugriff auf den Speicher (DMA-Geräte) erhalten. Der Prozessor 20 fährt mit der Ausführung des Befehls (also mit dem Abrufen von Daten und dem Speichern von Ergebnissen ) fort, bis der Befehl beendet ist. Nach Beendigung des Befehls wird das Anschlußbit geprüft; wenn ein Anschluß angezeigt wird, wird die nächste Befehlsinitialisierungsliste erfaßt, und der angegebene Befehl wird ausgeführt. Dieser Vorgang wird fortgesetzt, bis kein Anschluß mehr angegeben ist. Wenn die Operation beendet ist, wird das Statusbit für die Opera tionsbeendigung eingeschaltet, und die Statusabspeicher- und Unterbrechungsfolge wird ausgeführt. Am Ende jedes Befehls kann wahlweise eine Unterbrechung abgegeben werden. Mit jeder dieser Unterbrechungen wird der Status abgespeichert, und der Prozessor 20 hält an. Die Operation kann durch einen ΑΤΙ-Befehl "FORTSETZUNG" wieder ausgelöst werden. Das Prozessorbefehlswort PCW enthält eine Wahlangabe (E), die die Wahlmöglichkeit eines erweiterten Formats oder eines eingeschränkten Formats bezeichnet. Bei erweitertem Format (Bit E = 1) können drei Vektoren A, B und C unabhängige Formate aufweisen. Aus diesem Grund müssen die Formatspezifikationsworter für diese Vektoren angegeben' werden. Bei der Wahlmöglichkeit des eingeschränkten Formats (E = 0) sind die Format-

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- 23 -

Spezifikationswörter für die Vektoren A, B und C nicht als ein Teil der Software-Liste enthalten. Das Vektorformat ist daher als eine Gleitkommagröße mit 32 Bits gekennzeichnet. Die normale Sof.tware-Liste besteht in diesem Fall aus nur 10 Listenwörtern.

C = Anschluß: Dieses Bit wird dazu verwendet, eine Verkettung von Befehlsoperationen zu ermöglichen. Wenn es auf den Wert "1" gesetzt ist, ist ein Anschluß angezeigt, und nach Beendigung eines vorhandenen Befehls wird die nächste Befehlsinitialisierungsliste CIL abgerufen. Der neue angegebene Befehl wird dann ausgeführt. Dieses Verfahren erlaubt eine unbestimmte Verkettung, ohne daß ein neuer ΑΤΙ-Befehl erforderlich ist.

D = Maximales Element feststellen: Wenn die Wahlmöglichkeit zur Feststellung des maximalen Elements angegeben ist (D=1), dann wird der Exponent jedes im Zentralspeicher 11 abzuspeichernden Ergebnisses mit einem internen Bezugsexponenten verglichen, der gleich dem größten angetroffenen Exponenten gehalten ist. Der Anfangswert des Bezugsexponenten wird vom Programm an der Speicherstelle zugeführt, an der der Ergebnisexponent abzuspeichern ist (AME). Am Ende der Be'fehlsoperation ist der maximale Exponent zusammen mit dem "Vorzeichen im Zentralspeicher 11 an dem Speicherplatz (AME) abgespeichert, der vom Listenwort B angegeben ist. Dieses Wort hat folgendes Format

S

Exponent

nicht benutzt

S = Vorzeichen

7 = niedrigstwertiges Bit (LSB)

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P = Programmgesteuerte Unterbrechung; Der Prozessor 20 speichert unmittelbar nach dem Empfang eines ATI-Befehls "START" ( im Freizustand) einen Anfangsstatus.Dieser Anfangsstatus hat stets insgesamt den Wert "0", und es wird keine Unterbrechung erzeugt. Der Zweck dieses Anfangsstatus besteht darin, der Zentraleinheit CPU anzuzeigen, daß der Prozessor 20 einen ΑΤΙ-Befehl erfolgreich angenommen hat und mit der Ausführung der angezeigten Operation begonnen hat.

Wenn die Möglichkeit der programmgesteuerten Unterbrechung für einen Listenbefehl gewählt ist (P = 1), dann speichert der Prozessor 20 bei Beendigung der Befehlsausführung den Status, und er erzeugt eine Unterbrechung und hält an. Alle Statusbedingungen von der letzten Statusabspeicheroperation bis zur derzeitigen Statusabspeicherung werden zusammengestellt, und das Statusregister des Prozessors 20 wird reinitialisiert (auf 0 gelöscht). Die Operation kann durch einen Fortsetzungsbefehl wieder aufgenommen werden, oder sie kann durch einen Rücksetzbefehl beendet werden. Für P = 1 wird die Folge aus programmgesteuerter Unterbrechung und Statusabspeicherung bei Beendigung des Befehls nicht ausgeführt.

Bei Beendigung einer BefefrfeDperation, bei der kein Anschluß angezeigt wird, ist die ATI-Operation als beendet definiert, und es erfolgt stets eine Statusaufstellung. Das Statusbit 0 (für "Operation beendet") hat den hohen Signalwert (1). Wenn P (programmgesteuerte Unterbrechung) angezeigt wird, wird mit diesem Gerätestatus auch eine Unterbrechung erzeugt. Bei P=O wird keine Unterbrechung erzeugt.

Wenn während der Ausführung eines Befehls eine Abbruchbedingung eintritt, bewirkt der Prozessor 20 die Unterbrechung

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der ablaufenden Operation, die Abspeicherung des Status, die Unterbrechung der Zentraleinheit 10, und er kehrt

in den Leerlaufzustand zurück. Der Status akkumuliert sich aus dem letzten zusammengestellten Status. Das Statusbit (für Operation beendet) hat einen hohen Signalwert, und auch die Bits 1 oder 2 (für Abbruchbedingung) haben einen hohen

Wenn ein ΑΤΙ-Befehl "START" ausgegeben wird, während der Prozessor 20 besetzt oder angehalten ist, dann antwortet er darauf mit einem Abspeicherstatus, einer Unterbrechung oder einem Halt. Der Status gibt Bit 15 (unzulässiger ATI-Befehl) mit hohem Wert an. Die Befehlsausführung kann durch einen Fortsetzungsbefehl wieder aufgenommen oder durch einen Rücksetzbefehl beendet werden.

E = erweitertes Format; Wenn diese Möglichkeit gewählt ist (E =1), ist für jeden Vektor die Möglichkeit des erweiterten Formats erlaubt, und die Formatspezifikationswörter müssen für jeden Vektor angegeben und in der Liste enthalten sein.

Wenn dieses Bit den Viert "0" hat, ist das Format für jeden Vektor auf die Gleitkommadarstellung beschränkt, und die Wert--,Vorzeichen-und Maßstabangaben für jeden Vektor sind nicht anwendbar und nehmen den Wert "0" an.Die Formatspezifikationswörter für die Vektoren A, B und C sind nicht als Teil der Liste enthalten, und ihre Positionen werden für nachfolgende Listenwörter benutzt. Diese Wahlmöglichkeit erlaubt vereinfachte Befehlsinitialisierungslisten CIL für Operationen, die Gleitkommavektoren sowohl benutzen als auch erzeugen.

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K = Stapelungsoption; Die Stapelungsoption wird angezeigt, wenn das entsprechende Bit auf den Wert "1" gesetzt ist. Die Stapelungsoption und die Summierungsoption sind für alle arithmetischen Operationen und für einige höhere Operationen zulässig, wie in der Tabelle VI angegeben ist.

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Tabelle VI

ΑΤΙ-Befehl»START"

im Besetztzustand von

	C=*1	ATI	Liste 1	Operation	Anfangsstatus	P=1	Operation	C=O	Operation
		Gesamtnull	Liste 2	Status abspeichern	Psi	C=O Status
	P=O	abspeichern	Unterere chung	Liste 3	abspeichern
		Halt,		P=1 Unterbrechung
		O -*· Status	Status abspeichern	frei
	Status		Unterbre chung	O —· Status ι
	Gesamtnull	Status	Halt	ro Status ι
cn O		unzulässiger ATI	Q-* Status	kumulativer Status,
to co -C-		und kumulativer ·	Status,	Operation beendet,
CP		Status	kumulativer Sta	kumulativer Status
σ ep			tus,
OO			normalervrei se
Crt		insgesamt O

Beachtet kumulativer Status stammt vom zuletzt aufgestellten Status

Für alle anderen Operationen werden die Stapelungsoption und die Summierungsoption nicht beachtet und als Null angesehen.

Wenn die Stapelungsoption gewählt ist (K = 1) werden die Ergebnisse jeder Operation zum entsprechenden dritten Feldelement addiert und anstelle dieses Elements abgespeichert. Ein Beispiel ist in der Tabelle VII angegeben.

Tabelle VII K Σ Operation

OO ^ci ^{= a}i * ^bi

0 1 C= ia_i*b_i

10 ^Ci ^{= C}i ^{+ a}i ' ^i

11 C=C + Za₁' b_±

Σ a Summierungsoption; Diese Angabe ist ebenso wie die Stapelungsoption für viele arithmetische Operationen zulässig. Wenn sie ausgewählt ist (Σ= 1), werden die Ergebnisse arithmetischer Operationen intern summiert und nicht einzeln zum .Zentralspeicher 11 zurückgegeben. Wenn die angegebene Anzahl von Operationen beendet ist, wird die akkumulierte Summe zum Zentralspeicher 11 zurückgegeben, wie von der Stapelungsoption bestimmt wird.

OP CODE (Prozessor 20) Der Prozessor 20 ist so organisiert, daß er eine Anzahl von sich wiederholenden Operationen an Reihen aufeinanderfolgender Daten (strings) ausführt.

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Mehrere Operationen sind Grundrechnungsarten, nämlich Addition, Subtraktion, Multiplikation und Division. AndereOperationen sind höherer Art ; ihre Durchführung erfolgt mit Hilfe von Algorithmen, die von einfacheren Grundoperationen Gebrauch machen.

Alle Operationen des Prozessors 20 werden von einem aus 8 Bits bestehenden Feld (8 bis 15) des Prozessorbefehlsworts PCT folgendermaßen angegeben:

6 7 8 11 12 ..........15

Operations-C odojgrupp e

Die meisten Operationen können mit Hilfe der Stapelungsoption und der Summierungsoption modifiziert werden. Das Bitfeld (12 bis 15) wird bei Nullinhalt des Bitfelds ( 8 bis 11) dazu verwendet, die Grundtypenbewegung (Move),Abtastung, reelle Arithmetik und komplexe Arithmetik anzugeben, wobei für jeden Grundtyp mit Ausnahme des Grundtyps Abtastung die Wahlmöglichkeit für Stapelung und Summierung gegeben ist.

Das Bitfeld (8 bis 15) wird zur Angabe höherer Operationen verwendet. Die Stapelungsoption ist nur für gewisse angegebene "höhere Operationen zulässig. Für höhere Operationen, bei denen die Stapelungsoption und/oder die Summierungsoption nicht zulässig sind, werden die K-und/oder Σ-Felder nicht beachtet und als Null angenommen.

Listenwort 2:

Anzahl der Elementwörter (NOEW): Dieses Wort der meisten Befehlsinitialisierungslisten CIL wird dazu verwendet, die Anzahl der Operationsfolgen vor der Beendigung anzugeben. Insbesondere bezeichnet dieses Wort die Anzahl der vom

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ausgeführten Befehl zu erzeugenden Aüsgangsergebniselemente, wenn die Ausgangsgröße ein Vektor ist, öder die Anzahl der Elemente im Eingangsvektorfeld, wenn die Ausgangsgröße eine skalara Größe ist. Das Wort NÖEWist eine positive ganze 2ahl mit 16 Bits mit dem
interpretiert wird«

mit 16 Bits mit dem Wert 1 Ms 2¹⁶, wobei 0 als 2¹

kistetiwdrter 3 "bis 11 (Feldspezifikationswörter): Jed^s Vektorfeld wird von 3 Wörtern vollständig beschrieben, die als Feld« äpezifikationswörter (ASW) bezeichnet sind und aus den folgenden Wörtern für jeden Vektor A, B und C bestehen:

PSA: Formatspezifikation für Vektor A AIA: Adressenerhöhung für Vektor A SAA: Startadresse für Vektor A.

Für jedes primäre Feld enthalt die Befehlsinitialisierungsliste ClL Felder, die zur Festlegung der Eigenschaften des Feldes und seiner Elemente benutzt werden. Es gibt zwar Ausnahmen, die in den Befehlsbeschreibungen im Einzelnen angegeben sind, doch wird jedes primäre Feld von einem aus 48 Bits bestehenden Feldspezifikationswort (ASW) in der Befehlsinitialisierungsliste beschrieben. Die vollständige Befehlsinitialisierungsliste CiL enthalt drei ASW-Gruppen aus jeweils 3 Wörtern, wenn 1 den Wert 1 hat, öder aus jeweils zwei Wörtern , wenn I den Wert 0 hat, wie in der Tabelle VIII angegeben ist*

fabtlie VIII

FSA (E=1) nur

0 12	3	4 7 15
Format	V	S J Maßstabsfaktor
	Adressenerhöhung
Startadresse

509848/098S

Das Grundprogramm-Befehlsformat für die meisten Operationen des Prozessors 20 ist in der Tabelle IX zusammengefaßt.

Tabelle IX

O 7	8	9	10	11 12	13 14 15	Listenstartadresse
CPU-OD-Code grupp e	R	M	I	^C0 ^C1	Gerät

O

1 2

3

4

5 6

7 8 15

Format

V

S

Maßstabsfaktor

Adressenerhöhung A

Format

V

S

Maßstab sfaktor

Adressenerhöhung B

Format

V

S

Maßstabsfaktor

Adressenerhöhung C

PCW

C

D P

E

K

Σ j Operations-Codegruppe

Startadresse A

Startadresse B

Startadresse C

NOEW

Element-Anzahl-Wort

Adresse für max_eExponenten

*FSA

Adresse der nächsten Liste

AIA

SAA

*FSB

AIB

SAB

*FSB

AIC

SAC

AME

ANL

R =s Rücksetzen

M = Wartungsbetrieb

I = CPU sperren

C₀C₁ = Ein/Ausgabe-Geräte-Steuerung( START, HALT, FORT

DEVICE = DEMAC-Geräteadresse für ATP -SETZUNG)

C = Anschlußoption

D = max.Exponenten feststellen

P = programmgesteuerte Unterbrechung

E = erweitertes Format

K = Stapelungsoption

Σ = Summierungsoption

F = Vektorformat

V s= Vektorwfirtoption

S = Vektorvorzeichenoption

SCALE = Vektormaßstabsfaktor

* nicht in der Liste, wenn E=O(erweitertes Format nicht angegeben)

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F = FORMAT: Dieses aus drei Bits bestehende Feld der

Formatspezifikation FSA wird zur Angabe des Formats des entsprechenden Datenfeldes benutzt. Das Datenformat kann eines von fünf Typen von Eingangsdatenfeldern oder eines von vier Typen von Ausgangsdatenfeldern sein. Jedes Datenfeld kann unabhängig so angegeben sein, wie die Tabelle X zeigt.

Tabelle X 0 12

el

32-Bit-Gleitkommaformat i6-Bit-Festkommaformat 32-Bit-980A-Festkommaformat 32-Bit-ASC-Festkommaformat 32-Bit-Übersetzungsformat nur für Eingaben

( Unzulässige Codegruppen )

Einzelheiten bezüglich dieser Formate sind in der Tabelle XI angegeben.

I EORMATl	O	O
O	O	1
O	1	O
O	1	1
O	O	O
1	O	1
1	1	O
1	1	1
1

50 9848/0 985

Tabelle XI

16-Bit-Festkommaformat;

MSB LSB O 1 15

[S Γ Binärzahl '

52-Bit-ASC-Festkommaformat;

MSB LSB

O 1 31

IS I Binärzahl j

32-Bit-980A-Festkommaformat:

MSB LSB

0 1 15 16

|S I Binärzahl IS[Binärzahl \

1) Das Vorzeichenttit hat bei positiven Daten den Wert "0" und bei negativen Daten den Wert "1".

2) Der Binärpunkt liegt rechts des niedrigstwertigen Bits LSB.

3) Das Vorzeichenbit und die Binärzahl werden für negative Zahlen im Zweier-Komplement dargestellt.

52-Bit-Gleitkommaformat:

MSB LSB

0 1 7 8 31

fs I Gleitkommaexponent (C) \ binärer Bruchteil (F) I

1 )Das Vorzeichenbit hat für positive Daten den Wert ¹¹O" und für negative Daten den Wert "1".

2)Der Binärpunkt liegt links des höchstwertigen Bits MSB des binären Bruchteils.

3) Vorzeichen und Bruchteil werden in Vorzeichen/Größendarstellung wiedergegeben.

4) Der Gleitkommaexponent ist ein um eine bestimmte Zahl erhöhter Exponent, der den Dezimalbereich 16~

bis 16⁺ ^ repräsentiert.

5 0 9 8 4 8/0985

Tabelle XI (Fortsetzung)

5) Die von der obigen GIeitkommadarstellung angegeben Zahl ist:

N=SxFx 16^C~⁶⁴1O

32-Bitr-Übersetzungsformat nur für Eingabedaten:

MSB

0 1 15 16 25 26 51"

IS I Binärzahl(N) | 00000000 \ GAIN j

1) Das Vorzeichenbit hat für positive Daten den Wert "0" Tand für negative Daten den Wert "1^ir.

2) Der Binärpunkt liegt rechts des niedrigstwertigen Bits LSB.

3) Vorzeichen und Bruchteil werden bei negativen Zahlan im Zweier-Komplement dargestellt.

4) Das Feld "GAIN" ist ein aus 6 Bits bestehender Exponent zur Basis 2, der die angelegte Verstärkung repräsentiert,

5) Die durch diese Formatdarstellung angegebene Zahl ist:

N=SxNx2- ^GAIN

848/0 985

V = Wert: Die Wert-Option ist nur bei Eingangsdatenfeldern anwendbar;sie gibt an, daß die betroffenen Feldelemente als algebraische Größen (normal) oder als absolute Größen (positive Zahlengröße) zu behandeln sind. Das bedeutet, daß bei Auswahl der Absolut-Option die Eingangsdaten in eine positive absolute Größe umgewandelt werden müssen, ehe sie auf den anwendbaren Algorithmus angewendet werden.

Bei Operationen, bei denen die Stapelungsoption zugelassen und ausgewählt ist, kann das Ausgangsfeld wieder als Eingangsgröße verwendet werden. Wenn es als Eingangsgröße verwendet wird, ist die Wert-Option anwendbar. Zweckmässigerweise kann aamit festgestellt werden, daß die Wert-Option auf alle Eingangsdatenfelder angewendet werden kann. Dabei gilt:

V=O: algebraisch (normal); und V = 1 : in Absolutwert umwandeln.

S = Vorzeichen: Die Vorzeichen-Option kann ebenso wie die Wert-Option nur auf Eingangsdatenfelder angewendet werden. Dieses Bit wird für die Angabe verwendet, daß die Eingangsdaten für das bezeichnete Eingangsfeld mit normalem Vorzeichen zu behandeln sind oder daß das Vorzeichen umgekehrt werden soll.

Ein offensichtlicher Anwendungsfall für das umgekehrte Vorzeichen ist die Durchführung der Subtraktion unter Verwendung einer Komplementierungs- und Additionsoperation:

S=O: Normales Vorzeichen, und S = 1 : umgekehrtes Vorzeichen.

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Maßstabsf aktor; Dieses 9-B±t-Feld wird (-wenn es anwendbar ist) dazu verwendet, eine aus 9 Bits bestehende Zweier-Kossplementzahl anzugeben, die als Maßstabsfaktor für die Feldeleiaente zu interpretieren ist. Die ijoarendung dieser Zahl, hängt davon ab, ob das zugehörige Feld ein Eingangsfeld oder ein Ausgangsfeld ist.

Für Eingangsfelder wird dieses 9-Bit-Feld als ein binärer» als Zweier-KoBspleaientzahl angegebener Bxpaneiit zur Basis 2 (2**) interpretiert, der als Kaßstabsfaktor (ifoltiplikator) für alle ELeaente des Kingangsfeldes verwendet werden soll« Das bedeutet, &&B das Sxpoaaentenfeld als ein plikator ζχμγ Basis 2 verwendet werden soll» der auf alle Eingangseleaente anziareniien ist, wenn diese in. das intense

usgesetzi; werden.

Für ein Atssgaagsfeld wird dieses 9-Bit-Felö ebenfalls als KaSstabsfaktor interpretiert, der einen binaren» im Zweier-Eoäspleiaent angegebenen Exponenten angibt, der ztan Gleit-

ve«· der Ausgabe und der

zn addieren ist, wenn eine solche stattfindet»

Etoe Ausnaitse tritt ie IhIIe derStapelung ein, bei der das Ausgangsfeid avtoh. als Singangsfeld benutzt -wird. In diesem Fall gilt das Exponeatenfeld nur als Ausgangsfeld,. und es hat keinen EinfltiS auf das Feld, wenn es als Eingangsfeld benutzt wird.

AI = Adressenerhohxmgs Bas zweite ¥ort des Feldspezifikationsworts ASW wird dazu verwendet, die Feldeiement-Adressenernöhaag anzugeben. Dieser Indexwert wird als eine aus 1-6 Bit bestehende Zweier-Kosnplesakemtzahl angegeben. Für die ©eisten Befehle sind negative Indices für eine umgekehrte Speicher-

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adressierung erlaubt. Der Adressenerhöhungswert wird dazu verwendet _t den Elementerhötangswert anzugeben, wobei Jedes Element entsprechend dem angegebenen Format von einer Anzahl, aufeinanderfolgender Speicherplätze repräsentiert wird. Der Ädressenernöhimgswert bestimmt Jede Elementadresse bezitglicfe der vorhergehenden. Elementadresse«. 'Wenn AI dem Wert ¹¹O" hat„ ist; das Datenelement eine skalare Große_t und die Startadresse bat; stets de» gleichen Wert.

Wenn der· läiressenerliöltmigswert £tfr ein· Feldspezifikatiansvfort O ist, ist das Feld als ¥efcfcor axt einem Element angegeben. Cs&alare Große). Der Prozessor 20 erkennt M. = ö als eins skalare Sröße» imd er rtift die skalare Größe nicfefc ist wiederholter Weise ab» sondern beiiält ihren ¥ert intern für eine Wiederbenntzung im. Verlauf der BefefolsausfEfhrtiEtg. bei» Allgemein gilt für das Ci)-te-Element die folgende Speicheradresseζ

CM_± = SA + i (AI), wobei SÄ. die Startaöresse ist.

SA == Startadresse £ Das dritte Wort des Feldspezifikationsworts" wird dazu verwendet» die Feldelement-Startadresse im ZentrsüLspeictLer 11 anzugeben» wad sie wird normaierw/eise für 3ed.es Feld mit SAÄ» SAB oder SAC angegeben«

Jedes Feld wird, getrennt indiziert,, und das Ausgangsfeld kann ein Guellenfeld überdecken« Das soll heiß en _r daß Ergebnisse ^ an der Stelle^Bvon Quellendaten zum ansparen, von Speicherplatz abgespeichert werden können.

509&48/0.S85

Listenwort 12:

AME = Adresse des maximalen Exponenten: Dieses ¥ort wird dazu verwendet, die Adresse im Zentralspeicher 11 sowohl für den maximalen Anfangs-ais auch Endexponenten anzugeben, der vom Prozessor 20 abgerufen/abgespeichert wird, wenn das Bit 1 des Prozessorbefehlsworts einen hohen Wert hat (also bei festgestellten maximalen Exponenten D = 1). Der bei dieser Adresse abgespeicherte Inhalt wird nicht verwendet oder modifiziert, wenn D den Wert ¹¹O" hat.

Listenwortν 15:

ANL = Adresse der nächsten Liste : Dieses Wort wird dazu verwendet, die Adresse des ersten Worts der nächsten Liste anzugeben, wenn das Bit 0 (C=1) des Prozessorbefehlsworts anzeigt, daß einAnschluß vorliegt. Wenn die Befehlsausführung beendet ist, erfaßt der Prozessor 20 automatisch die nächste Liste und führt die angegebene Operation aus. Dieser verkettete Prozeß läuft solange weiter, bis eine Liste auftritt, bei der kein weiterer Anschluß angezeigt ist (C = 0). Dieses ANL-Wort wird stets erfaßt, doch wird es nicht benutzt, wenn ein weiterer Anschluß nicht angezeigt ist.

Status: Der Prozessor 20 speichert im Anschluß an jeden ΑΤΙ-Befehl, der eine, neue Operation einleitet, den Anfangsstatus ab. Die programmgesteuerte Unterbrechung erlaubt (wenn sie angegeben ist) eine Statusaufstellung bei Beendigung ausgewählter Befehlsausführungen (Liste). JederÄbrufvorgang führt zu einer Statusaufstellung, und er erzeugt nach dem Auftreten eines solchen Vorgangs eine Unterbrechung.

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Am Ende einer ATI-Operation erfolgt stets eine Statusabspeicherung. Wenn die programmgesteuerte Unterbrechung gewählt ist, wird ebenfalls eine Unterbrechung erzeugt. Die Tabelle XII zeigt eine Bit-Zuweisung für das Statuswort.

Tabelle XII Bit Zustand

0 Operation beendet (Beendigung)

1 Befehlsfehler(Abbruch)

2 Befehlsparitätsfehler(Abbruch)

3 Datenparitätsfehler

4 Exponentüberschreitung

5 Exponentunterschreitung

6 Versuchte Teilung durch Null

7 Festkommaüberschreitung 8

Hardware-Wartung erforderlich

15 Unzulässiger ΑΤΙ-Befehl im Besetztzustand

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Status-Bit O = Operation beendet; Der Wert "Eins" zeigt die Beendigung einer Operation an, bei der ein weiterer Anschluß nicht angezeigt ist. Dieses Bit hat auch nach einem Operationsabbruchvorgang den Viert "1".

Status-Bit-1 = Befehlsfehler (Abbruch); Dieses Bit wird zur Anzeige unzulässiger Befehle verwendet. Wenn ein unzulässiger Befehl festgestellt wird, beendet der Prozessor die gerade ablaufende Operation (wenn eine vorhanden ist), was bedeutet, daß er diese Operation abbricht, und er speichert den Status und gibt eine Unterbrechungsmeldung aus. Das Befehlsfehler-Status-Bit wird angezeigt.

ATI-Steuerbefehl = 11

FSWA-, FSWB-Codegruppe = 101, 110, 111 FSWC-Codegruppe = 100, 101, 110, 111 Unzulässige Operations-Code¹ gruppen.

Status-Bit- 2 = Befehlsparitätsfehler (Abbruch) ; Wenn ein ausführbarer ΑΤΙ-Befehl oder ein Listenwort mit einem angezeigten Paritätsfehler festgestellt wird, bricht der Prozessor 20 die Operation ab, (d.h. kehrt in den Leerlauf zurück), erzeugt eine Unterbrechungsmeldung und speichert den Status mit diesem angezeigten Bit ab. Eine Unterbrechung wird unabhängig vom Zustand des Bits für die gesteuerte Programmunterbrechung (P) erzeugt.

Status-Bit-5 = Datenparitätsfehler; Wenn ein Datenwort mit einem angezeigten Paritätsfehler festgestellt wird, wird die Operation fortgesetzt, und dieses Bit wird dazu verwendet, bei der nächsten folgenden Statusabspeicherfolge einen Datenparitätsfehler anzuzeigen.

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Status-Bit-4 = Exponentüberschreitung: Dieses Bit wird für die Anzeige verwendet, daß eine Operation ein Ergebnis mit einem Exponenten erzeugt hat, der größer als 7F,./- ist. Wenn dieser Zustand eintritt, wird 7F.g für den Exponenten
und FFFFFF für die Mantisse gesetzt. Die Operation wird
fortgesetzt, und dieses Status-Bit wird bei der nächsten
vorkommenden Statusabspeicherfolge angezeigt. DasVorzeichen bleibt frei.

Status-Bit-^ = Exponentuntersehreitung: Dieses Bit wird
für die Anzeige verwendet, daß eine Operation ein Ergebnis
mit einem Exponenten erzeugt hat, der kleiner als 00^gist.
Wenn dies eintritt, wird für das Vorzeichen, den Exponenten und die Mantisse der Wert ¹¹O" gesetzt. Die Operation wird
fortgesetzt, und dieses Status-Bit wird bei der nächsten
vorkommenden Statusabspeicherfolge angezeigt.

Status-Bit-6 = Versuchte Teilung durch Null; Wenn eine
Operation eintritt, bei der eine Teilung durch Null versucht wird, setzt der Prozessor 20 das Ergebnis gleich dem
Zählerwert und fährt mit der Operation fort. Dieses Status-Bit wird bei der nächsten Statusabspeicherfolge gesetzt und angezeigt.

Status-Bit-7 = Festkommaüberschreitung:: Wenn Festkommaausgabe angegeben ist und während der entsprechenden Operation kennzeichnende Datenbits über die Stelle des höchstwertigen Bits hinaus verschoben werden, erfolgt eine Überschreitung. Dieses Status-Bit wird zu Anzeige eines solchen Überschreitungszustandes verwendet; es wird bei der nächsten folgenden Statusabspeicherfolge angezeigt.

5 0 9 8 4:8 AQ 9 8 5

Status-Bit 8 bis 13: Nicht benutzt.

Status-Bit 14 = Hardware-Wartung erforderlich: Es werden gewisse interne Fehler überwacht, und das Auftreten eines dieser Fehler zeigt an, daß zur Korrektur dieser Situation eine Wartung erforderlich ist. Dieses Bit wird zur Anzeige dieses Zustandes verwendet, und es wird bei der nächsten folgenden Statusabspeicherfolge angezeigt.

Status-Bit 15 = Besetzt: Wenn ein ΑΤΙ-Befehl empfangen wird, der START.aizeigt, und wenn der Prozessor dabei gesetzt oder angehalten ist, hält der Prozessor 20 die ablaufende Operation an und erzeugt einen Unterbrechungs- und Abspeicherstatus. Dieses Statusbit zeigt den Besetztzustand an. Zur Weiterführung der Operation muß ein Fortsetzungsbefehl ausgegeben werden.

Der Befehlsvorrat des Prozessors ist in der Tabelle XIII angegeben. Der Prozessor ist für 36 getrennte Befehle vorgesehen, von denen viele eine spezielle Funktion haben und für die Beschleunigung und Verbesserung der Verarbeitung seismischer Daten gedacht sind. Jeder Befehl wird von einem Mikroprogramm gesteuert, das in den Festwertspeichern 63, 73 und 83 gespeichert ist. Weitere Funktionen des Prozessors umfassen die Korrelation, die Faltung, die Bildung des quadratischen Mittelwerts (RMS) sowie die Datenmultiplexierung und -demultiplexierung. Diese Funktionen sind als Spezialfälle des Betriebsvorrats möglich. Die Mikroprogrammierung kann für die Durchführung eines völlig neuen Funktionssatzes modifiziert oder vollständig verändert werden. Diese Flexibilität erlaubt eine Änderung des Prozessors bei sich äidernden Anforderungen oder bei der Entdeckung neuer Verfahren.

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Tabelle XIII
AATP-Operatlonen

Code- Mnemonik K Σ Operation Listengruppe Wörter

00 **

01 VSM Vektor-Max/Min-Abtastung . 13

02 VSP Vektor-Spitzenwert-Abtastung 13

X X Lineare Größe verschieben, lineare Größe 13 , indiziert

X X Vektor verschieben, lineare Größe indiziert 13 ,

X X Lineare Größe verschieben, Vektor indiziert 13

06 ESQ X X Quadrat von Element 13

07 ESR X X Quadratwurzel von Element 13

08 VEA X X Addition mit Vektorelement 13 ^]

09 VES X X Subtraktion mit Vektorelement 13 oo

CD OO	03 ·	MLL
S	04	MVL
(X) tr»	05	MLV

Tabelle XIII

AATP-Operationen
(Fortsetzung)

Coder! Mnemonik I K Σ Operation Listengruppe Wörter

OA VEM X X Multiplikation mit Vektorelement 13

OB VED X X Division mit Vektorelement 13

Addition mit komplexem Element 13

Subtraktion mit komplexem Element 13

Multiplikation mit komplexem Element 13

Multiplikation mit konjugierts-komplexem 13 ' Element

FFT Vorwärts, natürlich/zerhackt 13

FFT Vorwärts, zerhackt/natürlich 13

FFT Invers, natürlich/zerhackt 13

FFT Invers, zerhackt/natürlich 13 ^

Trennung; einer Aufzeichnungsspur 13 ^

	OC	CEA	X	X
«n O t η	OD	CES	X	X
OO
4> OO	OE	CEM	X	X
O CO OO (71	OF	CCM	X	X
	10	FFN
	11	FFS
	12	FIN
	13	FIS
	14	OTS

KD

Tabelle XIII
A ATP-Operationan
(Fortsetzung)

Code- Mnemonik K Σ Operation Listengruppe Wörter

15 OTC Kombination einer Aufzeichnungsspur 13

16 TTS Trennung zweier Aufzeichnungsspuren 13 *" 17 TTC Kombination zweier Aufzeichnungsspuren 13

*" 20 FXF X Festes Filter 14

21 FXD X Festes Filter und Dezimieren 15

22 ν ITF X Interpolationsfilter 15

23 SVL X Abtastwertvariantes lineares Filter 17

24 SVI X Abtastwertvariantes erhöhtes Filter 17

Tabelle XIII

Codegruppe

Mnemonik

SVF

K Σ

ÄÄTP-Operationen (Fortsetzung)

Operation

Abtaetwertvariantes abgerufenes Filter

Listenwörter

18

	30	BMR
cn
09848/	31 32	RFP1 RFP2
ο
to	33	RFP3

Bitweise Matrixdrehung

Formatänderung und Sammlung(Zackenspurauf« zeichnung)

Formatänderung und Sammlung (Aufzeichnung mit variabler Fläche)

Formatänderung und Sammlung (Aufzeichnung mit Zackenspur und variabler Fläche)

14 18 18 18

VT« -Λ

35

* nicht benutzte Op,-Codegruppen K - Stapelung X - Summierung Sortierung
Mischung

14

15

Befehle sind in zwei Klassen geteilt: (1) in solche, die nur mit der Bearoeitung von reellen Daten befaßt sind und (2) in solche, die nur mit der Bearbeitung von komplexen Daten befaßt sind. Bei Befehlen, die komplexe Daten erfordern, wird angenommen, daß die Daten in Form von zwei Wörtern angeordnet sind, nämlich in einen Realteil aus 16 oder 32 Bits, auf den ein Imaginärteil mit dem gleichen Format folgt. Das Feld, das diese Daten enthält, ist so aufgebaut, daß auf den Realteil unmittelbar der Imaginärteil folgt. Die meisten Befehle arbeiten mit den Eingangsdaten als reellen Daten und mit den Ausgangsdaten als Daten im Festkomma-, Gleitkomma- oder Übersetzungsformat. Die Ausgangsdaten können in den meisten Fällen im Festkomma-, oder Gleitkomma-Format unabhängig von der Eingabe angegeben werden. Mit einer Ausnahme sind die Ausgangsergebnisse ebenso reell oder komplex wie die Eingangsgrößen. Diese Ausnahme ist der Multiplikationsbefehl für konjugiert komplexe Größen, der komplexe Eingangsdaten erfordert und ein reelles Ausgangsergebnis erzeugt.

Jeder Befehl des Prozessors 20 wird von einem Mikroprogramm gesteuert, das in den Festwertspeichern 63, 73 und 83 gespeichert 1st. Mikroprogramme steuern jeden Ausführungsstatus des Prozessors zur Erzielung der maximal möglichen Ausführungsgeschwindigkeit.Die effektive Geschwindigkeit, mit der der Prozessor 20 eine Operation ausführen kann., hängt von der Rechengeschwindigkeit des Rechenwerks 50, von der Geschwindigkeit der Formatumsetzung in der Einheit 33 und von der Geschwindigkeit der Datenübertragung zu und vom Zentralspeicher 11 ab. Eine hohe Betriebsgeschwindigkeit wird ferner durch die sogenannte Pipeline-Operation erzielt, bei der das Indexieren, Zählen, und der Zugriff auf den Speicher parallel mit arithmetischen Operationen an den Daten ausgeführt werden. Bei dieser Amsführungsform kann der Prozessor 20 Verarbeitungszeiten

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erzielen, wie sie in der Tabelle XIV angegeben sind. Die effektive hohe Geschwindigkeit des Prozessors 20 macht diese Anordnung zu einer höchst wirksamen Peripherieeinheit in einem System zur Verarbeitung seismischer Daten.

Tabelle XIV

Befehle

Gleitkommaarithmetik Datenformate

PFT-Zeit für 8192 komplexePunkte

Multiplikationszeit für komplexe Elemente

Faltungszeit für 1024 Punkte Addition/Subtraktion

AATP

36 Ja

126 ms 4,5 ms 10,1 ms 2,25/us *■

(Speicher begrenzt)

Die Erfindung ist hier zwar im Zusammenhang mit einem speziellen Ausführungsbeispiel beschrieben worden, doch ist für den Fachmann ohne weiteres zu erkennen, daß im Rahmen der Erfindung weitere Abwandlungen möglich sind.

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Claims

Patentansprüche

/i-J Datenfeldprozessor mit einem Rechenwerk zur Verarbeitung von Felddaten für den Einsatz in einem System, bei dem Felder zusammenhängender Daten in einem Zentralspeicher zur Verfügung stehen, gekennzeichnet durch

(a) einen Prozessorspeicher mit zwei unabhängigen Speicherabschnitten,

(b) einen Leseübertragungsweg und einen Schreibübertragungsweg zur Verbindung des Zentralspeichers mit den beiden Speicherabschnitten des Prozessorspeichers Lind mit dem Rechenwerk und

(c) eine Steueranordnung zum abwechselnden Einsetzen der Speicherabschnitte des Prozessorspeichers für einen ersten Fluß von Datenwörtern zwisehen dem Zentralspeicher und dem Prozessorspeicher und für einen zweiten Fluß von Datenwörtern zwischen dem Prozessorspeicher und dem Rechenwerk.
2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Steueranordnung mikroprogramniierte Festwertspeicher enthält, die an das Rechenwerk und an den Prozessorspeicher angeschlossen sind, und daß eine Zentralspeicher-Adressierungseinheit abhängig von einem der Festwertspeicher das Lesen und Schreiben in dem Zentralspeicher steuert.
3« Datenfeldprozessör mit einem Univsrsalcomputer, der einen Zentralspeicher aufweist, gekennzeichnet durch

(a) einen Adressierungssteuerwerk-Festwertspeicher,

(b) einen Lesesteuerwerk-Festwertspeicher,

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(c) einen Prozeßsteuerwerk-Festwertspeicher,

(d) einen Doppelspeicher und ein Rechenwerk, die zusammen einen digitalen Spezialprozessor bilden, und

(e) eine Kennzeicheneinheit, die abhängig von den Steuerwerk-Festwertspeichern so arbeitet, daß sie entsprechend den darin gespeicherten Programmen und in in dem Spezialprozessor erzielten Bedingungen Statusgrößen in dem Festwertspeicher und in dem Spezialprozessor verschiebt.
4. Prozeßsteuerwerk zur Verwendung zusammen mit einem zentralen Computerspeicher, von dem ein Lesedaten-Übertragungsweg, ein Schreibdatenübertragungsweg und einAdressen-Übertragungsweg ausgehen, gekennzeichnet durch

(a) eine an die Lesedaten- und Schreibdaten-Übertragungswege angeschlossene Doppel-Prozessorspeichereinheit,

(b) ein an die Lesedaten- und Schreibdaten-Übertragungswege angeschlossenes Rechenwerk,

(c) ein mit Festwertspeichern ausgestattetes Prozeßsteuerwerk zur Steuerung des Prozessorspeichers und des Rechenwerks,

(d) ein mit Festwertspeichern ausgestattetes Adrescierungs-

steuerwerk zur Steuerung des Speicherns und Abrufens von Daten aus dem Zentralspeicher,

(e) ein mit Festwertspeichern ausgestattetes Lesesteuerwerk zur Steuerung von Prozessorspeicher-Datenübertragungsvorgängen und

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- 5ο -

(f) eine an die Lese-, Prozeß- und AdressierungsSteuerwerke angeschlossene Kennzeicheneinheit zur Verschiebung von Statusgrößen in einem der mit Festwertspeichern ausgestatteten Steuerwerke abhängig von einer vorbestimmten Gruppe von Bedingungen in dem Steuerwerk.
5. Prozessoreinheit mit einem Speicher und einem Rechenwerk zur Übertragung von Daten zu und von einem Zentralspeicher und zur Verarbeitung dieser Daten, gekennzeichnet durch

(a) eine Steuereinheit mit einem Pestwertspeicher, der mehrere Statusgrößen mit jeweils einer Anzahl von Bits aufweist,

(b) ein Adressenregister zum Speichern der Adresse für die Auswahl einer Festwertspeicher-Statusgröße,

(c) eine Testeinheit, die abhängig von ausgewählten program*- mierbaren Test-Bits an einem Festwertspeicherausgang für einen aktuellen Status, wobei die Testeinheit an ausgewählte Bedingungspunkte zurUberprüfung des Vorhandenseins vorbestimmter Gruppen von Bedingungen angeschlossen ist, und

(d) eine Betätigungseinrichtung, die die Testeinheit so betätigt, daß diese abhängig von den Testergebnissen, die nächste Adresse in dem Adressenregister abspeichert,
6. Prozessoreinheit nach Anspruch 5, dadurch gekennzeichnet, daß die Testeinheit drei Gruppen von Tests ausführt, und daß in das Adressenregister eine von vier Adressen geladen wird, wobei eine solche Adresse nur bei Nichterfüllung geladen wird.

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7. Prozessoreinheit nach Anspruch 5, dadurch gekennzeichnet, daß mehrere Gruppen von Ausgangsleitungen von dem Festwertspeicher zu der Testeinheit führen und daß zur Steuerung der Übertragungs- und Verarbeitungsvorgänge weitere Gruppen von dem Festwertspeicher zu dem Speicher und zu dem Rechenwerk führen.
8. Prozessoreinheit nach Anspruch 5, dadurch gekennzeichnet, daß an den Eingang des Adressenregisters eine Mehr-Bit-Vielfachfunktions-Selektoranordnung angeschlossen ist, und daß mehrere Mehr-Bit-Leitungen von dem Festwertspeicher zu jedem Eingang der Selektoranordnung führen.
9. Prozessoreinheit nach Anspruch 8, dadurch gekennzeichnet, daß eine Verbindung zwischen einem Eingang der Selektoranordnung und dem Ausgang des Adressenregisters hergestellt ist.
10. Prozessoreinheit nach Anspruch 9, dadurch gekennzeichnet, da3 die Eingangsverbindung eine den Wert 1 addierende Einheit enthält.
11. Prozessoreinheit nach Anspruch 5, dadurch gekennzeichnet,daß eines der Festwertspeicher-Bits jedesmal dann ein Kennzeichen setzt, wenn alle Inhalte des Speichers verarbeitet worden sind.
12. Zusatzprozessor für Spezialzwecke mit einem internen Speicher, der als Direktspeicherzugriffs-Peripherieeinheit arbeitet, zur Durchführung sich wiederholender arithmetischer Operationen an Reihen aufeinanderfolgender Daten oder Felder in einem Zentralspeicher, gekennzeichnet durch

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(a) einen vorprogrammierten, an das Direktspeicherzugriffs-Steuerwerk angeschlossenen Festwertspeicher, der Abruf- und Speicherzyklen und entsprechende Adressen im Zentralspeicher erzeugt,

(b) einen an das Direktspeicherzugriffs-Steuerwerk angeschlossenen Datenformatumsetzer für zum oder vom Zentralspeicher übertragene Daten,

(c) einen an den Datenformatumsetzer angeschlossenen vorprogrammierten Festwertspeicher zur Steuerung des Datenflusses zum oder vom Zusatzprozessor,

(d) eine an den Datenformatumsetzer und an den internen Speicher angeschlossene arithmetische Verarbeitungseinheit zur Verarbeitung von Daten aus dem Zentralspeicher,

(e) einen an die arithmetische Verarbeitungseinheit angegeschlossenen vorprogrammierten Festwertspeicher zur Steuerung der Verarbeitung der Daten aus dem Zentralspeicher und

(f) eine an jeden der Festwertspeicher angeschlossene gemeinsame Übertragungsanordnung für einen geordneten Zugriff und eine geordnete Verarbeitung der Daten aus dem Zentralspeicher.
13. Zusatzprozessor nach Anspruch 12, dadurch gekennzeichnet, daß die vorprogrammierten Festwertspeicher Mikroprogramme enthalten, die zur Anpassung an spezielle Zwecke geändert werden können.

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14. Zusatzprozessor nach Anspruch 12, dadurch gekennzeichnet, daß die arithmetische Verarbeitungseinheit Einrichtungen zur Durchführung von reellen und komplexen Gleitkommarechnungen enthält.
15. Zusatzprozessor nach Anspruch 12, dadurch gekennzeichnet, daß der Datenformatuinsetzer Einrichtungen zum Auswählen wahlweiser Programmformate enthält.
16. Zusatzprozessor für Spezialzwecke mit einem internen Speicher, der als Direktzugriffsspeicher-Peripherieeinheit für Kleincomputersysteme dient, gekennzeichnet durch eine serielle Struktur (Pipeline-Struktur) zur Durchführung von Indizierungs-,Zähl- und Speicherzugriffsvorgängen parallel zu arithmetischen Operationen.
17· Kleincomputersystem mit einem zur Verarbeitung von Datenfeldern im Zentralspeicher an ein Direktspeicherzugriffssteuerwerk angeschlossenen Zusatzprozessor, gekennzeichnet durch

(a) einen vorprogrammierten Festwertspeicher zur Steuerung des Zugriffs auf Daten aus dem Zentralspeicher und ihrer Verarbeitung,

(b) eine von dem Festwertspeicher gesteuerte Anordnung zur Durchführung von reellen und komplexen Gleitkommaberechnungen und

(c) eine von dem vorprogrammierten Festwertspeicher gesteuerte Anordnung zur Übereinanderschichtung und Parallelschaltung von Operationen zur Erzielung einer hohen Geschwindigkeit für aufeinanderfolgende Gruppen von Ausgangsergebnissen.

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18.^: Verfahren zur Steuerung eines fest verdrahteten Prozessors, bei dem ein Prozessordoppelspeicher zwischen einem Zentralspeicher und einem Rechenwerk arbeitet, dadurch gekennzeichnet,

(a) daß in drei unabhängigen Festwertspeichergruppen mehrere Zustandsgrößen aufweisende Lese-, Schreib- und Adressierungssteuerprogramme für den Prozessor gespeichert werden,

(b) daß in dem Programm entsprechend erfüllten Prozeßbedingungen Zustandsgrößen verschoben werden, und

(c) daß Kennzeichen als Bedingung zur Steuerung und Synchronisierung dieser Vorgänge der Festwertspeicher-Steuerwerke abgetastet werden.
19.Verfahren zum Betreiben eines fest verdrahteten Prozessors an Hand von Befehlen und Daten in einem Zentralspeicher, dadurch gekennzeichnet,

(a) daß nacheinander Gruppen von Daten aus dem Zentralspeicher in zv/ei gleiche, jedoch voneinander getrennte Speicherabschnitte geladen v/erden,

(b) daß der Inhalt eines der Speicherabsehnitte verarbeitet wird, während der andere Abschnitt zum Zentralspeicher entladen und aus dem Zentralspeicher geladen wird,

(c) daß zur Verarbeitung ein Zählerstand der Inhaltslesevorgänge aus jedem der Speicherabsehnitte aufrecht erhalten wird,

(d) daß die Funktionen der Speicherabschnitte umgeschaltet werden, wenn dieser Zähle rstand gleich der Kapazität eines der Speicherabschnitte ist.

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