DE2515660B2 - Verfahren zum Erzeugen von FM-Signalen in einem elektronischen Zielführungssystem und Schaltung zur Durchführung des Verfahrens - Google Patents

Description

Die Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Patentanspruchs 1.

Ein solches Verfahren ist aus der DE-OS 24 07 292 bekannt. Bei dem bekannten Verfahren wird ein rechteckförmiger Impulsstrom durch wechselseitiges Durchschalten zweier Hälften der Primärwicklung eines Transformators erzeugt. Das Verfahren weist den Nachteil auf, daß bei einer anschließenden Glättung des rechteckförmigen Impulsstroms ein sinusähnlicher Strom mit erheblichen Oberwellenanteilen erhalten wird. Ein weiterer Nachteil ist darin zu sehen, daß zur Ableitung einer treppenförmigen Spannung mit sinus-

ähnlicher Form durch Einprägung eines Stromes ein aufwendiger Ausgangsübertrager zwingend erforderlich ist

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Schaltung nach der eingangs genannten Art anzugeben, bei welchem die vorgenannten Nachteile vermieden werden und wobei in hohem Grade digitale Bausteine zur Anwendung gelangen, um einen Aufbau in integrierter Schaltung zu ermöglicnen.

Diese Aufgabe wird durch die im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gelöst

Die Erfindung hat den Vorteil, daß eine derart abgeleitete treppenförmige periodische Spannung nur einen geringen Anteil an Oberwellen aufweist, weil durch die Verwendung derselben Widerstände für die erste und zweite Viertelperiode einer Halbperiode der erzeugten Spannung eine exakte Symmetrierung der Kurvenform erzielt wird. Ferner kann durch Vergrößerung der Anzahl der Widerstände bereits "hne Glättung die Spannung nahezu beliebig genau einer Sinusform angenähert werden. Weiterhin wird nach der Erfindung im Wandler eine treppenförmige periodische Spannung mit bereits sinusähnlicher Form erzeugt, so daß dem Wandler nahezu jede beliebige Endstufe nachgeschaltet werden kann.

Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind den kennzeichnenden Teilen der Unteransprüche zu entnehmen. Besonders vorteilhaft ist, daß die Frequenz eines digitalen Signals durch einen externen Befehl geändert wird, so daß eine von außen steuerbare schnelle Frequenzumtastung möglich ist. Außerdem wird für eine Gegentaktendstufe nur ein einziges analoges Verstärkerteil benötigt.

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden in einem Ausführungsbeispiel für ein Verkehrsführungssystem anhand einer Zeichnung mit einer Figur näher beschrieben und erläutert. Die Figur zeigt ein Schaltbild eines Sinusgenerators.

Der Sinusgenerator besteht im wesentlichen aus folgenden Baugruppen: Oszillatorschaltung 51, erste Frequenzverdopplerschaltung 52, umschaltbarer Frequenzteiler 53, zweite Frequenzverdopplerschaltung 54, Wandler 55, Endstufe 56.

In der Oszillatorschaltung 51, bei der dem Schwingquarz 15 eine Parallelschaltung aus einem einstellbaren Kondensator 57 und einem Festkondensator 58 vorgeschaltet ist und bei der dem Schwingquarz 15 ein erster Widerstand 59 parallel zu einem ersten Inverter 60, ein dritter Kondensator 61 und ein zweiter Widerstand 62 parallel zu einem zweiten Inverter 63 nachgeschaltet sind, wird ein digitales Taktsignal mit der Eigenfrequenz des Schwingquarzes 15 von 4,433 MHz erzeugt.

Das aus Ausgang A] der Oszillatorschaltung 51 anliegende Taktsignal wird zum einen über einen Inverter 64 einem Taktausgang Bi, zum anderen einem Eingang eines NAND-Gatters 65 zugeführt. An einem zweiten Eingang des NAND-Gatters 65 liegt ein über einen Eingang Cherangeführtes Befehlssignal.

Der Ausgang des NAND-Gatters 65 führt an die erste Frequenzverdopplerschaltung 52 und ist dort zum einen mit einem Eingang eines Inverters 66, zum anderen über einen ersten Kondensator 67 mit einem Eingang eines NOR-Gatters 68 verbunden. Dem ersten Kondensator 67 ist ein an Masse gelegter erster Widerstand 69 nachgeschaltet. Der Ausgang des Inverters 66 ist über einen zweiten Kondensator 70 mit einem zweiten Eingang des NOR-Gatters 68 verbunden. Dem zweiten Kondensator 70 ist ein an Masse gelegter zweiter Widerstand 71 nachgeschaltet Am Ausgang des NOR-Gatters 68, das gleichzeitig den Ausgang der ersten Frequenzverdopplerschaltung 52 bildet, liegt ein digitales Taktsignal von 8,866 MHz.

Das digitale Taktsignal von 8,866MHz wird einem Zähleingang B eines 4-Bit-Binärzählers 72 vom Typ 7493 (siehe Siemens-Datenbuch 1974/75, Band I, Digitale Schaltungen MOS, Seite 178) zugeführt, der das

ι ο Kernstück der Frequenzteilerschaltung 53 bildet

Es ist anzumerken, daß im 4-Bit-Binärzähler 72 der Ausgang Qa nicht mit dem Zähleingang B verbunden ist, so daß der 4-Bit-Zähler 72 nur von null bis sieben zählt also acht Perioden der Zählfrequenz registriet

Je nachdem, ob an einem Eingang D ein Zustand L oder Zustand H eines Signals anliegt, teilt die Frequenzteilerschaltung 53 die Taktfrequenz von 8,866 MHz durch acht oder durch sechs. Dies geschieht auf folgende Weise: Die Ausgänge Qb und Qa und Qc des 4-Bit-Binär-Zählers 72 liegen an den Eingängen eines NAND-Gatters 73, der Ausgang Qd am Eingang eines Inverters 74. Die Ausgänge des NAND-Gatters 73 und des Inverters 74 sind mit den Eingängen eines weiteren NAND-Gatters 75 verbunden.

Durch diese logische Verknüpfung erscheint am Ausgang lies NAND-Gatters 75 für die Dezimalzahlen null bis zwei der Zustand L, für die Dezimalzahlen drei bis sieben der Zustand H. Wie noch gezeigt wird, wird der 4-Bit-Binär-Zähler 72 beim Teilen durch sechs durch

ju den der Dezimalzahl sechs entsprechenden Zustand zurückgesetzt. Somit liegt am Ausgang des NAND-Gliedes 75 für die Dezimalzahlen null bis zwei der Zustand L und für die Dezimalzahlen drei bei fünf der Zustand H an. Dies bedeutet, daß die durch sechs

r> geteilte Zählfrequenz von 8,855 MHz anliegt. Sie wird einem Eingang eines NAND-Gatters 76 zugeführt.

Am Zählerausgang Qa der bekanntlich von null bis drei den Zustand L und von vier bis sieben den Zustand //besitzt, kann die durch acht geteilte Zählfrequenz von

4(i 8,866 MHz direkt abgegriffen werden, und sie wird einem Eingang eines NAND-Gatters 77 zugeführt.

Die Zählerausgänge Qc und Qd liegen weiterhin an den Eingängen eines NAND-Gatters 78, dem ein Inverter 79 nachgeschaltet ist, dessen Ausgang mit dem

r, ersten Rückstelleingang R_m des 4-Bit-Binär-Zählers 72 verbunden ist.

Der Eingang D der Schaltung ist mit einem Eingang eines NAND-Gatters 80 und über einen Inverter 81 mit einem Eingang eines NAND-Gatters 82 verbunden. Der

>o Ausgang des NAND-Gatters 75 ist über einen Inverter 83 jeweils mit einem zweiten Eingang der NAND-Gatter 80 und 82 verbunden. Die Ausgänge der NAND-Gatter 80 und 82 liegen an den Eingängen eines Flip-Flops, das aus NAND-Gattern 84 und 85 aufgebaut

5·) ist. Der Ausgang des NAND-Gatters 84 ist mit einem Eingang des NAND-Gatters 76 und mit dem zweiten Rückstell-Eingang /?02 des 4-Bit-Binär-Zählers 72 verbunden.

Der Ausgang des NAND-Gatters 85 liegt an einem

in Eingang des NAND-Gatters 77.

Nach dem Beschreiben der Schaltung soll nun die Funktionsweise der Frequenzteilerschaltung 53 erläutert werden. Es wird davon ausgegangen, daß am Eingang D und somit an einem Eingang des

. ■. NAND-Gatters 80 der Zustand L vorliegt. Dieses bewirkt unabhängig vom Zustand des anderen Eingangs am Ausgang des NAND-Gatters 80 einen Zustand H.
Der Zustand L am Einsane D bewirkt weeen des

Inverters 81 einen Zustand H am ersten Eingang des NAND-Gatters 82. Da am Ausgang des NAND-Gatters 75 von null bis zwei der Zustand fund von drei bis sieben der Zustand H vorherrscht, liegen wegen des Inverters 83 an den zweiten Eingängen der NAND-Gatter 80 und 82 von null bis zwei der Zustand H und von drei bis sieben der Zustand L

Es wurde davon ausgegangen, daß der Ausgang des NAND-Gatters 85 den Zustand //besitzt, so daß dieser Zustand auch an einem Eingang des NAND-Gatters 77 liegt. Der Ausgang des zweiten NAND-Gatters 84 des Flip-Flop hat dann den Zustand L, so daß das NAND-Gatter 76 gesperrt ist. An seinem Ausgang liegt in diesem Fall der Zustand H.

Somit gelangt die am ersten Eingang des N AN D-Gatters 77 liegende durch acht geteilte Zählfrequenz über ein NAND-Gatter 86, dessen Eingänge mit den Ausgängen der NAND-Gatter 76 und 77 verbunden sind, in die zweite Frequenzverdopplerschaltung 54, und es wird in der Frequenzteilerschaltung 53 laufend durch acht geteilt.

Es wird nun der Fall betrachtet, bei dem der Schaltungseingang D und somit der eine Eingang des NAND-Gatters 80 den Zustand //annimmt. Da für die Dezimalzahlen null bis zwei auch der zweite Eingang des NAND-Gatters 70 den Zustand //besitzt, erscheint am Ausgang der Zustand L, der wiederum das Flip-Flop kippt, so daß am Ausgang des NAND-Gatters 84 der Zustand H auftritt, während der Ausgang des NAND-Gatters 85 den Zustand L annimmt und das NAND-Gatter 77 sperrt.

Es liegen nunmehr sowohl an einem Eingang des NAND-Gatters 76 als auch am zweiten Rückstelleingang /?02 die Zustände H, so daß das am anderen Eingang des NAND-Gatters 76 liegende Signal über das NAND-Gatter 86 in die zweite Frequenzverdopplerschaltung 54 gelangt. Durch die logische Verknüpfung des 4-Bit-Zählers 72 mit dem NAND-Gatter 78 und dem Inverter 79 nimmt der erste Rückstelleingang Ä01 genau dann den Zustand H an, wenn sowohl der Zählerausgang Qc als auch der Zählerausgang Qo den Zustand H besitzt; dies ist bei der Dezimalzahl sechs der Fall. Da die Rückstelleingänge /?oi und Λ02 intern durch ein UND-Glied verknüpft sind, wird im vorliegenden Fall der 4-Bit-Binärzähler 72 bei der Dezimalzahl sechs zurückgesetzt, und es gelangt die durch sechs geteilte Zählfrequenz von 8,866MHz in die zweite Freqjenzverdopplerschaltung 54.

Ein erneutes Auftreten des Zustandes L am Eingang D bewirkt ein Umschalten des Teilungsverhältnisses auf acht.

Das Teilungsverhältnis darf in der Frequenzteilerschaltung 53 nur dann geändert werden, wenn gewährleistet ist, daß die Periodendauer nach der Tastung eine durch das Teilungsverhältnis vorgegebene Dauer hat Dies ist stets in der Null-Stellung des Zählers der Fall.

Da die zweite Frequenzverdopplerschaltung 54 mit der ersten 52 identisch ist, braucht auf sie nicht näher eingegangen zu werden. Ihr Ausgang ist mit dem Zähleingang A eines zweiten 4-Bit-Binärzählers 87 im Frequenzwandler 55 verbunden.

Die beiden Frequenzverdopplerschaltungen 52, 54 werden verwendet, weil für die Auslegung der vorliegenden Schaltung die vierfache Taktfrequenz eines Farbträgerquarzes benötigt wird.

Da beim 4-Bit-Binärzähler 87 der Ausgang Qa mit dem zweiten Zähleingang B verbunden ist, kann der

Zähler von null bis fünfzehn zählen. Die Ausgänge Qb und Qd sind mit den Eingängen eines NAND-Gatters 88 verbunden, dessen Ausgang über einen Inverter 89 mit den beiden Rückstelleingängen /?oi, Ro₂ verbunden ist. Durch diese logische Verknüpfung wird der 4-Bit-Binärzähler 87 bei der Binärzahl HLHL, die der Dezimalzahl zehn entspricht, zurückgesetzt.

Die Ausgänge Qa, Qb, Qc und Qd sind über logische Verknüpfungsglieder 90 bis 108, die aus NAND- und NOR-Gattern sowie Invertem bestehen, mit parallelgeschalteten Widerständen R\ bis Rs verbunden. Die Widerstände R\ bis Rs liegen andererseits an einer Verbindungsleitung 109 zur Endstufe 56. Zwischen einer Spannungsquelle Ub von in diesem Beispiel 5 V und der Verbindungsleitung 109 liegt ein weiterer Widerstand Rf₁. Durch die Art der Beschallung wirken die Verknüpfungsglieder 90 bis 108 wie ein Folgeschalter, der mit der Frequenz des Taktsignals am Zählereingang A jeweils einen der Widerstände R] bis Rs zur Endstufe 56 durchschaltet.

Durch die Beschallung des 4-Bit-Binärzählers 87 mit NOR- und NAND-Gattern, wobei die Ausgänge für den niedrigsten Zählerstand und für den höchsten Zählerstand an den Eingängen der dem Widerstand Ri vorgeschalteten NOR- bzw. NAND-Glieder liegen, die Ausgänge für den zweitniedrigsten Zählerstand und für den zweithöchsten Zählerstand an den Eingängen der dem Widerstand R₂ vorgeschalteten NOR- bzw. NAND-Glieder liegen usw., wirkt die Schaltung wie ein Vorwärts/Rückwärts-Zähler, der von null bis vier zählt, wobei die Zählerstellung vier doppelt bewertet wird.

Ist z. B. der Widerstand R\ durchgeschaltet, so gilt für die Spannung an der Verbindungsleitung 109

U\l U₈= R\IRb +Ri-

In der nächsten Zählstufe ist R₂ durchgeschaltet, und es gilt

U₂/ Ub= R₂/ Re + R₂.

In der fünften Zählstufe (Zählerstand vier) ist Rs durchgeschaltet, und es gilt

Us/Ub= RsI R% +Rs-

In der sechsten Zählstufe ist ebenfalls Rs durchgeschaltet, in der siebten Ri und in der zehnten R\.

Die Widerstände /?i bis Rs und Re sind so dimensioniert daß die Spannungen Ui (/= 1... 5) derart bis U% zunehmen und dann wieder bis U\ abnehmen, daß eine ansteigende und abfallende Treppenform entsteht wobei der Hüllkurve der beiden Treppen eine halbe Periode einer Sinuskurve darstellt. Am Ausgang des Wandlers 55 liegt somit eine treppenförmige Spannung, wobei die Hüllkurve positive Halbwellen einer Sinusschwingung darstellt Es wird also aus einem rein digitalen Signal am Ausgang des zweiten Frequenzverdopplers 54 ein bereits sinusähnliches Signal mit einer um den Faktor 10 geteilten Frequenz gewonnen.

Wegen der Verwendung von rein ohmschen Widerständen im Widerstandsnetzwerk des Wandlers 55 weist die Schaltung ein aperiodisches Verhalten auf, so daß keine Einschwingvorgänge beim Umtasten von einer Frequenz f_o zu einer zweiten f_u auftreten.

Das über die Verbindungsleitung 109 der Endstufe 56 zugeführte Ausgangssignal des Wandlers 55 wird in zwei als Emitterfolger geschalteten Transistoren 110, 111 verstärkt und dann an die Mittenanzapfung der Primärwicklung eines Ausgangsübertragers gelegt Die Primärwicklung besteht aus zwei Wicklungshälften il2,

113. In diesem Ausführungsbeispiel besitzt jede der Wicklungshälften 112,113 zwanzig Windungen.

Parallel zu den beiden Wicklungshälften 112,113 liegt ein Parallelkreis aus einem Widerstand 114 und einem Kondensator 115. Die Wicklungshälfte 112 ist über einen Ausgangstransistor eines Leistungstreibers 116, die Wicklungshälfte 113 über einen Ausgangstransistor eines zweiten Leistungstreibers 117 gegen Masse geschaltet. Die beiden Leistungstreiber 116, 117 gehören zu einem digitalen Baustein vom Typ 49 700 (siehe Siemens-Datenbuch 1974/75, Band I, Digitale Schaltungen MOS, Seite 289), der aus zwei UND-Leistungstreibern 116, 117 und zwei NAND-Gliedern 118, 119 mit je zwei Eingängen besteht.

An je einem Eingang der NAND-Glieder 118, 119 liegt das am Beiehiseingang C vorhandene Signal, das dem NAND-Gatter 65 zugeführt wurde. Am zweiten Eingang des NAND-Gliedes 119 liegt das Ausgangssignal eines Flip-Flops 120, dessen Eingang mit dem Ausgang des NAN D-Gatters 88 im Wandler 55 verbunden ist. Wie bereits erläutert wurde, liegt am Ausgang des NAN D-Gatters 88 ein Rechtecksignal mit einer Frequenz, die gegenüber der des am Zähleingang A des 4-Bit-Binärzählers 87 anliegenden Signals durch den Faktor zehn geteilt ist. In eine Periode der am Ausgang des NAN D-Gatters 88 und somit am Eingang des Flip-Flops 120 liegenden Frequenz fällt genau eine Halbperiode der über die Verbindungsleitung 109 der Endstufe 56 zugeführten treppenförmigen Spannung. Demzufolge fallen zwei Halbperioden der treppenförmigen Spannung in eine Periode des am Ausgang des Flip-Flop 120 liegenden Rechtecksignals.

Das am Befehlseingang C liegende Signal hat in diesem Ausführungsbeispiel die Bedeutung Zustand H = »Sender ein« und entsprechend Zustand L = »Sender aus«.

Es werde von einem Zustand H ausgegangen, der somit an je einem Eingang der NAND-Glieder 118,119 anliegt. Hat die Rechteckschwingung am Ausgang des Flip-Flops 120 ebenfalls einesn Zustand H, dann bewirkt das einen Zustand L am Ausgang des NAND-Gliedes 119 und somit am zweiten Eingang des NAND-Gliedes

118. Daraus resuliert ein Zustand H am Ausgang des NAND-Gliedes im Leistungstreiber 117, und der Ausgangstransistor wird leitend. Gleichfalls resultiert ein Zustand Ham Ausgang des NAND-Gliedes 118 und somit ein Zustand L am Ausgang des NAND-Gliedes im Leistungstreiber 116, so daß dessen Ausgangstransistor gesperrt ist. Eine Halbwelle der an der Mittenanzapfung zwischen den beiden Wicklungshälften 112, 113 anliegenden treppenförmigen Spannung bewirkt also einen Strom, der durch die Wicklungshälfte 113 gegen Masse fließt.

Während der nachfolgenden Halbperiode der treppenförmigen Spannung besitzt die aus Ausgang des Flip-Flops 120 stehende Rechteckschwingung den Zustand L, der in analoger Weise nun den zum Leistungsireiber 116 gehörenden Ausgangstransistor öffnet und den zum Leistungstreiber 117 gehörenden Ausgangstransistor sperrt. Während dieser Halbperiode der treppenförmigen Spannung fließt ein Strom über die Wicklungshälfte 112 nach Masse.

Mit Hilfe der Wicklungshälften 112, 113 der Ansteuerung über das Flip-Flop 120 und des digitalen Bausteins vom Typ 49 700 wird die treppenförmige Spannung mit einer Hüllkurve aus positiven Halbwellen in eine Spannung mit einer sinusförmigen Hüllkurve umgeformt.

Durch die Eigenkapazität des Ausgangsübertragers sowie die Parallelschaltung aus dem Widerstand 114 und dem Kondensator 115 wird eine Glättung der treppenförmigen Spannung erreicht, so daß eine reine Sinusschwingung zur Übertragung gelangt.

Durch die gewählte Art der Ansteuerung des Ausgangsübertragers mit dem Flip-Flop 120 und dem digitalen Baustein vom Typ 49 700 wird zusätzlich erreicht, daß bei einem Zustand L am Befehlseingang C, d. h. bei einem Zustand »Sender aus« beide Transistoren in den Leistungstreibern 116, 117 gesperrt sind, so daß Verluste durch ein Abfließen von Strömen behindert werden.

In der vorliegenden Endstufe, die als Gegentaktendstufe arbeitet, kommt man mit nur einem analogen Verstärkerteil aus.

Hierzu 1 Blatt Zeichnungen

Claims (14)

Patentansprüche:

1. Verfahren zum Erzeugen von FM-Signalen in einem elektronischen Zielführungssystem für den Straßenverkehr, bei dem einem Wandler Digitalsignale zugeführt werden, dadurch gekennzeichnet, daß im Wandler (55) mittels logischer Bausteine (87—108) und eines Widerstandsnetzwerkes (R\ bis Re) aus einer Gleichspannung eine to treppenförmige periodische Spannung gewonnen wird, daß die ansteigenden und die abfallenden Treppen der treppenförmigen periodischen Spannung aus jeweils denselben Widerständen (R\ bis /?₅) erzeugt werden und daß die Frequenz der treppenförmigen periodischen Spannung in einem bestimmten Verhältnis zu der Frequenz der zugeführten Digitalsignal steht

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß aus einer in einer Oszillatorschaltung (51) erzeugten Taktfrequenz in einer zwischen Oszillatorschaltung (51) und Wandler (55) gelegten Frequenzteilerschaltung (53) Digitalsignale mit mindestens zwei Frequenzen gewonnen werden und daß die Frequenzen ein definiertes Teilungsverhältnis aufweisen.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß durch ein externes Steuersignal in der Frequenzteilerschaltung (53) von einem Digitalsignal mit einer oberen Frequenz zu einem Digitalsignal mit einer unteren Frequenz umgetastet wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit einem externen Befehl der Ausgangsübertrager einer Endstufe (56) gesteuert wird, wann ein Signal vom Ausgangsübertrager abgegeben wird.

5. Schaltung zur Durchführung des Verfahrens nach Anspruch 1 bis 4, bei der einer Oszillatorschaltung eine Frequenzteilerschaliung, ein Wandler und eine Endstufe nachgeschaltet sind, dadurch gekennzeichnet, daß der Wandler (55) einen Zähler (87) enthält, der über digitale Bausteine (90 bis 108) mit parallelgeschalteten Widerständen (R\ bis Rs) in der Weise verbunden ist, daß mit Hilfe einer an einem Widerstand (Rt) anliegenden Gleichspannung an einem ersten Ausgang des Wandlers (55) eine treppenförmige periodische Spannung erzeugt wird, deren Hüllkurve aus positiven Sinushalbwellen besteht und deren Frequenz von der Taktfrequenz des Zählers (87) abhängt, daß die treppenförmige periodische Spannung über eine Ankoppelverstärkerschaltung (110,111) einem Ausgangsübertrager zugeführt wird und daß sie mittels einer Ansteuerschaltung und eines Tiefpasses (114,115) im Ausgangsübertrager einen sinusförmigen Strom v> erzeugt.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Primärseite des Ausgangsübertragers aus zwei Wicklungshälften (112, 113) besteht, zwischen denen die treppenförmige periodische w> Spannung anliegt, daß zwischen Wicklungshälften (112, 113) und Masse Treiberstufen (116, 117) geschaltet sind, die derart angesteuert werden, daß für die Dauer einer ersten Halbperiode der treppenförmigen Spannung ein Strom durch die f> erste Wicklungshälfte (112) fließt und für die Dauer der nachfolgenden Halbperiode ein Strom durch die zweite Wicklungshälfte (113) fließt.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Treiberstufen (116, 117) aus UN D-Leistungstreibern besiehen.

8. Schaltung nach den Ansprüchen 6 und 7, dadurch gekennzeichnet, daß den Treiberstufen (116, il7) je ein NAND-Glied (118,119) vorgeschaltet ist, daß ein zweiter Ausgang des Wandlers (55), der ein digitales Signal mit. einer Periode gleich einer Halbperiode der treppenförmigen Spannung führt, mit einem Flip-Flop (120) verbunden ist, dessen Ausgang an je einem Eingang der NAND-Glieder (118,119) anliegt, während ein zweiter Eingang des NAND-Gliedes (119) mit einem Befehlseingang (C) verbunden ist und der Ausgang des NAND-Gliedes (119) an einem zweiten Eingang des NAND-Gliedes (118) anliegt

9. Schaltung nach Anspruch 6, dadurch gekennzeichnet daß parallel zu den Wicklungshälften (112, 113) ein Tiefpaß aus einem Widerstand (114) und einem Kondensator (115) liegt

10. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Ankoppelverstärkerschaltung aus als Emitterfolger geschalteten Transistoren (110, 111) besteht

11. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Frequenzteilerschaltung (53) einen Zähler (72), digitale Bausteine (73 bis 33,86) und ein bistahrles Flip-Flop (84,85) enthält, die in der Weise geschaltet sind, daß über einen Steuereingang (D) von einem Teilungsverhältnis in ein anderes umgetastet wird.

12. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß zwischen Oszillatorschaltung (51) und Frequenzteilerschaltung (53) ein Frequenzverdoppler (52) geschaltet ist

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß zwischen Frequenzteilerschaltung (53) und Wandler (55) ein zweiter Frequenzverdoppler (54; geschaltet ist.

14. Schaltung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Eingang des Frequenzverdopplers (52) zum einen über einen Inverter (66) und einen ersten Kondensator (70) mit einem ersten Eingang eines NOR-Gliedes (68), zum anderen über einen zweiten Kondensator (67) mit einem zweiten Eingang des NOR-Gliedes (68) verbunden ist, daß dem ersten Kondensator ein erster gegen Masse geschalteter Widerstand (7) und dem zweiten Kondensator (67) ein zweiter gegen Masse geschalteter Widerstand (69) nachgeschaltet sind und daß der Ausgang des NOR-Gliedes (68) den Ausgang des Frequenzverdopplers (52) bildet.