DE2547771B1

DE2547771B1 - Method and arrangement for synchronizing a receiver in a time division multiplex system

Info

Publication number: DE2547771B1
Application number: DE19752547771
Authority: DE
Inventors: Juergen Dipl-Ing Gier; Rudolf Dr-Ing Kersten; Horst Dipl-Ing Mueller
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1975-10-24
Filing date: 1975-10-24
Publication date: 1976-11-18

Description

Insbesondere beim Stoßverfahren ist es vorteilhaft, wenn als bestimmte Anzahl von Bits ein Bit verwendet wird. In the case of the butt method, in particular, it is advantageous if as certain Number of bits one bit uses will.

Der Erfindung liegt die Erkenntnis zugrunde, daß beim Stopfverfahren in der überwiegenden Mehrzahl der Fälle infolge einer gestörten Stopfinformation eine Synchronstörung darin besteht, daß die das gestörte Signal empfangende Demultiplexerschaltung um + 1 Bit zum Rahmen versetzt arbeitet, während beim Spillingverfahren es eine definierte Anzahl von Bits sind. Der Empfänger des Untersystems arbeitet dann um diese Abweichung asynchron. Die nicht mehr synchron arbeitende Taktzentrale des Empfängers muß nun lediglich den Versatz des Rahmenkennungswortes um die Abweichung erkennen und sich dann sofort auf die Rahmenverschiebung einstellen. Der Synchronisiervorgang ist damit für das gestörte System spätestens nach einer Rahmenperiode abgeschlossen. Ist der Fehler anderer Art, so wird der bekannte Suchlauf eingeleitet. The invention is based on the knowledge that in the stuffing process in the vast majority of cases as a result of disturbed stuffing information a synchronous disturbance is that the demultiplexer circuit receiving the disturbed signal works offset by + 1 bit to the frame, while with the spilling method there is a defined number of bits. The receiver of the subsystem then reworks this deviation asynchronously. The clock center of the no longer working synchronously Receiver now only needs to offset the frame code word by the difference recognize and then immediately adjust to the frame shift. The synchronization process is thus completed for the disturbed system after one frame period at the latest. If the error is of a different type, the known search run is initiated.

Während einer Zeit nicht synchronen Betriebs besteht die Möglichkeit, daß das gestörte System in die von ihm eventuell noch abhängigen Unter-Untersysteme ebenfalls + 1 Bit einfügt. During a period of non-synchronous operation, it is possible to that the disturbed system in the sub-subsystems that may still be dependent on it also inserts + 1 bit.

Da das erfindungsgemäße Verfahren die Zeit des nichtsynchronen Betriebs stark verkürzt, wird auch die Wahrscheinlichkeit, daß in den Unter-Untersystemen eine Synchronisationsstörung auftritt, verringert. Since the inventive method the time of the non-synchronous operation is greatly shortened, the probability that in the sub-sub-systems a synchronization disturbance occurs is reduced.

Eine Anordnung zur Neusynchronisation nach mehrmaligem Nichterkennen eines Rahmenkennwortes enthält eine Erkennungsschaltung zum Erkennen des Rahmenkennungswortes und zur Abgabe eines Erkennungssignals, eine Taktzentrale zur Erzeugung eines ersten Vergleichssignals, eine Antivalenzschaltung zum Verknüpfen des Erkennungssignals und des Vergleichssignals sowie zur Abgabe von Fehlersignalen, einen Fehlersignalzähler und eine Logikschaltung, die die Erkennungssignale, die Vergleichssignale und die Ausgangssignale des Fehlersignalzählers verknüpft und bei Erfüllung gegebener Voraussetzungen einen Setzimpuls zwecks Einleitung einer Neusynchronisation an die Taktzentrale abgibt. An arrangement for resynchronization after repeated failure to recognize a frame password contains a recognition circuit for recognizing the frame password and for outputting a detection signal, a clock center for generating a first Comparison signal, a non-equivalence circuit for linking the detection signal and the comparison signal and, for outputting error signals, an error signal counter and a logic circuit that generates the detection signals, the comparison signals and the Output signals of the error signal counter linked and when the given conditions are met a set pulse to initiate a resynchronization to the clock center gives away.

Zur Durchführung des erfindungsgemäßen Verfahrens wird diese Anordnung dahingehend erweitert, daß eine Taktzentrale vorgesehen ist, die ein zweites, eine Taktperiode früher als das erste Vergleichssignal auftretendes Vergleichssignal und ein drittes, eine Taktperiode später als das erste Vergleichssignal auftretendes Vergleichssignal abgibt, daß zwei Äquivalenzschaltungen vorgesehen sind, die das Erkennungssignal mit dem zweiten bzw. dritten Vergleichssignal verknüpfen und daß eine Logikschaltung vorgesehen ist, die auch die Ausgangssignale der Äquivalenzschaltungen mit verknüpft. This arrangement is used to carry out the method according to the invention expanded to the effect that a clock center is provided, which is a second, one Clock period earlier than the first comparison signal occurring comparison signal and a third occurring one clock period later than the first comparison signal Comparison signal outputs that two equivalent circuits are provided which the Link the detection signal with the second or third comparison signal and that a logic circuit is provided which also receives the output signals of the equivalent circuits linked with.

An Hand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert. The invention is described below using an exemplary embodiment explained in more detail.

Die F i g. 1 zeigt ein der Einfachheit halber lediglich in einer Richtung arbeitendes digitales Zeitmultiplexsystem zweiter Ordnung mit vier primären Zeitmultiplexsystemen mit Sendern 1 bis 4 und Empfängern 7 bis 10. The F i g. For the sake of simplicity, FIG. 1 shows one in only one Directional digital time division multiplex system of the second order with four primary ones Time division multiplex systems with transmitters 1 to 4 and receivers 7 to 10.

Jedes der vier primären Zeitmultiplexsysteme ist für 32 Kanäle ausgelegt. Die Sender 1 bis 4 geben zueinander plesiochrone Impulsfolgen ab. Das sekundäre Zeitmultiplexsystem enthält einen Sender 5, in dem die Multiplexbildung zweiter Ordnung erfolgt, und einen Empfänger 6, in dem diese wieder rückgängig gemacht wird.Each of the four primary time division multiplex systems is designed for 32 channels. The transmitters 1 to 4 emit plesiochronous pulse trains to one another. The secondary Time division multiplexing system contains a transmitter 5, in which the second multiplexing Order takes place, and one Receiver 6, in which this is reversed.

Die Fig.2 zeigt eine erfindungsgemäße Synchronisieranordnung, wie sie jeweils in den Empfängern 7 bis 10 untergebracht ist. Die Anordnung enthält einen Eingang 11, ein Schieberegister 12, eine Erkennungsschaltung 13, Äquivalenzschaltungen 14 und 16, eine Antivalenzschaltung 15 Hilfseingänge 17 bis 19, einen Fehlersignalzähler 20, eine Logikschaltung 21 und einen Ausgang 22. 2 shows a synchronizing arrangement according to the invention, such as it is housed in each of the receivers 7 to 10. The arrangement contains an input 11, a shift register 12, a detection circuit 13, equivalent circuits 14 and 16, a non-equivalence circuit 15 auxiliary inputs 17 to 19, an error signal counter 20, a logic circuit 21 and an output 22.

Das in der F i g. 1 beispielsweise vom Empfänger 6 zum Empfänger 7 laufende Datensignal wird über den Eingang 11 in das Schieberegister 12 einer Länge des Rahmenkennungswortes eingespeist. Erkennt die Erkennungsschaltung 13 im Schieberegister 12 das Rahmenkennungswort, so gibt sie an ihrem Ausgang das Erkennungssignal So ab. Fällt dieses zeitlich mit dem am Hilfseingang 18 anliegenden Vergleichssignal eO zusammen, so arbeitet der Empfänger 7 synchron zum angelieferten Datensignal. Läuft der Empfänger 7 dagegen asynchron zum Datensignal, so wird über die Antivalenzschaltung 15 dem Fehlersignalzähler 20 mitgeteilt, daß zum Zeitpunkt des Auftretens des Vergleichssignals eO das Rahmenkennungswort nicht erkannt wurde. Wird dieses auch in n aufeinanderfolgenden Positionen nicht erkannt, so wird vom Fehlersignalzähler 20 die Logikschaltung 21 veranlaßt, die Taktzentrale über den Ausgang 22 in ihren Ausgangszustand zu setzen, sobald zu einem beliebigen Zeitpunkt ein Rahmenkennungswort im Schieberegister 12 vorhanden ist. Um zu vermeiden, daß sich der Empfänger auf ein vorgetäuschtes Rahmenkennungswort aufsynchronisieren kann, wird der Synchronisiervorgang erst dann als abgeschlossen betrachtet, wenn das Rahmenkennungswort nach Setzen der Taktzentrale mindestens in den zwei folgenden Rahmen zum Zeitpunkt des Auftretens des Vergleichssignals eO erkannt wird. The in the F i g. 1 for example from receiver 6 to receiver 7 current data signal is via the input 11 in the shift register 12 a Length of the frame password fed in. Detects the detection circuit 13 in the Shift register 12 the frame code word, so it gives the identification signal at its output From about. If this falls in time with the comparison signal applied to the auxiliary input 18 eO together, the receiver 7 works synchronously with the delivered data signal. If, on the other hand, the receiver 7 runs asynchronously to the data signal, the non-equivalence circuit is used 15 communicated to the error signal counter 20 that at the time of the occurrence of the comparison signal eO the frame password was not recognized. Will this also occur in n consecutive If positions are not recognized, the logic circuit 21 is activated by the error signal counter 20 causes the clock center to be set to its initial state via output 22, as soon as a frame code word in shift register 12 at any point in time is available. In order to avoid the recipient relying on a simulated frame code word can synchronize, the synchronization process is only then considered completed considered if the frame code word after setting the clock center at least in the two following frames at the time of the occurrence of the comparison signal eO is recognized.

Die Vergleichssignale e-1 am Hilfseingang 17 und e+1 am Hilfseingang 19 treffen um eine Taktperiode früher bzw. später als das Vergleichssignal eO ein. Stellen die Äquivalenzschaltungen 14 oder 16 fest, daß sich eine der beiden Vergleichssignale e1 oder e+l mit dem Erkennungssignal so zeitlich decken, so wird über die Logikschaltung 21 die Taktzentrale sofort in ihren Anfangszustand gesetzt, ohne eine bestimmte Anzahl falsch erkannter Synchronwörter abzuwarten. Bei Ansprechen einer der Äquivalenzschaltungen wird die Störung in jedem Falle nach einer Rahmenperiode behoben, gleichgültig, in welcher Position ein +1 Bit in den Rahmen des Signals eingefügt ist. The comparison signals e-1 at the auxiliary input 17 and e + 1 at the auxiliary input 19 arrive earlier or later than the comparison signal eO by one clock period. If the equivalent circuits 14 or 16 determine that one of the two comparison signals cover e1 or e + l with the detection signal in such a way that the logic circuit 21 the clock center is immediately set to its initial state without a specific Wait for the number of incorrectly recognized synchronous words. When one of the equivalent circuits responds the malfunction will be remedied in any case after a frame period, no matter, in which position a +1 bit is inserted in the frame of the signal.

Das hier am Beispiel des Positiv-Stopf-Multiplexers beschriebene Verfahren ist ebenso auch bei Multiplexern geeignet, die nach dem Negativ-Stopfverfahren, dem Positiv-Negativ-Stopfverfahren oder einem Spillingverfahren arbeiten. Wenn beim Spillingverfahren Pufferspeicher verwendet werden, um die Häufigkeit der Synchronisationsstörungen zu verringern, so bestimmt die Kapazität des Pufferspeichers den möglichen Versatz des Rahmenkennungswortes. Die Vergleichssignale Ci am Hilfseingang 17 und e+ am Hilfseingang 19 treffen dann um eine bestimmte Anzahl Taktperioden früher oder später als das Vergleichssignal eO ein. The one described here using the example of the positive stuffing multiplexer The method is also suitable for multiplexers that use the negative stuffing method, the positive-negative stuffing process or a spilling process. If at Spilling buffers are used to reduce the frequency of synchronization errors the capacity of the buffer memory determines the possible offset of the frame password. The comparison signals Ci at auxiliary input 17 and e + am Auxiliary input 19 then hit a certain number of clock periods earlier or later as the comparison signal eO.

Claims

Claims: 1. Method for synchronizing a receiver in a digital, according to the stuffing or spilling process, at least two-stage time division multiplex system with resynchronization after repeated failure to recognize a frame code word that is contained in the data flow and assigned to the recipient, d u r c h e k e n n -z e i c h n e t that if the Frame code word is checked whether this is ahead by a certain number of bits or lagging. and that when such a condition is recognized, resynchronization is carried out by immediately adjusting the timing accordingly.

2. The method according to claim 1, characterized in that as certain Number of bits a bit is used.

3. Arrangement for performing the method according to claim 1 or 2 with a recognition circuit for recognizing the frame code word and for delivery a detection signal, with a clock center for generating a first comparison signal, with a non-equivalence circuit for linking the detection signal and the comparison signal as well as for the delivery of error signals, with an error signal counter and with a Logic circuit that generates the detection signals, the comparison signals and the output signals of the error signal counter and, if the given conditions are met, a Sends a setting pulse to the clock center to initiate a new synchronization, characterized in that a clock center is provided which has a second one certain number of clock periods earlier than the first comparison signal Comparison signal (ei) and a third, a certain number of clock periods later as the first comparison signal occurring comparison signal (e + i) emits that two equivalent circuits (14, 16) are provided which generate the detection signal (see above) with the second (e ~ l) or third (e + i) comparison signal, and that one Logic circuit (21) is provided, which also the output signals of the equivalent circuits connected.

The invention relates to a method for synchronizing a receiver in a digital, according to the stuffing or spilling process, at least two-stage time division multiplex system with resynchronization after repeated failure to recognize a frame code word that is contained in the data flow and assigned to the receiver.

Such a synchronization method is, for example, in the »Siemens Zeitschrift ", 44 (1974), supplement, pages 261 and 274 and in the magazine" Telecommunicazioni ", No. 39, June 1971, p. 61.

When multiplexing subsystems that are asynchronous to one another originating digital signals is used to adapt the clock frequencies of the subsystems the positive, negative or positive-negative stuffing method to the clock of the multiplex signal (Stuffing process) applied. In this procedure individual bit locations in Multiplex signals that are assigned to a subsystem, depending on the frequency of the subsystem declared to be so-called stuffing bits.

These places are then not used by the multiplexer on the transmission side occupied with information from the relevant subsystem. To the demultiplexer on giving the receiving end the option to remove the stuffing bits is used for the subsystem concerned transmit what is known as stuffing information. Will be a this is incorrect due to bit corruption along the transmission path from the receiver recognized, the receiver of the subsystem is forced.

eliminate the disturbance by resynchronization.

In order to reduce the frequency of such malfunctions, the stuffing information transferred securely. For example, the stuffing information is transmitted with three bits. Since it only knows two states, a bit error can be corrected.

In the multiplex devices for 2- or 8-Mbit / s signals accordingly recommendations G 732 resp.

G 742 of the CCITT starts a search run to restore frame synchronism only when the frame code word is not recognized three or four times in a row became. The synchronization process is considered complete when the Frame code word after a search run in two or three consecutive frames was recognized.

This procedure ensures that there is a very high probability a new synchronization is only initiated if there is a real synchronicity fault exists and not even if only the frame code word is caused by bit corruption was disturbed along the transmission path. The fact that after a search run at least Two or three frame identifier words have to be recognized, with a high degree of probability locked out. that the synchronization to a simulated frame code word he follows.

When multiplexing according to the spilling process, highly constant, but not synchronous clock generators in the sub-systems. To the Nesting, an independent clock generator that is also highly constant is used, whose frequency corresponds as closely as possible to the sum of the applied bit rate frequencies. A loss of information then occurs only very rarely. One used for each Subsystem a buffer memory at the input of the multiplexer, so the frequency deviation of the subsystem are balanced over some time.

If the storage capacity is exceeded, the Multiple bits of memory repeated or omitted. This measure is appropriate This means that if there is a deviation of only one bit, a new synchronization process is not carried out every time is initiated.

The object of the invention is to provide necessary resynchronizations to effect faster on average.

Based on a procedure of the type described in the introduction this object is achieved according to the invention in that when it is not recognized for the first time of the frame code word is checked whether this has been reduced by a certain number of bits leading or lagging, and that when such a state is recognized, resynchronization is carried out by immediately adjusting the timing accordingly.