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DE2460263A1 - Schaltungsanordnung zum korrigieren des schlupffehlers in datenuebertragungssystemen unter verwendung von zyklischen codes - Google Patents

Schaltungsanordnung zum korrigieren des schlupffehlers in datenuebertragungssystemen unter verwendung von zyklischen codes

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Publication number
DE2460263A1
DE2460263A1 DE19742460263 DE2460263A DE2460263A1 DE 2460263 A1 DE2460263 A1 DE 2460263A1 DE 19742460263 DE19742460263 DE 19742460263 DE 2460263 A DE2460263 A DE 2460263A DE 2460263 A1 DE2460263 A1 DE 2460263A1
Authority
DE
Germany
Prior art keywords
circuit
shift register
circuit arrangement
polynomial
error
Prior art date
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Withdrawn
Application number
DE19742460263
Other languages
English (en)
Inventor
Mario Loiudice
Gustavo Pavoni
Enzo Repossi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Italtel SpA
Original Assignee
Societa Italiana Telecomunicazioni Siemens SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Societa Italiana Telecomunicazioni Siemens SpA filed Critical Societa Italiana Telecomunicazioni Siemens SpA
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    • H—ELECTRICITY
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  • Detection And Correction Of Errors (AREA)

Description

ital.Anm. Nr.32267 A/73
vom 27.12.1973
Societä Italiana Telecomunicazioni Siemens ,s.p.a., Mailand (Italien)
Schaltungsanordnung zum Korrigieren des Schlupffehlers in Datenübertragungssystemen unter Verwendung von zyklischen Codes
Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Korrigieren des Schlupffehlers in einem Datenübertragungssystem, das zyklische (n,K)-Codes zur Korrektur der von der Verbindungsleitung herrührenden Fehler verwendet, wobei die codierten einzelnen Zeichen bzw. Zeichengruppen durch Pakete von jeweils η Bits dargestellt sind, welche die Koeffizienten eines Polynoms (n-l)-ten Grades bilden und in der Empfangsstation des Datenübertragungssystems einer Fehlererkennungseinheit zugeführt werden, die ein mit der Verbindungsleitung verbundenes und für die Speicherung eines n-Bit-Paketes ausgelegtes Schieberegister , ein den Rest aus der Division des Polynoms, welches das empfangene n-Bit-Paket darstellt, durch das erzeugende Polynom g(X) errechnende Divisionsschaltung und eine Logikschaltung enthält, welche immer dann das Vorhandensein eines Fehlers im n-Bit-Paket anzeigt, wenn die Koeffizienten des Rest-Polynoms r (X) nicht alle gleich Null sind.
509828/0564
Datenübertragungssysteme bestehen im allgemeinen aus einem Sende- und einem Empfangsteil, die über eine Verbindungsleitung miteinander verbunden und mit Schutzeinrichtungen zum Schutz gegen die von der Verbindungsleitung herrührenden Fehler versehen sind. Zum Erkennen und Korrigieren von im Laufe einer digitalen übertragung entstehenden Fehlern ist es üblich, im Sendeteil eine künstliche Redundanz in die zu sendende Nachricht einzuführen, so daß im Empfangsteil das empfangene Signal auf von der Verbindungsleitung herrührende Fehler überprüft werden kann.
Da die zu übertragenden Daten gewöhnlich zeichengruppenweise gesendet werden, werden die die Zeichengruppen darstellenden Binärmuster als Paket von jeweils η Bits gesendet, welche jeweils K Informations-Bits und n-K Redundanz-Bits umfassen, die unter Durchführung vorbestimmter Operationen aus den Informationsbits ermittelt werden. Dabei können die K Informations-Bits als Koeffizienten höheren Grades eines Polynoms Io(X) des Grades n-1:
Io(X) ο a .X11""1 * a ~Xn"2 + ... + an-TfXn"k + η J. η α η κ
+ 0 Χ11"*"1 + ο xn"k""2 +...+01
aufgefaßt werden, wogegen die n-K Redundanz-Bits als Koeffizienten niederen Grades eines Polynoms Ro (X) des Grades n-1:
Ro(X) = O X11""1 + O Xn"2 + ... +0 Xn"k +
aufgefaßt werden können, wobei R(X) sich aus der Division von Io(X) durch ein erzeugendes Polynom g(X) ergibt und deren Rest darstellt. Die ein Paket bildenden η Bits werden nach dem Poly nom
T1. (X) - Io (X) + Ro(X) bzw. T2(X) = Io (X) + RÖ~(X)
509828/0564
gesendet, üblicherweise wird auf der Verbindungsleitung das Polynom T3 (X) = Io(X) + Ro(X) gesendet und Ro(X) empfangsseitig rekomplementiert, damit ggf. die von den- Verbindungsleitung herrührenden Leitungsfehler und eventuelle Verschiebungsfehler (der sogenannte Schlupf) beim Erkennen des n-Bit-Paketes erfaßt werden.
Damit die ankommende Nachricht ordnungsgemäß decodiert werden kann, muß im Empfangsteil die empfangene Bitfolge in Gruppen zu je η Bits aufgeteilt werden, welche (zeichengruppenweise) den sendeseitig gebildeten Gruppen entsprechen. Die empfangene Nachricht muß auf von der Verbindungsleitung herrührende Fehler überprüft werden. Die hierfür erforderlichen Operationen werden durch eine Fehlererkennungsschaltung durchgeführt, die das empfangene Polynom (n-l)-ten Grades durch das erzeugende Polynom g(X) dividiert. Der Befund, daß sämtliche Koeffizienten des Rest-Polynoms r(X) gleich Null sind, zeigt die Richtigkeit der empfangenen Nachricht an.
Falls im Empfangsteil ein Schlupf in der von der Verbindungsleitung kommenden Bitfolge entsteht, also beim Aufteilen in die n-Bit-Pakete ein Fehler um ein oder mehrere Bits infolge einer Fehlsynchronisation zustande kommt, zeigen die Einrichtungen bekannter Art bei Sendung eines Polynoms der Form T2(X) die Anwesenheit von Fehlern im überprüften Bit-Paket an, ohne zu unterscheiden, ob es sich dabei um Schlupffehler oder um Leitungsfehler handelt. Wird ein Bit-Paket als fehlerhaft erkannt, dann fordern die bekannten Einrichtungen beispielsweise eine erneute Sendung der gesamten Nachricht bzw. eines Teiles derselben, oder sie beginnen einen umständlichen Synchronisierungsvorgang, der jeweils dann beendet wird, wenn die Auswahl der n-Bit-Pakete richtig erfolgt.
5Q9828/0S66
246Ό263
Der Erfindung liegt die Aufgabe zugrunde, eine besonders einfache und wirtschaftliche Schaltungsanordnung zu schaffen, welche die Korrektur des Verschlebungs- oder Schlupffehlers unter Verwendung des gleichen zyklischen Codes ermöglicht, der für die Korrektur und/oder Erfassung der von der Verbindungsleitung herrührenden Fehler vorgesehen ist.
Die Erfindung löst diese Aufgabe durch die im Patentanspruch 1 gekennzeichnete Schaltungsanordnung.
Diese Schaltungsanordnung erkennt charakteristische Gestaltungen des Rest-Polynoms r(X) und erzeugt dementsprechende Steuersignale, die entweder einen Vorschub oder eine Rückschiebung des empfangenen Bit-Paketes bewirken. Eingehende Untersuchungen haben nämlich gezeigt, daß zwischen der Gestaltung des Rest-Polynoms r(X) einerseits und Ordnung und Richtung des Schlupfes andererseits ein enger Zusammenhang besteht, wie im nachstehenden noch näher erläutert werden soll. Dieser Zusammenhang äußerst sich im Vorhandensein von als charakteristisch anzusehenden Rest-Polynomen, deren jedem ein genau festliegender Schlupffehler eindeutig zugeordnet ist.
Anhand der Zeichnung wird ein bevorzugtes Ausführungsbeispiel der Schaltungsanordnung erläutert, welchem weitere Erfindungsmerkmale zu entnehmen sind. Es zeigen:
Figur 1 das Blockschaltschema der Schaltungsanordnung zum Korrigieren des Schlupffehlers,
Figur 2 ein Ausführungsbeispiel für die Einheit UC nach Figur
Die in Figur 1 dargestellte Schaltungsanordnung zum Korrigieren des Schlupffehlers ist zum Einbau in den Empfangsteil des
50982870564
Datenübertragungssystems bestimmt und soll dort mit Hilfe des Empfangssignals den Bit-Paket-Synchronismus wieder herstellen, dessen Verlust zu einer falschen Auswahl der zu einem Bit-Paket gehörenden η Bits führt. Eine solche Bit-Paket-Fehlsynchronisierung wird als Schlupf ("Slip") bezeichnet. Dabei soll unter einem Schlupf der Ordnung "S" (mit S = ganze Zahl) der Fall verstanden werden, daß aufeinanderfolgende Bit-Pakete durch Verlust oder fehlerhaftes Hinzukommen von S Bits falsch ausgewählt werden. Bei dem hier beschriebenen Beispiel sei ein Schlupf "I.Ordnung" zu korrigieren.
Das zu Bit-Paketen von jeweils η nach dem Polynom T2(X) gesendeten Bits vom Sendeteil kommende Empfangssignal gelangt, nach Rekomplementierung der Redundanz-Bits, an den Eingang eines Schieberegisters SR mit einer Kapazität von n+2 Bits, das ein zentrales"Fenster" mit einer Länge von η Bits aufweist, welches dazu bestimmt ist, die vermutlich zu einem Bit-Paket gehörenden Bits zu speichern. Das Empfangssignal gelangt auch an den Eingang einer Divisionsschaltung DV an sich bekannter Art, welche den Rest r(X) aus der Division des das empfangene Binärmuster darstellenden Polynoms durch das erzeugende PoIynon g(X) errechnet.
Die Koeffizienten des Rest-Polynoms r(X) werden nun durch die Logikschaltungen RL1, RL2 und RL3 in folgender Weise ausgewertet: Die Logikschaltung RL1 gibt, wenn alle Koeffizienten des Rest-Polynoms r (X) gleich Null sind, den Durchgang des Bit-Paketes aus den in den η Speicherzellen des Registerfensters des Schieberegisters SR gespeicherten η Bits durch das Torglied N1 frei, welches der Leitung für Bit-Pakete zugeordnet ist, die weder von der Verbindungsleitung herrührende noch auf einen Schlupf zurückzuführende Fehler enthalten. Die Logikschaltung RL9 spricht auf diejenigen Koeffizienten der Polynome an, die
509828/0564
für einen Lins-Schlupf charakteristisch sind, und korrigiert diese Koeffizienten, indem sie eine Verschiebung der im Schieberegister SR gespeicherten Bits um einen Schritt nach rechts bewirkt. Ebenso spricht die Logikschaltung RL3 auf die Koeffizienten der Polynome an, die für einen Rechts-Schlupf charakteristisch sind, und korrigiert diese Koeffizienten, indem sie eine Verschiebung der im Schieberegister SR gespeicherten Bits um einen Schritt nach links bewirkt. Die Verschiebung entfernt entweder das letzte oder das erste Bit der gespeicherten Bitfolge aus dem Registerfenster des Schieberegisters SR und bewirkt damit das Auftreten des Bits, das in einer dem Registerfenster benachbarten Speicherzelle gespeichert war, entweder vor oder hinter der erwähnten Bitfolge.
Wenn die Koeffizienten des Rest-Polynoms weder "O" sind noch einen der charakteristischen Reste darstellen, dann gibt eine Steuereinheit UC, deren Eingänge a, b und c mit den Ausgängen der Logikschaltungen RL1, RL2 bzw. RL3 verbunden sind, den Durchgang der im Registerfenster des Schieberegisters SR gespeicherten n-Bit-Folge durch das Torglied ISL frei, welches der Leitung für fehlerbehaftete Bit-Pakete zugeordnet ist.
Nachdem die Logikschaltungen RL2 und RL3 eine Verschiebung des Inhalts des Schieberegisters entweder nach rechts oder nach links veranlaßt haben, wird das in den η mittleren Speicherzellen des Schieberegisters SR vorhandene Binärmuster der Divisionsschaltung DV zugeführt, welche wiederum das Binärmuster durch das erzeugende Polynom g(X) dividiert. Aufgrund der Koeffizienten des neuen Rest-Polynoms r1(X) ergeben sich nun Möglichkeiten: Wenn alle Koeffizienten gleich 0 sind, gestattet die Decodiereinheit DC die Weitergabe der im Registerfenster des Schieberegisters SR gespeicherten Bitfolge über die Leitung für fehlerfreie Bit-Pakete, da der zuvor festgestellte Fehler auf Schlupf zurückzuführen war und inzwischen korrigiert worden ist. Wenn
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nicht alle Koeffizienten gleich 0 sind, liefert die Steuereinheit nc an einem ihrer Ausgänge e oder, f einen Rückstellimpuls, durch welchen die ursprüngliche Lage der im Schieberegister SR gespeicherten Bitfolge unter Aufhebung der vorangegangenen Verschiebung wiederhergestellt wird/ da diese Verschiebung nicht durch einen durch Schlupf hervorgerufenen Fehler, sondern durch einen von der Verbindungsleitung herrührenden Fehler verursacht wurde, der einen Schlupffehler vorgetäuscht hatte. Nachdem im Schieberegister SR die Lage der beim Empfang vorhandenen Bits wiederhergestellt worden ist, bewirkt die Steuereinheit UC durch ein Signal am Ausgang d die Weitergabe der im Registerfenster des Schieberegisters SR vorhandenen Bitfolge über die Leitung für fehlerbehaftete Bit-Pakete.
Eine mögliche und bevorzugte Ausführungsform der Steuereinheit UC ist Figur 2 zu entnehmen. Die dort dargestellte Steuereinheit, an deren Eingängen a,b und c die Ausgangssignale der Logikschaltungen RL1, RL2 und RL3 anliegen, enthält eine erste Einheit UR zur Anzeige der Anwesenheit eines Fehlers im Bit-Paket, das in den η mittleren Speicherzellen des Schieberegisters SR gespeichert ist, und eine zweite Einheit US zur Anzeige der Vortäur schung eines Schlupffehlers durch einen Leitungsfehler. Die an den Eingängen c und b liegenden Signale werden im ODER-Glied N3 summiert, dessen Ausgangssignal zusammen mit dem am Eingang s liegenden Signal dem NOR-Glied N4 zugeführt wird. Das NOR-Glied N^ gibt dann ein Ausgangssignal am Ausgang d ab, wenn die Koeffizienten des Rest-Polynoms weder alle gleich O sind noch eine der für einen Schlupf charakteristischen Gestaltungen darstellen.
Das Erkennen eines Schlupfes durch die Logikschaltungen RL2 und RL3 wird von der bistabilen Kippstufe BS gespeichert, welche ein Signal an ihrem Ausgang u bzw. ü abgibt, je nachdem, ob die Decodiereinheiten RL2 bzw. RL3 einen Vorschub oder ein Rückschieben im Schieberegister SR veranlasst haben. Zugleich wird über das ODER-Glied N3 die monostabile Kippstufe MN aktiviert, welche das UND-Glied N5 für eine Zeitspanne T sperrt,
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wobei T die Zeitspanne ist, die zur Durchführung der beschriebenen Operationen zum Erkennen und Korrigieren der auf Schlupf zurückzuführenden Fehler zur Verfügung steht. Wenn unter diesen Verhältnissen die Divisionsschaltung DV erneut das Polynom, welches das im Registerfenster des Schieberegisters SR gespeicherte Binärmuster darstellt, durch das erzeugende Polynom g(X) dividiert, und das Rest-Polynom r(X) nicht gleich Null ist, dann wird dies durch die Logikschaltung RL1 festgestellt, deren Ausgangssignal über den Inverter I und das nicht mehr gesperrte UND-Glied N^ die Weitergabe der in der bistabilen Kippstufe BS gespeicherten Information über ein UND-Glied Ng bzw. Ny zuläßt. Damit wird am Ausgang e bzw. f ein Impuls erzeugt, welcher eine der zuvor erfolgten Verschiebung entgegengerichtete Verschiebung des Inhaltes des Schieberegisters SR veranlasst.
Bei dem erläuterten Ausführungsbeispiel für die Korrektur eines Schlupfes 1.Ordnung können die Logikschaltungen RL, und RL2 mit Hilfe von vier Decodiereinheiten verwirklicht werden, durch welche das Vorhandensein eines Schlupfes festgestellt wird, der ein fälschliches Hinzukommen eines Bits "1" oder "O" sowohl auf der rechten als auch auf der linken Seite des Registerfensters des Schieberegisters SR zur Folge hat.
Zur Korrektur von Schlupffehlern 1.Ordnung bis zur Ordnung S bleibt die beschriebene Schaltungsanordnung im wesentlichen unverändert. Es sind lediglich folgende Ergänzungen zu beachten:
Das Schieberegister SR ist mit n+2S Speicherzellen auszustatten. Die Logikschaltung RL2 zur Auswertung der Koeffizienten des Rest-Polynoms, das für einen Schlupf nach links charakteristisch
S j
ist, muß Σ 2 Decodiereinheiten haben, welche eine Ver-
il
Schiebung des Inhaltes des Schieberegisters SR um s - S Schrit-
509828/0564
te nach rechts steuern. Ebenso benötigt die Logikschaltung RL3 zur Auswertung der Koeffizienten des Rest-Polynoms, das für einen Schlupf nach rechts charakteristisch ist, Σ 2* Decodiereinheiten, welche eine Verschiebung des Inhaltes des Schieberegisters SR um s<S Schritte nach links steuern. Ausserdem ist für die Steuereinheit UC, neben der bistabilen Kippstufe BS eine Zähleinrichtung zum Abzählen der Verschiebungen vorzusehen, welche durch die erwähnten Auswerte-Einheiten gesteuert wird.
Die beschriebene Schaltungsanordnung ist Bestandteil des Empfangsteiles eines synchronen Datenübertragungssystems. Das Einschreiben der Daten in das Schieberegister, die Division durch des erzeugende Polynom g(X) und die Entnahme der Daten aus dem Schieberegister erfolgen in an sich bekannter und daher hier nicht näher beschriebener Weise unter Steuerung durch den Rakt des Empfangsteiles.
509828/0564

Claims (7)

  1. -10-Patentan sprüche
    [1·/ Schaltungsanordnung zum Korrigieren des Schlupffehlers in einem Datenübertragungssystem , das zyklische (n,K)-Codes zur Korrektur der von der Verbindungsleitung herrührenden Fehler verwendet, wobei die codierten einzelnen Zeichen bzw. Zeichengruppen durch Pakete von jeweils η Bits dargestellt sind, welche die Koeffizienten eines Polynoms (n-l)-ten Grades bilden und in der Empfangsstation des Datenübertragungssystems einer Fehlererkennungseinheit zugeführt werden, die ein mit der Verbindungsleitung verbundenes und für die Speicherung eines n-Bit-Paketes ausgelegtes Schieberegister eine den Rest aus der Division des Polynoms, welches das empfangene n-Bit-Paket darstellt, durch das erzeugende Polynom g(X) errechnenden Divisionsschaltung und eine Logikschaltung enthält, welche immer dann das Vorhandensein eines Fehlers im n-Bit-Paket anzeigt, wenn die Koeffizienten des Rest-Polynoms r(X) nicht alle gleich Null sind, dadurch gekennzeichnet, daß das in der Fehlererkennungseinheit vorhandene Schieberegister (SR) je einen Steuereingang für ein Vor- bzw. Rückschieben aufweist und eine Speicherkapazität von (n+2S) Speicherzellen hat, wobei S die maximale Zahl derjenigen Bits eines Bit-Paketes ist, die entweder verlorengehen oder fehlerhaft hinzukommen können, und da0 für die Fehlererkennungseinheit zwei zum Auswerten von charakteristischen Gestaltungen des Rest-Polynoms r(X) dienende Schaltungen (RL2 bzw. RL3) vorgesehen sind, die von der Divisionsschaltung (DV) gesteuert sind und ihrerseits den Vorschub bzw. das Zurü-ckschieben der im Schieberegister (SR) gespeicherten Bits um die erforderliche Anzahl (<S) von Schritten steuern.
    $03828/0584
  2. 2.) Schaltungsanordnung nach Anspruch 1, gekennzei ehrt e t durch eine Steuereinheit (UC), deren Eingängen die Ausgangssignale der Logikschaltung (RL,) und diejenigen der Auswerteschaltungen (RL2 und RL3) zugeführt sind, mit einer ersten Schaltungseinheit (UR) zur Bildung eines das Vorhandensein eines Fehlers in demjenigen n-Bit-Paket anzeigenden Signals, das in den η mittleren Speicherzellen des Schieberegisters (SR) enthalten ist, und mit einer zweiten Schaltungseinheit (US) zur Erfassung eines durch einen Leitungsfehler vorgetäuschten Schlupffehlers und zur Aufhebung der im Schieberegister (SR) durch die Auswerteschaltungen (RL2, RL3) bewirkten Verschiebung.
  3. 3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennz eichnet ,daß die Divisionsschaltung (DV) mit der Verbindungsleitung und mit dem Ausgang der η mittleren Speicherzellen des Schieberegisters (SR) verbunden ist.
  4. 4.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erste Auswerteschaltung IRL2) zum Auswerten von charakteristischen Gestaltungen aus Σ 2 Decodief-Einheiten gebildet ist.
  5. 5.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Auswerteschaltung (RL-) zum Auswerten von charakteristischen Gestaltungen aus Σ 21 Decodier-Einheiten gebildet ist.
  6. 6.) Schaltungsanordnung nach einem der vorangehenden Ansprüche, d adurch gekennzeichnet, daß das am Ausgang der Logikschaltung (RL1) erscheinende Signal den Durchgang des in den η mittleren Speicherzellen des Schieberegisters (SR) gespeicherten Binärmusters durch ein Torglied (N.) freigibt.
    609828/0S64
  7. 7.) Schaltungsanordnung nach einem der Ansprüche 2-6, dadurch gekennzeichnet, daß das am Ausgang der das Vorhandensein eines Fehlers anzeigenden ersten Schaltungseinheit (UR) erscheinende Signal den Durchgang des in den ri mittleren Speicherzellen des·Schieberegisters gespeicherten Binärmusters durch ein weiteres. Torglied (N~) freigibt.
    509823/QSo,
DE19742460263 1973-12-27 1974-12-19 Schaltungsanordnung zum korrigieren des schlupffehlers in datenuebertragungssystemen unter verwendung von zyklischen codes Withdrawn DE2460263A1 (de)

Applications Claiming Priority (1)

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DE19742460263 Withdrawn DE2460263A1 (de) 1973-12-27 1974-12-19 Schaltungsanordnung zum korrigieren des schlupffehlers in datenuebertragungssystemen unter verwendung von zyklischen codes

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