DE2441754A1

DE2441754A1 - Prozessor-datenuebertragungssteueranordnung sowie verfahren zur steuerung der datenuebertragung eines prozessors

Info

Publication number: DE2441754A1
Application number: DE2441754A
Authority: DE
Inventors: Ronald E Lange
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1973-08-31
Filing date: 1974-08-30
Publication date: 1975-03-13
Also published as: FR2242729B1; JPS5756152B2; HK36680A; FR2242729A1; AU7276074A; US3866183A; GB1468929A; JPS5051634A; CA1016657A

Description

D-8 Mönchen 26, Postfach 4
T.Won /2f2555

Minchen, den 30. August 1974

Mein Zeichen: P 1939

Anmelder; Honeywell Information Systems Inc. 200 Smith Street
Waltham, Mass., V. St. A.

Prozessor-Datenübertragungssteueranordnung sowie Verfahren zur Steuerung der Datenübertragung eines Prozessors

Die Erfindung bezieht sich generell auf Datenverarbeitungs- ' systeme und insbesondere auf die Steuerung von Datenübertragungen bzw. Nachrichtenverbindungen zwischen einem Hauptspeicher und einem Prozessor mit einem assoziativen Speicher.

Im Zusammenhang mit größeren Rechnersystemen, die Spöicher mit einer Speicherkapazität in der Größenordnung von einer Million Worten oder einer noch höheren Speicherkapazität besitzen, wird es sehr teuer, die Systemleistung dadurch zu steigern, daß die Speicherzugriffszeit verringert wird. Eine Alternative zur Verkürzung der Datenzugriffszeit zu Befehlen und Operanden besteht in der Ausnutzung eines auch als Pufferspeicher zu bezeichnenden Hochgeschwindigkeits-Vorratsspeichers, der zwischen dem Hauptspeicher und dem zentralen Prozessor eingefügt ist.

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Wenn Daten aus dem Hauptspeicher gemäß einer absoluten Adresse abzuholen sind, die von dem zentralen Prozessor geliefert wird, dann ist es erforderlich, eine Verbindung bzw. eine Beziehung zwischen der absoluten Adresse und der tatsächlichen Adresse herzustellen, die intern für das .'.;::■ Speicher-Untersystem zutrifft. Bei der Wiedergewinnung einer Dateninformation aus dem Hauptspeicher muß der Prozessor die die Dateninformation enthaltende Adresse auswählen und bilden, und sodann wählt der Prozessor einen Zugriffs-Zugang zu dem Hauptspeicher aus. Um den Vorratsspeicher effektiv auszunutzen, muß der betreffende Vorratsspe.icher zuerst überprüft werden, bevor der Prozessor einen Zugriff zu dem Hauptspeicher ausführt,

Bei bisher bekannten Datenverarbeitungssystemen wurde eine hoch entwickelte Anordnung benutzt, um die Adressen der Dateninformation zu speichern, die in assoziative Speicher übertragen sind. Der Adressierungsmechanismus des assoziativen Speichers wurde zuerst überprüft um zu bestimmen, ob die Dateninformation in dem assoziativen Speicher sich befindet oder nicht. Befand sich die betreffende Information nicht in dem assoziativen Speicher, so betätigte der Prozessor die Datenübertragungssteuerung zum Zwecke der Herstellung einer Verbindung zu dem Hauptspeicher, um nämlich die benötigte Dateninformation wieder herzustellen.

Der Erfindung liegt die Aufgabe zu Grunde, zu verhindern, daß möglicherweise die Dateninformation nicht in dem Vorratsspeicher enthalten ist, und damit die Organisation der dem Prozessor zugeführten Dateninformation effektiv zu verdecken. Darüber hinaus soll eine verbesserte Nachrichtenübertragungsbzw. Datenübertragungssteueranordnung für ein Datenverarbei-

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tungssystem mit einem Vorratsspeicher geschaffen werden. Ferner soll die für ein Datenverarbeitungssystem zu schaffende verbesserte Datenübertragungssteueranordnung die geforderte Dateninformation aus einem Vorratsspeicher des zentralen Prozessors zu suchen gestatten, während die Wiederbereitstellung der Dateninformation aus dem Hauptspeicher vorbereitet wird. Schließlich soll die neu zu schaffende Datenübertragungssteueranordnung die Prüfung eines Prozessor-Vorratsspeichers für eine Dateninformation steuern, während gleichzeitig die Anordnung für die Wiederbereitstellung der Dateninformation aus dem Hauptspeicher vorbereitet wird. Überdies soll die neu zu schaffende Datenübertragungssteueranordnung die Datenübertragung mit dem Hauptspeicher zu sperren gestatten, wenn die Dateninformation in dem Vorratsspeicher gespeichert wird.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch eine Datenübertragungssteueranordnung für die Verwendung in Verbindung mit einem Daten-Prozessor bei der Wiederbereitstellung einer Dateninformation, und zwar entweder aus einem Hauptspeicher oder aus" einem Vorratsspeicher. Gemäß der Erfindung werden Dateninformations-Adressensignale in die Steueranordnung eingeführt, und zwar für die Aktivierung einer Einlaßauswahleinrichtung und einer Funktionseinrichtung, um die erforderliche Funktion zu bestimmen. Die Einlaßauswahleinrichtung betätigt einen Unterbrechungs-Generator auf eine Datenübertragungsverbindungsanforderung hin. Ein Teil des Adressensignals sucht eine Markierungs-Adressliste, und wenn die Dateninformation in dem Vorratsspeicher gefunden worden ist, erzeugt der Vergleicher ein Signal, welches die Erzeugung eines Unterbrechungssignals

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durch den Unterbrechungsgenerator sperrt.

Die Datenübertragungssteueranordnung nimmt die von dem zentralen Prozessor erzeugte Adresse auf, beeinflußt bzw. manipuliert die Adressensignale zur Bildung des tatsächlichen Adressenspeicherplatzes der Dateninformation, betätigt die Vorratsspeicher-Markierungs-Adreßliste zum Zwecke des Suchens der Dateninformation in dem Vorratsspeicher, wählt die Datenübertragungsleitung zu dem Hauptspeicher hin aus, löst die Erzeugung des Unterbrechungssignals aus, welches die Zwischenverbindung zu dem Hauptspeicher herstellt, unterbindet die Erzeugung des Unterbrechungssignals, wenn die Dateninformation in dem Vorratsspeicher vorhanden ist, betätigt bzw. steuert den Vorratsspeicher an, wenn die Dateninformation in diesem Speicher gespeichert ist, und gibt die Dateninformation an den Prozessor von dem Hauptspeicher oder dem Vorratsspeicher ab, ohne daß dazu eine gesonderte Zeitspanne erforderlich ist, um den Vorratsspeicher bezüglich der Dateninformation zu prüfen. Um den vollständigen Vorteil der Geschwindigkeit des Vorratsspeichers auszunutzen, muß der Vorratsspeicher bezüglich der Dateninformation abgesucht werden, da in dem Fall, daß die Dateninformation in dem Vorratsspeicher gespeichert ist, diese Dateninformation dem Prozessor in einem Bruchteil der Zeitspanne zugeführt werden kann, die zur Wiederbereitstellung der Information aus dem Hauptspeicher erforderlich ist.

An Hand von Zeichnungen wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert, an Hand dessen die Erfindung sowie ihre Organisation und ihre Betriebsweise näher verständlich werden dürften.

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Fig. 1 zeigt in einem Blockdiagramm eine bevorzugte Ausführungsform einer Datenübertragungssteueranordnung in Verbindung mit einem Vorratsspeicher eines zentralen Prozessors.

Fig. 2 zeigt in einem Diagramm ein in dem Vorratsspeicher gemäß Fig. 1 benutztes Adressierungsschema. Fig. 3 zeigt eine zwischen dem Vorratsspeicher und einer in Fig. 1 dargestellten Markierungs-Adressenliste benutzte Abbildungsstrategie.

Fig. 4 zeigt in einem Verknüpfungsdiagramm einen Teil der Datenübertragungssteueranordnung unter Veranschaulichung des Steuermechanismus zur Sperrung einer Datenübertragungsverbindung zu bzw. von dem Hauptspeicher. Fig. 5:Zeigt in einem Impulsdiagramm die relativen Lagen verschiedener Signale der Datenübertragungssteueranordnung gemäß Fig. 1.

Im folgenden sei die in den Zeichnungen dargestellte bevorzugte Ausführungsform der Erfindung näher erläutert. Mit 10 ist ein Vorratsspeicher bezeichnet, der ein sogenannter

"zusätzlicher Nachseh-Speicher" oder ein Hochgeschwindiger
keits-Pufferspeicher istj/ ist vorzugsweise in dem zentralen Prozessor eines Datenverarbeitungssystems untergebracht. Der Vorratsspeicher bringt einen schnellen Zugriff zu Datenblöcken mit sich, die zuvor aus dem Hauptspeicher bereitgestellt bzw. abgeholt worden sind. Die effektive Zugriffszeit in dem Vorratsspeieher gemäß der vorliegenden Erfindung wird dadurch erhalten, daß der Vorratsspeieher bezüglich der vorhandenen Prozessorfunktionen parallel betrieben wird. Eine erfolgreiche Anwendung des Vor.ratsspeichers bringt die Forderung nach einem hohen Verhältnis an sogenannten Speicher-Abholungen,

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also dem Abholen einer Dateninformation aus dem Vorratsspeicfaei% mit sich anstelle der Forderung, daß der Prozessor den Hauptspeicher direkt adressiert. In jedem Falle sollte die Suche bezüglich des Vorratsspeiehers für eine möglichst schnelle Wiederbereitstellung der Dateninformation die Wiederbereitste llung aus dem Hauptspeicher nicht verzögern. Ein Datenübertragungssteuersystem gemäß der vorliegenden Erfindung überprüft den Vorratsspeicher, während die Erzeugung einer möglichen Wiederbereitstellung aus dem Hauptspeicher verarbeitet wird. Wenn in dem Vorratsspeicher die Dateninformation ermittelt wird, wird die.Wiederbereitstellung blockiert. Der Prozessor erhält die Dateninformation aus dem Vorratsspeicher in einer wesentlich kürzeren Zeitspanne, ohne daß der Prozessor von der Quelle unterrichtet wird.

Das Übertragungssteuersystem gemäß Fig. 1 kann in drei Hauptbereiche unterteilt werden. Der erste Hauptbereich ist ein Vorratsspeicherbereich 11, der den Vorratsspeicher 10, eine Eingabe-Speichersammelleitung, einen ZM-Schalter 12 und eine Lese-Freigabeschaltung oder eine Ausgabe-Speichersammelleitung und einen ZD-Schalter 13 enthält. Der zweite Bereich oder Abschnitt ist ein Datenverarbeitungs-Steuerbereich 15, der eine Unterbrechungsgeneratorschaltung 16, eine Einlaß-Auswahlmatrixschaltung 17, ein Basisadreßregister 18, einen Basismarkierer 19, einen ZC-Schalter 20 zur Steuerung der Speicheradresseneingabe, ein Adreßregister 21 sowie eine Prozessor-Adreßlistenbefehlssteuerung 22 und eine Prozessor-Steuerlogik 23 enthält, die die Steuerlogik des Prozessors darstellt. Der dritte Bereich ist ein Vorrats-Adreßlistenbereich 25, der ein Adressen-Verriegelungsregister 26, ein Vorrats-Adressen-Verrigelungsregister 27, eine Markierungs-

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Adressenliste 28, einen Vergleicher 29, ein Vorratsadreßregister 30 sowie zugehörige Zähler und eine Steuerlogik·· enthält, wie sie durch den Block 31 angedeutet ist.

Während der Hauptspeicher-Abholzyklen wird die Dateninformation von der Eingabe-Speichersammelleitung für die Verwendung durch den Prozessor verteilt, während gleichzeitig der ZM-Schalter 12 die Einspu;eicherung in den Vorrats speicher ermöglicht. In nachfolgenden Prozessorzyklen wird der Vorratsspeicher 10 zum gleichen Zeitpunkt überprüft, zu dem das Abholen einer Information aus dem Hauptspeicher (nicht dargestellt) beendet wird. Wenn die benötigten Daten bereits in dem Vorratsspeicher vorhanden sind, werden die nunmehr aus dem Hauptspeicher abgeholten Daten durch .Steuerung des Datenübertragungs- bzw. Ubertragungssteuerbereichs unberücksichtigt gelassen bzw. unwirksam gemacht. Ein Vorratsspeicher- bzw. Vorrats-Lesezyklus wird von dem Adreßlisten-Befehlsbereich 22 des Prozessors freigegeben. Der ZM-Schalter 12 wird dabei abgeschaltet, und der ZD-Schalter wird freigegeben, um die Dateninformation aus dem Vorratsspeicher direkt zu dem Prozessor hin zu übertragen.

Die Vorrats- oder Markierungs-Adreßliste 28 identifiziert den Speicherbereich oder Block in dem Vorratsspeicher 10. In der Markierungs-Adreßliste 28 sind Markierungsworte "TAG¹¹ gespeichert, um die absolute Adresse des Jeweiligen Datenblockes wiederzugeben. Die Abbildung der Markierungs-Adreßliste 28 wird als Vier-Ebenensatz-Assoziativabbildung bezeichnet. Die Abbildungsorganisation ist in Fig. 3 dargestellt. Die Markierungs-Adreßliste ist in N Spalten, z.B.

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in 64 Spalten, unterteilt, und zwar entsprechend der Anzahl von Blöcken in dem Vorratsspeicher. Jede Spalte besitzt vier Ebenen. Der Vorratsspeicher ist in einer Anzahl N von Bereichen der 64 Vier—Wort-Blöcke (256 Worte) unterteilt. Jeder Block bildet sich direkt in einer entsprechenden Spalte der Adreßliste ab. Jede Spalte der Markierungs-Adreßliste kann dann Adressen von vier Blöcken enthalten, deren jedje von einem anderen Bereich herrührt. Der Austauschvorgang, betreffend das Laden von neuen Blöcken in eine Spalte, die voll ist, erfolgt auf der Grundlage, daß der erste eingegebene Block der erste ausgegebene Block ist. Diese Organisation wird als Umlauforganisation bzw. als sogenannte "round robin"-Organisation (RRO) bezeichnet.

Die Markierungs-Adreßliste 28 ist als kleiner Speicher ausgeführt, dessen Anzahl an Speicherplätzen gleich der Anzahl an Blöcken in dem Vorrats speicher ist. Adressenbits ZCIO-^15 der effektiven Adresse werden für den Zugriff zu einem der Speicherplätze benutzt Csiehe ^Fig· 1 und 2). Jeder der Speicherplätze oder Spalten enthält vier Adressen-Markierungsworte. Jedes Markierungs-Wort enthält die Adressensignale ALOO-09 der absoluten Adresse. Da die Signale ZC10-15 der effektiven Adresse schneller verfügbar sind, werden sie für einen Zugriff zu der Markierungs-Adressenliste benutzt.

Bezugnehmend auf Fig. 1 und auf das Impulsdiagramm gemäß Fig. 5 sei bemerkt, daß während der Zeitspanne, während der ein Zugriff zu der Markierungs-Adreßliste ausgeführt wird, die Hinzufügung von Basisadressenbits BAOO-09 aus dem Basis-Adressregister 18 zu den effektiven Adressenbits ZCOO-09 von

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dem ZC-Schalter 20 her in demselben Adressenaddierer 19 erfolgt. Die absoluten Adressenbits AAOO-09 von dem Basisadressenregister 19 her werden in dem Adreßregister und dem Adressen-Verriegelungsregister 26 gespeichert; sie stehen für einen Vergleich in dem Vergleicher 29 zu dem Zeitpunkt zur Verfügung, zu dem ein Markierungswort M1 bis M4 von der Markierungs-Adreßliste 28 her verfügbar ist. Der Vergleicher erzeugt ein Übereinstimmungs-Signal MATCH zwischen dem Zeitpunkt, zu dem das Austastadressenregistersignal SAR erzeugt wird.und dem Zeitpunkt, zu dem ein Unterbrechungssignal INT von dem Unterbrechungsgenerator 16 her zu erzeugen ist. Wenn ein Vergleich vorgenommen wird, ermöglicht das MATCH-Signal nicht die Erzeugung eines INT-Signals. Die Vergleichs-Übereinstimmung zeigt an, daß eine Wiederbereitstellung einer Dateninformation aus dem Hauptspeicher nicht erforderlich ist, da nämlich die Dateninformation gerade in dem Vorratsspeicher verfügbar ist. Das MATCH-Signal setzt die Prozessor-Steuerlogik 23 in den Stand, ein Vorratsspeicher-Aktivierungssignal ACTCS zu erzeugen, welches dem Vorrats- bzw. Vorratsspei-cher-Adreßregister 30 zugeführt wird. Dieses Adreßregister 30 adressiert den Speicherplatz in dem Vorratsspeicher 10, der durch die Adressenbits ZC10-17 und die Adressensignale CA und CB bestimmt ist, die durch den Vergleicher 29 als Ergebnis des Vergleichs der absoluten Adressensignale und der Markierungssignale erzeugt worden sind. Der ZD-Schalter 13 wird aktiviert, um die Weiterleitung der Dateninformation aus dem - adressierten Speicherplatz in dem Vorratsspeicher 10 zu dem Prozessor hin zu ermöglichen. Wenn der Vergleicher 29 eine fehlende Überein-Stimmung anzeigt, wird kein MATCH-Signal erzeugt, und der Unterbrechungsgenerator 16 erzeugt ein INT-Signal. Dieses

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INT-Signal wird über das ausgewählte Tor der Systemsteuereinrichtung zugeführt, um die Übertragung einer Dateninformation aus dem Hauptspeicher gemäß den Adressensignalen zu bewirken, die dem ZC-Schalter 20 zugeführt worden sind. Die Dateninformation aus dem Hauptspeicher wird sodann herausgeführt und gleichzeitig dem Prozessor und dem Vorratsspeicher 10 zugeführt. Wenn der Vorratsspeicher 10 bereits voll ist, wird in Übereinstimmung mit der Organisation, gemäß der der erste eingegebene Datenblock auch der zuerst ausgegebene Datenblock ist, der zuerst in den Vorratsspeicher untergebrachte und nicht anschließend benutzte Datenblock durch die neue Information ersetzt.

Die Vorratsspeicher-Adressensignale CSOO-10 (siehe Fig. 1 und 2) werden von der Vergleicherlogik und unter Heranziehung der effektiven Adresse gebildet. Die 10-Bit-Adresse liefert einen Zugriff zu einem 1024-Wort-Vorratsspeicher. Die 10-Bit-Adresse benutzt Adressensignale CA und CB von dem Vergleicher 29 her, welche Signale aus den Vergleichsbits von der Markierungs-Adreßliste 28 und den Bits ZC10-17 von der effektiven Adresse her gebildet worden sind. Die Adressensignale CA und CB werden dazu benutzt, die erforderliche Ebene oder die Chips zu adressieren, die eines der vier Worte in dem Block von Worten in dem Vorratsspeicher 10 auswählen.

Der Vorratsspeicher 10 gemäß der bevorzugten Äusführungsform speichert 1024 Datenbits DO-DN je Chipbereich. Jedes Wort besitzt dabei eine Länge von 36 Informationsbits in jeder Speicherhälfte und 72 Informationsbits in den kombinierten Bereichen. Der Vorratsspeicher 10 weist vier Ebenen auf, zu denen ein Zugriff mittels der CA- und CB-Adressensignale von

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dem Vergleicher 29 her erfolgt. Die Auslese-Dateninformationssignale DOOUT-DNOUT sind, für sämtliche vier Ebenen gemeinsam.

Der Vorratsspeicher 10 wird durch die Adressensignale ZC10-17 adressiert. Die Signale ZC16 und ZC17 bestimmen, ob das adressierte Wort sich in der oberen Hälfte oder in der unteren Hälfte des Speicherblockes befindet oder ob gleichzeitig ein Zugriff zu einem Doppelwort, d.h. beiden Hälften, zu erfolgen hat. ' .

Die Datensignale DO-DN sind Dateneingabesignale (siehe Fig. 1), die über den ZM-Schalter 12 eingegeben werden. Die Signale DOOUT-DNOUT sind Datenausgabesignale, die Über den ZD-Schalter 13 zu den Hauptregistern des Prozessors hin übertragen werden.

Der Markierungs-Adreßlistenbereich 25 enthält eine Verknüpfungsschaltung, um anzuzeigen, daß ein Block von Worten in dem Vorratsspeicher 10 vollständig ist und daß die Daten gültig sind. Die Verknüpfungsschaltung bildet Voll/Leer-Zustands-Bitsignale. Die Zustandsbitsignale sind dem jeweiligen Markierungswort zugeordnet. Der Vorratsspeicher 10 kann dadurch gelöscht werden, daß sämtliche Zustandsbitsignale zurückgesetzt werden. Der Vorratsspeicher 10 wird jeweils dann gelöscht, wenn die zentrale Verarbeitungseinheit bzw. Zentraleinheit auf eine externe Unterbrechung gewissermaßen antwortet, die signalisiert, daß ein neues Programm einzuleiten ist. Die Zustandsbitsignale werden aktiviert, wenn ein Block-Laden der Dateninformation freigegeben ist. Jede der 64 Spalten . der Markierungs-Adreßliste 28 weist eine Zwei-Bit-RRO-Schaltung auf, die die Ebene oder Markierung anzeigt, die als nächste Ebene oder Markierung zu laden ist. Die

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RRO-Schaltung ist mit dem Voll/Leer-Zustandsbitsignalspeicher in der Steuerlogik 31 enthalten. Die RRO-Schaltung wird gewissermaßen weitergeführt, wenn ein neuer Dateninformationsblock in den Vorratsspeicher 10 eingegeben wird. Die absoluten Adressenbits ALOO-09 werden in dem Markierungs-Adreßlistenspeicherplatz gespeichert, zu dem ein Zugriff durch die effektiven Adressenbits ZC10-15 erfolgt, und die RRO-Schaltung wird demgemäß weitergeführt, bzw. sie führt einen Fortschaltvorgang aus.

Die in der Markierungs-Adreßliste 28 gespeicherte Dateninformation ist die Hauptspeicheradresse der in dem Vorratsspeicher 10 gespeicherten Daten. Lediglich zehn Adressenbits sind als in der Markierungs-Adreßliste 28 gespeichert dargestellt, die ALOO-09-Adressenbits von dem Adressen-Verriegelungsregister 26. Durch Adressieren der Ebene der Markierungs-Adreßliste 28 (siehe Fig. 3) durch die hier als effektive Adresse bezeichnete absolute Adresse ZC10-15 bzw. durch die diese Adresse bildenden Signale wird somit die in dem Vorratsspeicher 10 gespeicherte Blockwortinformation erhalten. Die in der Adressenebene gespeicherte Adresseninformation wird in dem Vergleicher 29 mit den Hauptspeicher-Adressensignalen ALOO-09 verglichen, die von dem Prozessor verlangt worden sind.

Der Vergleicher 29 ist im wesentlichen durch eine Vielzahl von Vergleicherschaltungen gebildet; bei der vorliegenden Ausführungsform sind dies zehn Vergleicherschaltungen. Diese Vergleicherschaltungen vergleichen die zehn Adressensignale aus der jeweiligen Ebene der Markierungs-Adreßliste 28, das sind die Signale M1, M2, M3 und M4, mit^ den zehn Adressen-

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Signalen ALOO-09. Wird ein Vergleich bezüglich sämtlicher Signale in irgendeiner lO-Signal-Vergleicherschaltung Nr. 1, Nr. 2, Nr. 3 oder Nr. 4 durchgeführt, so erzeugt der Vergleicher 29 ein Übereinstimmungssignal MATCH über ein ODER-Glied 29a, um den Unterbrechungsgenerator 16 bezüglich der Erzeugung des INT-Signals zu sperren. Die"Wiederbereitstellung der Dateninformation erfolgt aus dem Vorratsspeicher 10 anstatt aus dem Hauptspeicher.

Die Vorratsspeichersteuerung oder der Adreßlistenbereich 25. stellt eine Erweiterung der Einlaß- bzw. Torsteuerfunktionen des Prozessors dar. Die Steuereinrichtungen des Vorratsspeichers arbeiten in Synchronismus mit der Einlaß- bzw. Torsteuereinrichtung. Der Unterbrechungsgenerator 16 steuert die Markierungs-Adreßliste 28 und die Suche in der Markierungs-Adreßliste 28 über die Prozessor-Steuerlogik 23. Der Vorratsspeicher 10 befindet sich unter der Steuerung der Adreßlisten-Steuereinrichtung 22 des Prozessors. Die Adreßlisten-Steuereinrichtung bzw. -Befehlseinrichtung 22 erzeugt in Verbindung mit der Einlaß- bzw. Torauswahlmatrix 17 den Befehl oder das Muster von Signalen, der bzw. die zur Steuerung des Betriebs der Prozessoreingänge erforderlich ist bzw. sind.

Das Vorratsspeicher-Adreßregister 30 erzeugt die Signale CSOO-10, die die drei Arten von Zyklen aktivieren, welche von dem Vorratsspeichersystem oder Pufferspeichersystem in Übereinstimmung mit den Signalen von der Prozessor-Adreß-Iistensteuereinrichtung 22 und von der Prozessor-Steuerlogik 23 sowie in Übereinstimmung mit den Adreßsignalen von dem Vorratsspeicher bzw. Pufferspeicher 10 ausgeführt werden.

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Der erste Zyklus ist ein Vorratsspeicher-Lesezyklus, der erzeugt wird, wenn von dem Vergleicher 29 ein Vergleich bzw. Vergleichsergebnis auf einen Datenabholbefehl hin signalisiert wird. Ein Datenabholbefehl, auf den hin kein Vergleich erfolgt, erzeugt einen Blockladebefehl zum Zwecke des Ladens neuer Daten in den Vorratsspeicher bzw. Pufferspeicher 10. Speicheroperandenbefehle des Prozessors, auf die hin ein Vergleich bzw. eine Übereinstimmung festgestellt wird, bewirken einen Vorratsspeicher-Schreibzyklus, und zwar zusammen mit einem Tor-Speicherzyklus. Die üblichen Prozessorzyklen sowie Fehler- und Unterbrechungszyklen beeinflussen das Vorratsspeichersystem nicht; sie bewirken vielmehr, daß die Prozessor-Adreßlistensteuereinrichtung bzw. -Befehlseinrichtung 22 in einer solchen Weise arbeitet, als existierte der Vorratsspeicher überhaupt nicht.

Unter Bezugnahme auf Fig. 4 sei im Hinblick auf Einzelheiten der die Übertragungen bzw. Datenübertragungen gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung steuernden Logik bemerkt, daß die Adressensignale von dem Adreßregister der Tor-Auswahlmatrix 17 zugeleitet werden, die die Adressensignale codiert, um eines der Tore zu aktivieren. In Fig. 4 sind dabei vier Tor-Signale angedeutet. Die Tor-Auswahlmatrix 17 erzeugt eines der Auswahlsignale SEL A-D zur Aktivierung eines bestimmten Tores. Die Auswahlsignale werden außerdem vier UND-Gliedern 33 bis 36 zugeführt, die einen Teil der Unterbrechergeneratorschaltung 16 bilden. Die Torauswahlmatrix 17 erzeugt die Auswahlsignale unter der Steuerung durch die Prozessor-Steuerlogik 23, und zwar auf die Erzeugung eines Austast-Adreßregistersignals SAR.

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Die Prozessor-Steuerlogik 23 erzeugt das Austast-Unterbrechungssignal SINT von dem SAR-Signal über eine in Fig. dargestellte Verzögerungsleitung 37, die eine Zeitverzögerung zwischen den beiden ZeitSteuersignalen festlegt. Das Austast-Unterbrechungssignal SINT wird sämtlichen vier UND-Gliedern 33 bis 36 des Unterbrechungsgenerators 16 sowie einem weiteren UND-Glied 38 zugeführt, welches das Aktivierungs-Vorratsspeichersignal ACTCS erzeugt.

Die UND-Glieder 33 bis 36 des Unterbrechungsgenerators 16 werden an einem dritten Eingang mittels eines Toraktivierungssignals DPIN A-D gesteuert, und zwar in Abhängigkeit von dem Tor, welches durch das Auswahlsignal aktiviert wird. Wenn das ausgewählte Tor bereit ist, von dem Prozessor her eine Übertragung vorzunehmen, erzeugt das ausgewählte Tor ein Toraktivierungssignal, nämlich das Signal DPIN, welches dann dem Prozessor signalisiert, daß das Tor bereit ist, Adressensignale von dem Prozessor aufzunehmen, um die Systemsteuereinrichtung und den Hauptspeicher zu aktivieren, damit die benötigte Dateninformation erhalten wird. Der Prozessor wartet die Erzeugung des Unterbrechungssignals INT von einem ODER-Glied 39 her ab, das mit seinen Eingängen an die vier UND-Glieder 33 bis 36 des Unterbrechungsgenerators 16 angeschlossen ist. Die Aktivierung eines der UND-Glieder 33 bis 36 bewirkt, daß das ODER-Glied 39 das Signal INT erzeugt.

Der vierte Eingang der vier UND-Glieder 33 bis 36 des Unterbrechungsgenerators 16 wird durch das Ausgangssignal eines Inverters 40 gesteuert, dessen Eingang von einem

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UND-Glied 41 gesteuert wird. Die das UND-Glied 41 steuernden Signale sind das Signal MATCH von dem Vergleicher 29 her und das Vorratsspeicherprüfsignal CK von der Prozessor-Steuerlogik 23 her. Das Vorratsspeicherprüfsignal CK wird in Prozessor-Zyklen aktiviert, die eine Dateninformation aus einem Hauptspeicher erfordern. Wenn der Vorratsspeicher des Prozessors zu prüfen ist und wenn die Dateninformation als in dem Vorratsspeicher befindlich ermittelt wird, wird das Signal MATCH erzeugt. Ferner wird das UND-Glied 41 aktiviert, und schließlich wird ein Freigabesignal hohen Pegels erzeugt, welches durch den Inverter 40 invertiert wird, um als Sperrsignal niedrigen Pegels aufzutreten. Das invertierte Signal verhindert, daß irgendeines der vier UND-Glieder 33 bis 36 des Unterbrechungsgenerators 16 freigegeben bzw. übertragungsfähig wird. Die Sperrung der Freigabe der" vier UND-Glieder bis 36 sperrt die Erzeugung des Signals INT. Wenn somit die Dateninformation, die von dem Prozessor benötigt wird, als in dem Vorratsspeicher befindlich ermittelt wird, wird die Erzeugung desjenigen Signals, welches die Wiederbereitstellung der Dateninformation aus dem Hauptspeicher aktiviert, gesperrt.

Das Ausgangssignal des UND-Gliedes 41 ist ferner dem einen Eingang des UND-Gliedes 38 zugeführt, welches das Aktivierungs-Vorratsspeichersignal ACTCS erzeugt. Wie oben bereits erwähnt, wird der andere Eingang des UND-Gliedes 38 durch das Austast-Unterbrechungssignal SINT gesteuert. Auf die Erzeugung des Signals INT hin wird das Aktivierungs-Vorratsspeichersignal ACTCS erzeugt, welches dem Vorratsspeicher-Adreßregister 30 zugeführt wird. Dies ermöglicht, daß die Vorratsspeicher-Adressensignale CSOO-10 dem Vorratsspeicher 10

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zugeführt werden, um den ^vorratsspeicher 10 zu adressieren und die Information über den ZD-Schalter 13 zu dem Prozessor hin zu übertragen.

Nunmehr sei ein Ablaufzyklus näher beschrieben. Bezugnehmend auf die Zeichnungen und insbesondere auf Fig. 5 sei bemerkt, daß der Prozessor-Datenübertragungszyklus mit der Eingabe der Speicher- und Basisadressensignale in die Datenübertragungssteuereinheit beginnt. Kurz danach wird das Vorratsspeicherprüf signal CK aktiviert, wenn der Prozessor-Vorratsspeicher in diesem Zyklus zu benutzen ist. Sämtliche Vorratsspeicherzyklen beginnen mit der Erzeugung eines Austast-Adreßregistersignals SAR. Zu dem Zeitpunkt liegen die effektiven bzw. tatsächlichen Adressenbits ZC10-15 fe^tj sie liefern einen Zugriff zu der Markierungs-Adreßliste 28. Das SAR-Signal lädt das Vorratsspeicher-Adressenverriegelungsregister 27, das Adressenverriegelungsregister 26 und das Adreßregister 21 über den ZC-Schalter 20. Zusätzlich bewirkt das Signal SAR die Speichemung und das Festhalten oder Verriegeln der effektiven bzw. tatsächlichen Adressenbits ZC10 bis ZC17 sowie der Ausgangsbits AAOO-09 von dem Basisaddierer 19 in dem Adreßregister 21 und dem Adressenverriegelungsregister Beide Adressen werden in dem Fall reserviert, rv daß ein Blockladezyklus erforderlich ist.

Die Zeitspanne zwischen dem SAR-Signal und dem Austast-Unterbrechungssignal SINT ist die normale Zeitspanne für die Auswahl des bezüglich der Hauptspeicherdatenübertragung zu benutzenden Tores. Zu diesem Zeitpunkt wird der Vergleich der Adressen von der Markierungs-Adreßliste 28 und dem Adreesen-

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Verriegelungsregister 26 in dem Vergleicher 29 durchgeführt, und ferner erfolgt die Auswahl des Datenübertragungstores durch die Torauswahlmatrix 17. Wenn im Zuge des Betriebs ein genauer Vergleich durchgeführt wird, wird das MATCH-Signal von dem Vergleicher 29 erzeugt. Dadurch wird die Erzeugung des INT-Signals gesperrt, wenn das ausgewählte Tor ein Bereitschaftssignal, das Signal DPIN, abgibt und wenn ein Austastunterbrechungssignal SINT von der Prozessorsteuerlogik erzeugt wird. Der Tor-Zyklus wird aufgehoben, und die Daten aus dem Vorratsspeieher 10 werden benutzt. Das ACTCS-Signal lädt das Vorratsspeicher-Adressregister 30. Die Steuersignale des Vorratsspeichers 10 von dem Vergleicher 29 und die tatsächlichen Adressenbits ZC09 bis ZC17 sind nunmehr in dem Vorratsspeicher-Adreßregister 30 gespeichert.

Wenn ein Vorratsspeicher-Lesezyklus signalisiert wird, wie auf einen Ubertragungsoperanden hin, werden die Vorratsspeicher-Adressensignale CSOO-12 nicht in dem Vorratsspeicher-Adreßregister 30 gespeichert; vielmehr wird unmittelbar ein Vorratsspeicherzugriff begonnen. Sobald das interne SINT-Signal erzeugt ist, erzeugt die Prozessorsteuerlogik 23 ein Signal, welches angibt, daß die Daten in dem Prozessortor unterzubringen sind, in diesem Beispiel in dem Vorratsspeicher 10. Der Tor-Zyklus wird dann in einer normalen Weise abgeschlossen, indem die Dateninformation zu der Operationseinheit für die Verarbeitung übertragen wird.

Auf das Laden eines Datenblocks in das Tor- bzw. Einleitsystem sind bei einer Dateninformations-Abholanforderung ohne einen Vergleich in der Markierungs-Adreßliste 28 zwei

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Tor- bzw. Einleitzyklen erforderlich. Das erste SINT-Signal wird an den Hauptspeicher freigegeben, und die Prozessor-Adreßlistenbefehlseinrichtung 22 wird mit der Blockladefunktionsforderung geladen. Die Adressensignale des Vorratsspeichers werden in dem Vorratsspeicher-Adreßregister 30 untergebracht. Das SINT-Signal wird nicht an die Steuereinrichtung ausgesendet. Dies verhindert eine weitere Adressenerzeugung, um die Einleitung eines zweiten Zyklus zu ermöglichen. In dem Tor wird ein Kennzeichen gesetzt, um den zweiten Zyklus zu erzeugen. Während des zweiten Zyklus ist die Markierungs-Adreßliste 28 in einem Schreibbetrieb aktiviert, und die Markierungs-Adresseii die in dem Vorratsspeicher-Adressenverriegelungsregister 27 festgehalten bzw. gespeichert sind, werden in die Markierungs-Adreßliste 28 eingeschrieben. Die Spaltenadresse in der Markierungs-Adreßliste 28 wird durch die effektiven bzw. tatsächlichen Adressenbits ZC10-15 ausgewählt, und die Ebene' wird durch die RRO-Zählersignale ausgewählt. Der RRO-Zähler wird dann aktualisiert. Das SINT-Signal wird von dem ausgewählten Tor her übertragen, und die eintreffenden Daten werden in den Vorratsspeicher 10 gemäß der Adresse eingeschrieben, die in dem Vorratsspeicher-Adreßregister 30 gespeichert ist.

Die in der Markierungs-Adreßliste 28 gespeicherten Bit-Signale sind die Adressenbits ALOO-09 von dem Adressenverriegelungsregister 26 her. Diese Adressenbits werden außerdem dem Vergleicher 29 und der Steuerlogik 31 zugeführt. In Vorratsspeicher-Ladezyklen werden die Adresseribits ALOO-09 in die Markierungs-Adreßliste 28 eingegeben; sie steuern das Voll/Leer-Kennzeichen und den RRO-Zustand der Steuerlogik

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Auf nachfolgende Zyklen hin, die die Markierungs-Adreßliste 28 bezüglich der Adresse der in dem Vorratsspeicher gespeicherten Information überprüfen, werden die Adressenbits ALOO-09 in dem Vergleicher 29 mit den vier Markierungssignalen M1 bis M4 von der Markierungs-Adreßliste 28 verglichen. Die Markierungssignale bzw. TAG-Signale geben die absolute Adresse des jeweiligen Datenblocks wieder.

Der Vergleicher 30 erzeugt ein MATCH-Signal, das die Erzeugung des INT-Signals durch den Unterbrechungsgenerator steuert. Der Vergleicher 30 erzeugt ferner zwei Vergleichsadressensignalbits CA und CB, die dem Vorratsspeicher-Adreßregister 30 zugeführt und in diesem gespeichert werden. Die CA- und CB-Bits bilden zusammen mit den effektiven Adressenbits ZC10-17 von dem ZC-Schalter 20 her die tatsächliche Vorratsspeicheradresse.

Zur Realisierung des Vorratsspeichers oder Pufferspeichers werden mit sehr hoher Geschwindigkeit arbeitende integrierte Schaltungspakete verwendet, und zwar ebenso wie für die anderen Speichereinheiten, Kiie für die Markierungs-Adreßliste 28. Die VorratsSpeicheradresse (siehe Fig. 2) leitet die Adressierung des bestimmten Schaltungspaketes in Verbindung mit dem bestimmten Wort oder Teil eines Wortes aus dem jeweiligen Paket. Die bestimmte Adressierung der integrierten Schaltungspakete ist auf dem vorliegenden Gebiet bekannt und wird hier nicht weiter erläutert. Der Vergleicher 29 (siehe Fig. 3) enthält vier Gruppen von normalen Vergleicherschaltungen Nr. 1, 2, 3 und 4, wobei jede Gruppe der Vergleicherschaltungen einen Satz von zehn Adressenverriegelungsregistersignalen ALOO-09 mit den zehn Adressen-

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Signalen, wie z.B. M1, vergleicht, die aus dem Markierungs-Adreßregister 28 bereitgestellt sind. Der zweite Satz von zehn Adressensignalen M2 wird in der Vergleicherschaltung Nr. 2 verglichen. Ein MATCH-Signal wird von dem ODER-Glied 29a erzeugt, wenn sämtliche Signale irgendeiner Gruppe genau verglichen sind. Die Vergleichssignale werden außerdem einer 4-zu-

2-Codiererschaltung 29b zugeführt, um die Signale CA und CB zu erzeugen, die dem Vorratsspeicher-Adreßregister 30 zugeführt werden.

Im Vorstehenden ist eine Ausführungsform eines die Prinzipien der vorliegenden Erfindung verkörpernden Datenübertragungssteuersystems erläutert worden. Es dürfte somit ohne weiteres ersichtlich sein, daß im Zuge der Ausführung der vorliegenden Erfindung eine Vielzahl von Modifikationen im Aufbau, der Anordnung, in den Verhältnissen, in den Elementen, Materialien und Einzelteilen vorgenommen werden kann. So ist z.B. ein 1K-Vorratsspeicher bei der Ausführung der bevorzugten Ausführungsform eingesetzt worden. Es dürfte einzusehen sein, daß durch Vergrößern der Adressierungsbitsignale um ein Bit die Adressierungsmöglichkeit der Adressensignale und die passende Vorratsspeichergröße auf 2K verdoppelt wird,. Die Größe des Vorratsspeichers 10 sollte nicht als Begrenzungsfaktor genommen werden.

Durch die vorliegende Erfindung ist also eine Datenübertragungssteueranordnung geschaffen, die die Erzeugung eines Unterbrechungssignals zusammen mit in Frage kommenden Adressensignalen vorbereitet, um eine Dateninformation aus einem

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Hauptspeicher auf eine Anforderung von einer zentralen Verarbeitungseinrichtung bzw. von einem zentralen Prozessor her bereitzustellen. Während der Vorbereitungszeit wird eine Markierungs-Adreßliste abgesucht, und zwar nach einer Anzeige dahingehend, daß die Dateninformation gegenwärtig in dem Vorratsspeicher benötigt wird. Wenn ein Vergleich durchgeführt wird, wird ein Übereinstimmungssignal erzeugt, um die Erzeugung eines Unterbrechungssignals zu verhindern. Die Datenübertragungssteueranordnung adressiert den Vorratsspeicher zwecks Wiederbereitstellung der Dateninformation für die Verwendung durch den Prozessor.

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Claims

-²³~ 244175 A

Patentansprüche

Prozessor-Datenübertragungssteueranordnung zur Steuerung der Wiederbereitstellung einer Dateninformation aus einem adressierbaren Vorratsspeieher in dem Prozessor oder aus einem adressierbaren Hauptspeicher in Übereinstimmung mit Speicheradressensignälen, welche den Speicherplatz der Dateninformation identifizieren,. dadurch gekennzeichnet. daß eine Befehlseinrichtung (22) vorgesehen ist, die auf die Speicheradressensignale hin Zeitsteuersignale erzeugt, daß mit der Befehlseinrichtung (22) ein Basisaddierer (19) verbunden ist, der die Speicheradressensignale aufnimmt und einen Basisadressenteil zu den Speicheradressensignalen auf die Aufnahme eines ersten ZeitSteuersignals hin addiert, daß Prüfeinrichtungen vorgesehen sind, die den Vorratsspeicher (10) bezüglich der Dateninformation in Übereinstimmung mit den Speicheradressensignalen überprüfen, daß mit den Prüfeinrichtungen eine Vergleichereinrichtung (29) verbunden ist, die ein Übereinstimmungssignal in dem Fall erzeugt, daß die betreffende Dateninformation als in dem Vorratsspeicher (10) befindlich festgestellt worden ist, daß Toreinrichtungen vorgesehen sind, die die addierten Adressensignale von dem Basis-Addierer (19) aufnehmen und eine Datenübertragungsverbindung zwischen dem Prozessor und dem Hauptspeicher herstellen, daß ein Unterbrechungsgenerator (16) vorgesehen ist, der ein Unterbrechungssignal (INT) für den Hauptspeicher zu erzeugen gestattet, daß an Hand des betreffenden Unterbrechungssignals (INT) ein Datenübertragungszugriff zwischen dem Prozessor und dem Hauptspeicher über die Toreinrichtungen auf das Auftreten eines zweiten Zeitsteuersignals von der Befehlseinrichtung her und

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auf das Auftreten eines Signals von den Toreinrichtungen her herstellbar ist, wobei das Signal von den Toreinrichtungen die Verfügbarkeit einer Datenübertragungsverbindung anzeigt, und daß das Übereinstimmungssignal vor dem Auftreten des zweiten Zeitsteuersignals erzeugt wird und zu einer solchen Steuerung des Unterbrechungsgenerators (16) herangezogen ist, daß die Erzeugung des Unterbrechungssignals (INT) unterdrückbar ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Befehlseinrichtung ein Signal erzeugt, welches die Adressierung des Vorratsspeichers (10) auf das Auftreten des Ubereinstimmungssignals hin aktiviert, derart, daß die adressierte Dateninformation für die Verwendung durch den Prozessor übertragen wird.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Adreßregister (21) vorgesehen ist* welches Speicheradressensignale der wiederbereitzustellenden Dateninformation zu speichern gestattet, daß mit dem Adreßregister (21) die Befehlseinrichtung (22) verbunden ist, die Befehls-Zeitsteuersignale auf das Auftreten der Speicheradressensignale hin erzeugt, daß der Basis-Addierer (19) mit der Befehlseinrichtung (22) und dem Adreßregister (21) verbunden ist und einen Basisadressenteil zu den Speicheradressensignalen auf das Auftreten eines ersten Befehlszeitsteuersignals hin zu addieren gestattet, daß eine Vielzahl von Verbindungs-Toreinrichtungen vorgesehen ist, die eine Datenübertragungsverbindung zwischen dem Prozessor und dem Hauptspeicher herzustellen gestatten, daß eine Tor-Auswahleinrichtung (17)

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vorgesehen ist, die die addierten Adressensignale von dem Basis-Addierer (19) zum Zwecke der Auswahl einer Toreinrichtung aus der Vielzahl von Toreinrichtungen aufnimmt, die für eine Datenübertragung mit dem Hauptspeicher zu benutzen sind, daß der Unterbrechungsgenerator (16) ein Unterbrechungssignal für den Hauptspeicher zwecks Erzielung eines Datenübertragungszugriffs zwischen dem Prozessor und dem Hauptspeicher über die ausgewählte Toreinrichtung auf das Auftreten eines zweiten Zeitsteuersignals von der Befehlseinrichtung (22) her erzeugt, daß mit dem Adreß--. register (21) eine Prüfeinrichtung verbunden ist, die den Vorratsspeicher (10) bezüglich der Dateninformation gemäß den Speicheradressensignalen überprüft, und daß das genannte Übereinstimmungssignal zu einer solchen Aktivierung des Vorratsspeichers (10) ausgenutzt ist, daß die adressierte Dateninformation für die Verwendung durch den Prozessor übertragbar ist.
4. Anordnung nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, daß die von den Prüfeinrichtungen und den Vergleichereinrichtungen ausgeführten Operationen zur selben Zeit erfolgen, zu der der Basis-Addierer und die Tor-Einrichtungen ihre Operationen ausfUhren,und daß durch den Unterbrechungsgenerator (16) die Befehlseinrichtung derart steuerbar ist, daß diese ein drittes Zeitsteuersignal zur Aktivierung der Adressierung des Vorratsspeichers (10) zwecks Übertragung der adressierten Dateninformation für die Ausnutzung durch den Prozessor erzeugt.

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5. Verfahren zur Steuerung der Datenübertragung eines Prozessors mit einem adressierbaren Vorratsspeicher, unter Aufnahme, einer Dateninformation aus dem Vorratsspeicher oder aus einem adressierbaren Hauptspeicher, insbesondere zum Betrieb einer Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

a) daß von dem Prozessor erzeugte Adressensignale aufgenommen werden, die den Speicherplatz der Dateninformation in dem Speicher bezeichnen,

b) daß die aufgenommenen Adressensignale derart beeinflußt werden, daß der tatsächliche Adressenspeicherplatz der Dateninformation gebildet wird,

c) daß eine Suche in dem Vorratsspeicher bezüglich der Dateninformation gemäß den aufgenommenen Adressensignalen ausgelöst wird, während die aufgenommenen Adressensignale manipuliert werden,

d) daß eine Datenübertragungsleitung zu dem Hauptspeicher ausgewählt wird,

e) daß die Erzeugung eines Unterbrechungssignals ausgelöst wird, mit dessen Hilfe die Verbindung zu dem Hauptspeicher nach erfolgter Auswahl der Datenübertragungsleitung hergestellt wird,

f) daß die Erzeugung des Unterbrechungssignals in dem Fall unterbunden wird, daß die Suche in dem Vorratsspeicher die erforderliche Dateninformation festlegt,

g) daß die Dateninformation aus dem Vorratsspeieher in . dem Fall bereitgestellt wird, daß die Suche in dem Vorratsspeicher die geforderte Dateninformation aufzeigt, während bei Nichtaufzeigen der geforderten Dateninformation diese aus dem Hauptspeicher bereitgestellt wird, und

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h) daß die bereitgestellte Dateninformation dem Prozessor zugeführt wird.
6. Verfahren zur Steuerung der Datenübertragung eines Prozessors mit einem adressierbaren Vorratsspeicher, umfassend eine Markierungs-Adreßliste, zwecks Erzielung einer Dateninformation entweder aus dem Vorratsspeicher oder aus einem adressierbaren Hauptspeicher, insbesondere zum Betrieb einer Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

a) daß von dem Prozessor erzeugte Adressensignale aufgenommen werden, die den Speicherplatz der Dateninformation in dem Speicher festlegen,

b) daß eine Markierungs-Adresseninformation für den Vorratsspeicher aus der Markierungs-Adreßliste in Übereinstimmung mit den aufgenommenen Adressensignalen bereitgestellt wird,

c) daß die aufgenommenen Adressensignale derart manipuliert werden, daß der tatsächliche Adressenspeicherplatz der Dateninformation gebildet wird,

d) daß die bereitgestellte Markierungs-Adresseninformation mit den aufgenommenen Adressensignalen derart verglichen wird, daß bestimmbar ist, ob die geforderte Dateninformation in dem Vorratsspeicher enthalten ist, während die aufgenommenen Adressensignale manipuliert werden,

e) daß eine Datenübertragungsleitung zu dem Hauptspeicher ausgewählt wird,

f) daß die Erzeugung eines Unterbrechungssignals ausgelöst wird, an Hand dessen die Verbindung zu dem Hauptspeicher nach erfolgter Auswahl der Datenübertragungs-

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leitung hergestellt wird,

g) daß die Erzeugung des Unterbrechungssignals in dem Fall unterdrückt wird, daß der Vergleich durchgeführt worden ist,

h) daß die Dateninformation aus dem Vorratsspeicher in dem Fall bereitgestellt wird, daß der Vergleich durchgeführt ist, während bei Nichtdurchführung dieses Vergleichs die Bereitstellung der Dateninformation aus dem Hauptspeicher vorgenommen wird, und

i) daß die bereitgestellte Dateninformation dem Prozessor zugeführt wird.

Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß ein Teil der Vorratsspeicher-Adressensignale durch Vergleich des benutzten, erzeugten Vorratsspeicher-Adressensignalteiles mit einem Teil der aufgenommenen Adressensignale erzeugt wird, derart, daß die Bereitstellung der Dateninformation aus dem Vorratsspeicher (10) vorgenommen wird.

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