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DE2441214A1 - Regenerating circuit for binary signals - has amplifier stages fed back by feedback branched and having switching transistor - Google Patents

Regenerating circuit for binary signals - has amplifier stages fed back by feedback branched and having switching transistor

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DE2441214A1
DE2441214A1 DE2441214A DE2441214A DE2441214A1 DE 2441214 A1 DE2441214 A1 DE 2441214A1 DE 2441214 A DE2441214 A DE 2441214A DE 2441214 A DE2441214 A DE 2441214A DE 2441214 A1 DE2441214 A1 DE 2441214A1
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transistor
transistors
evaluation circuit
connection
gate
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DE2441214A
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German (de)
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DE2441214C3 (en
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Gottfried Dipl Ing Wotruba
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Siemens Corp
Original Assignee
Siemens Corp
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Abstract

The rating circuit is connected by a bit line to storage elements of a memory field. In addition to these switching means, there is a barrier transistor provided between each bit line and the gate terminal of a switching transistor. Parallel to the nodes and the appropriate gate terminal of the switching transistor connected to the node, there is a transistor whose gate terminals are interconnected in one terminal and controlled jointly via this terminal. The circuit devices are in the form of field effect transistors, and the connections are executed in the form of MOS technology.

Description

Regenerierschaltung für binäre Signale Die Erfindung bezieht sich auf eine Regenerierschaltung fit binäre Signale nach dem Oberbegriff des Patentanspruches 1.Binary Signal Regeneration Circuit The invention relates to on a regeneration circuit fit binary signals according to the preamble of the patent claim 1.

As den älteren Patentanmeldungen P 23 09 192.1 (A 73/7021) und P 24 19 040.7 (VPA 74/7053) sind Regenerierschaltungen solcher Art bekannt geworden. Dabei bestehen diese Regenerierschaltungen im wesentlichen aus einem Flipflop mit zwei invertierenden rückgekoppelten Inverterstufen. Dabei enthält die -Bewerterschaltung nach der ersten Patentanmeldung zwei Barriere@ transistoren und die nach der zweiten Patentanmeldung jeweils einen elektronischen Schalter in jeweils einem Rückkopplungs-Zweig Aufgabe der vorliegenden Erfindung ist es, eine Regenerier-Schaltung für dynamische Halbleiterspeicher, beispielsweise für Halbleiterspeicher mit Ein-Transis@dr-Speicherelementen, anzugeben, deren Empfindlichkeit weitaus größer ist als die Empfindlichkeit der oben genannten Regenerierschaltungen.As the earlier patent applications P 23 09 192.1 (A 73/7021) and P 24 19 040.7 (VPA 74/7053) regeneration circuits of this type have become known. These regeneration circuits essentially consist of a flip-flop two inverting feedback inverter stages. The rating circuit contains according to the first patent application two barrier transistors and the one according to the second Patent application each have an electronic switch in each one feedback branch The object of the present invention is to provide a regeneration circuit for dynamic Semiconductor memories, for example for semiconductor memories with single-transistor memory elements, indicate whose sensitivity is far greater than the sensitivity of the regeneration circuits mentioned above.

Diese Aufgabe wird durch eine wie eingangs bereits erwähnte Regenerierschaltung gelöst, die durch die in dem Kennzeichen des Patentanspruches 1 angegebenen Merkmale gekennzeichnet ist.This task is accomplished by a regeneration circuit as mentioned at the beginning solved by the specified in the characterizing part of claim 1 features is marked.

Ein wesentlicher Vorteil einer erfindungsgemäßen Regenerierschaltung besteht darin, daß sowohl der Aufbau dieser Regenerierschaltung als auch das Taktprogramm dieser Regenerierschaltung einfach realisierbar sind.A major advantage of a regeneration circuit according to the invention is that both the structure of this regeneration circuit and the clock program this regeneration circuit can be easily implemented.

Im folgenden wird die Erfindung arand der Beschreibung und der Figuren näher erläuterte Die Figuren 1, 3, 3, 5, 6 und 7 zeigen erfindungsgemäße Regenerierschaltungen.In the following the invention arand the description and the characters Figures 1, 3, 3, 5, 6 and 7 show regeneration circuits according to the invention.

Die Figuren 2, 4 und 8 zeigen die zugehorigen Taktprogramme.Figures 2, 4 and 8 show the associated clock programs.

In'der Figur 1 ist die erfindungsgemäße Bewerterschaltung mit 1a bezeichnet. Sie ist in aus der Figur ersichtlichen Weise mit den Bitleitungen 10 bzw. 20 verbunden. Ebenfalls mit diesen Bitleitungen 10 bzw. 20 -sind Speicherelemente verbunden. Bei spielsweise ist in der Figur 1 das Ein-Transistor-Speicherelement 6 eingezeichnet, das in dem Punkt 64 mit der Bitleitung 20 verbunden ist. Dieses Ein-Transistor-Speicherelement 6 besteht aus dem Transistor 61 und dem Kondensator 62. Dabei ist eine Elektrode des Kondensators 62 vorzugsweise mit Masse und die andere Elektrode des Kondensators 62 mit dem source-Anschluß des Transistors 61 verbunden. Der Drain-Anschluß des Transistors 61 ist in dem Punkt 64 mit t dor Bitleitung 20 verbunden. In dem Punkt 63 ist der Gate-Anschluß des Transistors 61 mit der Auswahlleitung (Wortleitung) 65, verbunden.In'der Figure 1, the evaluation circuit according to the invention is denoted by 1a. It is connected to the bit lines 10 and 20 in the manner that can be seen in the figure. Memory elements are also connected to these bit lines 10 and 20, respectively. at For example, the one-transistor memory element 6 is shown in FIG. which is connected to bit line 20 at point 64. This one-transistor storage element 6 consists of the transistor 61 and the capacitor 62. There is one electrode of the capacitor 62 preferably to ground and the other electrode of the capacitor 62 is connected to the source connection of the transistor 61. The drain of the Transistor 61 is connected to bit line 20 at point 64. In the point 63 is the gate connection of the transistor 61 with the selection line (word line) 65 connected.

in an sich bekannter Weise sind an den Bitleitungen 10 und 20 die Kompensationselemente (Dummy-Elemente) 2 und 3 angeordnet.in a manner known per se are on the bit lines 10 and 20 Compensation elements (dummy elements) 2 and 3 arranged.

Diese Kompensationselemente bestehen jeweils aus einem Kondensator und einem Transistor. Beispielsweise ist bei dem Kommen sationselement 2 der Kondensator 22 einerseits vorzugsweise mit Masse und andererseits mit dem Source-Anschluß des Transistors 21 verbunden. Der Gate-Anschluß des Transistors 21 steht in dem Funkt 23 mit der Kompensationsauswahlleitung 24 in Verbindung.These compensation elements each consist of a capacitor and a transistor. For example, in the case of the Coming sation element 2, the capacitor 22 on the one hand preferably to ground and on the other hand to the source terminal of the Transistor 21 connected. The gate connection of the transistor 21 is in the funct 23 with the compensation selection line 24 in connection.

In dem Punkt 25 ist der Drain-Anschluß des Transistors 21 mit der Bitleitung 10 verbunden. In entsprechender Weise ist der Gate-Anschluß des Transistors 31 des Kompensationselementes 3 in dem Punkt 33 mit der Kompensationsauswahlleitung 34 und der Drain-Anschluß des Transistors 31 in dem Funkt 35 mit der Bitleitung 20 verbunden. Die nicht mit der Source-Elektrode des Transistors 31 verbundene Elektrode des Kondensators 32 ist vorzugsweise mit lasse verbunden.At point 25, the drain connection of transistor 21 is connected to the Bit line 10 connected. The gate connection of the transistor is in a corresponding manner 31 of the compensation element 3 in the point 33 with the compensation selection line 34 and the drain connection of the transistor 31 in the funct 35 with the bit line 20 connected. The electrode not connected to the source electrode of the transistor 31 of capacitor 32 is preferably connected to lasse.

In aus der Figur 1 ersichtlichen Weise ist der Drain-Anschluß des Trjnsistors 26 in dem Punkt 29 mit dem Source-Anschluß des Transistors 21 verbunden. Der Source-Anschluß des Transistors 26 ist mit einem anschlup, 27 verbunden, an dem die vorgegebene Spannung URef anlegbar ist. Der Transistor 26 ist über seinen Anschluß 28 (Potential # 28) ansteuerbar. In the manner shown in Figure 1, the drain terminal of the Trjnsistor 26 connected at point 29 to the source terminal of transistor 21. The source terminal of the transistor 26 is connected to an anschlup, 27, to to which the specified voltage URef can be applied. The transistor 26 is above his Terminal 28 (potential # 28) can be controlled.

In entsprechender Weise wie der Transistor 26 ist auch der Transistor 36 mit dem Konpensationselement 3 in dem Punkt 38 verbunden. An seinen Anschluß 37 ist das Potential URef anlegbar. The transistor is also in the same way as the transistor 26 36 connected to the compensation element 3 at point 38. At his connection 37 the potential URef can be applied.

über den Anschluß 38 ist der Transistor 36 (Potential # 38) steuerbar. The transistor 36 (potential # 38) can be controlled via the connection 38.

Mit der Bitleitung 10 ist im Punkt 44 der Drain-Anschluß eines Transistors 43 verbunden, dessen Source-Anschluß in dem Punkt 46 mit einer vorzugsweise an Masse liegenden Leitung 42 verbunden und dessen Gate-Anschluß in einem Punkt 45 mit einer Auswahlleitung 41 verbunden ist. In entsprechender Weise ist der Transistor 53 in dem Punkt 54 mit der Bitleitung 20, in dem Funkt 56 mit der an Masse liegenden Leitung 52 und in dem Punkt 55 mit der Auswahlleitung 51 verbunden. Die Transistoren 43 und 53 dienem zum Entladen der Bitleitungen 10 bzw. 20. With the bit line 10 at point 44 is the drain connection of a transistor 43 connected, the source terminal of which is preferably connected to ground at point 46 lying line 42 connected and its gate terminal at a point 45 with a Selection line 41 is connected. Similarly, transistor 53 is shown in FIG the point 54 with the bit line 20, in the point 56 with the grounded line 52 and connected to the selection line 51 at point 55. The transistors 43 and 53 serve to discharge the bit lines 10 and 20, respectively.

Die erfindungsgemäße Bewerterschaltung 1a besteht zum einen aus zwei invertierenden, rückgekoppelten Invertstufen. Die eine Inverterstufe besteht aus dem Lastelement 4a und dem Schalttransistor 2a. Die andere Inverterstufe besteht aus dem Lastelement 5a und dem Schalttransistor 3a. Vorzugsweise bestehen die Lastelemente, wie aus der Figur ersichtlich ist, aus als Lastwiderstände ausgebildeten Feldeffekttransistoren 4a und 5a. The evaluation circuit 1a according to the invention consists on the one hand of two inverting, fed back invert stages. One inverter stage consists of the load element 4a and the switching transistor 2a. The other inverter stage exists from the load element 5a and the switching transistor 3a. The load elements are preferably as can be seen from the figure, from field effect transistors designed as load resistors 4a and 5a.

ie Drainanschlüsse dieser Transistoren 4a und 5a sind gemeinsam mit dem Anschluß je verbunden. Die Gateanschlüsse dieser Transistoren sind mit dem Anschluß 10a verbunden. Über diesen Anschluß sind beide Transistoren gemeinsam ansteuerbar (Potential # 10a). Zwischen dem Lasttransistor 4a und dem Schalttransistor 2a ist, in aus der Figur ersichtlichen Weise, der Knoten 15a angeordnet. Entsprechend ist zwischen dem Lasttrnnsistor 5a und dem Schalttransistor 3a der Knoten 16a angeordnet. Der Gate-Anschluß 12a des Schalttransistors 2a ist über den elektronischen Schalter 6a mit dem Knoten 15a und der Gate-Anschluß 13a des Schalttransistors 3a über den elektronischen Schalter 7a mit dem Knoten 14a verbunden. Vorzugsweise handelt es sich bei den elektronischen Schaltern 5a und 7a um Beldeffekttransistoren, deren Gateanschlüsse in. dem Punkt 8a miteinander verbunden und die über diesen Punkt 8a ansteuerbar sind (Potential # 8a). The drain connections of these transistors 4a and 5a are common to connected to the terminal. The gate connections of these transistors are with the connection 10a connected. Both transistors can be controlled together via this connection (Potential # 10a). Between the load transistor 4a and the switching transistor 2a, in the manner apparent from the figure, the node 15a arranged. Is accordingly arranged between the load isolator 5a and the switching transistor 3a of the node 16a. The gate terminal 12a of the switching transistor 2a is over the electronic Switch 6a to the node 15a and the gate connection 13a of the switching transistor 3a connected to the node 14a via the electronic switch 7a. Preferably acts the electronic switches 5a and 7a are Beldeffekttransistors, whose Gate connections in. The point 8a connected to each other and via this point 8a are controllable (potential # 8a).

Das Versorgungspotential UDD wird an den Anschluß 11a angelegt.The supply potential UDD is applied to the connection 11a.

Zwischen die Bitleitung 10 bzw. 20 und den Gate-Anschluß 12a bzw. 13a der erfindungsgemäßen Bewerterschaltung 1a ist ein Barriere-Transistor 71 bzw. 72, in aus der Figur ersichtlichen Weise, geschaltet. Dabei ist der Barriere-Transistor 71 über seinen Gate-Anschluß 73 (Potential # 73) und der Barriere-Transistor 72 über seinen Gate-Anschluß 74 (Potential # 74) ansteuerbar.Between the bit line 10 or 20 and the gate terminal 12a or 13a of the evaluation circuit 1a according to the invention is a barrier transistor 71 or 72, switched in the manner shown in the figure. Here is the barrier transistor 71 via its gate connection 73 (potential # 73) and the barrier transistor 72 controllable via its gate connection 74 (potential # 74).

Die Funktion dieser Barriere-Transistoren wird unten noch genauer erläutert werden.The function of these barrier transistors will be explained in more detail below explained.

Im folgenden soll nun die Funktion der Schaltung nach der Figur 1 mit der erfindungsgemäßen Bewerterschaltung 1a im Zusammenhang mit der Figur 2 näher erläutert werden. Dabei kann der Funktinnsablauf in Abschnitte a bis e, die auch in den Figuren 2, 4 und als solche bezeichnet sind, gegliedert werden: a) Einstellen des Referenzzustandes: Vor Beginn des Bewertungsvorganges werden hierzu die Kondensatoren 22 bzw. 32 der Kompensationselemente 2 bzw. 3 durch "leitend"-Schalten der Transistoren 26 bzw. 3 auf die Referenzspannung URef vorgeladen. Zu diesem Zweck werden zu einem in der Figur 2 nicht näher dargestellten Zeitpunkt tiit Hilfe der Potentiale # 28 und # 38 über die Eingänge 28 bzw.The function of the circuit according to FIG with the evaluation circuit 1a according to the invention in connection with FIG. 2 in more detail explained. The radio sequence can be divided into sections a to e, which also in Figures 2, 4 and designated as such, are divided into: a) Setting of the reference state: Before the start of the evaluation process, the capacitors 22 and 32 of the compensation elements 2 and 3 by "conducting" switching of the transistors 26 or 3 precharged to the reference voltage URef. To this end, become one Point in time not shown in more detail in FIG. 2 with the aid of potentials # 28 and # 38 via inputs 28 resp.

38 die Transistoren 26 bzw. 36 Leitend geschaltet. Dadurch wird bewirkt, daß die an den Source-Anschlüssen 27 bzw. 57 der Transistoren 26 bzw. 36 anliegende Spannung URef an die Punkte 29 bzw0 39 der Kompensationselemente 2 bzw. 3 gelangt. Somit liegen die Kompellsationskondensatoren 22 bzw. 32 an der Spannung URef Das an den Kompensationselementen 2 bzw. 3 eine stellte Potential URef muß der Bedingung URef = # 74, 73 -UTB = U10,20 genügen, was nachfolgend in dem Punkt b) näher erläutert wird. Zum Zeitpunkt t1 werden dann die Bitleitungen 10 und 20 über die Transistoren 43 und 53 entladen. Zu diesem Zweck werden in beliebiger Reihenfolge die Potential # 41 und 51 an die Auswahlleitungen 41 und 51 angelegt. Dadurch wird erreicht, daß die Transistoren 43 und 53 geöffnet werden und daß die Bitleitungen 10 und 20 über die Punkte 46 und 56 an Masse anliegen. Zum Zeitpunkt t2 werden dam an die Gate-Anschlüsse 73 und 74 der Barriere-Tr;isistoren 71 und 72 wieder in beliebiger Reihenfolge die sogenannten Barriere-Potentiale # 73 und # 74 angelegt. Beispielsweise betragen diese Potentiale # 73 und # 74 etwa +5 V, wenn eine Seisespannung UDD von etwa +15 V für eine in n-Kanal-Technik realisierte Schaltung angenommen wird. Durch das Einschalten der Takte # 10a, 8a (Transistoren 6a und 7a leitend) und # 9a wieder in beliebiger Reihenfolge zum Zeitpunkt t3 werden dann die Bitleitungen 10 bzw. 20 auf ein Potential U10,20 aufgeladen, welches um den Betrag der Einsatzspannung UTB der Barriere-Transistoren unter der Barriere Spannung 73,74 liegt, während die Kondensatoren 101 bzw. 201 auf ein relativ höheres Potential (etwa UDD = 10 V) aufgeladen werden. 38, the transistors 26 and 36 are switched on. This causes that the applied to the source terminals 27 and 57 of the transistors 26 and 36, respectively Voltage URef reaches points 29 and 39 of compensation elements 2 and 3, respectively. The compensation capacitors 22 and 32 are thus connected to the voltage URef Das at the compensation elements 2 and 3 respectively provided potential URef must satisfy the condition URef = # 74, 73 -UTB = U10,20, which is described below in the Point b) is explained in more detail. The bit lines 10 then become at time t1 and 20 through the transistors 43 and 53 are discharged. For this purpose, any In order, the potentials # 41 and 51 are applied to the selection lines 41 and 51. This ensures that the transistors 43 and 53 are opened and that the Bit lines 10 and 20 are connected to ground via points 46 and 56. At the time t2 are then connected to the gate connections 73 and 74 of the barrier transistor 71 and 72 again the so-called barrier potentials # 73 and in any order # 74 created. For example, these potentials # 73 and # 74 are about +5 V, when a sea voltage UDD of around +15 V is realized for an n-channel technology Circuit is accepted. By turning on clocks # 10a, 8a (transistors 6a and 7a conductive) and # 9a become again in any order at time t3 then the bit lines 10 and 20 are charged to a potential U10, 20, which is around the amount of the threshold voltage UTB of the barrier transistors under the barrier Voltage is 73.74, while capacitors 101 and 201 are at a relatively higher level Potential (about UDD = 10 V).

Wenn nun zum Zeitpunkt t4 der Takt 8a abgeschaltet wird, sind die Bitleitungen voneinander isoliert, und die Beitfähigkeit der Schalttransistoren 2a und Da wird von den an den Kondensatoren 101 und 201 abfallenden Spannungen bestimmt. Nach dem Zeitpunkt t3 kann auch der Takt # 10a abgeschaltet werden, wobei eine Verringerung der Verlustlest;ung auftritt. Nachdem aber der Takt # 10a nach vor dem Zeitpunkt t6 wieder eingeschaltet werden muß, ist es möglich, zur Vereinfachung der Ansteuerschaltung die Impulse Im1 und 1m2 zu einem einzigen Impuls zusammenzufassen. Dieser Impuls ist im Taktprogramm der Figur 1 strichliert eingezeichnet. If clock 8a is now switched off at time t4, the Bit lines isolated from each other, and the capability of the switching transistors 2a and Da is determined by the voltages dropped across capacitors 101 and 201. After time t3, cycle # 10a can also be switched off, with a decrease the loss reading occurs. But after the measure # 10a after before the point in time t6 must be switched on again, it is possible to simplify the control circuit to combine the impulses Im1 and 1m2 into a single impulse. This impulse is shown in dashed lines in the cycle program of FIG.

b) Erste Verstärkung des Lesesignals: Zum Zeitpunkt t5 werden nun z.B. die Wortleitung 65 mit dem Takt # 65 und die entsprechende Kompensationsauswahlleitung 24 mit dem Kompensationsauswahlimpuls # 24 ausgewählt. Bs erfolgen nun zwischen den Kondensatoren 62 des Ein-Transistor-Speicherelementes 6 und 202 der Bitleitung 20 bzw. zwischen den Kondensatoren 22 des Kompensationselementes 2 und 102 der Bitleitung 10 jeweils Umladevorgänge, die an den Bitleitungen 10 bzw. 20 zu den Spannungsanderungen führen In der Figur 2 ist der Vorgang dargestellt5 wie er beim Auslesen einer im Speicherelement 6 gespeicherten binären "O" abläuft. An der Bitleitung 20 wird dabei eine negative Spannungsänderung von der Größe erzeugt. Hingegen wird durch das Auslesen des Kompensationselementes 2 an der Bitleitung 10 eis relativ kleinere negative Spannungsänderung von der Größe erzeugt, so daß die Spannung U20 relativ niedriger liegt als die Spannung U10. Dadurch werden die Barriere-Transistoren 71 bzw. 72 kurzzeitig leitend geschaltet und es erfolgen weitere Umladevorgänge zwischen den Kondensatoren 101 und 102 bzw. 201 und 202. Dabei entstehen an den Kondensatoren 101 und 201 Spannungsänderungen, die nach der Formel berechnet werden können.b) First amplification of the read signal: at time t5, for example, word line 65 is now selected with clock # 65 and the corresponding compensation selection line 24 is selected with compensation selection pulse # 24. Bs now take place between the capacitors 62 of the one-transistor storage element 6 and 202 of the bit line 20 or between the capacitors 22 of the compensation element 2 and 102 of the bit line 10 each charge reversal, the voltage changes on the bit lines 10 and 20, respectively In FIG. 2, the process is shown5 how it takes place when a binary "O" stored in the memory element 6 is read out. A negative voltage change of the magnitude occurs on bit line 20 generated. In contrast, the reading out of the compensation element 2 on the bit line 10 results in a relatively smaller negative voltage change in magnitude generated so that the voltage U20 is relatively lower than the voltage U10. As a result, the barrier transistors 71 and 72 are briefly switched on and further charge reversal processes take place between the capacitors 101 and 102 or 201 and 202 can be calculated.

Die erste Spannungsverstärkung ist umso größer, je größer das Verhältnis 0102,202 zu 0101,201 ausgelegt werden kann. Für die zuverlässige Funktion der erfindungsgemäßen hochempfindlichen Regenerierschaltung ist es wesentlich, daß durch das Auslesen des Kompensationselementes an der Bitleitung eine negative Spannungsänderung vom Betrag V erzeugt werden muß, da im Falle des Ausiessens einer "1" an ner Biuleitung 20 kein Leseimpuls auftritt und die nachfolgende Funktion der Schaltung sonst abhängig von der zufällig herrschenden Streuungsverhältnissen wäre. Die Schaltung würde dann in einen allgemein als Vorzugslage benannten Zustand übergehen.The first voltage gain is greater, the greater the ratio of 0102.202 to 01012011 that can be designed. For the reliable functioning of the highly sensitive regeneration circuit according to the invention, it is essential that the magnitude of a negative voltage change is caused by reading out the compensation element on the bit line V must be generated, since in the event of a "1" being poured out on ner Biuleitung 20 no read pulse occurs and the subsequent function of the circuit would otherwise be dependent on the randomly prevailing scattering conditions. The circuit would then go into a state that is generally referred to as the preferred state.

c) Zweite Verstärkung des J.esesignals: Die Lesesignale U101 und U201 erscheinen um den Verstärkungsfaktor k der invertierenden Verstärkerstufen der erfindungsgcmäßen Regenerierschaltung vergrößert an den Knoten 14a und 15a der Regenerierschaltung. , Diese zweite Vorverstarkung erfolgt simultan mit der ersten Vorverstärkung.c) Second amplification of the J.esignal: The read signals U101 and U201 appear around the gain factor k of the inverting amplifier stages of the invention Regeneration circuit enlarged at nodes 14a and 15a of the regeneration circuit. , This second pre-amplification takes place simultaneously with the first pre-amplification.

d) Aktivieren des Flipflops (Dritte Vorverstärkung): Durch Einschalten der Gegenkopplung mit dem Takt # 8a zum Zeitpunkt t6 arbeitet die Bewerterschaltung als Flipflop, welches in die durch das vorverstärkte Lesesignal vorgegebene Richtung kippt.d) Activation of the flip-flop (third pre-amplification): By switching on the negative feedback with clock # 8a at time t6, the evaluator circuit operates as a flip-flop, which in the direction given by the preamplified read signal tilts.

e) Regenerieren der Information: Zum Zeitpunkt ta wird die TAktspannung # 73,74 auf hohes Potential (z.B. +15 V) angehoben, so daß das Potential an der Bitleitung, das bis zu diesem Zeitpunkt um den Betrag der Einsatzspannung der Transistoren 71 und 72 unter dem Barriere-Potential lag, auf ein genügend hohes Potential gebracht werden kann, welches z.B. der binären Information 1?111 entspricht.e) Regeneration of the information: At time ta, the TA current voltage becomes # 73,74 raised to a high potential (e.g. +15 V) so that the potential at the Bit line, up to this point in time by the amount of the threshold voltage of the transistors 71 and 72 were below the barrier potential, brought to a sufficiently high potential which e.g. corresponds to the binary information 1? 111.

Im folgenden werden erfindungsgemäße Weiterbildungen der erfindungsgemäßen Regenerierschaltung nach Figur 1 beschrieben, die Ich voneinander in der Art der Erzeugung des Referenzzustandes unterscheiden. Die weitere Funktion läuft jeweils entsprechend den oben beschriebenen und dargestellten Punkten b) bis e) ab.In the following further developments according to the invention of the invention Regeneration circuit described in Figure 1, which I from each other in the manner of Differentiate generation of the reference state. The further function runs in each case in accordance with points b) to e) described and illustrated above.

Bei Ler in der Figur 3 dargestellten Schaltung sind zwischen jeweils einem Knoten 15b bzw. 16b des Flipflops und jeweils einem Gate-Anschluß des Schalttransistors der entsprechenden Verstärkorstufe, in aus der Figur 3 ersichtlichen Weise, Transistoren 8b bzw. 9b angeordnet, deren Gate-Anschlüsse mit dem Anschluß 1 2b verbunden sind.At Ler in the circuit shown in Figure 3 are between each a node 15b or 16b of the flip-flop and in each case a gate connection of the switching transistor the corresponding amplifier stage, in the manner shown in FIG. 3, transistors 8b and 9b, the gate terminals of which are connected to the terminal 1 2b.

In dcr Zeit von t1' bis t2' (Fig. 4j werden die Transistoren 8b und 9b der Regencrierschaltung ib mit dem Takt # 12b, die Transistoren 6b und 7b mit dem Takt 13b, sowie die Transistoren 71 und 72 mit dem Takt # 73 bzw. # 74 in beliebiger Reihenfolge leitend geschaltet. An den Kondensatoren 101 und 201 und 10? und 202 stellt sich dann eine Spannung ein, die gleich der Einsatzspannung UTS der Schalttransistoren 2b und 3b ist. Zum Zeitpunkt t2'' werden die KOndensatoren 101,201,102 und 202 in der gleichen Weise vorgeladen, wie das oben bereits anhand der Figuren 1 und 2 dargestellt wurde. Der Vorteil dieser Ausführung nach der Figur 3 liegt in der Einsparung der Transistoren 4.3 und 53, sowie der Taktleitungen 41 und 51 und der Masseleitungen 42 und 52 (.siehe Fig. 1).In the time from t1 'to t2' (Fig. 4j, the transistors 8b and 9b of the regeneration circuit ib with the clock # 12b, the Transistors 6b and 7b with the clock 13b, and the transistors 71 and 72 with the clock # 73 and # 74 switched conductive in any order. At the capacitors 101 and 201 and 10? and 202 then a voltage is established which is equal to the threshold voltage UTS of the switching transistors 2b and 3b. At time t2 ″, the capacitors 101,201,102 and 202 preloaded in the same way as the one above Figures 1 and 2 was shown. The advantage of this design according to the figure 3 lies in the saving of the transistors 4.3 and 53, as well as the clock lines 41 and 51 and the ground lines 42 and 52 (see Fig. 1).

Die in der Figur 5 dargestellte erfindungsgemäße Regenerierschaltung 1c bietet mit dem Quertransistor 9c, der zwischen die Knoten 15c und 16c geschaltet ist und über den Gate-Anschluß 8c ansteuerbar ist (Potential 8c) und der die gleiche Funktion wie die beiden Transistoren 8b und 9b (Figur 3) besitzt, eine Vereinfachung der. Schaltur.g und damit einer Ver-Kleinerung des Platzbedarfes. Es kann dasse lbe Taktprogramm zur Anwendung gelangen wie das Taktprogramm nach der Figur 4.The regeneration circuit according to the invention shown in FIG 1c offers with the transverse transistor 9c, which is connected between the nodes 15c and 16c and is controllable via the gate terminal 8c (potential 8c) and the same The function of the two transistors 8b and 9b (FIG. 3) is a simplification the. Schaltur.g and thus a reduction in space requirements. It can do that The clock program is used like the clock program according to FIG. 4.

Der Quertransistor 9d kann entsprechend der in Figur 6 dargestellten erfindungsgemäßen Bewerterschaltung 1d vorteilhaft auch direkt zwischen die Kondensatoren 101 und 201 geschaltet werden., so daß in der Zeit zwischen tr' und t2' (Fig. 4) zuerst ein Ausgleich jener Restladung stattfindet, die infolge eines vorangegegangenen Bewerter-Zyklus in einer der beiden parasitären ;Bitleitungsicapazitäten noch vorhanden ist und bei dem sich an den Kondensatoren 101 und 201 und 102 und 202 ein Mittenpotential UN einstellt, von dem aus das weitere Vorladen der Bitleitungen 10 und 20 erfolgt. Durch günstige Wahl der Potentiale entsteht hier der Vorteil, daß die Schaltung eine geringe Verlustleistung besitzt, weil die parasitären Bitleitungskaazitäten bereits durch Umladen der Restladung auf ein Potential UM vorgeladen werden können. Das Barriere-Potential # 73,74 wird im folgenden so gewählt, daß 73,74 UTR >UM wird, wenn zum Zeitpunkt t2' die Kondensatoren 101 und 201 und 102 und 202 analog zu den Figuren 1 und 2 vorgeladen werden. Auch bei dieser Schaltungsvariante gelangt das gleiche Taktprogramm zur Anwendung wie das Taktprogramm nach der Figur 4.The transverse transistor 9d can correspond to that shown in FIG Evaluation circuit 1d according to the invention advantageously also directly between the capacitors 101 and 201 are switched., So that in the time between tr 'and t2' (Fig. 4) first there is an equalization of the residual charge that occurs as a result of a previous one Evaluation cycle in one of the two parasitic bit line capacitances still present and in which there is a center potential on the capacitors 101 and 201 and 102 and 202 UN sets, from which the further precharging of the bit lines 10 and 20 takes place. A favorable choice of the potentials has the advantage that the circuit has a low power loss because of the parasitic bit line capacitances can already be precharged by reloading the residual charge to a potential UM. The barrier potential # 73.74 is chosen in the following so that 73.74 UTR> UM becomes when at time t2 'the capacitors 101 and 201 and 102 and 202 are analog to the figures 1 and 2 are preloaded. Also achieved with this circuit variant the same Clock program to use like the clock program according to of Figure 4.

Bei der in der Figur 7 dargestellten Schaitungsvariante mit der Bewerterschaltung 1c dienen die Transistoren 8e, 9e, ile und 12e für das Auf- und Entladen der Kondensatoren 101 und 102.In the circuit variant shown in FIG. 7 with the evaluation circuit 1c, the transistors 8e, 9e, ile and 12e are used to charge and discharge the capacitors 101 and 102.

Dabei ist der Transistor 8e bzw. 9e einerseits, in der aus der Figur ersichtlichen Weise, mit dem Punkt 75 bzw. 76 verbunden, wobei sich der Punkt 75 bzw. 76 zwischen dem Barriere Transistor 71 und dem Gate-Anschluß des Schalttransistors 2e bzw. zwischen dem Barriere-Transistor 72 und dem Gate-Anschluß des Schalttransistors 3e befindet. Andererseits ist der Transistor 8e mit dem Anschluß 77 einer Spannungsquelle und der Transistor 9e mit dem Anschluß 78 einer Spannungsquelle verbunden. Der Transistor 8e ist über seinen Gat-Anschluß 18e und der Transistor 9e über seinen Gate-Anschluß 19e ansteuerbar. Der Transistor 11e ist einerseits mit dem Punkt 75 und andererseits mit dem Punkt 79, der vorzugsweise an Masse liegt, verbunden. Der Transistor 12e ist einerseits mit dem Punkt 76 und andererseits mit dem Punkt 80, der vorzugsweise an Masse liegt, verbunden. Beide Transistoren 11e und 12e sind über den Anschluß 17e gemeinsam ansteuerbar.The transistor 8e or 9e is on the one hand, in the figure evident way, connected to the point 75 or 76, the point 75 or 76 between the barrier transistor 71 and the gate terminal of the switching transistor 2e or between the barrier transistor 72 and the gate connection of the switching transistor 3e is located. On the other hand, the transistor 8e with the terminal 77 is a voltage source and the transistor 9e is connected to the terminal 78 of a voltage source. The transistor 8e is via its gate terminal 18e and transistor 9e is via its gate terminal 19e controllable. The transistor 11e is on the one hand with the point 75 and on the other hand connected to point 79, which is preferably connected to ground. The transistor 12e is on the one hand with point 76 and on the other hand with point 80, which is preferably connected to ground. Both transistors 11e and 12e are across the terminal 17e can be controlled together.

Das Taktprogramtn beinhaltet jedoch vorteilhafterweise nur mehr einen Doppelimpuls # 73,74, der jedoch ebenso wie in der Figur 2 auch aus einem 3-Phasenimpuis bestehen kann. In der Figur 8 ist dieser 3-Phasenimpuls # 73,74 gestrichelt gezeichnet. Das Aufladen der Kondensatoren 101 und 102 über die Ladetransistoren 8e und 9e zur Erzeugung des Referenzzustandes bietet den vorteil einer einfachen Ansteuerung, da der Funkt 14e des aus den Transistoren 4e, Se, 2e, 3e bestehenden Flipflops bei diesem B3trieb dirict an Masse angeschlossen werden kann. Der Vereinfachung der Ansteuerung steht ein Mehraufwand an Verlustleistung gegenüber, weil die Bitleitungen 10,20, ebenso wie bei der in der Figur 1 dargestellten Schaltungsvariante, innnerhalb des Zeitinvervalls von t1'''' bis t2'''' über die Transistoren 11e und 12e vollständig entladen werden müssen, damit nachfolgend der Referenzzustand erzeugt werden kann.However, the clock program advantageously only contains one more Double pulse # 73,74, which, however, as in FIG. 2, also consists of a 3-phase pulse can exist. This 3-phase pulse # 73, 74 is shown in dashed lines in FIG. The charging of the capacitors 101 and 102 via the charging transistors 8e and 9e for Generation of the reference state offers the advantage of simple control, since the point 14e of the flip-flop consisting of the transistors 4e, Se, 2e, 3e is at this drive can be connected directly to ground. Simplifying the Control is offset by an additional effort in terms of power loss, because the bit lines 10, 20, just as in the circuit variant shown in FIG. 1, within of the time interval from t1 '' '' to t2 '' '' via the transistors 11e and 12e completely must be discharged so that the reference state can subsequently be generated.

Sämtliche oben beschriebenen Schaltungswarianten Können vor- Teilhafterweise auch mit den in der Patentanmeldung vom gleichen Tage (unser Zeichen VPA 74/7135 ) beschriebenen Kompensationselementen betrieben werden.All of the circuit variants described above can be Partly also with those in the patent application from the same day (our reference VPA 74/7135 ) described compensation elements are operated.

Vorteilhafterweise werden die oben beschriebenen Schaltungen in einer MOS-Technik ausgeführt.Advantageously, the circuits described above are in a MOS technology executed.

9 Patentansprüche 8 Figuren9 claims 8 figures

Claims (8)

Patentansprüche 1. Bewerterschaltung für Binärsignale nach Art eines getasteten Flipflops mit über Rückkopplungszweige rückgekoppelten, invertierend en Verstärkers tufen mit jeweils einem Schalt transistor und einem Lastelement, wobei Schaltmittel zum Auftrennen der Rückkopplungszweige vorgesehen sind, und wobei die Bewerterschaltung über eine Bitleitung mit Speicherelementen eines Speicherfeldes verbunden ist, dadurch g e k e n n -z e i c h n e t , daß zusätzlich zu den Schaltmitteln (6a - e 7a - e) zwischen jeweils einer Bitleitung (10 bzw. 20) und dem Gate-Anschluß eines Schalttransistors (2a - 2e, 3a - 3e) ein Barriere-Transistor (71, 72) vorgesehen ist. Claims 1. Evaluation circuit for binary signals in the manner of a Keyed flip-flops with feedback branches fed back, inverting The amplifier stages each with a switching transistor and a load element, wherein switching means are provided for separating the feedback branches, and wherein the evaluation circuit via a bit line with memory elements of a memory field is connected, thereby g e k e n n -z e i c h n e t that in addition to the switching means (6a-e 7a-e) between a respective bit line (10 or 20) and the gate connection a switching transistor (2a-2e, 3a-3e), a barrier transistor (71, 72) is provided is. 2. Bewerterschaltung nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß Bitleitungen (10 bzw. 20) mit den jeweiligen Gate-Anschlüssen der Schalttransistoren (2a - 2e bzw. 2. Evaluation circuit according to claim 1, characterized in that g e k e n n -z e i c h n e t that bit lines (10 or 20) with the respective gate connections of the Switching transistors (2a - 2e resp. 3a - 3e) verbunden sind. 3a - 3e) are connected. 3. Bewerterschaltung nach Anspruch 1 oder 2, dadurch g e k e n n z o i c h n e t , daß parallel zu den Knoten (15b bzw. 3. Evaluation circuit according to claim 1 or 2, characterized in that g e k e n n z o i c h n e t that parallel to the nodes (15b resp. 16b) und dem jeweiligen Gate-Anschluß des mit dem Knoten verbundenen Schalttransistors (2b bzw 3b) ein Transistor (8b bzw. 16b) and the respective gate connection of the connected to the node Switching transistor (2b or 3b) a transistor (8b or 9b) angeordnet ist und daß die Gate-Anschlüsse diesen Transistoren (8b und 9b) in einem Anschluß (12b) miteinander verbunden und über diesen gemeinsam ansteuerbar sind (Fig. 3). 9b) is arranged and that the gate connections of these transistors (8b and 9b) connected to one another in a connection (12b) and jointly via this are controllable (Fig. 3). 4. Bewerterschaltung nach Anspruch 1 oder 2, dadurch ge -k e n n z e i c h n e t , daß zwischen den Knoten (15c und 16c) ein Quertransistor (9c) angeordnet ist, wobei dieser Quer-Transistor über seinen Gate-Anschluß (8c) ansteuerbar ist. 4. Evaluation circuit according to claim 1 or 2, characterized ge -k e n n z e i c h n e t that between the nodes (15c and 16c) a transverse transistor (9c) is arranged, this transverse transistor being controllable via its gate connection (8c) is. 5. Bewerterschaltung nach Anspruch 1 oder 2, dadurch ge -k e n n z e i c 11 n e t , daß ein Quertransistor (9d) zwischen den Gate-Anschlüssen der Schalttransistoren (2d und 3d) angeordnet ist, wobei dieser Quertransistor über den Gate-Anschluß (8d) ansteuerbar ist. 5. Evaluation circuit according to claim 1 or 2, characterized ge -k e n n z e i c 11 n e t that a cross transistor (9d) between the gate terminals of the Switching transistors (2d and 3d) is arranged, this transverse transistor over the gate connection (8d) is controllable. 6. Bewerterschaltung nach Anspruch 1 oder 2, dadurch g e -k e n n s e i c h n e t , daß an einem Punkt (75 bzw. 76) der Bitleitung (10 bzw. 20) über einen Transistor (8e bzw .9e) ein Potential UB anlegbar ist, wobei sich der Transistor (8e bzw 9e> zwischen dem Punkt (75, 76) und dem Anschluß (77 bzw. 78) der Spannungsquelle befindet und über seinen Gate-Anschluß (18e bzw.6. Evaluation circuit according to claim 1 or 2, characterized in that g e -k e n n S e i c h e t that at one point (75 or 76) the bit line (10 or 20) over a transistor (8e or .9e) a potential UB can be applied, the transistor (8e or 9e> between point (75, 76) and the connection (77 or 78) of the voltage source and via its gate connection (18e resp. 19e) ansteuerbar ist und wobei sich der Punkt (75 bzw. 76) zwischen dem Barriere-Trans-istor (71 bzw. 72) und dem Gate-Anschluß des Schalttransistors (2e bzw. 3e) befindet und daß an dem Punkt (75 bzw 76) über einen weiteren Transistor (11e bzw. 12e) ein weiteres Potential anlegbar ist, das vorzugsweise gleich dem Nullpotential der Schaltung ist, wobei sich der weitere Transistor (11e bzw. 12e) zwischen dem Punkt (75 bzw. 76) und dem Anschluß (79 bzw. 80)zum Anlegen des weiteren Potentiales befindet und wobei die Gate-Anschlüsse der weiteren Transistoren (11e und 12e) über den Anschluß (17e) gemeinsam ansteuerbar sind. 19e) can be controlled and the point (75 or 76) between the barrier transistor (71 or 72) and the gate connection of the switching transistor (2e or 3e) and that at point (75 or 76) via another transistor (11e or 12e) a further potential can be applied, which is preferably equal to the Is the zero potential of the circuit, the further transistor (11e or 12e) between the point (75 or 76) and the connection (79 or 80) for applying the further Potential and wherein the gate connections of the further transistors (11e and 12e) can be controlled jointly via the connection (17e). 7. Bewerterschaltung nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t , daß die Lastelemente als Lasttransistoren ausgebildet sind.7. Evaluation circuit according to one of claims 1 to 6, characterized g e It is not possible to say that the load elements are designed as load transistors are. 8. Bewerterschaltung nach einem der Ansprüche 1 bis 7, dadurch g e k e n n z e i c n n e t , daß die Schaltmittel Fel@effekttransistoren sind.8. Evaluation circuit according to one of claims 1 to 7, characterized g e It is not possible to say that the switching means are field-effect transistors. 9<. Bewerterschaltung nach einem der Ansprüche 1 bis 8, dadurch g e k e n n z e i c h n e t , daß die Schaltung in einer MOS-Technologie ausgeführt ist.9 <. Evaluation circuit according to one of Claims 1 to 8, characterized it is noted that the circuit is implemented in MOS technology is.
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* Cited by examiner, † Cited by third party
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US4274013A (en) * 1979-02-09 1981-06-16 Bell Telephone Laboratories, Incorporated Sense amplifier

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