DE2350170A1 - Schaltungsanordnung fuer einen rechner zum ersatz eines zustands durch einen anderen zustand - Google Patents

Description

Dipl.-Ing. Heinz Bardehle

Patentanwalt
8 München 22, Herrnstr. 15

München, den 5. Oktober 1973

Mein Zeichen: P 1715

Anmelder: Honeywell Information Systems Inc.

200 Smith Street

Waltham/Mass. 02154

USA .

Schaltungsanordnung.für einen Rechner zum Ersatz eines Zustands durch einen anderen Zustand

Die Erfindung bezieht sich auf Rechner-Prioritätsauflösungssysteme zwischen einem Zentralsteuerwerk bzw. einer zentralen Verarbeitungseinheit, einem Pufferspeicher, einem Eingabe/Ausgabe-Steuerwerk und einem Hauptspeicher. Die Erfindung bezieht sich insbesondere auf ein elektrisches Überlauf-Sicherheitsnetzwerk und eine Überlaufschaltung zum Überlaufen von Prioritätsanforderungen für die Steuerung des Zugriffs zu dem Hauptspeicher.

Bei den meisten Rechnersystemen im allgemeinen und bei den mit Mehrprogrammverarbeitung betriebenen Systemen im Besonderen müssen die Verarbeitungseinrichtungen bzw. Zentraleinheiten miteinander oder mit den Bingabe/Ausgabe-Einrichtungen gewissermaßen in Wettbewerb stehen hinsichtlich des

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.Zugriffs zu dem Hauptspeicher oder ggfs. zu dem Pufferspeicher, da ein Speicher im allgemeinen zu einem vorgegebenen Zeitpunkt nur eine Verarbeitungseinrichtung bedienen

skonflikts kann. Zur Auflösung eines Priorität/sind bereits verschiedene bekannte Prinzipien benutzt worden. Gemäß einem Verfahren wird versucht, den gleichzeitigen Zugriff zu dem Hauptspeicher dadurch zu minimisieren, daß die Wahrscheinlichkeit gleichzeitiger Zugriffsanforderungen verringert wurde. Der Speicher ist physikalisch aus einer Anzahl gesonderter, unabhängiger, relativ kleiner Speichermodule aufgebaut und 'mit einem zentralisierten Schalter versehen, der jedes Speichermodul mit irgendeiner Zentraleinheit verbinden kann, und zwar in Übereinstimmung mit den Speicherzugriffsanforderungen seitens der Zentraleinheit. Es dürfte ohne weiteres einzusehen sein, daß die Wahrscheinlichkeit, daß eine Zentraleinheit einen unbehinderten Zugriff zu einem bestimmten, erwünschten. Modul erhält, umso größer ist, je mehr Module vorhanden sind. Somit wird eine vorgegebene Zentraleinheitsleistung durch eine Beeinträchtigung von anderen Zentraleinheiten her nicht vermindert. Dieses Prinzip bzw. System wird zum Teil im Rahmen der vorliegenden Erfindung benutzt. In diesem Zusammenhang sei Jedoch bemerkt, daß bei der ausschließlichen Anwendung des betreffenden Prinzips erhebliche Nachteile vorhanden sind. So ergibt sich z.B. für eine vorgegebene Speichergesamtgröße in dem Fall, daß die Speichermodule verdoppelt werden, praktisch eine Verdoppelung der physikalischen Hardware in dem Speichersystem, und zwar auch dann, wenn die Anzahl der Speichereinheiten (das sind Kerne, Flip-flops) nicht geändert worden ist.

Um die Vorteile des obigen Systems auszunutzen und dessen Nachteile auf einen minimalen Wert herabzusenken, benutzt

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ein bekanntes System eine Speichersammelleitungs-Steuereinrichtung, die als Ent se hei dungs einrichtung wirkt, uin Konflikte in dem Fall aufzulösen, daß mehr als eine Zentraleinheit einen Zugriff zu einem bestimmten Speiehermodul erfordert. Die betreffende Steuereinrichtung enthält vier Verteiler-Flipflops für jedes Speichermodul, das mit der Steuereinrichtung verbunden ist, wobei jedem Satz der jeweiligen Entscheidungs-Flipflops eine Prioritätslogik zugeordnet ist. Die Funktion der Verteiler-Flipflops besteht darin, eine .Anzeige darüber zu liefern, ob ein bestimmtes Modul belegt oder verfügbar ist. Ist das Modul verfügbar, so bewertet die den Verteiler-Flipflops des betreffenden Moduls zugeordnete bzw. zugehörige Prioritätslogik zu dem jeweiligen Taktintervall jegliche Zentraleinheits-Anforderungen bezüglich des Moduls und liefert eine Quittung an eine ausgewählte Zentraleinheit und ein für das Speichermodul gemeinsames Startsignal, wodurch die betreffenden beiden Einrichtungen für einen Speicherzügriffszyklus verbunden werden. Wenn zwei oder mehr Verarbeitungseinrichtungen bzw. Zentraleinheiten gleichzeitig ein vorgegebenes Speichermodul anfordern, löst die Speichersammelleitungs-Steuereinrichtung den betreffenden Konflikt auf. der Grundlage einer vorbestimmten Priorität (d.h. eine Eingabe/Ausgabe-Steuereinheit besitzt Priorität gegenüber einer Zentraleinheit). Dabei wird eine Einheit für einen Zugriff zu dem Speichermodul ausgewählt, während die andere Einheit wartet oder in einen "Wartezustand" während eines vollständigen Taktzyklus gebracht wird. Bei diesem bekannten System wird die Priorität während eines Taktzyklus festgelegt. Nachdem die Priorität festgelegt ist, ist ein weiterer Taktzyklus für die gewissermaßen als "Gewinner" hervorgehende Einrichtung erforderlich, um ihr Fortgangssignal abzugeben. Es dürfte ohne weiteres einzusehen sein, daß eine Verzögerung

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von zumindest einem zusätzlichen Taktzyklus erforderlich ist, um den Hauptspeicher zu veranlassen, daß eine Information verfügbar und für ihre Verwendung bereitgestellt ist. Darüber hinaus ist die Hardware für dieses System ziemlich kompliziert; sie erfordert eine zentrale Taktsteuerung, eine relativ komplizierte Prioritätslogik, Kurzzeitspeicherungs-Flipflops für die Speicherung der Anforderungs- und Quittungssignale und ein relativ kompliziertes System (das ist die SpeicherSammelleitungs-Steuereinrichtung).

Eine weitere jüngere Einrichtung ist in der US-PS 3 676 860 beschrieben. Bei dieser Einrichtung wird in einem Datenverarbeitungssystem zur gleiehzeitigen Verarbeitung mehrerer Programme ein Verbindungs-Unterbrechungsverfahren gesondert und asynchron von jeder der in irgendeiner Anzahl vorgesehenen Verarbeitungseinrichtungen bzw. Zentraleinheiten angewandt, bezüglich der ein Wettbewerb um eine seriell wieder verwendbare Hilfsquelle besteht. Die gewissermaßen in Wettbewerb miteinander stehenden Zentraleinheiten wirken unabhängig und asynchron aufeinander ein, und zwar hinsichtlich ihrer Anwendung des Verbindungs-Unterbrechungsverfahrens, um nämlich diejenige Zentraleinheit auszuwählen, die die seriell wieder verwendbare Hilfsquelle erhält.

Bei dembetreffenden Verfahren wird eine gemeinsame Gruppe von Registern (oder Feldern) benutzt, die für sämtliche in Wettbewerb miteinander stehenden Zentraleinheiten erreichbar sind. Das Verfahren ermöglicht ein nicht koordiniertes Abholen und Speichern von Bits in Jenen Registern. Dabei braucht lediglich ein Bit zu einem Zeitpunkt abgeholt oder durch irgendeine Zentraleinheit bzw. Verarbeitungseinrichtung verändert zu werden. Tatsächlich kann die Vielzahl der unab-

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hängigen Zentraleinheiten gleichzeitig dasselbe Bit in der gemeinsamen Gruppe von Registern abholen oder speichern, ohne daß die Zuverlässigkeit des Verfahrens beeinflußt wird.

Die Prioritäten unter den Zentraleinheiten bzw. Verarbeitungseinrichtungen ändern sich dynamisch mit jeder Feststellung, und zwar, in einer Weise, die der jeweiligen Zentraleinheit eine gerechte und gleiche Chance bietet> daß seriell wieder verwendbare Hilfsmittel zu erhalten (siehe hierzu die Official Gazette des Patentamts vom 11.7.72, Seite 789). Es dürfte auch hier einzusehen sein, daß eine relativ komplizierte und hochentwickelte Schaltung erforderlich ist.

Eine noch weitere bekannte Einrichtung zur Bestimmung der Priorität ist in der US-PS 3 473 155 beschrieben. Bei dieser Einrichtung wird eine Identifizierung eines die höchste Priorität besitzenden Kanals, der gerade einen Zugriff zu einer Verbindungsleitung benötigt, vorgenommen, wodurch der Zugriff zu einer Verbindungsleitung während eines Leitungszyklus für den die höchste Priorität besitzenden Kanal erfolgt. Sodann erfolgt ein Zugriff zu derselben Verbindungsleitung gewissermaßen in Wettbewerb mit den Kanälen niederer Priorität. (Siehe hierzu auch die US-PSs 3 490 003 und 3 440 616).

Nachdem die Priorität zwischen miteinander in Wettbewerb stehenden Einheiten entschieden ist und bevor eine Mitteilung an die in Wettbewerb stehenden Einheiten bezüglich einer solchen Entscheidung und Zuteilung der Steuereinrichtung für den Haupt speicher zugriff erfolgt., kann es erforderlich werden, eine derartige Zuteilung unbeachtet zu lassen und die Steuerung des Hauptspeicherzugriffs einer anderen Einheit zu erteilen.

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Der Erfindung liegt demgemäß die Aufgabe zu Grunde, ein verbessertes elektrisches Überlaufnetzwerk zu schaffen, welches die Zuteilung der Steuerung des Hauptspeichers zu überlaufen bzw. unbeachtet zu lassen gestattet. Das neu zu schaffende Überlaufnetzwerk soll im Betrieb zuverlässig und relativ einfach herzustellen sein und das Überlaufen von Anforderungssignalen gewährleisten, die an die Hauptspeicher-Folgesteuereinrichtung zu deren Steuerung abgegeben werden. Überdies ist ein asynchrones elektrisches Überlaufnetzwerk zu schaffen, welches die Zuteilung der Steuerung der Hauptspeicher-Folgesteuereinrichtung zu überlaufen bzw. unbeachtet zu lassen gestattet.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch ein ein Überlaufen sicherstellendes elektrisches Netzwerk und durch Überlaufschaltungen, die Anforderungssignale überlaufen bzw. unbeachtet lassen, die an einen Rechner zur Steuerung des Zugriffs zu einem Hauptspeicher abgegeben worden sind.

Erste und zweite elektrische dynamische Speichernetzwerke nehmen elektrische Anforderungssignale auf und speichern sie. Die Anforderungssignale werden in dem ersten und zweiten elektrischen Netzwerk um bestimmte Zeitspannen verzögert. Durch auf die verzögerten Anforderungssignale ansprechende Einrichtungen wird ein Aufhebesignal erzeugt.

An Hand von Zeichnungen wird die Erfindung nachstehend näher erläutert.

Fig. 1 zeigt in einem Gesamtblockdiagramm den Aufbau einer Einrichtung gemäß der Erfindung.

Fig. 2 zeigt in einem Blockdiagramm Leitungen zwischen den Schnittstellen der Einrichtung gemäß der Erfindung und einem

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typischen Speichermodul.

Fig. 3 zeigt in einem Blockschaltbild eine mit hohem Pegel arbeitende Verknüpfungsschaltung der Erfindung. Fig. 4A und 4B zeigen in Blockdiagrammen mit hohem Pegel arbeitende Hauptspeicher-Folgesteuereinrichtüngen. Fig. 5A und 5B zeigen detaillierte Verknüpfungsblockschaltbilder eines Prioritäts-Eritscheidungsnetzwerks. Fig. 6a und 6B zeigen in detaillierten Verknüpfungsblockschaltbildern ein Aufhebe-Feststellnetzwerk, welches feststellt, daß ein Zentralsteuerwerk oder ein Pufferspeicher von einem Eingabe/Ausgabe-Steuerwerk bei irgendeinem Überlaufversuch unberücksichtigt bleibt.

Fig. 7 zeigt in einem detaillierten Verknüpfungsblockschaltbild ein Modulauswahlnetzwerk.

Fig. 8 zeigt in einem detaillierten Verknüpfungsblockschaltbild ein Adressenauswahlnetzwerk.

Fig. 9 zeigt in einem detaillierten Verknüpfungsblockschaltbild ein Zuteilungs-Kennzeichen- und Überlauf-Netzwerk. Fig. 10 zeigt in einem detaillierten Verknüpfungsbioekschaltbild verschiedene Merkmale der Erfindung. Fig. 11 -zeigt in einem detaillierten Verkntipfungsblockschaltbild ein Neueinteilungs-Netzwerk. Fig. 12 zeigt in einem Verknüpfuhgsblockschaltbild Eingabe/Ausgabe-Steuerwerksadressenverstärker.

In Fig. 1 ist in einem Blockdiagramm der Aufbau der Erfindung veranschaulicht. Gemäß Fig. 1 ist generell eine Hauptspeicher-ioTge^eigreinrichtung 4 vorgesehen, die eine Prioritätsentscheidungseinrichtung 9 besitzt, welche Konflikte zwischen einer Zentraleinheit 6, einem Eingabe/Ausgabe-Steuerwerk 7 und einem Pufferspeicher 8 auflöst, wenn diese Einheiten gleichzeitig einen Zugriff zu einem Hauptspeicher 100 fordern. Die Anforderung des Speichers erfolgt ·

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unter der Steuerung einer zentralen Taktsteuereinrichtung (nicht gezeigt) der Zentraleinheit 6. Die eigentliche Festlegung der Priorität erfolgt unter der asynchronen Steuerung seitens der Hauptspeichei&ü^stBi^einrichtung 4. Da eine synchrone Einrichtung (nicht gezeigt) benutzt wird, um von irgendeiner der in Wettbewerb stehenden Einrichtungen mit einer Hauptspeicheranforderung zu beginnen, ist ein gemeinsamer Bezugspunkt zur anschließenden Zeitmessung bereitgestellt. Da es erwünscht ist, einen Speicherzugriff zu dem Eingabe/Ausgabe-Steuerwerk zu bewirken, nas zuweilen unter Bedingungen erfolgen kann, daß gleichzeitig die Zentraleinheit und der Pufferspeicher den Hauptspeicher anfordern, und da die Zentraleinheit und der Pufferspeicher physikalisch näher bei dem Hauptspeicher liegen, hat somit das Anforderungssignal, von dem Eingabe/Ausgabe-Steuerwerk 7 eine größere Strecke zurückzulegen, weshalb das von dem betreffenden Steuerwerk abgegebene Anfb rderungssignal seinen Bestimmungsort zu einem späteren Zeitpunkt erreichen könnte als das Anforderungssignal von der Zentraleinheit. Um sicherzustellen, daß dies nicht geschieht, sind variable Verzögerungsleitungen 10, 11 und 12 in der Hauptspeicher-Folgesteuereinrichtung 4 bzw. zwischen dem Singabe/Ausgabe-Steuerwerk, der Zentraleinheit und dem Pufferspeicher bzw. dem Hauptspeicher vorgesehen. Der Hauptspeicher 100 ist in typischer Weise ein MOS-Speicher oder ein Kernspeicher, der in typischer Weise vier Speichermodule 0-3 enthält, die mittels einer SpeicherSammelleitung 5 miteinander in Reihe geschaltet sind.

In Fig. 2 sind die zwischen Schnittstellen eines typischen Speichermoduls 200 und einer Hauptspeicher-AblaufSteuereinrichtung 201 vorhandenen Leitungen dargestellt. Gemäß Fig. 2 bedeutet die jeweils in Klammern gesetzte» Zahl die Anzahl der physikalischen Leitungen, die bei dieser Ausführungsform

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vorgesehen sind, um ein Signal oder um Signale zur Anzeige einer bestimmten Funktion oder von bestimmten Funktionen zu übertragen. Es dürfte einzusehen sein, daß Leitungen auch in anderen Gesamtzahlen verwendet werden können, um die vorliegende Erfindung auszuführen.

Es sind in typischer Weise 64 parallele Zweirichttings-Datenleitungen 202 vorhanden, die abzuspeichernde und/oder von der Verarbeitungseinheit als Ergebnis einer Leseanforderung zu verwendende positive Impulse übertragen können. Diese Datenleitungen können ferner in einem adressierten Speichermodul 200 infolge einer Schreibanforderung abzuspeichernde Spannungspegel übertragen. Die Übertragungen von Signalen auf diesen Leitungen für ein Doppelwort (ein Byte beträgt acht Bits; ein Einschreiben in den Hauptspeicher kann 0 bis 8 Bytes umfassen) erfolgt in einem Parallelbetrieb anstatt in einem seriellen Betrieb oder sequentiellen Betrieb. Den betreffenden Datenleitungen sind acht parallele Zweirichtungs-Datenparitätsleitungen 203 zugeordnet, die Signale übertragen, welche zur Bestimmung der Parität der Datenübertragung dienen. Es wird eine ungerade Parität benutzt .

Es sind ferner vier Modul-Taktleitungen vorhanden, die als Go-Leitungen 204 bezeichnet sind, welche Sprungsignalpegel „ zusammen mit anderen Signalen übertragen können, welche anzeigen, zu welchem Speichermodul ein Zugriff zu erfolgen hat. Im allgemeinen wird das Sprungsignal oder Go-Signal dazu herangezogen anzuzeigen, daß die gesamte von dem Hauptspeicher benötigte Information an der Trenn- bzw. Schnittstelle für die Verwendung des Hauptspeichers ersetzt worden ist.

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In typischer Weise sind ferner acht Schreib-Ausblendleitungen 206 vorgesehen, die Signale zu übertragen imstande sind, welche angeben, welches Byte oder welche (ggfs. vorgesehenen) Bytes innerhalb eines 8 Byte umfassenden Doppelwortes in den Hauptspeicher einzuschreiben sind. Den Schreib-Ausblendleitungen ist ferner eine Schreib-Ausblendparitätsleitung zugeordnet, die dazu herangezogen wird, ein Signal zur Überprüfung der- Parität auf den 8 Schreib-Ausblendleitungen zu übertragen.

-Eine Eingabe/Ausgabe-Reservierungsleitung 207 vermag ein Eingabe/Ausgabe-Zyklusreservierungssignal zu übertragen, welches zur Sperrung eines Auffrischungs- bzw. Wiederholungszyklus in der MOS-Speicherwiederauffrischungslogik verwendet wird (siehe hierzu die US-Patentanmeldung vom 27.12.71, Seriell No. 215 736).

Es sind 22 Adressenleitungen 209 zur Adressierung irgendeines Doppelwort-Speicherplatzes innerhalb eines vorgegebenen Speichermoduls vorhanden. Diesen Adressenleitungen ist eine Lese/Sehreib-Leitung 208 zugeordnet, die Signale zu übertragen gestattet, welche dem Speichermodul den auszuführenden Operationstyp, d.h. Lesen oder Schreiben, anzeigen. Ferner sind den Adressenleitungen drei Adressenparitätsleitungen 210 zugeordnet, welche diejenigen Signale übertragen, die zur Überprüfung der Parität einer vorgegebenen Adresse in einem Hauptspeichermodul verwendet werden.

Über eine Abänderungsleitung 211 wird ein Signal übertragen, welches anzeigt, daß die Zentraleinheit wünscht, von ihrer Speicherschreibanforderung zu einem Speicherlesebetrieb überzugehen. Ferner ist eine Auslöseleitung 22 vorgesehen, die ein

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Signal zu übertragen gestattet,, welches sämtliche Speicheraodule veranlaßt, ihre Fehleranzeigeeinrichtungen, Zähler wad Steuereinrichtungen zurückzustellen.

Über drei weitere Leitungen, die durch die Codebetriebsart-Anforderungsleitung 213 dargestellt sind, werden codierte Signale übertragen, welche eine Speichermoduloperation in einer speziellen Betriebsart erfordern, d.h. einen Diagnose- bzw. Fehlersuchbetrieb. Eine Leseabtastleitung zeigt an, daß die Lesedaten auf den Datenleitungen 202 richtig sind, wenn auf der betreffenden Leitung ein Paritätssignal übertragen wird. Eine Speicherquittungsleitung 215 dient dazu, der

schnittstellen , „ ' Spei ehei/einneit MlU anzuzeigen, daß das ausgewählte Speichermodul die ausgesendete Anforderung aufgenommen

bzw. empfangen und angenommen hat und daß daher die beschnittstellen
treffende Speichei/einheit MIU ihre Sprung-, Adressen-Ausblend- und/oder Lese/Schreib-Leitungen freigeben kann, die von dem betreffenden Modul gehalten sein mögen..

Ferner sind vier Modul-Belegt-Leitungen 216 vorgesehen, und zwar je eine Leitung für jedes Speichermodul, um Signale zu übertragen, die der Hauptspeicher-Folgesteuereinricn-•fcung anzeigen, daß der adressierte Speicher belegt ist (d.h. in der Mitte eines Zyklus), wenn ein negatives Signal von einer Modul-Belegt-Leitung übertragen wird, die dem adressierten Speichermodul zugeordnet ist.

Sine Einzelfehlerkorrektur-Leitung 217 vermag positive Impulse zu übertragen, die anzeigen, daß ein einzelner Bit-Datenfehler in einem Speichermodul korrigiert worden lsi:«- Eine weitere Leitung, nämlich eine wiederauftretbare Fehler anzeigende Leitung 218 zeigt einen Speicherfehler an,..

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der von der Zentraleinheit oder der Eingabe/Ausgabe-Steuereinrichtung her wieder auftretbar ist, wie z.B. ein Fehler in irgendeinem Parameter mit Ausnahme des Taktes der Hauptspeicher-Folgesteuereinrichtung. Eine noch weitere Leitung, nämlich die nicht wiederauftretbare Fehler anzeigende Leitung 218 zeigt an, daß ein Speicherfehler, der nicht von der Zentraleinheit oder der Eingabe/Ausgabe-Steuereinrichtung her wieder auftretbar ist, aufgetreten ist, wie z.B. im Takt der Hauptspeicher-Folgesteuereinrichtung. Eine Schreib-Lösch-Leitung 220 zeigt an, daß das adressierte Speichermodul eine Schreibanforderung in eine Leseoperation umgeändert hat, nachdem ein positiver Impuls auf der Schreib-Lösch-Leitung aufgetreten ist. Die letztein Fig. 2 dargestellte Leitung ist schließlich eine Fehler-Abtast-Leitung 221, die dazu benutzt wird, einen positiven Impuls zu übertragen, um die Fehlersignale in der Zentraleinheit, der Eingabe/Ausgabe-Steuereinrichtung oder dem Pufferspeicher zu verriegeln.

In Fig. 3 ist in einem Verknüpfungsschaltbild eine mit hohem Pegel arbeitende Logik gemäß der Erfindung gezeigt. Die Hauptspeicher-Folgesteuereinrichtung 300-A ist Teil der bereits erwähnten und in Fig. 3 der erwähnten anderen Stelle gezeigten Speicherschnittstelleneinheit MHJ. Die Hauptspeicher-Folge steuereinrichtung 3OO.~-A ist mit dem Hauptspeicher 300-B über die oben in Zusammenhang mit Fig. 2 erläuterten Leitungen verbunden, über die eine Signalübertragung zwischen den betreffenden Einrichtungen erfolgt. Zum Zwecke vereinfachter Erläuterung der Struktur und Arbeitsweise der Erfindung ist die in Fig. 3 dargestellte Anordnung von Einzelheiten befreit, die an sich darzustellen wären, jedoch später in Verbindung mit weiteren Figuren noch erläutert werden. Die Hauptspeicher-Folgesteuereinrichtung 300-A enthält grundsätzlich eine Prioritäts-Auflöseeinrichtung 307, die mit der

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Eingabe/Ausgabe-Steuereinrichtung 301, dem Pufferspeicher und der Zentraleinheit 303 über die mit GO-Leitung bezeichneten Sprung- bzw. Fortgangsleitungen, bzw. über variable Verzögerungsleitungen 304, 305 bzw. 306 verbunden ist. Die Prioritäts-AuflÖseeinrichtung 307 ermittelt grundsätzlich das als Go-Signal bezeichnete Fortlaufsignal, das von der Eingabe/Ausgabe-Steuereinrichtung, dem Pufferspeicher oder der Zentraleinheit ausgesendet worden ist; dabei ermittelt die betreffende Auflöseeinrichtung dasjenige Signal, welches zuerst eingetroffen ist, und ferner nimmt die betreffende Auflöseeinrichtung auf dieser Basis eine Festlegung der Hauptspeicher-Folgesteuereinrichtung vor. In dem Fall, daß gleichzeitig eine Anforderung von der Eingabe/Ausgabe-Steuereinrichtung, dem Pufferspeicher und der Zentraleinheit vorliegt, wie dies durch die in der Zentraleinheit vorgesehene (nicht gezeigte) zentrale Taktsteuerung festgelegt ist, führen die variablen Verzögerungsleitungen 304, 305 und 3Ö6 eine geeignete Verzögerung ein, durch die festgelegt wird, daß die Anforderung von der Eingabe/Ausgabe-Steuereinrichtung 301 die Prioritäts-AuflÖseeinrichtung 307 erreicht, bevor die Anforderung des Pufferspeichers 302 oder der Zentraleinheit 303 die betreffende Auflöseeinrichtung erreicht. Nachdem die Anforderung bezüglich eines vorgegebenen Speichermoduls von einer bestimmten Einheit her die Prioritäts-AuflÖseeinrichtung erreicht hat, wird die Hauptspeicher-Folge steuereinrichtung 300-A der bestimmten Einheit zugeteilt, und außerdem werden die in Wettbewerb stehenden. Einheiten ausgeschlossen. Nachdem eine bestimmte anfordernde Einheit (z.B. die Eingabe/Ausgabe-Steuereinrichtung) die Steuerung der Hauptspeicher-Folgesteuereinrichtung erhalten hat, wird das Fortlauf-Signal Go zu einer in Frage kommenden Speichermodul-Auswahleinrichtung 350 abgegeben, die hier , durch ein UND-Glied 308 und einen Verstärker 309 symbolisch

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dargestellt ist. Die Speichermodul-Auswahleinrichtung, von der in Fig. 3 lediglich ein Exemplar dargestellt ist, wird dann freigegeben, wenn die in Frage kommenden Signale dem Eingang des UND-Gliedes 308 zugeführt sind. Einige typische Signale, die zur Freigabe des UND-Gliedes 308 mit hohem Pegel auftreten müssen, sind folgende:

1) Ein Signal, welches das erwünschte Speichermodul anzeigt (das ist die Moduladresse);

2) ein Signal, welches anzeigt, daß das erwünschte Speichermodul nicht belegt ist;

3) ein Signal, welches anzeigt, welcher Einheit die Steuerung d,er Hauptspeicher-Folgesteuereinrichtung zugeteilt worden ist;

4) das Fortlaufsignal Go.

Wenn die symbolisch durch das UND-Glied 308 wad den Verstärker 309 dargestellte Speichermodul-Auswahleinrichtung 350 freigegeben ist, wird das Fortlaufsignal Go zu dem ausgewählten Speichermodul hingeleitet, um von einer ersten Empfangseinheit 351 aufgenommen zu werden, die symbolisch durch ein UND-Glied 319 und einen Verstärker 320 dargestellt ist. Wenn die erste Empfangseinheit 351 freigegeben ist, wird das Signal von ihr dem einen Eingangsanschluß einer Quittungseinheit 355 zugeführt, die symbolisch durch ein UND-Glied 325 und einen schnellen Leitungstreiber 326 dargestellt ist. Das andere Eingangssignal für die Quittungseinheit 355 gibt eine Speicher-Taktsteuereinheit 322 ab, die ein Freigabesignal an die Quittungseinheit 355 dann liefert, wenn die Hauptspeicher-Folgesteuereinrichtung 300-B sich nicht in dem Selbst-Auffrischvorgang befindet. (Bezüglich der Speicher-Wiederauffrischvorrich'tung und -Logik sei auf die oben erwähnte US-Patentanmeldung, Serial No. 215 hingewiesen.) Wenn die beiden Eingangssignale des UND-Gliedes 325 der Quittungseinheit 355 mit hohem Pegel auftreten, ist die Quittungseinheit freigegeben, wodurch von ihr. ein

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Quittungssignal an die Hauptspeicher-Folgesteuereinrichtung 300-A abgegeben wird. Durch dieses Signal wird angezeigt, daß die betreffende Quittungseinheit das in Frage kommende Fortlaufsignal Go empfangen hat und auf die dem Fortlaufsignal Go zugehörige Anforderung hin arbeitet. Das Quittungssignal wird von einer zweiten Empfangseinheit aufgenommen, die das betreffende Signal verstärkt und an ein Belegt-Netzwerk-316 der Hauptspeicher-Folgesteuereinrichtung und ein Gebrauchs-Speicher-Belegt-Netzwerk 317 verteilt. Die Netzwerke 316 und 317 sind ferner mit der Prioritäts-Auf löseeinrichtung 307 verbunden, und zwar zur Informationsübertragung zu bzw. von der betreffenden Auflöseeinrichtung. Die Informationsübertragung betrifft dabei den gerade vorliegenden Zustand der zukünftigen Speicherausnutzung seitens der Prioritäts-Auflöseeinrichtung bei der Auflösung von Konflikten und Prioritäten. Das Quittungssignal wird außerdem zu dem sogenannten Benutzer zurückgeleitet, das ist die Eingabe/Ausgabe-Steuereinrichtung, der Pufferspeicher oder die Zentraleinheit, um nämlich dem betreffenden Benutzer anzuzeig-en, daß seine Anforderung und die gesamte damit verknüpfte Information angenommen worden ist und daß daher der Anwender Anforderungen und die zugehörige Information ändern kann.

Auf die Aufnahme des Quittungssignals durch die zweite Empfangseinheit 352 tritt ein Signal in der Speicher-Belegt-Einheit 353 auf, die symbolisch durch ein UND-Glied 310 und einen Verstärker 311 dargestellt ist. Das Speicher-Belegt-Signal wird von einem Speicher-Belegt-Generator 35^· erzeugt, der seine Eingangsinformation von der Speicher-Taktsteniereinheit 322 erhält. Die Speicher-Taktsteuereinheit erhält auf der anderen Seite das Fortlaufsignal Go, das von dem Benutzer bzw. Anwender über die

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Verzögerungsleitung 331 und die Ausschlußeinheit 321 abgegeben worden ist. Der Zweck der Ausschlußeinheit besteht darin, die Annahme bzw. Aufnahme eines weiteren Fortlaufsignals Go zu verhindern und weitere Benutzer bzw. Anwender von dem bestimmten ausgewählten Speichermodul auszuschließen, währenddessen der erste Benutzer dieses Speichermodul benutzt. Ist die Ausschlußeinheit 321 freigegeben und ist das Fortlaufsignal Go von der Quittungseinheit 355 aufgenommen worden, und zwar an einem Eingangsanschluß des UND-Gliedes 325, so kann das Quittungssignal abgegeben werden, wenn dem anderen Eingangsanschluß des UND-Gliedes 325 ein Signal hohen Pegels von der Speicher-Taktsteuereinheit 322 zugeführt wird.

Die in Fig. 2 dargestellten Datenleitungen etc. verbinden die Eingabe/Ausgabe-Steuereinrichtung, den Pufferspeicher und die Zentraleinheit mit dem Hauptspeicher 300-B über die Haptspeicher-Folgesteuereinrichtung 300-A. Zwei derartige Leitungen sind .für jede Einheit in Fig. 3 dargestellt; es dürfte jedoch einzusehen sein, daß dabei sämtliche Leitungen gemäß Fig. 2 eingeschlossen sind. Es "sei angenommen, daß die Eingabe/Ausgabe-Steuereinrichtung wünscht, in einem Schreibzyklus einen Schreibvorgang an einem adressierten Speicherplatz eines bestimmten Speichermoduls auszuführen. Sodann werden Daten an die in Frage kommenden Datenleitungen abgegeben. Außerdem wird das Schreib-Kennzeichnungssignal an die Lese/Schreib-Leitungen abgegeben. Ferner werden die in Frage kommenden Adressensignale, die angeben, wo Daten zu speichern sind, an die Adressenleitungen abgegeben. Außerdem werden die in Frage kommenden Bereiche (das sind Bytes) von in ausgewählte Adressen einzuschreibenden Daten ausgewählt, und zwar durch Abgabe der betreffenden Signale an die Schreib-Ausblendleitungen 206. Wenn mehr als ein Zyklus von der Eingabe/Ausgabe-Steuereinrichtung erwünscht ist,

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wird schließlich ein Signal an die Eingabe/Ausgabe-Reservierungsleitung 207 abgegeben. Sind alle diese Signale abgegeben und hinsichtlich ihrer Gültigkeit überprüft worden und ist außerdem das ausgewählte Hauptspeichermodul nicht belegt, so kann das Fortlaufsignal Go der Eingabe/Ausgabe-Steuereinrichtung an den Hauptspeicher ausgesendet werden, wodurch angezeigt wird, daß sämtliche Informationen auf den Leitungen vorhanden sind»

In einem Lesezyklus werden ähnliche Leitungen benutzt; hierbei wird jedoch eine in dem Hauptspeicher 300-B befindliche Abtasteinheit 357 freigegeben, um die von dem Hauptspeicher verfügbare Information anzuzeigen. Wenn das UND-Glied 329 und der Verstärker 330 der Abtasteinheit 357 freigegeben sind, wird die Information in der Gruppe der Datenleitungen, etc. zu der Steuereinheit 318 hingeleitet, die die betreffende Information zu der in Frage kommenden anfordernden Einheit (das ist in diesem Fall die Eingabe/Ausgabe-Steuereinrichtung ) hinleitet.

In Fig. 4a und 4B ist in einem Gesamtblockschaltbild die Hauptspeicher-Folgesteuereinrichtung bzw. -Ablauf steuereinrichtung dargestellt. Um die Hauptspeicher-Folgesteuereinrichtung richtig zu betrachten, sei Fig. 4A in Verbindung mit Fig. 4B betrachtet, wobei Fig. 4A links neben Fig. 4B anzufügen ist. Drei Verbindungseinrichtungen 401, 402 und nehmen Signale von der Eingabe/Ausgabe-Steuereinrichtung, der Zentraleinheit bzw. dem Pufferspeicher (in dieser Figur nicht dargestellt) auf und verteilen diese Signale an die verschiedenen Elemente der Hauptspeicher-Folgesteuereinrichtung. Drei Verbindungseinrichtungen 4o4, 405 und 4o6 nehmen Signale von der Hauptspeicher-FolgeSteuereinheit auf und

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verteilen diese Signale an die Eingabe/Ausgabe-Steuereinrichtung, an die Zentraleinheit bzw. an den Pufferspeicher. Eine Verbindungseinrichtung 733 nimmt Signale von den verschiedenen Elementen der Hauptspeicher-Folgesteuereinrichtung auf und gibt diese Signale an den Hauptspeicher ab, der hier nicht dargestellt ist.- Eine noch weitere Verbindungseinrichtung 435 nimmt Signale von dem Hauptspeicher auf und gibt sie an die Hauptspeicher-Folgesteuereinrichtung ab.

Es sei angenommen, daß es erwünscht ist, in dem Hauptspeicher eine Schredboperation von der Eingabe/Ausgabe-Steuereinrichtung her auszuführen. Gewisse Startparameter in Form von elektronischen Signalen werden der Hauptspeicher-Folgesteuereinrichtung über die Eingabe/Ausgabe-Steuereinrichtungsverbindungseinrichtung 401 zugeführt. Die Startparameter können Datensignale, Adressensignale, Schreib-Ausblendsignale und Datenparitätssignale enthalten. Die Adressensignale werden dem Hauptspeicher über einen Adressenauswahlschalter 411 zugeführt. Daten von der Eingabe /Ausgabe-Steuereinrichtung werden über die Verbindungseinrichtung 401 einem Eingabe/Ausgabe-Zentraleinheits-Schreibschalter 428 und einer Zweirichtungs-Sammelleitung 434 zugeführt. Die Daten werden hinsichtlich Paritätsfehler durch eine Paritätsprüfeinrichtung 408 überprüft und über die Zweirichtungs-Sammelleitung 434 an den Eingabe/Ausgabe-Zentraleinheits-Schreibschalter abgegeben, Ferner wird die Adresseninformation hinsichtlich Adressenparitätsfehler von einer sogenannten Eingabe/Ausgabe-Steuereinrichtungsadressenparitätsprüfeinrichtung 4_09 überprüft und über die Adressenauswahleinheit 411 und die Sammelleitung an den Hauptspeicher abgegeben. Wird ein Datenfehler festgestellt, so wird ein Schreib-Abänderungssignal an dan Haupt-

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speicher ausgesendet. Ferner wird eine Schreib-Ausblendinformation an die Verbindungseinrichtung 401 von der Eingabe/Ausgabe-Steuereinrichtung her abgegeben und an den Zentraleinheits-Eingabe/Ausgabe-Steuereinrichtungs-Schreibausblendinformationsschalter.415 sowie an die Schreib-Ausblendparitätsprüfeinrichtung 407 abgegeben. Die Schreib-Ausblendinformation wird sodann an die Sammelleitung 433 über den Schalter 415 abgegeben, um anzuzeigen, · welches der acht Daten-Bytes in den Speicher einzuschreiben ist. Gleichzeitig werden/Information, die für das obige _t Beispiel angenommen worden ist, und das Fortlaufsignal Go an die Hauptspeicher-Folgesteuereinrichtung abgegeben, und zwar von der als Verbindungseinrichtung 401 von der Eingabe/Ausgabe-Steuereinrichtung bezeichneten Einrichtung her. Das Go-Signal wird daraufhin dem Prioritäts-Auflösungsnetzwerk 419 zugeführt, welches seinerseits bestimmt, ob das adressierte Speichermodul belegt ist oder nicht. Darüber hinaus entscheidet das betreffende Netzwerk über jegliche gleichzeitige Anforderungen von anderen Einheiten, und außerdem bewirkt das betreffende Hetzwerk eine Auswahl des bestimmten Speichermoduls über die Moüulausv/ahleissfaeit und informiert sodann das in Frage kommende ausgewählte Modul darüber, daß die Information für ihre Verwendung bereitsteht. Wenn der Hauptspeicher die von der Eingabe/Ausgabe-Steuereinrichtung ausgesendete Information empfangen hat, wird ein Qutttungssignal an die Eingabe/Ausgabe-Steuereinrichtung über die in einer Richtung betreibbare Sammelleitung 435, über Eingabe/Ausgabe-Steuereinrichtungsempfänger 430 und die Verbindungseinrichtung 404 ausgesendet/ Darüber hinaus gibt der Hauptspeicher das in Frage kommende i€odul-Belegtsignal über die in einer Richtung betreibbare Sammelleitung 435 an die Taktsteuereinrichtung 422 ab» Die Taktsteuereinrichtung führt Steuerfunktionen aus_s zu denen die

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Festlegung gehört, wann die Schreibdaten an die Sammelleitung abzugeben sind oder wann die Fehlersignale von dem Hauptspeichermodul über die Sammelleitung 435 und den Empfängern 430, 431 oder 432 aufgenommen werden können. Schreibdatenoperationen werden von der Zentraleinheit in ähnlicher Weise ausgeführt, indem ihre entsprechende Schreibdateninformation, eine Schreibausblendinformation, eine Adresseninformation., Paritätsprüfer und Go-Signale benutzt werden.

Wenn es erwünscht ist, daß eine bestimmte Einheit, wie die Singabe/Ausgabe-Steuereinrichtung eine Leseoperation ausführt, ist die Verfahrensweise der Schreiboperation weitgehend ähnlich. Eine Ausnahme hiervon bildet jedoch die Tatsache, daß der Hauptspeicher keinen Datenschreibvorgang ausführt und daß das auf der Lese-Schreib-Leitung 2.08 auftretende Signal Null sein wird. Die Funktion des Fehlerinformationssteuerungsblocks 423 besteht darin, als Fehlerregister der Speichertrennstelleneinheit zu dienen. Vom Ausgang sämtlicher Paritatsprüfeinrichtungen in der Speichertrennstelleneinheit wird das Eingangssignal für die Fehlerregister abgegeben, und zwar eines für die Eingabe/Ausgabe-Steuereinrichtung und eines für die Zentraleinheit/den· Pufferspeicher. Das dem Register zugeführte Eingangssignal wird getastet, wenn die Ausgangssignale der Paritätsprüfeinrichtung 1-Signale sind. Wird ein Fehler festgestellt, so wird der Fehler in dem Register gespeichert, und der in Frage kommende Benutzer wird informiert. Das Register kann von der Zentraleinheit auf Befehl hin ausgelesen werden.

Die Hauptspeicher-Folgesteuereinrichtung gemäß Fig. 4A und 4B besitzt ein Neueinteilungsnetzwerk 418_S welches

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den normalen Einteilungsbetrieb des Hauptspeichers von einem Normalbetrieb in einen neu eingeteilten Betrieb zu ändern gestattet. Bei dem Normalbetrieb handelt e.s sich um eine verschachtelte Vier-¥eg-Konfiguration, und bei dem neu eingeteilten Betrieb handelt es sich um einen verschachtelten Zwei-Weg-Betrieb, ist in irgendeinem Speichermodul ein Fehler vorhanden, so können die Speichermodule neu geordnet werden, so daß zumindest die Hälfte der Speicherkapazität des ursprünglichen Systems (das sind die Adressen O bis Χ/2-1, wobei X gleich der ursprünglichen Speicherkapazität ist) für einen korrekten Betrieb sichergestellt ist. Die übrige Hälfte des neu geordneten Systems bleibt auch adressierbar (das sind die Adressen X/2 bis X-1)j der Zugriff zu diesem Teil des Speichers kann jedoch nicht spezifizierte Ergebnisse liefern. Diese Beibehaltung der vollständigen Adressierung zu dem gesamten Speicher unterstützt wesentlich Diagnose- bzw. Fehlerprüfvorgänge, da nämlich ein Teil des Speichers von dem Anwender benutzt wird, währenddessen der einen Fehler enthaltende Speicher von einem Fehlerprüfer benutzt wird.

An der oben erwähnten anderen Stelle sind die gebrauchten Signalnamen, Feststellungen und Negationen, etc. angegeben (siehe Fig. 10) welche auch hier benutzt werden» Die Fig_o 5 bis 7 v/erden unter Heranziehung der betreffenden gebrauchten Definitionen beschrieben werden. Darüber hinaus gibt der erste Buchstabe .des jeweiligen Signals oder von Funktionsnamen generell den Signalursprung an, wie dies aus folgender Tabelle hervorgeht:

N = Hauptspeicher-Folgesteuereinrichtung (MSS) B = Pufferspeicher-(BS)
U = eine Einheit in der Zentraleinheit M= entweder die Eingabe/Ausgabe-Steuereinrichtung oder der Hauptspeicher.

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In Fig. 5A und 5B ist ein detailliertes Verknüpfungsblockdiägramm des Prioritäts-Auflösungsnetzwerks dargestellt. Unter Berücksichtigung der an der erwähnten anderen Stelle festgelegten Übereinkommen und an Hand der detaillierten Verknüpfungsblockdiagramme sowie unter Heranziehung der Zusammenstellung und Definitionen der Signalnamen kann ein Fachmann auf dem vorliegenden Gebiet die Erfindung ausführen. Unter Bezugnahme auf Fig. 5A sei z.B. angenommen, daß die Hauptspeicher-Folgesteuereinrichtung ein Takt- bzw. Zeitsteuersignal NIQCT1O (das ist ein Eingabe/Ausgabe-Steuer-•einrichtungs-Go-Signal) als ein Eingangssignal ihrer Eingangssignale erhalten hat, welches den UHD-Gliedern 501A und 541A zugeführt wird. Es sei ferner angenommen, daß der Hauptspeicher im Normalbetrieb arbeitet. Somit ist die Anweisung NRECY34 (siehe Verzeichnis) nicht "1", und das Signal NR1CY34, das diese Anweisung darstellt, tritt mit niedrigem Pegel auf. Das Signal NRSCK34, das dem UND-Glied 540A zugeführt wird, tritt jedoch mit holiem Pegel auf, da es kennzeichnend ist für eine Anweisung., die richtig bzw. "1" ist. Darüber hinaus tritt das Signal MBUFA20 mit hohem Pegel auf, da der Pufferspeicher, für dessen Anweisung dieses Signal kennzeichnend ist, nicht die einzige Einrichtung darstellt, die zu diesem Zeitpunkt die Hauptspeicher-Folgesteuereinrichtung zu benutzen erlaubt ist und die im "1"-Zustand ist. (Es sei darauf hingewiesen«, daß durch Bezugnahme auf das erwähnte Verzeichnis und auf die oben angegebene Übereinkunft bzw. Definition die Anweisung MBI3FA2O besagt, daß der Puffer bzw. Pufferspeicher—-BUF—der einzige Benutzer—A (allein)— der Hauptspeicher-Folgesteuereinrichtung ist,— -N—ist nicht "1", —2—liegt bei dem ersten Pegel—O—). Treten beide dem UND-Glied 540A zugeführte Eingangssignale mit hohem Pegel auf, so ist das betreffende UMD-Glied freigegeben, und sein Ausgangssignal wird als ein Eingangssignal

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dem UND-Glied 541A zugeführt. Das andere Eingangssignal des UND-Gliedes 541A ist das Signal NIOCT1O,, welches ebenfalls mit hohem Pegel auftritt. Treten beide Eingangssignale des UND-Gliedes 541A mit hohem Pegel auf, dann ist auch dieses UND-Glied freigegeben, und das IOC-Go-Signal gelangt "über variable Verzögerungsleitungen 543A und wird dem UND-Glied. 547A zugeführt. Das UND-Glied 546A führt ein Signal mit hohem Pegel, weun der vorhergehende Zyklus ein Schreibzyklus seitens der Zentraleinheit war; das betreffende UND-Glied führt ein Signal mit niedrigem Pegel, wenn der vorhergehende Zyklus ein Lesezyklus war. Das einbeinige UND-Glied erhält ein Signal jSIR¥SZ0, welches anzeigt, daß das Signal der Bingabe/Ausgabe-Steuereinrichtung zuzulassen ist, wenn die Eingabe-Ausgabe-Steuereinrichtung eine Leseoperation auszuführen hat. Das Signal der Singabe/Ausgabe-Steuereinrichtung sollte gesperrt werden, wenn die Eingabe/Ausgabe-Steuereinrichtung eine Schrelboperation auszuführen hat. Zum Zwecke der Erläuterung sei angenommen, daß die Eingabe/Ausgabe-Steuereinrichtung wünscht, einen Lesevorgang auszuführen. In diesem Fall -tritt das Signal IIRWS20 mit hohem Pegel auf, weshalb das UND-Glied 549A freigegeben Ist und somit ein zweites Freigabesignal an das UND-Glied 547 A abgibt. Das UND-Glied 547A ist daher freigegeben, d.h. übertragungsfähig, wodurch ein mit hohem Pegel auftretendes Signal NIOCD1O (verzögertes Eingabe/Ausgabe-Steuereinrichtungs-Go-Signal) am Ausgang dieses UND-Gliedes auftritt.

Aus einer Betrachtung- der übrigen Figuren zwecks Bestimmung der Einrichtungen, denen das Signal NIOCDlO zugeführt wird, ergibt sich, daß das "betreffende Signal den UND-Gliedern 6o6A und 608A gemäß Fig. 7 zugeführt wird. Diese beiden UND-Glieder sind odermäßig mit dem jeweils einen Eingangsanschluß zweier UND-Glieder 6O5A und 610A verbunden. Eine Betrachtung

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der Eingangssignale des UND-Gliedes 6O6A zeigt, daß eines dieser Eingangssignale das Signal NRECY13 ist. Dieses Signal zeigt an, daß sich der Hauptspeicher in einem Neuordnungsbetrieb bzw. Neueinteilungsbetrieb befindet. Da jedoch zuvor angenommen worden ist, daß sich der Speicher im Normalbetrieb befindet, tritt das Signal NRECY13 bei dem UND-Glied 606A mit niedrigem Pegel auf. Da das an einem Eingangsanschluß des UND-Gliedes 6O8A auftretende Eingangssignal NRECNT3 mit hohem Pegel auftritt, sei die Aufmerksamkeit auf das UND-Glied 6O8A gerichtet» In diesem Zusammenhang sei bemerkt, daß dem UND-Glied 6O8A zwei Eingangssignale mit hohem Pegel zugeführt werden, nämlich die Signale NRECN13 und NIOCDTO. Eine Überprüfung der übrigen Eingangssignale des UND-Gliedes 6O8A, das sind die Signale MBA2740 und MBA284Q, zeigt in Übereinstimmung mit der übernommenen Übereinkunft, daß das nächste Bit bis zu dem letzten Bit geradzahlig sind, was anzeigt, daß die Signale MBA274O und MBA2840 mit hohem Pegel auftreten, wenn die Anweisung, die sie kennzeichnen, nicht "1" ist. Deshalb treten die Signale MBA274O und MBA2840 mit niedrigem Pegel auf, und das UND-Glied 6O8A kann nicht freigegeben bzw. übertragungsfähig gesteuert werden«, Eine weitere Untersuchung sei bezüglich weiterer UND-Glieder vorgenommen, denen als Eingangssignale die Signale NRECN13 und NIOCD1O zugeführt werden. Es hat sich gezeigt, daß dem UND-Glied 620A derartige Eingangssignale zugeführt werden. Darüber hinaus sei darauf hingewiesen, daß zwei zusätzliche Eingangssignale MBA274Q und MBA2830 bei diesem UND-Glied vorhanden sind. Diese Signale bedeuten Signale von der Eingabe/Ausgabe-Steuereinrichtung zu dem Hauptspeicher hin; sie stellen die Adressenbits (das sind die Bits 27 und 28) dar, die das gewünschte Hauptspeichermodul auswählen. Es sei ferner darauf hingewiesen, daß das Signal MBA274O in Übereinstimmung mit der

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übernommenen und oben erläuterten Übereinkunft nicht mit hohem Pegel auftritt, da die Anweisung, für die dieses Signal kennzeichnend ist, "O" ist, wie dies von dem nächsten bis letzten Bit angezeigt wird, die geradzahlig sind. Obwohl die Anweisung, für die das Signal MBA2830 kennzeichnend ist, zutrifft bzw. "1" ist und obwohl das Signal mit hohem Pegel auftritt, ist das UND-Glied 620A nicht freigegeben. Deshalb sei erneut die Suche nach einem weiteren UND-Glied mit vier Freigabe-Eingangssignalen fortgesetzt, von denen zwei Eingangssignale die Signale NRECN13 und NIOCD1O sind, .Es sei bemerkt, daß das UND-Glied 620 gemäß Fig. 7 an seinen sämtlichen Eingängen die Signale NRECN13, NIOCD1O, MNBA2730 und MBA2830 führt, daß die Anzahl des nächsten Bits bis'zu dem letzten Bit der betreffenden Signale ungerade ist und Anweisungen kennzeichnet, die zutreffen bzw« "1" sind, weshalb diese Signale mit hohem Pegel auftreten,. Treten sämtliche Eingangssignale des UND-Gliedes 620B mit hohem Pegel auf, so ist dieses UND-Glied übertragungsfähig und gibt ein Signal mit hohem Pegel an dem einen Eingangsanschluß der UND-Glieder 616B bzw. 622B ab. Das andere Eingangssignal der UND-Glieder 616B und 622B ist das Signal MNBZ3OO_S welches die Anweisung liefert, daß die "Hauptspeichermodul-Nummer 3 nicht belegt ist". Diese Angabe trifft zu_s weshalb das diese zutreffende Angabe bzw. Anweisung kennzeichnende Signal (das ist das Signal MNBZ300) mit hohem Pegel auftritt. Dem- , gemäß ist ein zweites Freigabesignal für die UND-Glieder 616B und 622B bereitgestellt. Sind diese beiden UND-Glieder freigegeben bzw«, übertragungsfähig j so wird das Sprungsignal bzw« Fortlaufsignal GO der Hauptspeicher-Folgesteuereinrichtung, nämlich das Signal NMG0310, erzeugt, was bedeutet, daß dieses Signal mit hohem Pegel auftritt. Dieses Signal ist verfügbar, um zu signalisieren, daß die Anwendung des

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Speichermoduls Nr. 3 (das ist das vierte Speichermodul) vorgenommen werden kann. Somit dürfte veranschaulicht sein, wie die detaillierten Verknüpfungsblockdiagramme in Verbindung mit den Signaina..τηen und der übernommenen Übereinkunft einem Fachmann auf dem vorliegenden Gebiet .zeigen, wie er die Erfindung,ohne übermäßige Versuche anstellen zu müssen, auszuführen hat.

In Fig. 5B ist eine Schaltung gezeigt, die dazu herangezogen wird, Pufferspeicher- und Zentraleinheits-Anweisungen •zu sperren, wenn die Eingabe/Ausgabe-Steuereinrichtung die Steuerung der Hauptspeicher-Folgesteuereinrichtung erlangt hat, wie dies bei dem vorhergehenden Beispiel der Fall war. Dabei werden insbesondere die NMGQ-Signale von den verschiedenen Hauptspeichermodulen von den in Fig. 5B gezeigten UND-Gliedern 515B bis 518B aufgenommen und odermäßig zusammengefaßt als ein Eingangssignal dem UND-Glied 575B zugeführt. Dieses Eingangssignal tritt mit hohem Pegel auf, wenn das Ausgangssignal irgendeines der UND-Glieder 515B bis 518B mit hohem Pegel auftritt. Die anderen Eingangssignale für das UND-Glied 575B werden über Inverter 572B und 574B sowie über die UND-Glieder 571B und 574B zugeführt. Um das UND-Glied 575B in den gesperrten Zustand zu bringen, müssen somit sämtliche Eingangssignale der UND-Glieder 571B und 573B mit hohem Pegel auftreten, oder alternativ dazu müssen die beiden Eingangssignale des UND-Gliedes 571B oder des UND-Gliedes 573B mit hohem Pegel auftreten. Tritt zumindest ein Eingangssignal des jeweiligen UND-Gliedes 571B bzw. 573B mit niedrigem Pegel auf und ist zumindest eines der UND-Glieder 515B bis 518B freigegeben bzw. übertragungsfähig, so ist das UND-Glied 575B freigegeben bzw. übertragungsfähig und liefert ein Signal NMSSZ1O, welches anzeigt, daß die

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Hauptspeicher-Folgesteuereinrichtung die Eingabe/Ausgäbe-Steuereinrichtung bedient und belegt ist. Das NMSSZ-Signal wird auf hohem Pegel über das UND-Glied 576B festgehalten und bleibt auf hohem Pegel, bis die Hauptspeicher-Folgesteuereinrichtung die Bedienung der Eingabe/Ausgabe-Steuereinheit beendet hat. Es sei bemerkt, daß das NMSSZ=Signal dazu herangezogen wird, entweder die Abgabe eines Folge- bz\f, Sprungsignals Go von dem Pufferspeicher zu einem bestimmten Speiciiermodul zu sperren oder zu ermöglichen, wie dies an den UND-Gliedern 551A und 552A gemäß Fig» 5A dargestellt ist„ Wenn die Zentraleinheit oder eine Einheit in der Zentraleinheit ein Sprungsignal Go abgibt, was durch das Signal UNMGO an deia UND-Glied 515A gemäß Fig. 5A angedeutet ist, so wird in ähnlicher Weise ein entsprechendes NMSSZ-Signal (das ist ein Hauptspeicher-Folgesteuereinrichtungs-Belegtsignal) dazu herangezogen, daß Zentraleinheits-Sprungsignal Go an dem UND-Glied 521A gemäß Fig» 5A zu sperren oder zuzulassen. Es dürfte somit ersichtlich sein, daß der Puffer bznr_o Pufferspeicher und die Zentraleinheit gewissermaßen ausgesperrt werden, wenn die Eingabe/Ausgabe-Steuereinrichtung eine Steuerung der Hauptspeicher-Folgesteuereinrichtung erhält.

Im Hinblick auf Fig. 5A sei bemerkt_s daß der Neueinteilungs- bzw. Neuordnungsbetrieb des.Speichers erforderlichenfalls begonnen und von der Eingabe/Ausgabe-Steuereihrichtung, dem Puffer oder der Zentraleinheit benutzt werden kann. War z.B. der Neuordnungsbetrieb bzw» neu geordnete Betrieb benutzt worden, so wird ein Signal NIG0R10 am Ausgang des Yerstärkers 504A erzeugt, wenn die Signale NRECY34 und NI0CT1Q an den Eingangsanschlüssen des UND-Gliedes 501A mit hohem Pegel auftreten. Das KRECY-Signal zeigt an_s daß der neuge-

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ordnete Betrieb benutzt wird, wenn dieses Signal mit hohem Pegel auftritt; das NIOCT-Signal ist selbstverständlich ein Anforderungssignal von der Eingabe/Ausgabe-Steuereinrichtung für den Speicherbetrieb. Bei mit hohem Pegel auftretenden Signalen NIGOR und NRECY an den beiden Eingangsanschlüssen des UND-Gliedes 539A wird dieses UND-Glied übertragungsfähig, wenn auch das Signal NBUFA20 mit hohem Pegel auftritt. Die für das Signal NBUFA20 kennzeichnende Anweisung besagt, daß der einzige zugelassene Benutzer der Pufferspeicher ist; diese Anweisung ist nicht vorhanden bzw. richtig. Ist die betreffende Anweisung jedoch vorhanden bzw. richtig, so muß das für diese Anweisung kennzeichnende Signal mit hohem Pegel auftreten, um das UND-Glied 539A freizugeben bzw. übertragungsfähig zu machen. Tritt das Signal NBUFA20 mit hohem Pegel auf, so ist das UND-Glied 539A freigegeben, wodurch ein verzögertes Eingangssignal mit hohem Pegel dem UND-Glied 547A zugeführt wird, welches seinerseits in einer 'zuvor erläuterten Weise freigegeben wird und ein Ausgangssignal NIOCD1Q hohen Pegels abgibt. Dieses Signal wird sodann der in Frage kommenden Auswahlschaltung zugeführt, und zwar zusammen mit dem Neuordnung sbetriebssignal NRECY und den Adressenbits NBA27 und NBA28 für die Auswahl eines bestimmten Moduls. Der Auswahl Vorgang ist dem zuvor erläuterten Normalbetrieb ähnlich.

Ist die Hauptspeicher-Folgesteuereinrichtung der Eingabe/ Ausgabe-Steuereinrichtung, der Zentraleinheit oder dem Pufferspeicher zugeordnet bzw. zugeteilt und sind miteinander in Wettbewerb stehende Einheiten ausgeschlossen worden, wie dies oben erläutert worden ist, so müssen die in Frage kommenden Einheiten von den Zuordnungen bzw. Zuteilungen in Kenntnis gesetzt werden. Um diese Aufgabe zu erfüllen, ist Hardware vorgesehen., die Z-uteilungs-Kennzeichensignale erzeugt (siehe Fig. 9). Die Zuteilungs-Kenn-

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Zeichensignale zeigen an, daß die Zentraleinheit, der

Pufferspeicher oder die Eingabe/Ausgabe-Steuereinrichtung

eine Steuerung der Hauptspeicher-Folgesteuereinrichtung erhalten hat.

In Fig. 9 ist an Hand von Beispielen gezeigt, wie eines dieser Zuteilungs- bzw. Anweisungssignale erzeugt wird. Dem UND-Glied 639C werden drei Signale zugeführt, nämlich die Signale NCPOD1O, NI0CT21 und NBMGOQO. Gemäß der hier übernommenen Übereinkunft - ergibt sich, daß dann, wenn die Anweisung NCPOD vorhanden bzw. richtig ist (was dadurch angezeigt wird, daß die Anzahl von dem zweiten bis letzten Bit ungerade ist), das Signal NCPOD1O mit hohem Pegel aufA Wenn die Anweisung NIOCT nicht vorhanden ist vorhanden ist bzw«, nicht zutrifft (was ebenfalls dadurch angezeigt wird, daß die Anzahl des zweiten bis letzten Bits gerade ist), so tritt das Signal MI0CT21 mit hohem Pegel auf. In entsprechender Weise tritt das Signal NBMGO an dem dritten üingang des UND-Gliedes 639C mit hohem Pegel auf, wenn der

nicht nicht für dieses Signal kennzeichnende Zustand/vorliegt bzw./richtig ist. Dies bedeutet, daß dann, wenn das Signal NBMGO nicht ' vorhanden ist₉ das betreffende Signal mit hohem Pegel auftritt. (Die Anweisung oder Funktion, die durch das Signal NCPOD charakterisiert wird, stellt das Zentraleinheits-Sprungverzögerungssignal Go dar; die Funktion oder Anweisung, für die das Signal NIOCT kennzeichnend ist, stellt das Eingabe/Ausgabe-Steuereinrichtungssprungsignal Go dar, welches aus dem Taktsteuersignal abgeleitet istj die Funktion oder Anweisung, für die das Signal NBMGO kennzeichnend ist, ist durch das Puffer-Sprungsignal Go dargestellt). Das Verknüpfungsglied 640C ist dann übertragungsfähig bzw» freigegeben, wenn die drei Signale NIOCA, NMER und NMSSZ mit hohem Pegel auftreten. Diese Signale treten dann mit hohem

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Pegel auf, wenn die für diese Signale charakteristische Anweisung nicht vorhanden ist bzw. nicht zutrifft, was dadurch angezeigt wird, daß das nächste bis letzte Bit geradzahlig ist. Die durch das Signal NIOCA charakterisierte Anweisung oder Funktion bedeutet lediglich die Eingabe/Ausgabe-Steuereinrichtung. Die durch das Signal- NMIOR gekennzeichnete Anweisung oder Funktion bedeutet eine Anforderung nach Reservierung der Hauptspeicher-Folgesteuereinrichtung für die Eingabe/Ausgabe-Steuereinrichtung, und zwar auch für den Fall, daß die Eingabe/Ausgabe-Steuereinrichtung nicht ein Sprungsignal Go abgegeben hat» Wenn alle diese Anweisungen vorhanden sind bzw. zutreffen, wird das für diese Anweisungen charakteristische Signal dem UND-Glied 640C mit hohem Pegel zugeführt. Wenn die betreffenden Signale mit hohem Pegel auftreten, wird das UND-Glied 640C übertragungsfähig, wodurch ein Signal hohen Pegels als viertes Eingangssignal den UND-Gliedern 639C und 643C zugeführt wird. Damit wird das UHD-Glied 639C übertragungsfähig_s welches ein Signal hohen Pegels an den Verstärker 642C abgibt, der seinerseits das Signal UBÜF015 erzeugt. Dieses Signal besagt, daß die Anweisung zutrifft, gemäß der die Hauptspeicher-Folgesteuereinrichtung dem Pufferspeicher zugeteilt ist. Deshalb tritt das Signal mit hohem Pegel auf. Das Signal tritt solange mit hohem Pegel auf, wie das NMSSZ-Signal oder das Hauptspeicher— Folgesteuereinrichtungs-Belegtsignal als ein Eingangssignal dem UND-Glied 641C zugeführt wird. Das andere Eingangssignal des UND-Gliedes 641C ist das zurückgekqppelte ISBXJFO-Signal. (Vorstehend ist gezeigt worden, wie das Hauptspeicher-Folgesteuereinriclitungs-Belegtsignal (NMSSZ) erzeugt worden ist; hierbei besteht eine Anwendung des Hauptspeicher'-Steuereinrichtungs-Belegtsignals (NMSSZ) darin, die miteinander gewissermaßen in Wettbewerb stehenden Einheiten

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davon auszuschließen, eine Steuerung der Hauptspeicher-Folge steuereinrichtung zu erreichen.) .

Wenn eine bestimmte Einheit bzw. Einrichtung, die Eingabe/Ausgabe-Steuereinrichtung oder die Zentraleinheit_s die Steuerung der Hauptspeicher-Folgesteuereinrichtung erlangt hat«, kann, wie dies im Zusammenhang mit Fig. 3 gezeigt worden ist, die Hauptspeicher-Folgesteuereinrichtung ein Sprungsignal Go zu der Hauptspeichermoduladresse abgeben.

Es treten jedoch Zeitpunkte auf, zu denen es wünschenswert ist, die Zuteilung zu der Zentraleinheit oder dem Pufferspeicher unberücksichtigt zu lassen bzw» zu überlaufen und die Steuerung der Hauptspeicher-Folgesteuereinrichtung der Eingabe/Ausgabe-Steuereinrichtung zuzuteilen. Dies kann auch dann geschehen, wenn der Zentraleinheit oder dem Pufferspeicher die Hauptspeicher=Folgesteuereinrichtung zugeteilt worden ist; es muß jedoch erfolgen^ bevor die Häuptspeicher-Folge steuereinrichtung ein Belegtsignal abgegeben hat, welches andere Einheiten gewissermaßen aussperrte Die Überlauf-Hardware zur Erfüllung dieser Aufgabe ist in Fig« 6 und 9 gezeigt. Im folgenden sei auf die Fig. 6 und 9 Bezug genommen. Außerdem sei angenommen, daß die Zentraleinheit oder der Pufferspeicher ein Sprungsignal Go abgegeben hat, welches von der Hauptspeicher-Folgesteuereinrichtung vor der Aufnahme eines Sprungsignals Go von irgendeiner weiteren im Wettbewerb stehenden Einheit aufgenommen worden ist. Da das bestimmte gewünschte Hauptspeichermodul nicht verfügbar ist, muß die Zentraleinheit oder die Pufferspeichereinheit darauf warten, bis das betreffende Modul verfügbar wird. Ferner sei angenommen, daß die Eingabe/Ausgabe-Steuereinrichtung während der Zeitspanne, während der die Zentraleinheit oder der

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Pufferspeicher darauf warten, daß das Speichermodul verfügbar wird, wünscht, die Steuerung der Hauptspeicher-Folge steuereinrichtung zu erhalten und einen Eintrag in das Hauptspeichermodul vorzunehmen, wenn dieses nicht mehr belegt ist. Obwohl von der Zentraleinheit oder dein Pufferspeicher ein Sprungsignal Go abgegeben und von der Hauptspeicher-Folgesteuereinrichtung vor der Aufnahme des Sprungsignals Go der Eingabe/Ausgabe-Steuereinheit aufgenommen worden ist, ist es unter diesen Bedingungen möglich, das Sprungsignal der Zentraleinheit oder des Pufferspeichers unberücksichtigt zu lassen bzw. zu überlaufen und die Steuerung der' Hauptspeicher-Folgesteuereinrichtung an die Eingabe/Ausgabe-Steuereinheit zu übergeben, wenn das gewünschte Speichermodul verfügbar wird.

Um die betreffenden Verhältnisse an einem Beispiel zu veranschaulichen, sei erneut auf die Fig. 9 und 7 Bezug genommen, und zwar insbesondere auf das Verknüpfungsglied 624D. Dabei sei ferner angenommen, daß der Pufferspeicher eine Bedienung von dem Modul 0 des Hauptspeichers angefordert hat, daß jedoch das Modul 0 belegt ist. Dies wird dem UND-Glied 603A des Modulauswahlnetzwerks gemäß Fig. 7 wie folgt angezeigt: Das Signal NB0NL10, welches anzeigt, daß dem Pufferspeicher die Steuerung der Hauptspeicher-Folgesteuereinrichtung zugeteilt ist, tritt mit hohem Pegel auf; das Signal BNA2840, welches das Pufferadressenbit 28 anzeigt, ist kein "1"-Signal; (der obere Eingangsanschluß des UND-Gliedes 603A führt einen hohen Signalpegel, wenn das Ausgangssignal des UND-Gliedes 601A oder des UND-Gliedes 602A mit hohem Pegel auftritt). Bei diesem Beispiel . tritt das Signal BNA274O mit hohem Pegel auf, da die Anweisung, für die dieses Signal kennzeichnend ist, vorhanden ist bzw. "1" ist und besagt, daß das Pufferadressenbit 27 "0"

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ist. Darüber hinaus tritt das Signal NRECN13 mit hohem Pegel auf; dieses Signal zeigt an, daß der Operationsbetrieb der Normalbetrieb ist und nicht der Neueinteilungs- bzw. Neuordnungsbetrieb. Soweit ist das UND-Glied 601A freigegeben, wodurch der obere Eingangsanschluß des UND-Gliedes 6O3A ein Signal hohen Pegels, führt. Da- bei diesem Beispiel angenommen worden ist, daß der Puffer bzw. Pufferspeicher einen Zugriff zu dem Modul gewünscht hat, welches jedoch belegt war, tritt das Signal MNBZOOOan dem UND-Glied 603A mit.niedrigem Pegel auf, weshalb das UND-Glied 604A nicht freigegeben bzw. übertragungsfähig ist» Das Signal NMG001T tritt mit niedrigem Pegel auf,, und das Hauptspeichermodul-0-Sprungsignal Go wird nicht abgegeben. Dies, bedeutet, daß ein Zugriff zu dem Modul O nicht erfolgen kann.

Nunmehr sei angenommen, daß zu einem Taktzeitpunkt später die Eingabe/Ausgabe-Steuereinrichtung einen Zugriff zu demselben Speichermodul anfordert ₉ auf welches der Pufferspeicher wartet. Es dürfte ersichtlich sein, daß dem Pufferspeicher die Steuerung der Hauptspeicher-Folgesteuereinrichtung zugeteilt worden ist und daß dieser auf den Hauptspeicher wartet_o Unter diesen Bedingungen kann die Eingabe/Ausgabe-Steuer= einrichtung die Pufferspeicher»Steuerung der Hauptspeicher-Folge steuereinrichtung unberücksichtigt lassen bzw. überlaufen und die Steuerung und den. Zugriff zu dem Modul 0 des Hauptspeichers dann erhalten, wenn dieses Modul verfügbar wird. Bezogen auf Fig. 9 sei bemerkt, daß ein Eingabe/Ausgabe-Steuereinrichtungssprungsignal MBMGOIS dem einen Eingangsanschluß des UND-Gliedes 691D über einen Anschlußpunkt 69OD zugeführt wird. Wenn alle übrigen, von der Eingabe/Ausgabe-Steuereinrichtung herkommenden und dem UND-Glied 69ID zugeführten Eingangssignale mit hohem Pegel auftreten_s \<d.rd dieses UND-Glied freigegeben bzw. übertragungs-

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fähig, wodurch es ein Eingangssignal hohen Pegels an den Verstärker 693D abgibt. Am Ausgang des Verstärkers 693D teilt sich das Signal in zwei Wege auf. Auf dem einen Weg gelangt das Signal durch den Inverter 695D, der ein Signal NI0CT20 erzeugt, welches mit niedrigem Pegel auftritt. Auf dem anderen Weg wird ein Signal NIOCT1O erzeugt, welches mit hohem Pegel auftritt. Das Signal NI0CT20 wird dem einen Eingangsanschluß des UND-Gliedes 622D zugeführt, welches dadurch gesperrt wird und das Signal NBONL1O, welches anzeigt, daß dem Pufferspeicher die Steuerung der Hauptspeicher-Folgesteuereinrichtung zugeteilt worden ist, veranlaßt, einen niedrigen Pegel anzunehmen. Dieses mit niedrigem Pegel auftretende Signal NBONL1O wird dem UND-Glied 603A (Fig. 7) zugeführt, welches, wie zuvor gezeigt, sehr darauf gewartet hats daß das Signal MNBZOOO,welches anzeigt, daß das Modul 0 des Hauptspeichers belegt ist, sich zu hohem Pegel hin ändert. Da zu diesem Zeitpunkt das Signal NB01L10 mit niedrigem Pegel auftritt, besitzt der Pufferspeicher jedoch keine Steuerung der Hauptspeicher-Folgesteuereinrichtung mehr. Auch wenn das Signal MNBZOOO mit. hohem Pegel auftreten würde, was anzeigte, daß das Modul 0 nicht mehr belegt wäre, könnte der Pufferspeicher keinen Zugriff zu dem Hauptspeicher erhalten. Somit dürfte ersichtlich sein,, wie die Singabe/Ausgabe-Steuereinrichtung verhindert hat., daß der Pufferspeicher Zugriff zu dem Hauptspeicher erhält. Nunmehr wird an einem Beispiel gezeigt, wie die Eingabe/Ausgabe-Steuereinrichtung die Steuerung erhält.

Zurückkommend auf Fig. 9 sei bemerkt, daß gezeigt worden ist, wie zwei NIOCT-Signale an den AnschluBstiften 696JD und 697D erzeugt worden sind, und zwar das eine Signal/"1"-Signal, und das andere Signal als ⁿOⁿ-Signal. Das Signal,

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welches mit hohem Pegel auftritt, das ist das Signal NI0uCT1O_s wird den Mngangsanschlüssen der UND-Glieder 501A und 541A gemäß Fig. 5A zugeführt. Das Signal NRECN34 tritt mit hohem Pegel auf, da es sich hierbei nicht um einen Neuordnungsbzw. Neueinteilungsbetrieb handelt. Außerdem tritt das Signal NBUFA20 mit hohem Pegel auf, da die Anweisung, für dieses Signal kennzeichnend ist, zutrifft, das heißt "1" ist (dies bedeutet, daß der Pufferspeicher nicht die einzige Einrichtung ist, die die Hauptspeicher-Folgesteuereinrichtung benutzt). Auf Grund der dem UND-Glied 540A zugeführten beiden Signale NRECN34 und NBUFA20 ist dieses UND-Glied freigegeben bzw. übertragungsfähig, wodurch es ein weiteres Signal hohen Pegels als Eingangssignal dem UND-Glied 541A zuführt. Da die beiden Eingangssignale des UND-Gliedes 541A mit hohem Pegel auftreten, ist somit dieses UND-Glied freigegeben bzw. übertragungsfähig und gibt ein Signal hohen Pegels an die variable Verzögerungsleitung 543A über den Verstärker 542A ab. Das Signal hohen Pegels wird sodann dem einen Eingangsanschluß des UND-Gliedes 547A zugeführt» Dem anderen Eingangsanschluß des UND-Gliedes 54?λ wird ein Signal hohen Pegels dann zugeführt, wenn das Signal von irgendeinem der UND-Glieder 546A, 549A oder 55OA mit hohem Pegel auftritt« Es sei angenommen, daß die Eingabe/Ausgabe-Steuereinrichtung eine Leseoperation auszuführen wünscht. In dem Fall wird das UND-Glied 549A freigegeben, wenn das Signal NITifBK20 mit hohem Pegel auftreten wird. Das Signal hohen Pegels von dem "einbeinigen" UND-Glied 549A wird keinem weiteren Eingangsanschluß des UND-Gliedes 547A zugeführt, welches daraufhin freigegeben bzw. übertragungsfähig wird und über den Verstärker 548A das Signal NIOCD1O erzeugt. Das Signal NIOCD1O (das ist das verzögerte Eingabe/Ausgabe-Steuereinrichtungs-Sprungsignal) wird dem UND-Glied 608A gemäß Fig. 7 zugeführt.

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Die anderen, dem UND-Glied 608A zugeführten Eingangssignale treten ebenfalls mit hohem Pegel auf.. Diese Eingangssignale sind folgende: Das Signal NRECNiI3, welches den normalen Operationsbetrieb für den Hauptspeicher anzeigt; die Signale MBA2740 und MBA2840, welche die Eingabe/Ausgabe-Steuereinrlchtungs-Adressenbits 27 und 28 anzeigen, treten mit hohem Pegel auf und wählen daher das Hauptspeichermodul O aus. Treten sämtliche Eingangssignale des UND-Gliedes 608A mit hohem Pegel auf, so wird dieses UND-Glied freigegeben bzw. übertragungsfähig und gibt ein Eingangssignal hohen Pegels an das UND-Glied 6O5A ab. Wenn das andere Eingangssignal des UND-Gliedes 6O5A, das ist das Signal MNBZOOO, mit hohem Pegel auftritt (das heißt dann, wenn das Hauptspeichermodul 0 nicht belegt ist), wird das betreffende UND-Glied übertragungsfähig und gestattet der Eingabe/Ausgabe-Steuereinrichtung die Steuerung des Hauptspeichermoduls 0 zu erhalten. Somit dürfte ersichtlich sein, wie die Eingabe/Ausgabe-Steuereinrichtung einen Überlauf ausführen 'und die Steuerung der Hauptspeicher-Folgesteuereinrichtung und des Hauptspeichers erhalten kann.

Im Zuge des Versuchs, die Steuerung der Zentraleinheit oder des Pufferspeichers unberücksichtigt zu lassen bzw. zu überlaufen, ist es für das Hauptspeichermodul 0 jedoch möglich, daß es während des Intervalls verfügbar wird, währenddessen die Eingabe/Ausgabe-Steuereinrichtung sich im Verfahren des Überlaufens der Zentraleinheit oder des Pufferspeichers befindet. Unter diesen Umständen würde eine Zeitspanne der fehlenden Entscheidung und einer möglichen Falschanzeige darüber vorhanden sein, welche Einrichtung einen Zugriff zu dem Hauptspeicher erhalten hat und von der Hauptspeicher-Folgesteuereinrichtung bedient wird. In diesem Zusammenhang

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. - 37 -

sei z.B. die folgende Reihe von Bedingungen betrachtet, die eine Falschanzeige bzw. fehlerhafte Anzeige liefern würden. Ein .Hauptspeichermodul-Sprungsignal für das Modul O, nämlich das Signal NMGOQ1O wird über das UND-Glied 61OA und den Verstärker 612A abgegeben, wenn das Signal MNBZOOO (das bedeutet, daß das Hauptspeichermodul 0 nicht belegt ist) mit hohem Pegel auftritt, · und zwar während der Zeitspanne, während der die Hauptspeicher-Folgesteuereinrichtung dem Pufferspeicher zugeteilt ist, und während der Zeitspanne, während der die Eingabe/Ausgabe-Steuereinrichtung versucht, den Pufferspeicher gewissermaßen zu überlaufen bzw. unberücksichtigt zu lassen.

Gemäß Fig. 10 wird das Signal NMG0010 dem UND-Glied 625A zugeführt, welches das UND-Glied 630A freigibt bzw. in den übertragungsfähigen Zustand führt und zur Erzeugung des Signals NMG0R10 führt (das ist das Go-Rückstellsignal für den Hauptspeicher). Das Signal NMG0R10 wird dem einen Eingangsanschluß des UND-Gliedes 634A zugeführt. Da dem anderen" Anschluß des UND-Gliedes 634A das Signal NBUFO14 zugeführt ist und da dieses Signal noch mit hohem Pegel auftritt, da

.. ■ nämlich die Hauptspeicher-Folgesteuereinrichtung noch dem Pufferspeicher zugeteilt ist, wird das UND-Glied 634A freigegeben bzw. übertragungsfähig, wodurch es ein Go-Rückstellsignal NUG0R10 über den Inverter 635A an die Zentraleinheit abgibt. Dieses Signal zeigt an, daß die Hauptspeicher-Folgesteuereinrichtung begonnen hat, den Pufferspeicher zu bedienen, wenn tatsächlich die Eingabe/Ausgabe-Steuereinrichtung diejenige Einrichtung ist, die die Hauptspeicher-Folge steuereinrichtung zu bedienen hat. Das Überlauf-Sicherungsnetzwerk gemäß Fig. 6 verhindert diese Falschanzeige bzw. fehlerhafte Anzeige» Die Funktion des Überlauf-Sicherheitsnetzwerks besteht darin, das Hauptspeicher-

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■modul-Belegtsignal in dieser kritischen Zeitspanne fehlender Entscheidung an einer Zustandsänderung zu hindern.

Im folgenden sei auf Fig. 6B Bezug genommen; das Sprungsignal Go, welches dem UND-Glied 501C oder dem UND-Glied 502C zugeführt wird, wird über- die variable Verzögerungsleitung 5O5C verzögert und dem einen Eingangsanschluß*des UND-Gliedes 507c zugeführt. Da sämtliche Eingangsanschlüsse des UND-Gliedes 5Q7C miteinander verbunden sind, ist dieses UMD-Glied freigegeben bzw. übertragungsfähig, wenn lediglich sein Eingangssignal mit hohem Pegel auftritt. Die UND-Glieder 508C, 510C und 511C werden in diesem Netzwerk nicht benutzt, wie dies durch XOO angedeutet ist. Ist das UND-Glied 507C freigegeben, so wird sein Ausgangssignal dem Verstärker 509C und dem Inverter 512C zugeführt. Das Signal vom Ausgang des Inverters 512C wird den UND-Gliedern 50IC bzw. 502C wieder zugeführt. Demgemäß werden die UND-Glieder 501C und 502C gesperrt, wenn das UND-Glied 507C freigegeben ist. Die variablen Verzögerungsleitungen 5O5C und 52OC bewirken eine typische Schleifenverzögerung für die gerade beschriebene Schleife von etwa 115 Nanosekunden. Das Signal von dem UND-Glied 507C, welches dem Verstärker 5O9C und der Schleife zugeführt wird, die aus den UND-Gliedern 513C und 514C sowie der Verzögerungsleitung 515C, dem UND-Glied 521c und dem Verstärker 522C besteht, bewirkt die Erzeugung eines Signals NBSIN10, welches in typischer Weise' um 50 Nano-. Sekunden verzögert ist. Somit wird in einem Zeitabstand von jeweils 150 Nanosekunden ein 50-nsec-Impuls NBSIN10 erzeugt. (Es sei darauf hingewiesen, daß die Verzögerungsleitung 515C in Verbindung mit dem Ausgangssignal des Verstärkers 509C einen 50-nsec-Impuls erzeugt, während die variable Verzögerungsleitung 505c in Verbindung mit der variablen Ver-

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zögerungsleitung 520C eine 150-nsec-Verzögerung hervorruft.) Das Pufferspeicher-Abtastsperrsignal (NBSIN) wird für einen Teil eines Taktimpulses benutzt, um die Hauptspeicher-Sammelleitungen 317 abzutasten, die in Fig. 3 dargestellt sind. Ferner dient das betreffende Signal für die Abgabe an eine Verriegelungsschaltung, wie sie in Fig. 6B gezeigt ist, um den Zustand belegter Leitungen festzuhalten, also den Zustand, in dem die betreffenden Leitungen ermittelt worden sind. Dies bedeutet, daß dann, wenn die belegten Leitungen belegt waren, diese in einem Belegtzustand gehalten wurden. Wären die betreffenden Leitungen nicht belegt, so wurden sie im nicht belegten Zustand während einer Verlängerung von etwa 15 NanoSekunden über den Taktimpuls hinaus gehalten werden. Auf diese Weise wäre genügend Zeit vorhanden, um jegliche Unsicherheitsperiode während der Zeitspanne zu eliminieren, während der die Eingabe/Ausgabe-Steuereinrichtung den Wunsch haben könnte, die Zentraleinheit oder den Pufferspeicher zu überlaufen bzw. unberücksichtigt zu lasses» Deshalb werden die belegten Leitungen nicht aktiviert, um den Zustand umzuschalten; sie zeigen an, daß die Hauptspeicher-Folgesteuereinrichtung belegt ist. Auf diese Weise wird die Eingabe/Ausgabe-Steuereinrichtung gewissermaßen ausgesperrt, bevor sie eine Möglichkeit hat, die'Zentraleinheit oder den Pufferspeicher zu überlaufen.

Bezugnehmend auf Fig. 6B sei bemerkt, daß das Signal KBSIN1G dem Verstärker 558C und dem Inverter 559C zugeführt wird. Das Signal von dem Verstärker 558C wird dem einen Eingangsanschluß des UND-Gliedes 555C zugeführt. Der Verstärker 556C bildet zusammen mit dem UND-Glied 555C eine Verriegelungsschaltung, die die Speicherung des die Nichtbelegung des Hauptspeichermoduls O betreffenden Signals MNBZOOO und einen

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Umlauf in der Yerriegelungsschaltung ermöglicht, solange sämtliche Eingangssignale des UND-Gliedes 555C auf hohem Pegel bleiben. Wenn demgegenüber das Hauptspeichermodul 0 belegt wird (das heißt dann, wenn das Signal MNBZOOO mit niedrigem Pegel und das Signal .. MNBZO1T mit hohem Pegel auftritt) bewirkt das durch den Inverter 559C invertierte Signal NBSIN1O eine Sperrung des UND-Gliedes 554C, was dazu führt, daß das Signal MNBZOOO mit niedrigem Pegel auftritt. Dies zeigt an, daß das Hauptspeichermodul 0 belegt ist. Diese Anzeige bleibt solange erhalten, wie das Signal NBSIN10 mit hohem Pegel auftritt. Die betreffende Zeitspanne beträgt in typischer Weise 50 Nanosekunden; damit steht eine ausreichend lange Zeitspanne zur Verfügung, um die kritische Periode fehlender Entscheidung zu überwinden.

Nachdem im Vorstehenden eine bevorzugte Ausführungsform der Erfindung erläutert worden ist, sei im folgenden ein Begriffsverzeichnis gegeben.

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Begriffsverzeichnis

Signal-Verknüpfungsbezeichnung

NBUF011

•IMBUP012 NBUF013 NBUF015 NBUF016

NMA211R NMA221R NMA231R NMGO010 NMGO110 NMGO210 NMSO310 NMBZ000 MNBZ100 MNBZ200 NIVBZ300 UBAP330 NUA3B10 UBA2830 NCONL10

NCPOD10 NUS2N10

Definitionen

. Dein Puffer oder der Zentraleinheit zugeordnetes Kennzeichensignal 1 Dem Puffer oder der Zentraleinheit zugeordnetes Kennzeichensignal 2 Dem Puffer oder der Zentraleinheit zugeordnetes Kennzeichensignal 3 Dem Puffer oder der Zentraleinheit zugeordnetes Kennzeichensignal 5 Dem Puffer oder der Zentraleinheit zugeordnetes Kennzeichensignal 6 Hauptspeicher-Adressenbits 21

η η 22

' Ii ■ ti 23 Hauptspeiehermodul-0-Sprungsignal

" -1-Sprungsignal - " -2-Sprungsignal

¹¹ -3-Sprungsignal Hauptspeiehermodul-0 nicht belegt

" -1 nicht belegt ¹¹ -2 nicht belegt

¹¹ -3 nicht belegt Zentraleinheits-Adressenparitätsbit Zentrale inhe it s-Adre s senbyts-2-Paritätsprüfung Zentraleinheits-Adressenbit 28 Der Zentraleinheit allein zugeordnetes Kennzeichensignal
Zentraleinheits-Foitgang verzögert Auswahl des unteren Zentraleinheitsmoduls für einen Neuordnungsbetrieb

4 0 9 81 6/10 8 6

Signal-Verknüpfungs bezeichnung

MJS2AT0

NUGOR10 MBAP230 NIA3B10 NIOC010 NIOCA20 i#IIOR20 NIOCD10 KIS2K10

MIS2A10 NIOCT10

KBUFA20 BNMGO10 ENÄP350 KBA3B10 NB0NL11

I#1BGO10

Definitionen

Auswahl des oberen Zentraleinheitsmoduls für einen Neuordnungsbetrieb Zentraleinheits-Fortgangs-Rückstellsignal Eingabe/Ausgabe-Steuereinrichtungs-Adressenparitätsprüfbit 2 Eingabe/Ausgabe-Steuereinrichtungs-Adr essenbyte-3-Paritä"t sprüfiing Eingabe/Ausgabe-Steuereinrichtungs-Steuerfunktionszuordnungskennzeichen Singabe/Ausgabe-Steuereinrientlang nicht allein

Eingabe/Ausgabe-Steuereinrichtungsreservierung nein

Eingabe/Ausgabe-Steuereinrichtungs-Fortgang verzögert

Eingabe/Ausgabe-Steuereinrichtungs-Auswahl des unteren Moduls für einen Neuordnungsbetrieb

Eingabe /Aus gäbe - Steuereinricirtungs-Auswahl des oberen Moduls für einen Neuordnungsbetrieb

Eingabe/Ausgäbe-Steuereinrichtungsübergang zur Hauptspeictier-Folgesteuereinrichtung
Puffer nicht allein
Puffer-Sprung

Puffer-Adressenparitätsbit 3 Pufferadressenbyte-3-Paritätsprüfung Puffer-alleiniges Zuordnungskennzeichnungssignal

Eingabe/Ausgabe-Steuereiixriclitungs-Sprungsignal zum Puffer

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Signal-Verknüpfungs bezeichnung

H3RWS10

NBS2N10

NBS2A10

NRi)CNI 3

NRECN14 IiRjDCYI 4 NMSSZ10 NAPCB10 NIAPC10

MPMD10 NAP5010

NMSSZ42

UBA2730 IMA2.11T

wHA.221 T IMA.231T

ΪΪΜΑ251Τ

ΪΚ-ΙΑ261T

Definitionen

Eingabe/Ausgabe-Steuereinrichtiings-Schreibsignal

Puffer-Auswahl des unteren Moduls für Neuordnungsbetriet»

Puffer-Auswahl des oberen Moduls für Neuordnungsbetrieb kein Heuordnungsbetrieb

neugeordneter Hauptspeicher ja (Verstärker 3) Hauptspeicher-kein Neuordnungsbetrieb Hauptspeicher-neugeordnet ja (Verstärker 4) Hauptspeicher belegt Adressenparitätsprüfung gesperrt Eingabe/Ausgabe-Steuereinrichtungs-Adressenparitätsprüfung gesperrt Adressenparitäts-Betriebsart Eingabe/Ausgabe-Steuereinrichtungs-Adressenbyi;e-3-Paritä'tsprüfung Hauptspeicher-Folgesteuereinrichtung nicht belegt

Zentraleinheits-Adressenbit Ädressenbit 21« zum Hauptspeicher-Trennstellensignal

Adressenbit 22 zum Hauptspeicher-Trennstellensignal

Adressenbit 23 zum Hauptspeicher-Trennstellensignal

Adressenbit 24 zum Hauptspeicher-Trennstellensignal

Adressenbit 25 zum Hauptspeicher-Trennstellensignal

Adressenbit 26 zum Hauptspeicher-Trennstellensignal

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Signal-Verknüpfungs bezeichnung

NMGO01T

IxTMGO11T

NMG021T

NMG031T

MBA211S

NMG0R1S NBA221S

MBA231S MBA241S MBA251S

Definitionen

Trennstellen-Sprungsignal zum Hauptspeicher-Folgesteuereinrichtungsmodul 0 Trennstellen-Sprungsignal zum Hauptspeicher-Folgesteuereinrichtungsmodul 1 Trennstellen-Sprungsignal zum Hauptspeicher- Folgesteuereinrichtungsmodul 2 Trennstellen-Sprungsignal zum Hauptspeicher-Folgesteuereinrichtungsmodul 3 Trennstellen-Sprungsignal für Hauptspeicher-Folgesteuereinrichtungsmodul nicht verwendet Trennstellen-Sprungsignal für Hauptspeicher-Folge steuere inrichtungsmodul nicht verwendet Eingabe/Ausgabe-Steuereinrichtungsadresse zum Hauptspeicher-Folgesteuereinrichtungsbit

generelle Sprungrückstellung in der Hauptspeicher-Folgesteuereinrichtung Eingabe/Ausgabe-Steuereinrichtungsadressenbit 22 zui' Hauptspeicher-Folgesteuereinrichtung

Eingabe/Ausgabe-Steuereinrichtungsadressenbit 23 zur Hauptspeicher-Folgesteuereinrichtung

Eingabe/Ausgabe-Steuereinrichtungsadressen, bit 24 zur Hauptspeicher-Folgesteuereinrichtung

Eingabe/Ausgabe -St euer e inr ichtung'sadr e s senbit 25 zur Hauptspeicher-Folgesteuereinrichtung

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Signal-.Verknüpfungsbezeichnung

MBA261S

MBA271S

MBA281S

KKU
MBAP21S

MBAP]JIS MBGOR1S MBRWS1S MBMGO1S

MMP4810 MMP4910 KHP5O10

Definitionen

Eingabe/Ausgabe-Steuereirü^ichtungsadressenbit 26 zur Hauptspeicher-Folgesteuereinrichtung

Eingabe/Ausgabe-Steuereinrichtungsadre s senbit 27 zur Hauptspeicher-Folgesteuereinrichtung ' Eingabe/Ausgabe-Steuereinrichtungsadre ssenblt 28 zur Hauptspeicher-Folgesteuereinrichtung

nicht benutzt \ Eingabe/Ausgabe-Steuereinrichtungs-Adressenparitätsbit 2 zur Hauptspeicher-Folge st euer einrichtung \ -' aingabe/Ausgabe-Steuereinrichtungs-Adressenparitätsbit 3 zur Hauptspeicher-Folge steuereinrichtung Hauptspeicher-Folgesteuereinrichtungs-Sprungrückstellung zur Eingabe/Ausgabe-Folgesteuereinrichtung

Eingabe/Ausgabe-Steuereinrichtungs-Leseoder-Schreib-Signal an Hauptspeicher-Folge steuereinrichtung

Eingabe/Ausgabe-Steuereinrichtungs-Sprungsignal durch Hauptspeicher-Folgesteuereinrichtung zum Puffer

Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Sehreibdaten zum Paritätsprüfbit

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Signal-

V erknüp fungs ·

bezeichnung

KMP5110

MMP5210

MMP5310 MMP5410

'MBCGOI0 MMP5510

MMP5610 MMP5710 MMP5810 M4P5910 MMP6O10 MMPoI10 MMP6210 MMP6310

ΜΦΡ710 NIBP010

Definitionen

Äingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-^chreibdaten zürn Parität sprüf bit Eingabe/Ausgabe-Steuereinrichtungs-ochreibdaten zum Paritatsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Puffer- oder Zentraleinheits-Sprung Singabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüxbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Singabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Parität sprüf bit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten zum Paritätsprüfbit Eingabe/Ausgäbe-Steuereinrichtungs-Schreibdatenparitätsprüfbyte

Eingabe/Ausgabe-Steuereinricntungsbyte-0-Paritätsfehierprüfung

40 98 1-6/1086

Signal-

Ve rknüp fungs-

bezeichnung ,

ΝΪΒΡ110 NIBP210 NIBP310. KIBP410 NIBP510 ΙΦΪΒΡ610

JM3BP010 WBBP110 ΙΜΈΒΡ210 NBBP310 NBBP410 In₁BBPS 10 W3BP610 NBBP710 BNP4810

BNP4910 Β1ΊΡ5Ο10

BKP5110 BWP5210

De f initiοnen

Eingabe/Ausgabe-Steuereinrichtungsbyte-1-Paritätsfehlerprüfung

Eingabe/Ausgabe-Steuereinrichtungsbyte-2-Paritätsfehlerprüfung

Eingabe/Äusgabe-Steuereinrichtungsbyte-3-Paritätsfelllerprüfung

Eingabe/Ausgabe-Steuereinrichtungsbyte-4-Paritatsfehlerprüfung

Eingabe/Ausgäbe-Steuereinrichtungsbyte-5-Paritätsfehlerprüfung

Eingabe/Ausgabe-Steuereinrichtungs-Sclireibdatenbyte-6-Parii:ät Pufferb3'-te-0.-Paritätsfehlerprüfung Pufferbyte-I-Paritätsfehla¹ prüfung Pufferbyte-2-Paritätsfehlerprüfung Pufferbyte-3-Paritätsfehlerprüfung ■ Pufferbyte-4-Paritätsfehlerprüfung · Pufferbyte-5™Paritätsfehierprüfung Pufferbyte-6-Paritätsfehlerprüfung Pufferbyte-7-Paritätsfehlerprüfung Zentraleinheits-Schreibdaten zum Paritätsprüfbit 48 ■ Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit 50 ■ " Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit 52

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Signal-Verknüpfungs- bezeichnung

BNP5310 BNP5410

BNP5510 BNP5610 B3MP-5710 BNP5810

ΒΝΡ5910 ΒΝΡ6Ο10 ΒΝΡ6110 ΒΝΡ6210 ΒΝΡ6310 ΒΝΡΡ710 NICYC10

NCCTC10 NBCYC10 ΝΙΕΤΜ10

ΝΙΝΕΤ10

Definitionen

Zentraleinheits-Schreibdaten ζΐϋη Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritatsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten zum Paritätsprüfbit

Zentraleinheits-Schreibdaten-Paritätsprüfbyte

Eingabe/Ausgabe-Steuereinrichtungszyklus, intern erzeugt

Zentraleinheitszyklus, intern erzeugt Pufferzyklus, intern erzeugt Eingabe/Ausgabe-Steuereinrichtungs-Schreib-Abänderungs-Verri e gelung Singabe/Ausgabe-Steuereinrichtung, Verriegelung eines wieder auftretbaren Fehlers

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Signal-Verknüpfungs bezeichnung

NIAPB10

I0 NIWBS10 NIOC034 NCETM10 NCNET10

NUAPB10 MNCBiEI 0 NCWESI0 NCP0036 MNWABT0

UBWAB30 UNINT30 NIDPC11 NBETM10 NMAKC00 NIAKS20

NBAKS20 NCAKS20 NINXM10

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Definitionen

Eingabe/Ausgabe-Steuereinrichtungsparitätsprüfsperrung

Eingabe/Ausgabe-Steuereinrichtungs-Ausblendparitätsfehler

Austastung eines nicht wiederauftretbaren Fehlers

Eingabe/Ausgabe-Steuereinrichtungssignal zur Hauptspeicher-Folgesteuereinrichtung Zentraleinheit, Schreibabänderungsverriegelung ■

Zentraleinheit, Verriegelung eines wiederauftretbaren Fehlers
Zentraleinheit, Paritätsprüfsperrung Zentraleinheits-Ausblendparitätsfehler Austastung eines nicht wiederauftretbaren Fehlers

Zentraleinheit, zugeordnete Steuerung der Hauptspeicher-Folgesteuereinrichtung Eingabe/Ausgabe-Steuereinrichtung-Schreibänderung

Zentraleinheits-Schreibänderung Zentraleinheits-Auslösung
Sperrung der Datenparitätsprüfung Puffer-Schreibänderungsverriegelung Speicherquittungssteuerung-nein Eingabe/Ausgabe-Steuereinrichtungsquittungnein

Puffer-Quittung-nein
Zentraleinheits-Quittung-nein Eingabe/Ausgabe-Steuereinrichtung, keine vorhandene Speicherprüfung

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Signal-Verknüpfungs bezeichnung

NIOCT10

MJNXM10 NCP0016

NBNXM10 NBUF015

NUSSC10 NBNER10 NBERS10 NBRER10 NIBP610

NIBP710

NBB_P610 HBBP710

Definiti onen

NBACK10 NJJACK10 B1MBZ000

NMBZ100

ΝΜΒΖ300 ' NTACK10

üiingabe/Ausgabe-Steuereinrictrtiings-Sprungsignal

Zentraleinheit, keine vorhandene Speicherprüfung

der Zentraleinheit zugeordnete Steuerung der Hauptspeicher-Folgesteuereinrichtung Puffer, keine vorhandene Speicherprüfung dem Puffer zugeordnete Steuerung der Hauptspeicher-Folgesteuereinrichtung Zentraleinheits-Sinze!fehlerkorrektur Puffer, nicht wiederauftretbarer Fehler Puffer-Fehleraustastung Puffer, wiederauftretbarer Fehler Eingabe/Ausgabe-Steuereinrichtung, fehlerhafte-Byte-6-Paritätsprüfung Eingabe/Ausgabe-Steuereinrichtung, xehlerhafte-Byte-7-Paritätsprüfung Puffer-Byte-6-Paritätsfehlerprüfung Puffer-Byte-7-Paritätsfehlerprüfung Eingabe/Ausgabe-Steuereinrichtungsquittung

Puffer-Steuereinrichtungsquittung Zentraleinheits-Quittung

Hauptspeicher-Folgesteuereinrichtungsmodul 0 nicht belegt

Hauptspeicher-Folgesteuereinrichtungsmodul nicht belegt

Hauptspeicher-Folgesteuereinrichtungsmodul 2 nicht belegt

Hauptspeicher-Folgesteuereinrichtungsmodul 3 nicht belegt

Hauptspeicher-Folgesteuereinrichtungs-Quittung, welche die Hauptspeicher-Folgesteuereinrichtungsbelegung zurückstellt

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Signal-Verknüpfungs
bezeichnung

NBNEM10 NIAPC10 NIDPC10 NIDPC30 NBRDS10 NREC110 NREC210 HKECY11 NRECY12 WRECY13 NRECY14 NRECN11

URECN12 HKBCN13 NKSCN14 WBNBT10 I4BA0830

KBA0930

ΙΪΒΑ1030

Definitionen

Puffer, nicht vorhandene Speicherprüfung Sperrung der Adressenparitätsprüfung Sperrung der Datenparitätsprüfung Sperrung der Datenparitätsprüfung Pufier/Zentraleinheits-Leseabtastung Neuordnungsbetrieb R1 Neuordnungsbetrieb R2 Hauptsp e i ehe r-Neuordnungsbetrieb s steuerung

It H £

ti H 4

Hauptspeicher, keine Neuordnungsbetriebssteuerung 1

Hauptspeicher, keine Neuordnungsbetriebssteuerung 2

Hauptspeichers keine Neuordnungsbetriebssteuerung 3

Hauptspeichers keine Neuordnungsbetriebssteuerung 4

Puffer, keine Neuordnungs-Fehlerverriegelungsabtastung 1

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspe icher-Folgesteuere inrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Singabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

409816/iO8ß

Signal-Verknüpfungs- bezeichnung

MBA1130

MBA1230 MBA1330

MBA1430

NBS2A10 NBS2N10 NINXM10 MMXM10

NBNXM10 NINM210

NINM110 NINM010

IiRCGI 00 MBA0830

Definitionen

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-FolgeSteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Puffer, Auswahl des oberen Moduls im Neuordnungsbetrieb

Puffer, Auswahl des unteren Moduls im Neuordnungsbetrieb

Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandene Speicherprüfung Zentraleinheit, nicht vorhandene Speicherprüfung

Puffer, nicht vorhandene Speicherprüfung Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit Eingabe/Ausgab.e-Steuereinrichtung, nicht vorhandenes Speicherprüfbit Erde

Verknüpfungswert·1

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

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Signal-Verknüpfungs bezeichnung

MBA0930

MBA1030 MBA1130. MBA1230 MBA1330 MBA1430

NIRC010 NIRC110 NIRC210, NIRC310 •NIRC410 NUNM210 NUNM110

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Definitionen

Eingabe/Ausgabe-Steuereinrichtung zum .Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit 12 , Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zum Hauptspeicher-FolgeSteuereinrichtungs-Adressenbit

Eingabe/Ausgabe-Steuereinrichtungs-Neuordnungsbit

Eingabe/Ausgabe-Steuereinrichtungs-Neuordnungsbit

Eingabe/Ausgabe-Steuereinrichtungs-Neuordnungsbit

Eingabe/Ausgabe-Steuereinrichtungs-Neuordnungsbit

Eingabe/Ausgabe-Steuereinrichtungs-Neuordnungsbit

Zentraleinheit, nicht vorhandenes Speicherprüfbit Zentraleinheit, nicht vorhandenes Speicherprüfbit

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Signal-Verknüpfungsbezeichnung

NUNM010

NURC010 NURC110 NURC210 NURC310 NURC410 ΝΒΝΜ210

ΗΒΝΜ010 NBRC210 ΒΝΑ1430 NBAC110 NBRC010 HBRC310 NBRC410

ΝΙΝΜ310 ΚΙΚΜ410 ΝΙΝΜ510-ΝΙΜ810 ΝΙΚΜ710 ΝΙΝΜ610 NUNM410

Definitionen

Zentraleinheit, nicht vorhandenes Speicherprüf "bit 0
Zentraleinheits-Neuordnungsbit 0

It	Il	1
Il	Il	2
It	Il	3
I!	II	4

Puffer, nicht vorhandenes Speicherprüfbit

Puffer-Neuordnungsbit 2
Zentraleinheits/Puffer-Adressenbit 14 Puffer-Neuordnungsbit 1

Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit 3 Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit 4 Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit 5 Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit 8 Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit 7 Eingabe/Ausgabe-Steuereinrichtung, nicht vorhandenes Speicherprüfbit 6 Zentraleinheit, nicht vorhandenes Speicherprüfbit 4

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Signal-Verknüpfungs
bezeichnung

NUNM510 HUNM310 NUNM810 KUBM710 NUNM610

NBNM410 NBNM510 KBNMBI0 WBKW10 N3NM610

NURER18 NUNER1S NUIiRCI S

UNMMN1S UHMM01S 'UNMM11S UNMM21S HUKEM1S

UNR241S

Definitionen

Zentraleinheit, nicht vorhandenes

Speicherprüfbit 5

Zentraleinheit, nicht vorhandenes

Speicherprüfbit 3

Zentraleinheit, nicht vorhandenes

Speicherprüfbit 8

Zentraleinheit, nicht vorhandenes

Speicherpriifbit 7

Zentraleinheit, nicht vorhandenes

Speicherprüfbit 6

Puffer, nicht vorhandenes Speicherprüfbit

ti	Il	Il	5
11	Il	H	8
!!	Il	It	7
ti	Il	Il	6

Hauptspeicher zur Zentraleinheit, lese Datenfehler

Hauptspeicher ^ur Zentraleinheit, wieder auftretbarer Fehler

Hauptspeicher zur Zentraleinheit, nicht wieder auftretbarer Fehler Hauptspeicher zur Zentraleinheit, Schreiben unwirksam gemacht

Zentraleinheits-Betriebsanforderung (-1) Zentraleinheits-Betriebsanforderung Zentraleinheits-Betriebsanforderung Zentraleinheits-Betriebsanforderung Hauptspeicher zur Zentraleinheit, nicht vorhandener Speicher

Zentraleinheit zum Hauptspeicher, Neuordnungsbetrieb

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Signal-

Verknüpfungs-

Bezeichnung

UNRC11S NMACK1S NMRDS1S NMRER1S NMNER1S

NMERS1S 'NMWRC1S

MiACKIT MRDS1T

MIiRERI T MHNER1T

MNERS1T MNWRC1T

Definitionen

Zentraleinheit zum Hauptspeicher, Neuordnungsbetrieb Hauptspeicher zur Eingabe/Ausgabe-Steuereinrichtung, Speicherquittung Hauptspeicher zur Eingabe/Ausgabe-Steuereinrichtung, Leseabtastung Hauptspeicher zur Eingabe/Ausgabe-Steuereinrichtung, auftretbare Abtastung Hauptspeicher zur Eingabe/Ausgabe-Steuereinrichtung, nicht wiederauftretbarer Fehler

Hauptspeicher zur Eingabe/Ausgabe-Steuereinrichtung, Fehlerabtastung Hauptspeicher zur Eingabe/Ausgabe-Steuereinrichtung, Schreiben unwirksam gemacht

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Quittungs-Trennstellensignal Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Leseabtastungs-Trennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Trennstellensignal betreffend wiederauftretbaren Fehler

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Trennstellensignal betreffend nicht wieder auftretbaren Fehler Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Fehler-Abtasttrennstellensignal Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Trennstellensignal, Schreiben unwirksam gemacht

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Signal-Verknüpfungs
bezeichnung

M-ISSC1T

NMMM11T
NMMM21T
MNBZ01T
MiBZ11T
MNBZ21T
1MKBZ31T

BNA0830
BNA0930
BKA1030

Definitionen

Hauptspeicher zu Hauptspeicher-FolgeSteuereinrichtung, Einzelfehler-Korrekturtr-ennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Fehierprüfbetriebsbit-O-Trennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Fehlerprüfbetriebsbit-1-Trennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Fehlerprüfbetriebsbit-2-Trennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Modul-O-Belegt-Trennstellensignal ^

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Modul-1-BeIegt-Trennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Modul-2-Belegt-Trennstellensignal

Hauptspeicher zu Hauptspeicher-Folgesteuereinrichtung, Modul-3-Belegt-Trennstellensignal

Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuere inrichtungs-Adr es senbit 8 Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit 9 Zentraleinheit/Puffer- zum Hauptspeicher-Folgesteuer einrichtungs-Adressenbit 10

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Signal-Verknüpfungs bezeichnung

BNA1130

BNA1230

BNA1330

BNA1430

BNA1530

BNA1630

BNA1730

BNA1830

BNA1930

BNA2030

BNA2130

BNA2230

BNA2330

MBA0830

MBA0930

Definitionen

Zentraleinheit/Puffer- zum Hauptspeicher-. Folgesteuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folgesteuereinrichtungs-ÄdressenMt Zentraleinheit/Puffer- zum Hauptspeicher-Folgesteuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeieher-Folgesteuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Zentraleinheit/Puffer- zum Hauptspeicher-Folge steuereinrichtungs-Adressenbit Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, AdVessenbit

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Signal-Verknüpfungs bezeichnung

MBA1030 MBA1130 MBA1230 MBA1330 MBA1430 MBA1530 ■MBA1630 MBA1730" MBA1830

Definitionen

MBA2030

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, AdressenMt 10

Singabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folge steuere inrichtung, Adressenbit 11

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 12

Eingabe/Ausgabe-Steuereinrichtung zur Haupt speicher-Folge-steuer einrichtung, Adressenbit 13

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 14

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 15

Singabe/Ausgabe-Steuereinrichtung -zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 16

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 17

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 18

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 19

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 20 _s

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Signal-Verknüp fungsbezeichnung

MBA2130 MBA2230 MBA2330 MBA2430 MBA2530 MBA2630 MBA2730 MBA2830

NBAPB10 NIAPB10

NUAPB10 MBAP11S

MBAP230

Definitionen

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 21

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 22

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 23

Eingabe/Ausgabe-Steuereinrichtung zur Haupt spe icher-Folge steuere inrichtung, Adressenbit 24

Eingabe/Ausgabe-rSteuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 25

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 26

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 27

Eingabe/Ausgabe-Steuereinrichtung zur Hauptspeicher-Folgesteuereinrichtung, Adressenbit 28

Puffer-Adre s s e nparitat sprüxung-Eingabe/Ausgabe-Steuereinrichtungs-Adressenparitätsprüfung Zentraleinheits-Adressenparitätsprüfung Eingabe/Ausgabe-Steuereinrichtung, Adressenbyte-1-Paritätsbit Eingabe/Ausgabe-Steuereinrichtung, Adressenbyte-2-Paritätsbit

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Signal-Verknüpfungsbezeichnung

NIA1B.10

NIA2B10 NIA3B10

NIAPCI0 NAP1010 NAP2010 ■BHAP130 BNAP230 NBA1B10 NBA2B10 HBA3B10 UNMK030 UNMK130 UNMK230 UNMK330 UNMK430 ÜNMK530 UI#IK630 UNMK730 NHP4810 NNP4910 NNP5010 MNP5110

MP5310 NMP541-0 HHP5510 NWP5610 Definitionen

Eingabe/Ausgabe-Steuereinrichtung, Adresseribyte-1-Paritätsprüfung Eingabe/Ausgabe-Steμereinrichtung, Adresseribyte-2-Paritätsprüfung Eingabe/Ausgabe-Steuereinrichtung, Adre ssenbyte-3-Paritätsprüfung Sperren der Adressenparitätsprüfung Hauptspeicher-Adressenbyte-1-Paritätsprüfung it η -2— "

Puffer-Adressenbyte-1-Paritätsbit it ii 2 "

Puffer-Adre ssenbyte-1-Paritätsprüfung

η η 3 π

Zentraleinheits-Schreibausblendbit

ti	It	1
Il	It	2
η	Il	3
tt	Il	4
ti	H	5
It	Il	6
It	Il	7
eicl	ier-Datenparitätsprüfbit	48
η	It	49
tt	It	50
Il	Il	51
tt	Il	52
It	Il	53
tt	!I	54
It	M	55
It	ti	56

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Signal-Verknüpfungs
bezeichnung

NNP5710 NNP5810 NNP5910 NNP6010 HHP6110 NNP6210 HNP6310 WKPP710 NMPP610 HNWRBI0

NIV1IOR20 HBRWS10

UIiR¥S10 ' UNINT30

NCWAB10 NIWÄB10

NIAPC10

MNCMB10 , IiIDPCI 0

Definitionen

Hauptspeicher-Datenparitatsprüfbit

58

62

Hauptspeicher-Datenparitätsprüfbyte it n ■

Eingabe/Ausgabe-Steuereinrichtungs-Schreibabänderung

Eingabe/Ausgabe-Steuereinrichtungs-Reservierung, nein

Eingabe/Ausgabe-Steuereinrichtungs-Lese/ Schreib-Signal

Zentraleinheits-Lese/Schreib-Signal Zentraleinheits-Auslösung Zentraleinheits-Schreibabänderung Schreibabänderung

Eingabe/Ausgabe-Steuereinrichtungs-Schreibabänderung

Eingabe/Ausgabe-Steuereinrichtungs-Adressenparitätsprüfsperrung lingabe/Ausgabe-Steuereinrichtung, Verriegelung eines nicht wiederauftretbaren Fehlers

Zentraleinheits-Schreibausblend-Paritätsbit Zentraleinheit, Verriegelung eines nicht wiederauftretbaren Fehlers Sperrung der Datenparitätsprüfung

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Signal-Verknüpfungsbe zeichnung;

NMBP610 NMBP710 NIOCD10

NMAKS10 NINBYI0

WCP0015 NCNBY10

HBUF015 NBKBY10

NETMS10 NCETR10 NIETRI0 NBETR10 NCNET10

NBNET10 NIAKS20

WCAKS20 NBAKS20 NIRDS10

IJIRDR10

NCRDS10 NGRDR10 KBRDS10

Definitionen

Lesedatenbyte-6-Paritätsprüfung

Il «7 Il

Eingabe/Ausgabe-Steuereinrichtung, Sprung verzögert
Speicherquittungssignal
Eingabe/Ausgabe-Steuereinrichtungszyklus in der Hauptspeicher-Folgesteuereinrichtung Singabe/Ausgabe-Steuereinrichtungsfunktion ZentraleinheitsZyklus in Hauptspeicher-Folge steuereinrichtung
Puffersteuerfunktion

Pufferzyklus in Hauptspeicher-Folgesteuereinrichtung

Steuerung von Taktsteuereinrichtung Zentraleinheitssteuerung für Fehler Eingabe/Ausgabe-Steuerung für Fehler Puffersteuerung für Fehler Zentraleinheit, Steuerung betreffend nicht wiederauftretbaren Fehler Puffer, nicht wiederauftretbarer Fehler Eingabe/Ausgabe-Steuereinrichtungsquittung, nein

Zentraleinheits-Quittung nein Puffer-Quittung nein .

Eingabe/Ausgabe-Steuereinrichtung, Leseabtastung

Eingabe/Aus g;afoe-SteuereinrichtungsLesesteuerung

Zentraleinheits-Leseabtastung Zentraleinheits-Lesesteuerung Puffer-Leseabtastung

40 98 1 6/1086

Signal-

Verknüpfungs-

bezeichnung

NBRDR10 NIRDL10 NCRDL10 NIPCS10

NIPCR10

NCPCS10 NCPCR10 NBPCS10 NBPCR10 NIPCL10.

NCPCL10 NBPCL10 MMW0030 MM0130 MMW0230 MMW0330 MM0430 MMW05-30 MMW0630

Definitionen

Puffer-Lesesteuerung Lesedaten-Paritätssteuerungsfehler

Il It

Eingabe/Ausgabe-Steuereinrichtungs-Lesedatenvergleich

Eingabe/Ausgabe-Steuereinrichtungs-Lesedaten-Vergleichssteuerung Zentraleinheits-Lesedatenvergleich Zentraleinheits-Lesedaten-Vergleichssteuerung Puffer-Lesedatenvergleich Puffer-Lesedaten-Vergleichssteuerung Eingabe/Ausgabe-Steuereinrichtung, Abtastung eines wieder auftretbaren Fehlers Zentraleinheit, Abtastung eines wieder auftretbaren Fehlers

Puffer, Abtastung eines wieder auftretbaren Fehlers

Eingabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

Eingabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

Eingabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

Singabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

Bingabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

Eingabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

Eingabe/Ausgabe-Steuereinrichtungs-Schreibdatenbit

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Signal-Verknüp fungs-"be zeichnung

ΙΦΜ0730 MSW0830 MMW0930 MMWT030 MMW1130

BNW0010 BNW0110 BNW0210 BIW0310 BNW0410 BNW0510 BNW0610 BHW0710 BKW0810 BNW0910 BKli1010 BHW1110 NNR0010 HNR0110 NHR0210 MNR0310 NNR0410 NNR0510 NKR0610 MR0710 NNR0810 NNR0910

Definitionen

Singabe/Ausgabe-Steuereinrichtungs-Schreib-

datenbit 7

Eingabe/Ausgabe-Steuereinrichtungs-Schreit»-

datenbit 8

Eingabe/Ausgabe-Steuereinrichtungs-Schreib-

datenbit 9

Eingabe/Ausgabe-Steuereinrichtungs-Schreib-

datenbit 10

Eingabe/Ausgabe-Steuereinrichtungs-Schreib-

datenbit 11

Zentraleinheits-Schreibdatenbit O

Il	Il	0	1
Il	Il	1	2
. Il	Il	2	3
Il	II	3	4
Il	Il	4	5
It	Il	5	6
Il	ell	6	7
Il	Il	7	8
Il	It	8	9
It	Il	9	10
Il	It	11
siehe:	r-Le sedatenbit
Il	Il
Il	Il
Il	Il
Il	Il
It	Il
Il	Il
It	Il
Il	Il
Il	ti

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Signal-Verknüpfungs
bezeichnung

KNR1010 NNR1110 ΙΦΊΡ0010 MMP0110 MMP0210 MMP0310 MMP0410 MMP0510 MMP0610 MMP0710

ΙΊΝΡ0010 KHP0110 I1NP0210

NIiP0510 HNP0610

P010 NMLVC10

Definitionen

Hauptspeicher-Lesedatenbit 10 Hauptspeicher-Lesedatenbit 11 Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbif 0 Bingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 1 Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 2 Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 3 jSingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 4 Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 5 Singabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 6 Singabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbit 7 Eingabe/Ausgabe-Steuereinrichtungs-Schreibdaten-Paritätsprüfbyte O Hauptspeicher-Paritätsprüfbit 0

Il	Il	1
It	Il	2
Il	Il	3-
Il	Il	4
ti	Il	5
It	Il	6

Hauptspeicher-Paritätsprüfbyte 0 Eingabe/Ausgabe-Steuereinrichtungs-Sehre ibdatensteuerung

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Signal-Verknüpfungsbezeichnung

IiBLVC 10 IjICYC00

KBCYC00 MMBFtf10

NIBP010

NBBP010 NMBP010 KIDPC10 ΉΒΝ0010 KBN0110 NBN0210 KBH0310 NBN0410 NBN0510 KBN0610 HBN0710 NBN0810 MBN0910 NBN1010 NBN1-110 NBUFA20

NI0CD10

NCP0D10 NI0CT21

Definitionen

Zentraleinheits-Schreibdatensteuerung Singabe/Ausgabe-SteuereinrichtungsspeicherzykluB
Pufferspeicherzyklus

Eingabe/Ausgabe-Steuereinrichtungs-Byte Parität

Eingabe/Ausgabe-Steuereinrichtung, fehlerhafte Byteparität Puffer, fehlerhafte Byteparität Speicher, fehlerhafte Byteparität Sperre Datenparitätprüfung Puffer-Lesedatenbit O

5 η

g 10

Puffer, der einzige Anwender, ist nicht zugelassen

Eingabe/Ausgabe-Steuereinrichtungssprungsignal, verzögert Zentraleinheits-Sprungsignal, verzögert Eingabe/Ausgabe-Steuereinrichtungs-Sprungsignal

4 0 9 8 16/10 8 6

Signal-Verknüpfungsbezeichnung

NBMGOOO NIOCA10 NMIOR10

'NMSSZ10 NBUFO10

NBSIN1O

NRBCN34 NIWBK20

IMIiGOIO

Definitionen

Puffer-Sprungsignal

Eingabe/Ausgabe-Steuereinrichtung allein Reservierung der Hauptspeicher-Folgesteuereinrichtung für die Eingabe/Ausgabe-Steuer einrichtung

Hauptspeicher-Folgesteuereinrichtung belegt Hauptspeicher-Folgesteuereinrichtung dem Puffer zugeordnet Puffer-Abtastsperrsignal Hauptspeicher im Neuordnungsbetrieb Hauptspeicher im Normalstrukturbetrieb Eingabe/Ausgabe-Steuereinrichtung zur Ausführung eines Schreibvorgangs, nein Sprungsignal, von der Zentraleinheit abgegeben

4098 16/10

Claims (1)

1. Patentansprüche

   Λ.' Schaltungsanordnung für einen Rechner zum Ersatz eines Zustands durch einen anderen Zustand^ mit einer Hauptspeicher-Folgesteuereinrichtung zur Verarbeitung einer Information zwischen einem Hauptspeicher und einer Zentraleinheit, einem Pufferspeicher oder einer Ein-

   gabe/Ausgabe-Steuereinheit, und mit einer Prioritäts-Auf löse einrichtung zur¹ Auflösung von Prioritätskonflikten bezüglich eines HauptspeieherZugriffs für die Zentraleinheit, den Pufferspeicher und die Eingabe/Ausgabe-Einheit, dadurch gekennzeichnet,

   a) daß.. . mit der Zentraleinheit (6), dem Pufferspeicher (8), der Eingabe/Ausgabe-Steuereinheit (7) und der Prioritäts-Auf löseeinheit eine.erste elektrische Verriegelungsschleife verbunden ist, die von der Zentraleinheit (6), dem Pufferspeicher (8) oder der Eingabe/Ausgabe-Steuereinheit ein-.Sprungsignal aufzunehmen vermag, welches kennzeichnend dafür ist, daß von der das Sprungsignal abgebenden Einrichtung eine Steuerung der. Hauptspeicher-Folge steuereinrichtung (4) angefordert ist,

   b) daß mit der ersten elektrischen Verriegelungsschleife eine erste Verzögerungseinrichtung verbunden ist, die dem von der betreffenden Schleife zuerst aufgenommenen Sprungsignal eine erste bestimmte Verzögerung erteilt,

   c) daß mit der ersten elektrischen Verriegelungsschleife eine zweite elektrische Verriegelungsschleife verbunden ist, die das Sprungsignal von der betreffenden ersten elektrischen Verriegelungsschleife aufnimmt, und

   d) daß mit der zweiten elektrischen Verriegelungsschleife eine zweite variable Verzögerungsleitung verbunden ist, die dem zuerst von der zweiten elektrischen Verriegelungsschleife aufgenommenen Sprungsignal eine zweite bestimmte Verzögerung erteilt.

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   2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß mit der zweiten elektrischen Verriegelungsschleife ein Gegenwarts-Speicherbelegnetzwerk verbunden ist, welches an das Prioritäts-Auflösenetzwerks Signale abzugeben vermag, die kennzeichnend sind für den gegenwärtigen Zustand des Hauptspeichers (100).

   3· Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß mit dem zweiten Verriegelungsnetzwerk eine Abtast-Sperr-Signalerzeugereinrichtung verbunden ist, die ein Abtast-Sperrsignal zu erzeugen imstande ist, und daß das betreffende Abtast-Sperrsignal dem Gegenwarts-Speicherbelegnetzwerk zuführbar ist, der In seinem gegenwärtigen Zustand gehalten wird, derart, daß das von der ersten elektrischen Verriegelungsschleife aufgenommene Sprungsignal an einer Änderung des Zustands des Gegenwarts-Speicherbelegnetzwerks gehindert ist.

   4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die erste elektrische Verriegelungsschleife einen Inverter enthält, der das verzögerte Sprungsignal, welches zunächst von der betreffenden ersten Verriegelungsschleife aufgenommen worden ist, invertiert„

   5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß in der ersten elektrischen Verriegelungsschleife eine weitere Verzögerungseinrichtung vorgesehen ist, die das invertierte Sprungsignal, welcnes zunächst von der ersten elektrischen Verriegelungsschleife aufge-

   409816/1086

   . - 71 -

   235017Q

   nommen worden ist, weiter verzögert.

   6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, zur Erzeugung von elektrischen Signalen für die Abgabe · an ein äußeres elektrisches Verriegelungsnetzwerk, welches entsprechend den elektrischen Signalen im verriegelten bzw.- nicht verriegelten Zustand gehalten wird, dadurch gekennzeichnet,

   a) daß eine erste elektrische Verriegelungsschleife vorgesehen ist, die elektrische Anforderungssignale aufzunehmen und zu speichern vermag, welche kennzeichnend sind für eine Forderung nach einer Änderung des Zustands des äußeren elektrischen Verriegelungsnetzwerks,

   b) daß mit der ersten elektrischen Verriegelungsschleife eine erste variable Verzögerungseinrichtung verbunden ist, die die Anforderungssignale um eine bestimmte Zeitspanne zu verzögern gestattet,

   c) daß mit der ersten elektrischen Verriegelungsschleife eine zweite elektrische Verriegelungsschleife verbunden ist, die die elektrischen Anforderungssignale von der ersten elektrischen Verriegelungsschleife aufzunehmen und zu speichern imstande ist, und

   d) daß mit der zweiten elektrischen Verriegelungsschleife eine zweite variable Verzögerungseinrichtung verbunden ist, die das Anforderungssignal in der zweiten elektrischen Verriegelungsschleife um eine bestimmte Zeitspanne zu verzögern gestattet.

   7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß in der ersten elektrischen Verriegelungsschleife eine Invertereinrichtung vorhanden ist, die das Anforderungssignal in dieser Verriegelungsschleife invertiert.

   409816/1086

   8. Schaltungsanordnung nach Anspruch 7» dadirch gekennzeichnet, daß mit der ersten elektrischen Verriegelungsschleife eine weitere Verzögerungseinrichtung verbunden ist, die das Anforderungssignal in der ersten elektrischen Verriegelungsschaltung weiter verzögert, wobei die Verzögerungszeit des Anforderungssignals in der ersten elektrischen Verriegelungsschleife größer ist als die Verzögerungszeit in der zweiten elektrischen Verriegelungsschleife.

   9* Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß mit der ersten elektrischen Verriegelungsschleife eine Sperreinrichtung verbunden ist, die die Aufnahme der elektrischen Anforderungssignale durch die erste elektrische Verriegelungsschaltung zu verhindern gestattet.

   10. Verfahren zur Erzeugung eines Ersatzsignals für den Ersatz eines ersten, an einen Allzweckrechner abgegebenen Anforderungssignals, insbesondere zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet,

   a) daß von dem Rechner ein Anforderungssignal aufgenommen und in einem ersten dynamischen Speichernetzwerk gespeichert wird,

   b) daß das Anforderungssignal aus dem ersten Speichernetzwerk aufgenommen und in einem zweiten dynamischen Speichernetzwerk gespeichert wird,

   c) daß das Anforderungssignal in dem ersten dynamischen Speichernetzwerk und dem zweiten dynamischen Speichernetzwerk verzögert wird, wobei das betreffende Anforderungssignal in dem ersten dynamischen Speichernetzwerk um einen größeren Betrag verzögert wird als

   409816/1086

   235017Q

   In dem zweiten dynamischen Speichernetzwerk, und d) daß ein das in dem zweiten dynamischen Speichernetzwerk gespeicherte Anforderungssignal benutzendes Srsatzsignal erzeugt wird. '

   11, Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das in dem ersten dynaratschen Speichernetzwerk gespeicherte Anforderungssignal zusätzlich verzögert wird.

   409816/1086

   79 .

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