DE2348758A1 - Verfahren und schaltungsanordnung eines bus-systems - Google Patents

Description

GÜNTER L, GEISS [· Λ I t- N T I N C E N 1 E U R

776Ο RADOLFZELL / BODENSEE MARKTPLATZ 9 - FERNRUF O7Z32-37 82

μϊ:ιν zeichen- M 414 RADOLFZELL/AM 26.9.1973

Otto Müller,

7750 Konstanz, Am Guckenbühl 13

Verfahren und Schaltungsanordnung eines Bus-Systems

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Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung eines Bus-Systeis für direkten Jpeicherzugriff an • iner aus einem oder mehreren Rechnern, Jjteichern und FA-kanälen bestehenden Anlage« deren Aggregate über mindestens zwei Bu6-Leitungen miteinander so verbunden sind, daß die Eingangsdaten vom EA-Kanal und vom jpeicher dem Rechner über eine Bus-Leitung und die Ausgangsdaten vom Rechner dem speicher und dem EA-Kanal über mindestens eine andere Bus-Leitung zugeführt werden.

Ein Rechnersystem besteht In der Regel aus einer Anlage mit mehreren Aggregaten, insbesondere Rechnern, Speichern und Eingabe-Ausgabe-Kanälen (EA-Kanäle genannt). Diese Aggregate sind durch eine oder mehrere Leitungssysteme verbunden und jedes Leitungsbündel, das gleichartige signale führt, wird in der Fachsprache "Bus" genannt, oo benennt man allgemein das Leitungsbündel,, das alle ,vdressenbits führt, mit der Bezeichnung "R-Bus", dasjenige, das die Datenbits der Ausgangsdaten vom Rechner zum opeicher oder zu den EA-Kanälen führt, mit "A-Bus^If und dasjenige, das die Datenbits der Eingangsdaten zum Rechner führt» mit "E-Bus".

Derzeit sind verschiedene Rechnersysteme bekannt, die sich bezüglich der Anordnung und -inzahl ihrer Busleitungen unterscheiden. Es sind z.B. Fin-Bus-Systerne in Gebrauch, bei welchen alle Adressen und Daten in zeitlicher Staffelung über

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einen Bus gehen. Dies setzt natürlich voraus, daß alle öigna-Ie zeitlich exakt synchron sein müssen, was einen beachtlichen Nachteil bedeutet, da eine solche Synchronisation einen entsprechenden Aufwand erfordert.

Deshalb wird in aller Regel den Mehr-Bus-Systemen der Vorzug gegeben, also mindestens dem Zwei-Bus-System, bei welchem die Adressen einerseits und die Daten andrerseits auf verschiedenen Busleitungen geführt sind. Noch größere Vorteile bietet das Drei-Bus-System - hier sind die Adressen auf dem R-Bus, die ,tusgangsdaten vom Rechner aus auf dem a-Bus und die Eingangsdaten zum Rechner hin auf dem Ε-Bus geführt, wie es das in Fig. 1 der Zeichnungen dargestellte Schema zeigt.

Zu den schematischen Darstellungen der Zeichnungen ist allgemein zu bemerken, daß die den Rechner R, den Speicher S und die EA-Kanäle EA darstellenden Symbole in gleichem Sinne für jeweils ein oder .auch für Gruppen von mehreren Aggregaten gelten. Die innerhalb dieser symbolisierten Aggregate möglichen Datenflußrichtungen sind beispielsweise - gestrichelt auch bezüglich der von außen möglichen Einwirkungen, Kommandos, Auslösungen, Fingaben etc. bzw. der nach außen erfolgenden Ausgaben - durch dünne Linien schematisch angedeutet. Die einzelnen Busleitungen können über die Darstellung hinaus auch zu anderen Aggregaten und /anlagen weitergeführt sein. Der R-Bus fuhrt in jedem Fall vom Rechner R zum Speicher S,

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kann aber auch - ggfs. mit anderen Funktionen - gemäß der gestrichelten Darstellung zu den EA-Kanälen weitergeführt werden.

Bei eine« einfachen Drei-Bus-System gemäß Fig. 1 werden die auf den R-Bus sowie die auf dem Α-Bus geführten Signale ausschließlich vom Rechner R erzeugt« während eine direkte Eingabe von Adressen- oder Datenbits aus dem Speicher bzw. aus den EA-Kanälen EA unmöglich ist. Diesem Mangel wird in moderneren Anlagen oft durch den sogenannten "direkten Speicherzugriff" abgeholfen, durch welchen die Möglichkeit geschaffen wurde, Daten von oder zu den EA-Kanälen direkt in den Speicher S zu schreiben bzw. aus ihm heraus zu lesen.

Die bisher bekannten Ausführungen dieser Art sind schematisch in Fig. 2 gezeigt. Für die normale Arbeitsweise sind die Datenf lufir ichtungen in den Anschlüssen der Rechner, Speicher und EA-Kanäle zu den Busleitungen unverändert beibehalten, bei den Anschlüssen der FA-Kanäle jedoch auch die entgegengesetzten DatenfluQrichtungen möglich gemacht, wie es die gestrichelten Pfeilangaben andeuten. Diese entgegengesetzten Datenflußrichtungen ermöglichen dann den direkten Speicherzugriff vom EA-Kanal aus ohne Be teiligung des Rechners R.

Diese Ausführungsforra hut Jedoch wesentliche Nachteile: bei einem in dieser Weise erfolgenden direkten Speicherzugriff

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»uß der Rechner¹ R stets für die Dauer eines Speicherzyklus stillgelegt werden - erst dann und nur dann können die Adressen sowie beim direkten Schreiben auch die Ausgangsdaten vom EA-Kanal in den Bus eingespeist werden.

In Fig. 2a sind die Funktionsrichtungen der Anlage nach Fig. 2 bei direktem Speicherzugriff veranschaulicht. Die hierbei unerläßliche Stillegung des Rechners setzt voraus, daß seine Ausgangsverstärker vom R-Bus und Α-Bus abgeschaltet werden können, was nur durch eine wesentlich teuerere Ausführung dieser Verstärker ermöglicht werden kann, also z.B. durch die Verwendung von TTL- und Logik-Bausteinen oder durch die Verwendung der sehr teueren Tri-State-Verstärker, die eine Ein-, Aus- und rtbschaltung ermöglichen.

Der Erfindung liegt die Aufgabe zugrunde, eine aus Rechner, Speicher und EA-Kanälen und diese verbindenden Busleitungen bestehende Anlage so auszubilden und zu steuern, daß sie einen direkten Speicherzugriff von den FA-Kanälen aus erlaubt, ohne daß dabei während dieses direkten Speicherzugriffs der Rechner stillgelegt werden muß.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß im Rechner während des direkten Speicherzugriffs die Verbindung zwischen der die Eingangsdaten führenden Busleitung Ε-Bus und mindestens einer der die Ausgangsdaten führenden Busleitungen

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Α-Bus und R-Bus direkt geschlossen wird. Dies ermöglicht einen direkten Speicherzugriff ohne Änderung der Datenflußrichtungen.

Ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung ist in Fig. 3 der Zeichnungen dargestellt und im folgenden werden weitere Merkmale der Erfindung näher beschrieben. Es zeigen

Fig. 3 ein Schema der erfindungegemäß geschalteten Anlage

während des normalen Betriebs, Fig. 3a die gleiche Anlage wie in Fig. 3 während des direkten

Speicherzugriffs beim Einschreiben in den Speicher und Fig. 3b die gleiche Anlage während des direkten Lesens aus dem Speicher.

Die Erfindung sieht vor, die Signale, die vom EA-Kanal aus durch direkten opei cherzugri f f in den Speicher £> eingeschrieben werden sollen, nicht wie anhand der Fig. 2,2a vorbeschrieben, auf den Λ-BüSj sondern auf den F-Bus zu schalten und den Rechner R während des direkten Speicherzyklus in einen solchen Schaltzustand zu versetzen, daß die im Rechner R ohnehin benötigte Verbindung vom F-Bus zum Α-Bus geschlossen wird und während der Zeitdauer dieses direkten Speicherzugriffs geschlossen bleibt. Es entsteht dadurch der in Fig. 3a schematisch dargestellte Datenfluß mit Umweg über den Rechner R.

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Beim direkten Lesen aus dem Speicher S in die FA-Kanäle EA ist der Umweg über den Rechner nicht erforderlich, da dann die Daten der den Speicher S verlassenden Signale vom A-Bus über den Ε-Bus quasi mitgehört werden und so direkt von den EA-Kanälen empfangen und zur Ausgabe gebracht werden können.

Es ergibt sich hieraus, daß in den gesamten Schaltungen der Busleitungen E-Bus, Α-Bus und R-Bus sowie in denen der Speicher S und der FA-Kanäle keinerlei Änderungen gegenüber der üblichen - keinen direkten Speicherzugriff vorsehenden ochd.1 tungen gemäß Fig. 1 erforderlich sind« da die Datenf1ußrichtungen unverändert bleiben. Die einzige zusätzliche Schaltung besteht darin, innerhalb des Rechners R vorzusehen, daß die bereits vorhandene Verbindung zwischen Ε-Bus und A-Bus geschlossen wird, wenn und so lange ein direkter Speicherzugriff stattfindet.

Diese Art der Abwicklung direkter Speicherzugriffe hat gegenüber den vorerwähnten bekannten Schaltungen gemäß Fig. 2,2a eine Reihe von Vorteilen: Einmal wird eine nennenswerte Verbilligung erzielt, da hier einfachere und billigere Schaltkreise für den Λ-Bus des Rechners R verwendet werden können. Zum andern entsteht eine Verbilligung dadurch, daß eine larltätsschaltunp im FA-Kanal eingespart werden kann, da die erfindungsgemäße Schaltung es ermöglicht, statt dessen eine schon vorhandene Schaltung zu verwenden.

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Falls im Speicher ein Paritätsbit verwendet wird, dann kann - da der Datenfluß beim erÄndungsgemäßen Verfahren ja den Rechner R durchläuft - die im Rechner R sowieso vorhandene Schaltung zur Erzeugung des neu einzuschreibenden Paritybits mitverwendet werden.

Zur Unterscheidung der vom Speicher und vom EA-Kanal ankommenden Signale und zur Entscheidung, ob die auf dem gemeinsamen E-Bus im Rechner eintreffenden Signale auf Parität geprüft werden sollen oder nicht, wird ein weiteres Signal mitgegeben. Bei logisch "1" bedeutet dieses .Signal Paritätsprüfung und bei ¹¹O" keine Paritätsprüfung. Dadurch ist es möglich, aus dem Speicher S über den Ε-Bus kommende Signale von einer im Rechner R vorhandenen Schaltung auf Parität zu überprüfen, während die Daten nicht überprüft werden, die vom EA-Kanal auf den Ε-Bus geschaltet werden.

l· atentansprüche:

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Claims (4)

1. Ctto Müller» 7750 Konstanz. Am Guckenbühl 13

   Patentansprüche:

   /Iy/ Verfahren und Schaltungsanordnung eines Bus-Systems für direkten Speicherzugriff an einer aus einem oder mehreren Rechnern, Speichern und ΕΛ-Kanälen bestehenden Anlage» deren Aggregate über mindestens zwei Bus-Leitungen miteinander so verbunden sind, daß die Eingangsdaten vom EA-Kanal und vom Speicher dem Rechner über eine Busleitung und die Ausgangsdaten vom Rechner dem Speicher und dem EA-Kanal über mindestens eine andere Busleitung zugeführt werden, dadurch gekennzeichnet, daß im Rechner (R) während der Zeitdauer des direkten Speicherzugriffs die Verbindung zwischen der die Eingangsdaten führenden Busleitung (Ε-Bus) und mindestens einer der die Ausgangsdaten führenden Busleitungen (A-Bus, R-Bus) direkt geschlossen wird.
2. 2./ Verfahren und Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei Verwendung eines Paritätsbits im Speicher (S) die im Rechner (R) vorhandene Schaltung zur Erzeugung des neu einzuschreibenden taritybits mit verwendet wird, ohne eine Paritätsschaltung im EA-Kanal vorzusehen.

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3. 3./ Verfahren und Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß zur Entscheidung, ob die auf der die Eingangsdaten führenden Busleitung (Ε-Bus) ankommenden Signale auf Parität im Rechner geprüft werden sollen, ein weiteres Signal mitgegeben wird, welches bei logisch "1" Paritätsprüfung und bei "0" keine Paritätsprüfung auslöst.
4. 4./ Verfahren und Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die auf der die Eingangsdaten führenden Busleitung (Ε-Bus) ankommenden Signale von der im Rechner (R) vorhandenen Schaltung auf Parität geprüft werden, wenn sie vom Speicher (S) kommen, und nicht geprüft werden, wenn sie vom EA-Kanal (EA) ausgehen.

   Der Vertreter:

   GÜNTER L. GEISS

   PATENTINGENIEHUR

   776Ο RAOOLFZELL

   MARKTPLATZ β

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