DE2230103A1

DE2230103A1 - Adressiereinrichtung fuer einen speicher

Info

Publication number: DE2230103A1
Application number: DE2230103A
Authority: DE
Inventors: Clayton Paul Dahlberg; Charles Elliott Wymore
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1971-06-28
Filing date: 1972-06-21
Publication date: 1973-01-11
Also published as: JPS5638976B1; DE2230103C2; BE780944A; US3781812A; GB1360930A; FR2144308A5

Description

BURROUGHS CORPORATION, eine Gesellschaft nach den Gesetzen des Staates Michigan, Detroit, Staat Michigan (V. St. A.)

Adrressiereinrichtung für einen Speicher.

Die Erfindung befaßt sich mit Datenverarbeitungsanlagen und insbesondere mit einer AHressiereinrichtung für einen Speicher.

Random-Speicher sind in der Rechnertechnik bekannt. Derartige Speicher, auch Random-Access-Speicher oder RA-Speicher genannt, können aus vielfältigen Arten von Bit-Speichereinrichtungen, üblicherweise Zellen oder Plätze genannt, bestehen, wie etwa aus Magnetkernen, Dünnschichtelementen,Flip-Flop-Schaltungen oder derdl. Der Ausdruck "Random" oder "Randon-Access" bedeutet, daß die Zellen zu Speicherstellen zusammengefaßt und daß die Informationsposten in eine Speicherstelle, die aus einer Gruppe von Zellen besteht, eingeschrieben werden oder aus ihr ausgelesen werden kann, unabhängig von der betrachteten Speicherstelle in etwa stets der gleichen Zeit.

In bekannten Datenverarbeitungsanlagen war die zu ver—

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arbeitende Information gewöhnlich in Wörter gruppiert, deren Feldlänge gleich der Anzahl der Zellen pro Speicherstelle in dem Systemspeicher war. In dem Maße, in dem das Anwendungsgebiet für Datenverarbeitungsanlagen sich ausdehnte, haben sich die Formatarten, die zur Darstellung der zu behandelnden Informationsposten verwendet wurden, vervielfacht. So muß der Speicher Datenfelder speichern, deren Feldlängen kürzer oder langer als die Anzahl der Zellen in einer Speicherstelle sein kann. Um die verfügbare Speicherkapazität möglichst wirtschaftlich auszunutzen, wird es notwendig, die Informationsposten dichter zu packen oder zu verketten. Dichter packen bedeutet, daß mehr als ein Informationsposten in einer bestimmten Speicherstelle gespeichert wird. Verketten bedeutet, daß ein Teil eines Informationspostens in einer Speicherstelle und ein anderer Teil des gleichen Informationspostens in einer anderen Speicherstelle gespeichert ist.

Wenn die Informationsposten dicht gepackt oder verkettet sind, ergibt sich ein Problem daraus, daß es für die - Adressiereinrichtung notwendig ist, nicht nur eine spezielle Speicherstelle, sondern auch die speziellen Zellen innerhalb einer ausgewählten Speicherstelle anzugeben. Die bekannten Versuche zur Lösung dieses Problemes sahen vor, daß in einem Adressenregister eine Bezeichnung einer Anfangszelle sowie der Anzahl der an einer Datenübertragung beteiligten Zellen gespeichert wird. Jeder Zelle ist eine Zahl aus einem geordneten Satz von Zahlen zugeordnet, die angegeben werden kann. Insbesondere ist vorgesehen worden, daß die Anfangszelle die niedrigstwertige Zelle ist, während bei einer anderen Lösung die Anfangszelle die höchstwertige Zelle ist. In beiden Fällen wird jeweils in einer Richtung adressiert.

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Das bedeutet, daß Daten nur 3;j diejenigen Zellen oder aus denjenigen Zellen übertragen werden, deren Stellenwert entweder höher oder niedriger ist als der der Anfangszelle, je nach dem Lösungsversuch.

Die Übertragung von Datenfeldern zwischen verschiedenen Teilen innerhalb der Datenverarbeitungsanlage wird durch eine Notation beschrieben, die im folgenden erklärt wird. In dem Symbol MIR«-M[MSB:FL] bedeutet MIR ein Speicherinformationsregister, M den Speicher und MSB zeigt das höchstwertige Bit eines Datenfeldes und FL die Länge des Datenfeldes. Die Kombination aus MSB und FL beschreibt die Zellen in dem Speicher, die das Datenfeld speichern. Der Pfeil symbolisiert die Übertragung des Feldes und zeigt in die Übertragungsrichtung. Ein spezielles Beispiel dieser Notation zur Beschreibung einer Speicherauslesung für ein Adressiersystem, das mit der höchstwertigen Zelle und in einer Richtung adressiert, lautet MIR«-m£3O:3] . Dieser Ausdruck stellt das Auslesen des Inhaltes der Zellen dar, denen die Nummern 30,311 und zugeteilt sind, sowie das Speichern des ausgelesenen Inhalts in das Speicherinformationsregister.

In vielen Programmen werden Algor i thmen ausgeführt,_; bei denen die Speicheradressen abgeändert werden· Ein typisches Programm kann so geschrieben »ein, daß ein Satz von Zahlen, die in sequenziell numerierten Zellen gespeichert sind, aus einer Reihenfolge in eine vorgewählte andere Reihenfolge umgeordnet wird. Beispielsweise könnten die Zahlen, die monatliche Verkäufe eines Einzelhändlers representieren, in monatlicher Folge angeordnet sein. Es kann ein Programm geschrieben werden, nach dem die monatlichen. Verkaufszahlen entsprechend ihrer Größe umgeordnet werden.

Bei der Ausführung dieser und anderer Arten von Algo-

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rithmen kann das Rechenwerk Bezeichnungen der niedrigstwertigen oder der höchstwertigen Zellen erzeugen· Wenn die Hardware des Speicheradressiersystems nur in einer Richtung adressieren kann, muß der Programmierer sicherstellen, daß die von seinem Algorithmus erzeugten Adressen mit der Hardware des Adressiersystems verträglich sind. Der Programmierer wird oft besondere Befehle in sein Programm aufzunehmen haben, um die bei der Ausführung des Algorithmus¹ gebildeten Adressen abzuändern. Wenn beispielsweise der Algorithmus eine Bezeichnung der niedrigstwertigen Zelle liefert und die Hardware des Adressiersystems so ausgelegt ist, daß sie auf eine Bezeichnung der höchstwertigen Zelle anspricht, muß der Programmierer einen Befehl vorsehen, der die Bezeichnung der niedrigstwertigen Zelle durch eine Bezeichnung der höchstwertigen Zelle ersetzt. Dieses Ersetzen kann symbolisiert werden durch den Ausdruck MSB«-£lSB - (FL - I)J . Man betrachte als spezielles Beispiel die Situation, in der ein Zweibitfeld, das in den Zellen mit den Nummern 29 und 30 gespeichert ist, ausgelesen werden soll und in der der Algorithmus eine ,Bezeichnung der niedrigstwertigen Zelle geliefert hat, die in diesem Beispiel die mit 30 bezeichnete Zelle sei. Die MSB würde dann berechnet aus 30 - (2-1) »29. Die Erfindung richtet sich mithin auf eine Adressiereinrichtung, die auf eine Bezeichnung einer Grenze einer Speicherzelle anspricht, um auf Zellen auf beiden Seiten der bezeichneten Grenze entsprechend mit· einer angezeigten Adressierrxchtung zuzugreifen.

Die Erfindung arbeitet insbesondere mit einem Rechenwerk zusammen,, das in einer gleichlaufenden deutschen Patentanmeldung (Anwaltszeichen B 206) der gleichen Anmelderin unter der Bezeichnung "Rechenwerk für variable Wortlängen" beschrieben ist und auf der gleichlautenden US-Patentanmeldung Nr. 157 297 vom 28. Juni 1971 mit der englischen

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Bezeichnung "Variable word width processer control" des Erfinders Roger E«,Packard fußt. Der Offenbarungsgehalt dieser deutschen Patentanmeldung wird hiermit soweit in bezug genommen, als das für das Verständnis der vorliegenden Erfindung notwendig sein sollte·

Bei einer Ausführungsform der Erfindung besitzt eine Datenverarbeitungsanlage einen Random-Speicher. Der Random-Speicher weist mehrere Zellen zum Speichern von Informationsbits auf. Jeder Zelle ist eine Zahl aus einem geordneten Satz von Zahlen zugeordnet, so daß die Zellen untereinander unterschieden werden können. Die Zellen sind zu Speicherstellen gekoppelt und alle Zellen in einer bestimmten Speicherstelle sind für das Lesen oder Schreiben während eines Speicherzugriffszyklus¹ in Abhängigkeit von einem absoluten Adressensignal zugänglich, das die spezielle Speicherstelle bezeichnet. Es ist eine Quelle vorgesehen, die Felder von kodierten Adressensignalen liefert. Ein Adressenfeld zeigt eine Grenze einer Zelle in dem Speicher an und ein zweites Feld bezeichnet eine Adressierrichtung. Das bedeutet, daß das zweite Feld anzeigt, ob an der Datenübertragung diejenigen Zellen beteiligt sind, denen größere Zahlen zugeordnet sind, oder diejenigen Zellen, denen kleinere Zahlen zugeordnet sind. Es sind Einric htungen vorgesehen, die auf das erste und das zweite Feld ansprechen und eine absolute Adresse für den Zugriff auf den Speicher liefern und eine Datenübertragung mit Zellen ermöglichen, die auf der angezeigten Seite der bezeichneten Grenze liegen. Die Einrichtung zur Erzeugung der absoluten Adressen schließ t eine Adressenmodifizierschaltung ein, die das erste Feld automatisch unter Steuerung des zweiten Feldes modifiziert.

In einer bevorzugten Ausführungsform der Erfindung ist der Speicher in mehrere unabhängig arbeitende Moduln

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gegliedert. Jeder Mod-ul ist an seine eigene Zugrif'fssteuerschaltung angeschlossen, so daß Information gleichzeitig in allen Modulen oder aus allen Modulen übertragen werden kann. Die Modulen haben einander entsprechende Anzahlen von Speicherstellen, wobei jede Speicherstelle eine untere Zelle, eine obere Zelle und mehrere Zwischenzellen umfaßt. Jeder Zelle ist eine obere und eine untere Grenze zugeordnet, die sich in andere Zellen teilen. Die obere Zelle einer Speicherstelle in einem Modul teilt ihre obere Grenze mit der unteren Zelle in einer Speicherstelle eines anderen Moduls. Es ist eine Quelle vorgesehen, die eine gewünschte Grenze spezifiziert und die Adressierrichtung anzeigt. Weiterhin sind Einrichtungen getroffen, um absolute Adressen für die Zugriffsteuerschaltungen zu liefern, und zwar in Abhängigkeit von der bezeichneten Grenze und Adressierrichtung.

Ein weiteres Merkmal der bevorzugten Ausführungsform der Erfindung ist darin zu sehen, daß die Feldlänge der zu übertragenden Daten durch eine Quelle gesteuert werden kann, die die Übertragungsfeldbreite erzeugt. Während Schreiboperationen werden Daten in ausgewählte Zellen in einer Speicherstelle eingeschrieben, ohne den Inhalt anderer Zellen in der gleichen Speicherstelle zu beeinträchtigen. Während Leseoperationen werden Daten aus ausgewählten Zellen in einer Speicherstelle ausgelesen und in ein Datenregister geladen, wobei der Inhalt der anderen Zellen in der gleichen Speicherstelle das Laden des Datenregisters nicht beeinträchtigt. Dazu wird eine Umlaufschaltung mit einer Maskierschaltung verknüpft, um eine Isolation der Datenfelder zu liefern. Die Umlaufschaltung spricht auf die bezeichnete Adressierrichtung und auf die Übertragungsfeldbreite an, um die einzelnen Bits der Daten umlaufen zu lassen, so daß sie zur Verarbeitung in rich-

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tiger Weise aufeinander ausgerichtet sind. Die Maskierschaltung spricht auf die Übertragungsfeldbreite an, um die Übertragung von ^:Daten aus oder in Zellen außerhalb des gewünschten Feldes zu verhindern.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Im einzelnen zeigen:

Fig. A ein Blockschaltbild der grundsätzlichen Anordnung der mit den Merkmalen der Erfindung ausgestatteten Datenverarbeitungsanlage;

Fig. 1 ein Blockschaltbild eines Speichers mit einer Adressiereinrichtung für diesen;

Fig. 2 ein logisches Blockdiagramm für das Tornetzwerk 15;

Fig. 3 ein Blockdiagramm einzelner Komponenten der Feldisoliersteuerung 50 gemäß Fig. 1;

Fig. 4 ein Blockdiagramm eines Umlaufelementes 100, das als ein Baustein für den Leserotator 41 und Schreibrotator 42 dient;

Fig. 5 ein Blockdiagramm eines Leserotators 41; Fig. 6 ein Blockdiagramm eines Schreibrotators 42; Fig. 7 ein Blockdiagramm eines Schreibmischers 51; und

Fig. 8 eine schematische Darstellung der Art, in der ein Datenfeld aus dem Speicher ausgelesen und in ein Datenregister übertragen wird.

Fig. A zeigt als Blockdiagramm die wesentlichen Komponenten einer mit den Merkmalen der Erfindung ausgestatteten Datenverarbeitungsanlage. Ein Speicher mit Speicheradressiereinrichtung 3 weist einen Hauptspeicher 10 auf, der Information für mehrere aufrufende Einheiten 1 speichert, beispielsweise in der Form eines Rechenwerkes 1-0 und eines Eingangs/Ausgangs-Multiplexers 1-n. Das Rechenwerk 1-0 ist vorzugsweise von der Art, wie sie in der bereits oben erwähnten deutschen Patentanmeldung beschrieben ist. Die aufrufenden Einrichtungen werden an den

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Hauptspeicher 10 über ein Kopfschaltwerk 2 und eine Speicherübertragungssteuerung 4 angeschlossen. Das Kopfschaltwerk 2 weist eine gewöhnliche Schaltung zur Herstellung von Übertragungswegen zwischen einer ausgewählten aufrufenden Einheit 1 und dem Speicher 10 auf.

Jede der aufrufenden Einheiten 1 liefert eine Adressen— information an das Schaltwerk 2, das die Adresseninformation an die Speicher-und Adressiereinrichtung 3 weitergibt. Die gelieferte Adresseninformation weist eine Bitgrenzenadresse (BBA) sowie einen Transfervector (TV) auf. Die aufrufenden Einheiten liefern weiterhin eine in den Speicher 10 zu schreibende Information während Schreibaufrufen und nehmen aus dem Speicher 10 während Leseaufrufen ausgelesene Information auf.

Fig. 1 zeigt die Speicher-und Adressiereinrichtung 3 in Blockdarstellung. Der Speicher 10 ist gestrichelt eingerahmt und die Speicherübertragungssteuerung ist im übrigen Teil der Fig. 1 darstellt.

Gemäß Fig. 1 ist der Speicher 10 in vier unabhängig arbeitenden Moduln 10-0 bis 10-3 gegliedert. Jeder Modul ist ein gewöhnlicher Random-Speicher und kann aus verschiedenen Arten von Bit-speichernden Zellen, etwa Magnetkernen, dünnen Schichten, Flip-Flop oder dergl.bestehen. In der bevorzugten Ausführungsform sind die Bit-speichernden Zellen schnelle nicht-zerstörend auslesende bistabile Elemente. Nach Fig. 1 ist jeder Modol in adressierbare Speichersfeellen unterteilt, wobei jede Speicher'stelle acht Zellen in einer Reihe enthält· Information wird aus einem Modul ausgelesen oder in einen Modul eingeschrieben jeweils speicherstellenweise, d.h. jeweils acht Zellen parallel.

Jeder Zelle ist eine Zahl aus einem geordneten Satz von

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Zahlen zugeordnet, so daß die Zellen untereinander unterschieden werden können. Zur Erläuterung werde angenommen, daß die Zeilen in den ersten Speicherstellen der Moduln wie folgt bezeichnet seien: Im ModuJ- 1O-O:CO bis C7; im Modul 1O-1:C8 bis C15; im Modul 1O-2:C16 bis C23; und im Modul 10-3:C24 bis C31. Die Zellen in den zweiten Speicherstellen der Modolen seien wie folgt bezeichnet: im Modul 1O-O:C32 bis C39; im Modul 1O-1:C4O bis C47; im Modul 10-2:C48 bis C55; im Modul 1O-3:C56 bis C63. Das Vorhandensein vieler weiterer Zellen ist gestrichelt angedeutet.' Diese weiteren Zellen sind an Größe zunehmenden Zahlen zugeordnet, und zwar in der gleichen Reihenfolge, wie das eben für die Zellen in den ersten und zweiten Speicherstellen beschrieben wurde.

Jeder Zelle in dem Speicher ist eine obere Grenze und eine untere Grenze zugeordnet. Beispielsweise ist die untere Grenze der Zelle CO. bezeichnet mit BO und die obere Grenze der Zelle C31 ist bezeichnet mit B32. Jede Grenze teilt sich in ein Zellenpaar. Beispielsweise B32 ist sowohl die obere Grenze von C31 und die untere" Grenze von C32.

Jeder Modul ist an seine eigene Zugriffsteuerung (MAC) angeschlossen. Die MACs sind in Fig. 1 mit 11-0 bis 11-3 bezeichnet. Jedes MAC spricht auf ein absolutes Adressensignal an, um eine Speicherstelle in dem Modol auszuwählen, an den es angeschlossen ist, und dafür zu sorgen, daß Datenbits zwischen den Zellen in der ausgewählten Speicherstelle und einem Speicherinformationsregister 40 übertragen werden. Das Speicherinformationsregister 40 ist in ein Schreibinformationsregister MWR4OW und in ein Leseinformationsregister MRR40R unterteilt. MWR40W wie auch MRR4OR besitzt je 32 Flip-Flop, die als MWR 31:32 bzw. MRR 31:32 entsprechend dem oben erwähnten Notationssystem bezeichnet seien. Die Übertragung von Daten kann in beiden Richtungen erfolgen. Das bedeu-

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tet, daß ein MAC auf ein Lesesteuersignal auf seinem R-Eingang anspricht und Daten aus der ausgewählten Speicherstelle für die Übertragung in das MRR4O ausliest, und daß ein MAC auf ein Schreibsteuersignal anspricht, um Daten in das MWRf4OR zum Einschreiben in die gewählte Speicherstelle zu übertragen. Die Quelle für die Lesesteuersignale und Schreibsteuersignale ist eine übliche Steuerungs-und Zeitgeber-Einheit (beispielsweise Leitwerk), die als Block 80 dargestellt ist.

Obgleich die Erfindung darauf nicht beschränkt ist, ist bei der bevorzugten Ausführungsform der Erfindung die Leseoperation nicht-zerstörend. Kurz dargestellt, läuft die Leseoperation wie folgt ab: Eine der aufrufenden Einheiten 1 aus Fig. A liefert eine AdresseninJformation und auf den Speicher 10 wird durch MAC-Il-O bis MAGll-3 zugegriffen und 32 Datenbits werden ausgelesen und in das MRR40R geladen. Die in MRR40R gespeicherten Datenfelder werden in ein Datenregister 44 über eine Leseumlauf-und Maskierschaltung 41 übertragen. Schließlich wird das in dem Datenregister 44 gespeicherte Datenfeld über nicht dargestellte Einrichtungen zu der aufrufenden Einheit 1 zurück übertragen. Der Leseschieber 41 dient zum Isolieren eines gewünschten leilfeldes aus den in MRR40R gespeicherten 32 Bits und zum Verschieben des gewünschten Teilfeldes in eine gewünschte Position in dem Datenregister 44. Eine Feldisoliersteuerung (FIC50) steuert die Anzahl der Digitplätze, um die der Leseschieber 41 das gewünschte Feld zyklisch verschiebt. Ein Lesemaskengenerator 45R steuert die Maskierfunktion des Leseschiebers 41. Das Datenregister 44 weist 24 Flip-Flop auf, die als Dr [23:24jder Taste bezeichnet sind. Die Arbeitsweise des zyklischen Verschiebens und Maskierens eines Datenfeldes wird "Ausrichten" des Feldes genannt. Das Feld kann entweder rechtsbündig oder linksbündig je nach Wunsch

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ausgerichtet werden. In der oevorzugten Ausführungsform wird eine Übereinkunft befolgt, gemäß der das niedrigstwertige Bit eines Feldes in Dr£O:lJ gespeichert ist. Daher ist ein aus dem Speicher 10 ausgelesenes, gewünschtes Datenfeld stets rechtsbündig zum Speichern in das Datenregister 44. Das Ausmaß der Verschiebung des gewünschten Feldes wird durch FIC50 gesteuert. Der Aufbau und der Betrieb des FIC50 wird in Verbindung mit der Beschreibung der Fig. 3 erläutert. Der Aufbau und Betrieb des Leseschiebers 41 wird im Zusammenhang mit den Fig. 4 und 5 beschrieben. Der gesamte Betrieb der Auswahl eines gewünschten Feldes und des Ausrichtens des FeIdES und des Ausrichtens des Feldes wird zusammen mit Fig. 8 beschrieben.

Die Schreiboperation in der bevorzugten Ausführungsform der Erfindung umfaßt eine nicht-zerstörende Lesephase, eine modifizierende Phase und eine Wiedereinschreib-Phase. Der Zweck für diesen Lese/Modifizier/Wiedereinschreib-Zyklus ist darin zu sehen, ein Schreiben von Datenbit in einige der Zellen in einer ausgewählten Speicherstelle zu ermöglichen, ohne den Inhalt der anderen Zellen in der gewählten Speicherstelle zu beeinträchtigen. In Kürze erläutert läuft der Schreibvorgang wie folgt ab: Neue Daten, die in den Speicher 10 eingeschrieben werden sollen, werden in dem Datenregister 44 gespeichert. Die Quelle, die diese Daten liefert, ist in Fig. 1 nicht dargestellt; sie kann irgendeine Datenquelle innerhalb einer der aufrufenden Einheiten 1 der Datenverarbeitungsanlage seia. Alte, in dem Speicher 10 enthaltene Daten werden ausgelesen und in das MRR40R übertragen. Der Ausgang des Lesemaskengenerators 45W wird in das Schrexbmaskenregister 43 übertragen, und zwar über Tore 46 und 47 und den Schreibschieber 42. Dann werden die neuen Daten in das MWR40W über die Tore 48 und 49 und den Schreibschieber 42 übertragen. Der Schreibmischer 51 mischt den Ausgang

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des MRR40R und des MWR40W unter Steuerung des Schreibmaskenregisters 43 und der Ausgang des Schreibmischers 51 wird in den Speicher 10 eingeschrieben. Der Aufbau und Betrieb des Schreibschiebers 42 wird in Verbindung mit den Fig. 4 und 6 beschrieben. Der Aufbau und der Betrieb des Schreibmischers 51 wird in Verbindung mit Fig. 7 erläutert.

Jedes MAC ist an ein Adressenverteilungs-Tornetzwerk 15 angeschlossen und empfängt von diesem ein absolutes Adressensignal. Das Adressenverteilungs-Tornetzwerk 15 ist ein Verknüpfungsnetzwerk von logischen Toren, die auf Eingangssteuersignale ansprechen, welche auf den Leitungen TS, MSM und MSL empfangen werden, um auf die MACs eine absolute Eingangsadresse zu übertragen, die auf den Leitungen MKLA und KLA empfangen wird. Die Tabelle II ist eine Wahrheitstafel, die die verschiedenen Wege erläutert, auf denen die Eingangsadressen verteilt werden. Die Tabelle II ist am Ende dieser Beschreibung angefügt.

Fig. 2 zeigt im einzelnen den möglichen Aufbau-des kombinatorischen Tornetzwerkes zur Verteilung der Adressen auf MACIl-O. Die Tabelle II und Fig. 2 sind weiter unten im einzelnen beschrieben.

Das Adressenverteilungs-Tornetzwerk 15 nimmt die absoluten Adressen von einer Adressenmodifizierschaltung 20 auf einer Leitung MKLA auf sowie von einem Adressenregister 30 über eine Leitung KLA. Die Buchstaben KLA sind ein Acronym für den Speicherstellen-Adressenschlüssel und MKLA ist ein Acronym für den modifizierten Speicherstellen-Adressenschlüssel .

Das Adressenregister 30 weist mehrere Flip-Flops auf. In der bevorzugten Ausführungsform umfaßt das Adressenregister 30 24 Flip-Flops, nämlich AR30-23 bis AR30-0. Diese 24 Flip-Flops reichen zur eindeutigen Bezeichnung

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einer von 2 verschiedenen Zeliengrenzeii aus» Die Flip-Flops sind zusammengenommen eine Quelle eines Feldes, das als eine Bit-Grenzenadresse (BBA) bezeichnet ist» Eine beliebige BBA konnte in das Adressenregister 30 auf in an sich bekannter Weise übertragen werden. Verschiedene Teilfelder des BBA werden in dem Adressen-· register 30 gespeichert. Die Anzahl der Flip-Flop, die zum Speichern jedes Teilfeldes benötigt werden, hangt von der Art ab, in der die Zellen in dem Speicher 10 unterteilt sind. In der bevorzugten Ausführungsform ist der Gesamtspeicher in vier Moduln gegliedert, so daß ein Zweibit-Teilfeld des BBA ausreicht, um anzuzeigen, welcher der vier Moduln das BBA enthält. Die

19 einzelnen Moduln sind weiter in 2 Speicherstellen unterteilt, so daß ein 19-Bit-Teilfeld des BBA ausreicht, um anzuzeigen, welche Speicherstelle in einem Modul das BBA enthält. Die einzelnen Speicherstellen in einem Modul sind weiterhin in acht Zellen unterteilt, so_daß ein Dreibit-Teilfeld des BBA ausreicht, um eine spezielle Grenze in einer Modul-Speicherstelle anzuzeigen. Die erwähnten Zweibit-und Dreibit-Teilfelder sind verkettet und bilden ein Fünfbit-Teilfeld, das ein Modul-

grenzen-Auswahlfeld (MBS) genannt wird. Die Tabelle I am Ende der Beschreibung führt die Bezeichnungen dieser verschiedenartigen Felder auf und bezeichnet die speziellen Flip-Flops in dem Adressenregister 30, die diese Felder speichern. Der erste Posten in der Tabelle I zeigt, daß die 24 Flip-Flops des Adressenregisters zusammengenommen eine Bitgrenzenadresse definieren. ' Dies ist unter Zuhilfenahme der bereits erwähnten Notationsart ausgedrückt als Ar£23:24]S BBA. Die 19 höchstwertigen Flip-Flops des Adressenregisters sind Ar£23:19j und sie speichern das KLA Feld, das eine Speicherstelle in einem Modul anzeigen kann. Das Zweibitfeld, das anzeigt, welches der vier Moduln das BBA enthält, ist in Ar£4:2j gespeichert und ist das Modolauswahlfeld (MS) genannt. Das MS-FeId enthalt zwei Einbitfeider,

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nämlich MSM und MSL. MSM und sein Komplement MSM sind in Ar f4:lj gespeichert; MSL und sein Komplement MSL sind in Ar£3:lJ gespeichert. Das MBS-FeId schließlich ist in Arf4:5j gespeichert.

Ein Transfervector ist in dem B-Register gespeichert. Das B-Register 35 umfaßt 6 Flip-Flops, die als Br£5:5j und Br£o:l] bezeichnet sind. Ein Fünfbit-Teilfeld des Transfervectors ist im Brf5:5jgespeichert. Dieses Teilfeld dient zur Anzeige einer Transferbreite oder äquivalent dazu der Anzahl von Zellen des Speichers 10, in die eder aus denen Daten übertragen werden. Ein Einbit-Teilfeld des Transfervectors, genannt das Transfervorzeichen (TS), ist in Br£o:lj gespeichert. Das Transfervorzeichen bzw. Ubertragungsvorzeichen dient zur Anzeige einer Adressierrichtung oder äquivalent dazu, welche Seite der bezeichneten BBA die Zellen hat, auf die Zugriff gewünscht wird. BrfO:lJ erzeugt zwei komplementäre Signale, nämlich TS und "ts".

Wenn Br£0:lJ in einem Zustand sich befindet, wird das TS-Signal eine "1" sein und das TS-Signal wird eine "0". Wenn das BrfO:lJ in seinem anderen Zustand sich befindet, wird TS eine "0" und das TS^- wird eine "I" sein. In der bevorzugten Ausführungsform werden die folgenden Übereinkünfte getroffen: 1) das höchstwertige Bit eines Datenfeldes ist in der Zelle von den das Datenfeld enthaltenden Zellen gespeichert, das die kleinste Zahlbenennung hat; und 2) das TS-Signal zeigt eine Adressierrichtung gegen die Zellen an, die Bits von höherer Wertigkeit speichern, wenn das TS-Signal eine "1" ist,und es zeigt eine Adressierrichtung nach Zellen an, die Bits von niedriger Wertigkeit speichern, wenn das TS-Signal eine "0" ist.

Obgleich die fünf Bits der Übertragungsfeldbreite eindeutig 32 verschiedene mögliche Übertragungsbreiten an-

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zeigen können, werden in der bevorzugten Ausführungsform lediglich 24 mögliche Breiten benutzt· Natürlich können andere Ausführungsformen der Erfindung eine größere oder kleinere Anzahl von möglichen Übertragungsbreiten verwenden. Die Feldlänge wurde auf eine 24 Bitlänge beschränkt, weil die bevorzugte Ausführungsform der Erfindung in Verbindung mit einer Datenverarbeitungsanlage verwendet wird, deren Grundwortlänge (beispielsweise Maschinenwortlänge) 24 Bits beträgt. Weiterhin wird es durch diese Beschränkung der Feldlänge möglich zu garantieren, daß alle Bits eines gewählten Feldes aus dem Speicher 10 in einem einzigen Zugriffεzyklus erhalten werden können. Man betrachte beispielsweise die Situation, wenn die gewünschte Feldlänge 26 Zellen lang wäre und die Adressierrichtung gegen die Zellen mit der höheren Nummer beginnend von der Zelle C7 weisen würde. Dann viirden die Zellen C7 bis C31 adressiert werden. Jedoch wären die Zellen C7 und C32 in dem gleichen Modul, nämlich dem Modul 10-0. Somit würden die einzelnen Moduln so ausgelegt sein müssen, daß gleichzeitiger Zugriff zu mehr als einer Speicherstelle möglich wäre, oder^v daß mehr als ein Zugriffszyklus zur Gewinnung des gewünschten Feldes verwendet werden müßte. Andere mögliche Versuche zur Umgehung dieses Problems würden bedeuten, daß der Speicher 10 in eine größere Anzahl von Moduln unterteilt werden müßte, oder daß mehr Zellen in den einzelnen Modolspeicherstellen vorgesehen sein müßten.

Das Fünfbit-TW-Feld wird parallel sowohl dem Lesemaskengenerator 45R wie dem Schreibmaskengenerator 45W zugeführt. Der Lesemaskengenerator und der Schreibmaskengenerator sind konventionelle Entschlüssler. Der Lesemaskengenerator 45R besitzt 24 Äusgangsleitungen RMG J23:2^2j die an den Leseschieber 41 angeschlossen sind. Der Lesemaskengenerator 45R spricht auf die 24 Kombinationen an, die in der bevorzugten Ausführungsform

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der 32 möglichen Kombinationen von den fünf Bits des TW-Feldes verwendet werden, um 24 verschiedene Maskierausgänge zu erzeugen. Diese 24 Maskierausgänge sind 24 "Nullen" und keine "Einsen" (RMGf23:24j = 0), oder 23 "Nullen" und 1 "Eins" (RMG[23:23]= 0; !mcfc):!]= 1), und so weiter, bis keine "Nullen" und 24 "Einsen" (RMG[23:24j=l). Der Schreibmaskengenerator 45W besitzt 24 Ausgangsleitungen, die an den Schreibschieber 42 über

das Tor 46 angeschlossen sind. Der Schreibmaskengenerator 45 W spricht auf das Fünfbit-PW-Feld in der gleichen Weise an, wie der Lesemaskengenerator 45R.

Die Adressenmodifizierschaltung 20 besitzt eine konventionelle binäre Addier/Subtrahier-Schaltung, die das KLA-FeId um eine Einheit entweder erhöhen oder erniedrigen kann, wobei das KLA-FeId aus dem Adressenregister 30 kommt, so daß das MKLA-FeId erzeugt wird und auf das Tornetzwerk 15 gegeben wird. Der Betrieb der Adressenmodifizierschaltung 20 wird von dem Zustand des Übertragungsvorzeichens gesteuert. Dazu werden das TS-Signal ■und das "XS-Signal das in Br£0:lJ gespeichert ist, über eine Subtrahier-Aktivierleitung beziehungsweise eine Addier-Aktivierleitung auf die Adressenmodifizierschaltung 20 gegeben. Wenn das TS-Signal eine "1" ist, spricht die Adressenmodifizierschaltung 20 darauf an und erniedrigt das KLA-FeId um eine Einheit; wenn das "TS-Signal eine "1" ist, erhöht die Adressenmodifizierschaltung 20 das KLA-FeId um eine Einheit.

Man betrachte jetzt die Tabelle II, aus der zu entnehmen ist, auf .welche Weise das Tornetzwerk 15 die absoluten Adressen aus der Adressenmodifizierschaltung 20 auf die MACs 11-0 bis 11-3 gibt. Die ersten drei Spalten der Tabelle führen die acht möglichen Zustände auf, die die drei Eingangssteuersignale für das Tornetzwerk 15 annehmen können. Die letzten vier Spalten zeigen an, ob das

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Tornetzwerk 15 eine unmodifizierte absolute Adresse, d.h. eine KLA oder eine modifizierte Adresse, d.h. eine KLA+1 oder KLA-I, an die einzelnen MASc weiterleitet.

Die erste Zeile der Tabelle II zeigt, daß dann, wenn TS, MSM und MSL sämtlich "0" sind^das Tornetzwerk 15 die unmodifizierte KLA auf jedes MAC 11-0 bis 11-3 gibt. Nach der zweiten Zeile gibt das Tornetzwerk 15 dann, wenn TS eine "1" und die MSM und MSL sämtlich "0" sind, die unmodifizierte KLA auf MACIl-D und gibt KLA-I auf jedes MACll-1 bis 11-3. Ein wichtiger Punkt _} der aus der Tabelle hervorgeht, sollte besonders beachtet werden. In der ersten und zweiten Zeile der Tabelle sind sowohl MSL wie auch MSM beide ¹¹O". Dieser Zustand von MSL und MSM zeigt an, daß die von BBA bezeichnete Grenze einer Zelle in dem Modul 10-0 benachbart ist. Demzufolge wird ohne Rücksicht auf den Zustand von TS die gleiche Speicherstelle in dem Modul 10-0 angesteuert werden. Auf welche Speicherstelle in den anderen Moduln 10-1 bis 10-3 zugegriffen werden soll, hängt jedoch davon ab, ob TS eine "0" oder eine "1" ist. Man nehme beispielsweise an, daß das in dem Adressenregister 30 gespeicherte BBA die Grenze B33 bezeichnet, die die obere Grenze der Zelle C32 und die untere Grenze der Zelle C33 ist. Fig. 1 zeigt, daß C32 und C33 in der zweiten Speicherstelle des Moduls 10-1 sind. Demnach muß ohne Rücksicht auf die Adressierrichtung auf diese zweite Spei— cherstelle zugegriffen werden. Fig. 1 zeigt weiterhin, daß die Zelle C31 in der ersten Speicherstelle des Moduls 10-3 und daß die Zelle C56 in der zweiten Speicherstelle des Mod ULs 10-3 liegen. Wenn daher die Adressierrichtung auf die Zelle C56 zeigt, muß auf die zweite Speicherstelle des Moduls 10-3 zugegriffen werden, wohingegen im Falle oiner auf die Zelle C31 gerichteten Adressierrichtung die erste Speicherstelle des Moduls 10-3 angesteuert werden muß.

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Die dritte und vierte Zeile der Tabelle II zeigt die gleichen Verhältnisse. In der dritten und vierten Zeile ist MSM eine "O" und MSL eine "1". Dies zeigt an, daß die bezeichnete Grenze neben einer Zelle in dem Modul 10-1 ist. Demzufolge wird ohne Rücksicht auf den Zustand von TS auf die gleiche Speicherstelle in dem ModuL 10-1 zugegriffen. Die Speicherstelle in den Moduln 10-0, 10-2 und 10-3 auf die zugegriffen werden soll, hängt jedoch davon ab, ob TS eine "0" oder eine "1" ist. Somit zeigt die dritte Zeile an, daß für den Fall, daß TS eine'O" ist und MSM eine ¹¹O" und MSL eine "1" ist, dann das Tornetzwerk 15 die unmodifizierte KLA auf die MACs 11—1, 11-2 und 11-3 sowie KLA+1 auf das MACIl-O gibt; die vierte Zeile zeigt an, daß für den Fall, wenn TS eine "1" und MSM eine "0" und MSL eine "1" ist, das Netzwerk 15 die unmodifizierte KLA auf die MACIl-O und 11-1 sowie KLA-I auf die MACll-2 und 11-3 gibt.

Die fünfte und sechste Zeile sowie die siebente und achte Zeile der Tabelle II zeigen die gleichen Verhältnisse bezüglich der Grenzen, die den Zellen in den Moduln 10-2 und 10-3 benachbart sind.

Das Blockdiagramm des Tornetzwerkes 15 gemäß Fig. 2 im Zusammenhang mit der folgenden Beschreibung und der Wahrheitstafel gemäß Tabelle II erläutern den Aufbau und den Betrieb des Tornetzwerkes 15.

Gemäß Fig. 2 weist das Tornetzwerk 15 Verteilungsschaltungen 15A, 15B, 15C sowie 15D auf. Die Verteilungsschaltungen sprechen auf die Signale TS, MSM, MSL, deren Komplemente ⁷TS", MSM und MSL sowie auf die KLA und die MKLA-Felder an, um eine absolute Adresse an die MACs 11-0 bis 11-3 zu liefern. Die Einzelheiten der Verteilungsschaltung ISA sind im einzelnen dargestellt, um die Art der Kombinat ions logik zu erläutern, die den das MAC 11-0

2 Ci H :■ ■ '10 3 2

betreffenden Teil der Wahrheitstafel aus Tabelle II verwirklichen. Einzelheiten des inneren Aufbaues der Torschaltungen 15B, 15C und 15D sind nicht im einzelnen dargestellt, da sie ähnlich den Einzelheiten der Torschaltung 15A sind und weil sich ihr Aufbau aus der Wahrheitstafel gemäß Tabelle H^ soweit MACll-1 bis MACll-3 betroffen sind, hervorgeht.

In dem Tornetzwerk 15 A aus Fig. 2 sind drei UND-Tore 15-0, 15-1 und 15-2 gezeigt. Jedes dieser UND-Tore besitzt einen an ein ODER-Tor 15-3 gekoppelten Ausgang. Das ODER-Tor 15-3 nimmt ein "1"-Signal aus dem UND-Tor 15-0 auf, wenn alle drei Eingänge, nämlich "TS, MSM und MSL eine. "1" sind.'Das ODER-Tor 15-3nimmt ein "1"-Signal aus dem UND-Tor 15-1 auf, wenn alle Eingänge TS^-, MSM und MSL eine "I" sind. Das ODER-Tor 15-3 nimmt einen "1" Eingang aus dem UND-Tor 15-2 auf, wenn alle drei Eingänge TS^-, MSM und MSL jeweils eine "1" sind.

Der Ausgang des ODER-Tores 15-3 ist an einen Inverter . 15-4 sowie an ein Tor 15-6 gelegt. Der Ausgang des Inverters 15-4 ist an ein Tor 15-5 angeschlossen. Der Ausgang des ODER-Tores 15-3 öffnet entweder direkt teilweise das Tor 15-6 oder indirekt teilweise das Tor 15-5. Das Tor 15-6 nimmt an seinem Eingang den MKLA-Ausgang der Adressenmodifizierschaltung 20 (Fig.l) auf. Wenn das Tor 15-6 teilweise geöffnet ist, überträgt es das MKLS-FeId auf das MAC-O über das Tor 15-7. Das Tor 15-5 ist mit seinem Eingang an den KLA-Ausgang des Adressenregisters 30 (Fig.l) angeschlossen. Wenn das Tor 15-5 teilweise geöffnet ist, überträgt es das KLA-FeId in das MAC-O über das Tor 15-7.

Es werde jetzt erörtert, wie das Weiterleiten in dem Tornetzwerk 15A gemäß Blockdiagramm aus Fig. 2 die Wahrheitstafel für die mit MAC-O bezeichnete Spalte in der

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Tabelle II verwirklicht. Man bemerke, daß es drei Bedingungen gibt, unter denen das Tornetzwerk 15A das modifizierte KLA-FeId (KLA+1) auf das MACIl-O weiterleitet. Diese drei Bedingungen entsprechen jenen drei Bedingungen unter denen das ODER-Tor 15-3 eine ¹¹I" aufnimmt. Der "1"-Ausgang des ODER-Tores 15-3 läßt somit das MKLA-FeId in das MACIl-O übertragen. Bei den anderen fünf möglichen Bedingungen wird das unmodifizierte KLA-FeId in das MACIl-O übertragen. Wenn somit der Ausgang des ODER-Tores 15-3 eine "0" ist, erzeugt der Inverter 15-4 eine "1" und läßt das unmodifizierte KLA-FeId in das MAC-O übertragen.

Das Blockdiagramm gemäß Fig. 3 zeigt den Aufbau des FIC50. Man erinnere sich, daß das FIC50 den Betrag steuert, um den der Leseschieber 41 ein Feld während Leseoperationen nach links zyklisch verschiebt und den Betrag steuert, um den der Schreibschieber 42 ein Feld während Schreiboperationen nach rechts zyklisch verschiebt. Während der Leseoperationen liefert FIC50 an. den Leseschieber 41 Steuersignale, die den Betrag anzeigen, um den das gewünschte Feld aus seiner Position in dem MRR40R nach links verscho ben werden soll, und zwar auf der Basis des Verschiebungsbetrages, der das niedrigstwertige Bit in die niedrigstwertige Position, (d.h.Dr£0:lJ ) des Datenregisters 44 speichern läßt. Die folgenden Beispiele erläutern den benötigten Verschiebungsbetrag. Wenn das niedrigstwertige Bit des gewünschten Feldes die Stelle MRR[31:l] besetzt, dann läßt eine zyklische Verschiebung nach links um einen Digitplatz das niedrigstwertige Bit auf die Stelle Dr[O:lj gelangen. Wenn das niedrigstwertige Bit die Stelle MRR[30:l| besetzt, wird eine zyklische Verschiebung nach links um zwei Digitplätze das niedrigstwertige Bit auf Dr[0:1] gelangen. Allgemein wird das niedrigstwertige Bit nach links um die Anzahl der Digitplätze links von dem Digit-

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platz, den es im MRR40R besetzt, verschoben, um es auf jeden Fall in dem am weitesten links stehenden Digitplatz plus einem Extradigitplatz zu bringen und

/ seine zyklische Verschiebung zur äußersten Rechten

! zu bewirken.

Man bemerke, daß bei TS gleich ¹¹I" das TS eine Adressier-.; richtung anzeigt, die von den Bite mit niedrigerem Stellen-Iwert nach den Bits von höherem Stellenwert weist. Wenn j somit TS eine "1" ist, gibt die bezeichnete BBA die obere

Grenze des niedrigstwertigen Bits des gewünschten Feldes an. Wenn andererseits TS eine "0" ist, dann ist die be-' zeichnete BBA .die untere Grenze des höchstwertigen Bits

,' des gewählten- Feldes. Da FIC5O eine Anzeige des Verschiebungsbetrages erzeugt, der auf der Basis der Stellung des : niedrigstwertigen Bits erforderlich, spricht das FIC50 "auf TS an, um verschiedene Bezeichnungen zu erzeugen, je nachdem ob TS eine "1" oder eine "0" ist. Dazu ist das FIC50 mit einem Inverter 50-1 ausgerüstet, dessen Ein- ) gang das TS-Signal aus Br£o:l1 empfängt. Der Ausgang des Invertes 50-1 ist an einen Eingang eines Tores 50-2 "\ angeschlossen. Das Tor 50-2 nimmt über weitere Eingänge

die Übertragungsfeidbreite (TW) aus Br£5:5jauf. Der Aus- '{ gang des Tores 50-2 ist an einen Modulo-32-Addierer 50-3 angeschlossen. Somit gibt das Tor 50-2 die Übertragungsfeldbreite auf den Modulo-32-Addierer 50-3, wenn das TS- * Signal eine "0" ist und sonst nicht. Der Modulo-32-Addierer 50-3 besitzt einen weiteren Eingang, auf dem er ein Modulgrenzenauswahlfeld (MBS, Abkürzung für module boundary select field) aufnimmt, das aus den fünf niedrigstwertigen Bits des BBA besteht. Das MBS-FeId wird in Ar[4:5j gespeichert. Der Ausgang des Modulo 32-Addierers50-3 ist die Modulo 32-Summe der Übertragungsf eidbreite und des MBS-Feldes, wenn TS eine ¹¹O" ist,und ist gleich dem MBS-FeId, wenn TS eine "1" ist.

Der Ausgang des Modulo- 32-Addierers50-3 repräsentiert

.;' 'MM ' j I) j '

223Π103

die Anzahl der Ziffernplätze, um die das Datenfeld nach links zyklisch verschoben werden soll, und zwar durch den Leseschieber 41 während einer Leseoperation. Er repräsentiert weiterhin die Anzahl der Ziffernplätze, um die das Datenfeld nach rechts zyklisch verschoben werden soll, und zwar durch den Schreibschieber 42 während einer Schreiboperation. Der FIC50-Ausgang und die Übertragungsfeldbreite zusammen genommen steuern die zyklische Verschiebung und die Maskierung, die an der Übertragung von Datenfeldern beteiligt sind. Die Datenfelder können durch gewöhnlich= Schieberegister zyklisch verschoben werden, die die Datenbits von Flip-Flop zu Flip-Flop in Abhängigkeit von einer Folge von Taktinpulsen verschieben. In der bevorzugten Ausführungsform weist das zyklische Verschiebungsnetzwerk jedoch eine Tormatrix auf, die auf den Ausgang des FIC50 anspricht und die Datenbits um den bezeichneten Betrag während eines einzigen Taktimpulses zyklisch verschiebt.

Fig. 4 zeigt als Blockdiagramm den Aufbau eines Verschiebungselementes 100, das als ein Baustein für die Verwendung zum Aufbau sowohl des Leseschiebers 41 wie auch des Schreibschiebers 42 Verwendung findet. Das Verschiebungselement 100 besitzt 32 Dateneingangsleitungen i0-i31, fünf Ve: schiebungssteuerlextungen aO-a4,eine Aktivierleitung ENABLE und eine einzige Ausgangsleitung ζ. Venn ein "O"-Signal auf der ENABLE-Leitung erscheint, wird eine "0" auf der Ausgangsleitung ζ erzeugt und zwar ohne Rücksicht auf die Signale auf den Eingangsleitungen. Wenn auf der ENABLE-Leitung eine "1" steht, dann wird , auf der Ausgangsleitung ζ ein Signal erzeugt, das einem und nur einem Signal von denjenigen Signalen entspricht, die über die 32 Dateneingangsleitungen i0,-i31 zugeführt werden. Die Signale, die über die fünf Verschiebungssteuerleitungen zugeführt werden, wählen dasjenige Signal aus, das von den i? möglichen Eingangssiqnalen auf

'.Mit;»

die Ausgangsleitung durchgeschaltet wird.

Das Verschiebungssteuerelement 100 weist neun identische Multiplexerchips 101-0 bis 101-8 auf, von denen

nicht alle dargestellt sind. Jeder Chip weist Anschlüsse für die Aufnahme von acht Dateneingängen IP bis 17, drei Adresseneingärigen A0-A2, einen Aktiviereingang IO auf und liefert einen einzigen Ausgang ZO. Innerhalb jedes Multiplexerchips 101 ist eine Torschaltung vorgesehen, die nach der folgenden Wahrheitstafel arbeitet:

Ausgang

ZO 10 Il 12 13 14 15 16 17

A,) Für EO =	Al	AO
= "1"	0	0
Einqänqe	0	1
A2	1	0
0	1	1
0	0	0
0	0	1
0	1	0
1	1	1
1
1
1

B.) Für EO = "O" ist ZO « "0".

Wenn somit ein Chip 101 durch Auftreten eines "1"-Signals an seinem E0-Eingang aktiviert wird, wird einer der acht Dateneingänge IO bis 17 auf den Ausgang ZO durchgeschaltet. Der spezielle, auf den Ausgang durchgegebene Dateneingang wird durch ein Signal ausgewählt, das auf den drei Adresseneingängen AO bis A2 erscheint. Jeder Chip kann aus gewöhnlichen einzelnen Torschaltungen aufgebaut sein. In der bevorzugten Ausführungsform der Erfindung ist jedoch jeder Chip eine integrierte Schaltung, die kommerziell von der Fairchild Semiconductor Corp.

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unter der Teilenummer CTpL 9881 erhältlich ist. Diese integrierte Schaltung wird deshalb vorgezogen, weil sie relativ kleine Größe und eine außerordentlich hohe Schaltgeschwindigkeit hat.

Die neun Chips 101-0 bis 101-8 sind so verbunden, daß sich zwei Verschiebungspegel ergeben, wobei die Chip ε 101-0 bis 101-7 einen ersten Pegel und das Chip 101-8 einen zweiten Pegel ergibt. Die Eingänge A2 sowie 14 bis 17 werden bei den den ersten Pegel bildenden Chips nicht verwendet. Weiterhin ist der Eingang EO für jedes dieser Chips mit einer Steuersignalquelle verbunden, die eine "1" repräsentiert (Die Steuersignalquelle ist in Fig.4 nicht eingezeichnet). Die Eingänge EO bis E3 für jedes der den ersten Pegel bildenden Chips sind mit den Dateneingangsleitungen des Verschiebungselementes 100 verbunden. Fig. 4 zeigt, daß die Eingänge 10 bis 13 des Chips 101-0 mit i0 bis i3 verbunden sind. Die Eingänge 10 bis 13 des Chips 101-1 sind mit i4 bis i7 verbunden; die Eingänge 10 bis 13 des Chips 101-6 sind mit i24 bis verbunden; und die Eingänge 10 bis 13 sind mit i28 bis i31 verbunden. Oblei-ch in Fig. 4 nicht im einzelnen dargestellt, sind die Eingänge 10 bis 13 der Chips 101-2 bis 101-5 in ähnlicher Weise mit i8 bis i23 verbunden.

Der den zweiten Verschiebungspegel bildende Chip 101-8 ist mit seinem Eingang EO an den Aktiviereingang des Verschiebungselementes 100 angeschlossen, und seine ' Adresseneingänge AO bis A3 sind mit den Verschiebungssteuerleitungen a2 bis a4 verbunden. Nach Fig. 4 ist der 10 Eingang des Chips 101-8 mit dem Z0-Ausgang des Chips 101-1 verbunden; der Eingang 16 ist mit dem Z0-Ausgang des Chips 101-6 verbunden; sein Eingang 17 ist mit dem Z0-Ausgang des Chips 101-7 verbunden. Obgleich in Fig. nicht im einzelnen dargestellt, sind die Eingänge 12 bis 15 des Chips 101-8 mit den Ausgängen ZO der Chips 101-2

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bis 101-5 jeweils verbunden. Der ZO-Ausgang des Chips 101-8 ist mit dem z-Ausgang des Verschiebungselementes 100 verbunden.

Man betrachte nun zwei spezifische Betriebsbeispiele für
das Verschiebungselement 100. Beim ersten Beispiel seien
fünf "0"—Signale auf die fünf Verschiebungssteuereingänge aO bis a4 gegeben; ferner sei ein "!"-Signal auf der
ENABLE-Eingangsleitung, und es sei ein Feld von 32 Datensignalen parallel auf die 32 Dateneingangsleitungen eO
bis e31. Die "O"-Signale auf den Leitungen a2 bis a4 werden auf das Chip 101-8 gegeben und veranlassen, daß der
Chip das an seinem Eingang EO stehende Signal auf den
Ausgang ζ weitergibt. Der Eingang EO des Chips 101-8
wird von dem Chip 101-0 abgeleitet. Der Ausgang des Chips 101-0 wird der' gleiche sein wie sein Eingang EO, da seine Eingänge AO bis A2 ebenfalls "0" sind. Wenn somit das
Binär-Äquivalent der dezimalen Null auf das Verschiebungssteuerelement 100 gegeben wird, ist sein Ausgang der gleiche wie sein Eingang eO.

Bei dem zweiten Beispiel seien die gleichen Eingangssignale mit der Ausnahme vorhanden, daß jetzt "1"-Signale auf dem Eingang a4 und a3 sowie "0^H-Signale auf den Eingängen a2, al und a0. Diese Binärkombination (11000) der Verschiebungssteuersignale entspricht der Dezimalzahl 24. Die
Signale auf den Leitungen a2 bis a4 werden auf den Chip
101-8 gegeben und veranlassen, daß der Chip das auf seinem Eingang 16 stehende Signal auf den Ausgang ζ gibt. Der Eingang 16 .des Chips 101-8 wird aus dem Chip 101-6 abgeleitet. Der Ausgang des Chips 101-6 wird der gleiche sein Wie sein Eingang 10, weil seine Eingänge AO bis A2 alle
"0" sind* Der Eingang 10 des Chips 1Ö1-6 ist so Verbunden, daß er das 124 Dateneingangssignal erhält* Wenn somit das Binäräquivälent der Dezimalzahl 24 auf das Verschiebühgssteüereieriient 100 gegeben wird, ist sein Ausgang
gleiche wie sein Eingang i24.

.. 2Ü98U2/ 1032

-26- 2 2 3 Π1 O 3

Diese beiden spezifischen Beispiele sind spezielle Fälle der allgemeinen Regel, wonach das Verschiebungssteuerelement 100 bei Aktivierung auf seinen Ausgang ζ denjenigen seiner Eingänge gibt, der dem Dezimal-Äquivalent der Verschiebungssteuereingänge entspricht.

Man hetrachte nun den Aufbau des Leseschiebers 41, der in Blockform in Fig. 5 dargestellt ist. Der Leseschieber 41 umfaßt 24 Verschiebungselemente 100, die mit OR bis 23 R bezeichnet sind· Der Ausgang des Verschiebungselementes OR liefert ein Eingangssignal auf Drf23:lJ ; Die Ausgänge der Verschiebungselemente IR bis 22R, die im einzelnen nicht dargestellt sind, liefern die Eingangssignale auf Dr[l:lJ bis Dr[22:l"J .

Der Ausgang des FIC50 liefert Verschiebungssteuersignale auf die 24 Verschiebungselemente des Leseschiebers 41. In Fig. 5 ist eine einzelne Leitung dargestellt, um die Leitungen aus FIC50 zur Führung der fünf Verschiebungssteuersignale zu repräsentieren. Der Ausgang des Lesemaskengenerators 45R liefert Aktiviereingangssignale auf den Leseschieber 41 mit RMG[0:l] bis RMG[23:lJ, die die Verschiebungselemente OR bis 23 R jeweils koppeln.

Das Verschiebungselement xR erläutert die allgemeine Regel, die die Verbindungen der Eingangs- und Ausgangsleitungen beherrscht. Der Ausgang des Verschiebungselementes xR liefert das Eingangssignal auf Dr[x:lj, wobei χ einer der Ziffernplätze zwischen 0 und 23 ist* Der Aktiviereingang für das Verschiebungselement xR ist so gelegt, daß das RMG £x:1}-Signal aufgenommen wird. Der Eingang iO des Verschiebungselementes xR ist so geschaltet, daß MRR[(x+32)₃₂ ^:13aufgenommen wird. Der Term (x+32)₃₂ repräsentiert den Wert modulo 32 der Summe aus χ und 32. Wenn beispielsweise χ gleich 0 ist, dann ist (x+32)₃₂ ebenfalls gleich 0, Wenn beispielsweise

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x gleich 23 ist, dann ist (x+32)₃₂ gleich (55)₃„ oder 23. Die Eingänge 131 bis iO des Verschiebungselementes xR sind so gelegt, daß MRr£(x+1) ₃₂:l]bis MRR[(x+32) ₃₂: beziehentlich aufgenommen wird. Wenn somit für χ der Wert 0 (d.h. das Verschiebungselement OR) genommen wird, dann nimmt der i31-Eingang MRR £l:l·] auf; für χ gleich 23 (d.h. Verschiebungselement 23R) nimmt der i31-Eingang MRR (24 :l] auf. » '

In Betrieb überträgt der Leseschieber 41 ein ausgewähltes Datenfeld aus MRR40R und lädt das ausgewählte Feld in das Datenregister 44, und zwar zyklisch verschoben nach links um eine ausgewählte Anzahl von Ziffernstellen.

Man betrachte nun ein spezielles Betriebsbeispiel, bei dem der Leseschieber 41 ein Vier-Bit-Datenfeld aus MRR P24:4j überträgt und jenes Datenfeld in Dr^3:4j lädt, und dabei zyklisch um dezimal 11 Ziffernplätze nach links verschiebt. Der FIC-Eingang ist in diesem Beispiel 01011 (dezimal 11) und die Aktiviereingänge nehmen "1"-Signäle auf RMg[3:4J sowie "O"-Signale auf RMg[23:2oJ auf. Die "0"-Signale auf RMGJ23:2oJ sperren die Verschiebungselemente 4R bis 23R und maskieren dadurch die durch sie erfolgende Datenübertragung. Die "!"-Signale auf RMg[3:4J aktivieren die Verschiebungselemente OR bis 3R und der FIC-Eingang läßt jedes dieser vier Verschiebungselemente seinen ill-Eingang auf seinen Ausgang durchschalten. Wie in Fig. 5 gezeigt, ist der ill-Eingang im allgemeinen Fall MRR [(x+21)₃₂:lj. Wenn χ gleich 0 ist (d.h. Verschiebungselement OR), dann ist der ill-Eingang MRR-£21:l] wenn χ gleich 1 ist (d.h. Verschiebungselement IR), dann ist der ill-Eingang MRR[22:1] ; für χ gleich 2 (d.h. Verschiebungselement 2R) ist der ill-Eingang MRR^23:lJ ; und für χ gleich 3 (d.h. Verschiebungselement 3R) ist der ill-Eingang gleich MRrF24:13 . Somit wird in diesem Beispiel MRR[24:4] -Feld zyklisch nach link's um 11 Zif-

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fernplätze verschoben und in Dr|_3:47gespeichert.

Man betrachte nun den Aufbau und den Betrieb des Schreibschiebers 42, der in Blockform in Fig. 6 dargestellt ist. Der Schreibschieber 42 besitzt 32 Verschiebungselemente OW bis 31W. Der Ausgang des Schreibschiebers 42 ist über das Tor 49 an MWR 4OW und über das Tor 47 an WMR43 angeschlossen. Der Ausgang der Verschiebungselemente OW bis 31W liefert Eingangssignale entweder MWR[O:1J oder WMR [0:lJ bis MWR[31:1J oder WMR£31:^. Fig. 6 zeigt Verschiebungselemente OW. 31W und XW (das den allgemeinen Fall erläutert) sowie gestrichelte Linien, die das Vorhandensein mehrerer derartiger Verschiebungselemente andeutet.

Der Ausgang von FIC50 liefert Verschiebungssteuersignale auf die 32 Verschiebungselemente des Schreibschiebers In Fig. 6 ist eine einzelne Leitung dargestellt, um die Leitungen für das Führen der vier Verschiebungssteuersignale zu repräsentieren. Obgleich das in Fig. 6 nicht im einzelnen dargestellt ist, sind die Aktivier-Eingange für die 32 Verschiebungselemente OW bis 31W sämtlich so verbunden, daß sie ein "1"-Signal empfangen.

Die Eingänge i0 bis i23 des Verschiebungselementes OW sind so gelegt, daß DrJ^O :l| bis Dr£23:ljvon dem Tor 48 oder WMg£0:1J bis WMG [2 3: Ϊ] aus dem Tor 46 empfangen werden.Die Eingänge i24 bis i31 des Verschiebungselementes OW sind nicht benutzt.

Das Verschiebungselement xW erläutert die allgemeine Regel, die die Verbindung der Eingangsleitungen beherrscht. Der Ausgang des Verschiebungselementes xW liefert den Eingang entweder auf MWRfx:l] oder WMrFx:iJ , wobei χ einer der Ziffernstellen zwischen 0 und 31 ist. Die Eingänge für i0 bis i31 sind als Dr[(x)₃₂:lJ oder WMg£(x)₃₂: 1] bis Dr£(x+31)₃₂:ljoder WMg[(x+31) ₃₂:l] dargestellt.

2 U 9 b -j 2/1032

Jedoch werden nur 24 der 32 Eingänge des Verschiebungselementes xW tatsächlich benutzt. Für diejenigen Ausdrücke, bei denen (x+31)₃₂ größer ist als 23, sind die entsprechenden Eingänge des Verschiebungselementes xW nicht benutzt.

Es werde nun betrachtet, in welcher Weise die allgemeine Regel auf den speziellen Fall des Verschiebungselementes 31W angewandt wird. In diesem Fall ist χ gleich 31. Da χ größer als 23 ist, wird der iO-Eingang des Verschiebungselementes 31W nicht benutzt. In ähnlicher Weise sind (x+25)₃₂ bis (x+31)₃₂ jeweils größer als 23; daher werden die Eingänge i25 bis i31 nicht verwendet. Für den il-Eingang ist (x+l)₃₂ gleich (31+I)₃₂ oder 0, und dieser Eingang ist so geschaltet, daß DrfQ:lJoder WMG [OilJ aufgenommen wird. Für den i24-Eingang ist (x+24)₃₂ gleich (31 + 24)₃₂ oder 23, und dieser Eingang ist so geschaltet, daß Dr£23:l] oder WMGf23:lJ aufgenommen wird.

Im Betrieb überträgt der Schreibschieber 42 ein 24 Bit-Datenfeld, das entweder von dem Datenregister 44 oder dem Schreibmaskengenerator 45W abgeleitet ist, und lädt das 24Bitfeld in 24 von 32 Flip-Flops aus entweder MWR40W oder aus dem Schreibmaskenregister 43, und zwar zyklisch nach rechts verschoben um eine ausgewählte Anzahl von Ziffernstellen.

Man betrachte nun ein spezielles Betriebsbeispiel, ,in dem der Schreibschieber ein Datenfeld aus Dr £23:24] überträgt und dieses Datenfeld in MWr[12:13J und MWR [31:11] lädt und dabei um dezimal 11 Ziffernstellen nach rechts verschiebt. Man bemerke, daß die 13 höchstwertigen Bits des Datenregisters 44 (Dr£23il3j) nach rechts in MWR[l2:13i übertragen werden; die 11 geringstwerfcigen Bits des Datenregisters 44 (DrJlCUllj) werden nach rechts herausgeschoben und in mwr£31:11J übertragen.

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Weiterhin bemerke man, daß die "O"-Signale in MWr[20:8J übertragen werden. Der FIC-Eingang läßt jedes der 32 Verschiebungselemente OW bis 31W seinen ill-Eingang auf seinen Ausgang durchschalten. Wie in Fig. 6 gezeigt, ist der ill-Eingang im allgemeinen Fall Dr£(x+ll)-p: lj Wenn χ gleich 0 bis 12 ist (d.h. Verschiebungselemente OW bis 12W),dann sind die ill-Eingänge Dr[ll:l] bis Dr[23:lJ. Somit wird Dr[23:13jin MWR[12:13J übertragen. Wenn χ gleich 13 bis 20 ist (d.h. Verschiebungselemente 13W bis 20W), lauten die ill-Eingänge (x+ll>₃₂ nämlich (13+1I)₃₂ oder 24 bis (20+H)₃₂ oder 31, die sämtlich größer als 23 sind, so daß daher diese Eingänge nicht verwendet werden. Da ihre ill-Eingänge nicht benutzt werden, lassen die Verschiebungselemente 13W bis 20W die "O"-Signale in MWr[20:8] übertragen. Wenn χ gleich 21 bis 31 ist (d.h.Verschiebungselemente 21W bis 31W), dann sind die ill-Eingänge (x+ll)₃₂ nämlich(21+11)_₂ oder 0 bis (31+1I)₃₂ oder 10. Somit sind Dr£0:lJbis DrflO:l] mit den ill-Eingängen der Verschiebungselemente 21W bis 3IW jeweils verbunden und DrflO: 111 wird dadurch in MWR [31: llj übertragen.

Man betrachte nun den Aufbau des Schreibmischers 51, der in Blockform in Fig. 7 dargestellt ist. Der Schreibmischer 51 besitzt 32 identische Mischerelemente 51-0 bis 51-31. In Fig. 7 sind nur drei Mischerelemente als Beispiel dargestellt.

Jedes Mischerelement 51 kann auf seine Ausgangsleitung entweder ein aus MRR40R abgeleitetes Datenbit oder ein aus MWR 4OW abgeleitetes Datenbit durchschalten in Übereinstimmung mit einem Maskensignal, das aus dem Maskenregister 43 abgeleitet ist.

In dem Mischerelement 51-x, das den Allgemeinfall darstellt, ist ein Inverter 71, und Tore 72 und 73 und «in

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ODER-Tor 74 enthalten. Der Ausgang von MR£x:lJwird auf den Eingang des Inverters 71 und auf einen von zwei Eingängen des UND—Tores 73 gegeben. Der andere Eingang des UND-Tores 73 nimmt den Ausgang von MWRJ[x:lJ auf. Das UND-Tor 72 besitzt zvei Eingänge, die den Ausgang des Inverters 71 und den Ausgang von MRR£x:lj aufnehmen. Die Ausgänge der UND—Tore 72 und 73 verden auf das ODER-Tor ^74 gegeben. Der Ausgang des ODER-Tores 74 wird als WMJx:l| bezeichnet.

Der WM £x:l]-Ausgang wird der gleiche sein wie der MRR[x:iJ -Eingang, wenn MR[x:1] eine "0" ist. Dies ist deshalb der Fall, weil der Inverter 71 auf sein '^'-Eingangssignal anspricht und ein "!"-Signal auf das UND-Tor 72 gibt und damit die Übertragung des Signals von MRR^x:lj über das UND-Tor 72 und ODER-Tor 74 zu dem WM[x:1J -Ausgang freigibt. Weiterhin sperrt das ^irO^H-Signal auf MR£x:lJ das Tor 73 und verhindert, daß das MWr£q:1] -Signal den Ausgang Wm[x:1J beeinträchtigt.

Der WM fx: Ij-Ausgang wird der gleiche sein wie der MWR Jx: Ij »Eingang, wenn MRJxrlJ eine "1" ist. Dies ist deshalb der Fall, weil das UND-Tor 73 auf seinen "1"-Signaleingang anspricht und das MWRFx: lj-Signal durch das ODER-Tor 74 zum Ausgang WmfxrlJ durchgibt. Weiterhin veranlaßt das "1"-Signal auf MR£x:1J, daß der Inverter 71 das UND-Tor 72 sperrt und verhindert, daß das MRR^xί lj -Signal den Ausgang WmfxrlJ beeinflußt.

Fig. 8 ist eine schematische Darstellung der Art und Weise, in der ein gewünschtes Datenfeld aus dem Speicher 10 ausgelesen wird. Im oberen Teil der Fig. 8 ist eine Matrix dargestellt, die den Speicher 10 repräsentiert. Die Zeilen der Matrix repräsentieren die Speicherstellen der Modolen des Speichers 10. Den Speicherstellen sind sequentielle binäre absolute Adressen zugeordnet, be—

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ginnend aufwärts vom unteren Ende der Matrix. Die Matrix besitzt vier Hauptspalten, die die vier Moduln 10-1 bis 10-3 repräsentieren. Jede Speicherstelle besitzt acht Zellen zum Speichern eines Informations-Bytes.Den Zellen sind sequentielle Zahlen von CO bis C127 zugeordnet. Die gestrichelten Linien, die innerhalb und oberhalb der Matrix eingezeichnet sind, zeigen an, daß noch sehr viel mehr Zellen vorhanden sind, die nicht im einzelnen dargestellt sind.

Als spezielles Betriebsbeispiel nehme man an, daß ein BBA, das dezimal 75 oder binär 0....01001011 gleich ist, in Binärform in dem Adressenregister 30 gespeichert worden ist. Somit speichert Ar£23:17j alle "Nullen" und Arf6:7j speichert das Binärfeld 1001011. Die folgenden Teilfelder des BBA sollten auch notiert werden: Arf23:19], das das KLA definiert, wird das Binäräquivalent von dezimal 2 speichern; und AfT4:2j speichert das Binärfeld 01.

Man nehme für dieses Beispiel weiterhin an, daß das B-register 35 einen Transfervector speichert, dessen Übertragungsvorzeichen eine Adressierrichtung gegen die niedriger bezifferten Zellen, die die Bits von höherem Stellenwert enthalten, bzeichnet und dessen Übertragungsbreite anzeigt, daß Daten aus vier Zellen übertragen werden sollen. Somit speichert Br£5:5] das Binärfeld 00100 und Br[0:lJ speichert eine binäre "1". Das BBA und der· Transfervector definieren in Kombination einen begrenzten Satz von Zellen in dem Speicher 10, aus dem ein Datenfeld ausgelesen werden soll. In diesem Beispiel sind diese Zellen C71, C72, C73 und C74. Man erinnere sich, daß gemäß der angenommenen Konvention für die bevorzugte Ausführungsform das niedrigstwertige Bit eines Datenfeldes in der am höchsten bezifferten Zelle des die Zellen speichernden Feldes gespeichert ist.

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Unter erneuter Bezugnahme auf die Wahrheitstafel der Tabelle II kann man erkennen, daß, wenn TS eine "1", MSM eine "O" und MSL eine "1" ist, wie das in diesem Beispiel der Fall ist, das Tornetzwerk 15 die absoluten Adressen wie folgt verteilt: MACIl-O und MACll-1 empfangen das unmodifizierte KLA-FeId und MACll-2 und MACll-3 empfangen das modifizierte KLA-FeId KLA-I. Somit sprechen MACIl-O und MACll-1 an, um auf die Speicherstelle O...01O in den Modulen 10-0 und 10-1 jeweils zuzugreifen, und MAXll-2 und MACll-3 werden ansprechen, um auf die Speicherstellen 0...001 in den Moduln 10-2 und 10-3 jeweils zuzugreifen.

Fig. 8 zeigt, daß der Inhalt der angesteuerten Speicherstellen in MRR40R übertragen wird. MRR[31:8J empfängt den Inhalt der Zellen C64 bis C71aus dem Modul 10-0; MRR[23:8j empfängt den Inhalt der Zellen C72 bis C79 aus dem Modul 10-1; MRr[15:8J nimmt den Inhalt der Zellen c48 bis C55 auf dem Modul 10-2 auf; und MRr[7:8J nimmt, den Inhalt der Zellen C56 bis C63 aus dem ModullO-3 auf. Man bemerke, daß das gewünschte Datenfeld MRR^24:4j besetzt, wobei das niedrigstwertige Bit MRR[21:iJbesetzt.

Man betrachte nun den Betrieb des FIC50 in Verbindung mit diesem Betriebsbeispiel· Da die bezeichnete BBA dezimal 75 ist, ist das MBS-Teilfeld 01011, das das Binäräquivalent von dezimal 11 ist. Da TS eine "1" ist, spricht der Inverter 50-1 in FIC50 auf TS an und sperrt das Tor 50-2; der Ausgang des Addierers 50-3 ist daher der gleiche wie das MBS-FeId oder 01011. Somit spricht der Leseschieber 41 an und verschiebt das Datenfeld zyklisch um dezimal 11 Ziffernplätze. Man sollte bemerken, daß diese zyklische Verschiebung dafür sorgt, daß das niedrigstwertige Bit des Datenfeldes von seiner Position in MRR[21:1J so verschoben wird, daß es auf den niedrigstwertigen Ziffernplatz (d.h. Dr[0:lj )

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des Datenregisters 44 gegeben werden kann.

Fig. 8 zeigt weiterhin, daß der Leseschieber 41 nur die vier gewünschten Datenbits in das Datenregister übertrug. Diese Übertragung wird in dieser Form ausgeführt, weil der Lesemaskengenerator 45R auf die TW-Bezeichnung von dezimal 4 anspricht, um einen Ausgang zu erzeugen, der aus 20 am Anfang stehenden ¹¹O" und vier am Ende stehenden "1" besteht. Dieser Ausgang wird auf die 24 Aktiviereingänge des Leseschiebers 41 gegeben und öffnet dadurch vier entsprechende Verschiebungselemente in dem Leseschieber 41 und sperrt (d.h. maskiert) alle übrigen entsprechenden Verschiebungselemente· Daher findet keine Übertragung von Datenbits in die ersten 20 Flip-Flops des Datenregisters 44 (d.h. Dr[23:20j) statt und jedes dieser Flip-Flop speichert eine "0". Jedoch findet eine Übertragung von Datenbits in die letzten vier Flip-Flop des Datenregisters 44 (d.h. Dr[3:4]) statt und diese Flip-Flop speichern den Inhalt, der aus den Zellen C71,C72,C73 und C74 ausgelesen wurde.

Man betrachte jetzt ein zweites Beispiel, in dem BBA wiederum dezimal 75 und TW wieder 00100 ist, wobei aber jetzt TS eine "0" statt bisher eine "1" ist. Somit bezeichnet die angegebene BBA die untere Grenze des höchststelligen Bits des gewünschten Feldes, das in diesem Beispiel die Zellen C75, C76, C77 und C78' besetzt. Der Inhalt der Zellen C96 bis C103, C72 bis C79, C80 bis C87 und C88 bis C95 wird jeweils in MRR [31:8], MRR[23:8], MRR [l 5:8], und MRR[7:8] übertragen. Das gewünschte Feld besetzt MRR[2O:4], wobei das niedrigst wertige Bit in MRr[17;1] enthalten ist. Somit befindet sich das niedrigst wertige Bit in diesem Beispiel vier Ziffernstellen rechts von der Ziffernstelle (MRRf21:l]), die das niedrigstwertige Bit in dem ers.ten

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Beispiel speicherte. Somit wird das gewünschte Feld um 11 plus 4 oder 15 Ziffernstellen nach links zyklisch verschoben, so daß das niedrigstwertige Bit auf Dr[O:lJ gegeben werden kann· ■

Dazu spricht der Inverter 50-1 in FIC50 auf TS an und öffnet das Tor 50-2, um das TW-Feld von 00100 auf den Addierer 50-3 zu geben. Daher ist der Ausgang des Addierers 50-3 die Summe Modulo 32 aus dem MBS-FeId und dem TW-Feld. Die Summe ist 01111 oder dezimal 15. Daher verschiebt der Leseschieber 41 das Datenfeld um 15 Ziffernstellen. Wie in dem ersten Beispiel arbeitet der Leseschieber 41 so, daß die Übertragung der 20 ersten Bits ausgeblended oder maskiert wird und daß die Übertragung der vier letzten Bits in das Datenregister 44 ermöglicht wird. Daher speichert in diesem Beispiel Dr£23:20J Nullen und Dr (J3:4j speichert den Inhalt der Zellen C75, C76, C77 und C78.

Man betrachte kurz die Lese/Modifizier/Wiedereinschreibphasen einer Schreiboperation. Man nehme zunächst an, daß ein BBA von 75 in dem A-Register 30 gespeichert ist und daß ein Transfervector mit einem TS gleich "1" und ein TW gleich dezimal 4 in dem B-Register 35 gespeichert sind. Somit definieren das BBA und der Transfervector den gleichen Satz von Zellen (C71, C72, C73 und C74) wie in dem ersten, vorstehend beschriebenen Betriebsbeispiel. FIC50 erzeugt wiederum an seinem Ausgang eine Bezeichnung, daß eine zyklische Verschiebung von 11 Ziffernstellen erforderlich ist . Da jedoch eine Schreiboperation ausgeführt werden soll, wird nach rechts anstatt nach links wie in der Leseoperation verschoben.

Als Vorbereitung für die Schreiboperatiön wird ein neues Datenfeld in dem Datenregister 44 in an sich bekannter Weise gespeichert. Unter den oben beschriebenen Bedinv

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gungen sind die neuen Daten ein Vierbit-Datenfeld. Während der Lesephase sorgen die MACs dafür, daß die alten, in den Zellen C48 bis C79 gespeicherten Daten auf die gleiche Weise ausgelesen werden, wie sie in dem oben beschriebenen ersten Betriebsbeispiel ausgeben wurden. Somit speichert MRr[24:4J den Inhalt der Zellen C71, C72, C73 und C74.

Während der Modifizier-Phase erzeugt die Quelle 80 ein Signal Tl, das auf die Tore 46 und 47 gegeben wird, wodurch der Ausgang des Schreibmaskengenerators 45 auf den Eingang des Schreibschiebers 42 und der Ausgang des Schreibschiebers 42 "auf den Eingang des Schreibmaskenregisters 43 gegeben wird. Der Schreibschieber 42 spricht auf den Ausgang von FIC50 an und läßt den Ausgang des Schreibmaskengenerators 45W nach rechts um 11 Ziffernstellen verschieben zum Speichern in dem Maskenregister 43. Somit sind die vier letzten Einsen des Ausgangs des Schreibmaskengenerators 45W nach rechts um 11 Ziffern-stellen verschoben und besetzen nun MR[24:4j. Später während der Modifizierphase erzeugt die Quelle 80 ein Signal T2, das auf die Tore 48 und 49 gegeben wird. Während T2 spricht der Schreibschieber 42 auf den gleichen Ausgang von FIC50 an und läßt den Inhalt des Datenregisters 44 nach rechts um 11 Ziffernstellen zur Aufgabe auf MWR40W verschieben. Der Schreibmischer 51 spricht auf die Ausgänge von MRR40R, MWR40W und des Maskenregisters 43 durch Übertragung von 28 alten Datenbits und 4 neuen Datenbits in den Speicher 10 an. Während der Wiedereinschreibphase wird der Inhalt der Zellen C71, C72, C73 und C74 geändert und gibt das neue Datenfeld wieder, während der Inhalt der übrigen Zellen in dem Speicher 10 unbeeinflußt durch den Speicherzugriff bleibt.

Insgesamt wurde ein Speicher beschrieben, der mehrere 2 0 9 I' 'J /V 1 0 3 2

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bitspeichernde Zellen oder Behälter aufweist, von denen jede bzw· jeder obere und untere Grenzen tesitzt. Der Speicher ist in mehrere Modulen gegliedert. Die Zellen in jedem Modul sind in mehrere Speicherstellen unterteilt. Datenbitfelder können teilweise in einem Modul und teilweise in einem anderen Modul gespeichert werden und können sich demzufolge über die Grenzen zwischen den Modulen erstrecken. Jeder Modul ist an seine eigene Zugriffsteuerung angeschlossen. Während eines Speicherzugriffs empfängt jede Zugriffssteuerung ein absolutes Adressensignal, spricht darauf an, um eine Speicherstelle in ihrem zugeordneten Modul auszuwählen. Auf alle Zellen in der ausgewählten Speicherstelle wird zugegriffen. Datenbits werden zwischen einem Datenregister und einer ausgewählten Gruppe von angesteuerten Zellen übertragen.. Die absoluten Adressen werden von einer Bitgrenzenadresse und einem Transfervector abgeleitet. Die Bitgrenzenadresse besteht aus einem Feld von kodierten Signalen, wobei das Feld eine hinreichende Länge hat, um eine beliebige Grenze in dem Speicher zu bezeichnen. Ein Teilfeld der Bitgrenzenadresse wird wahlweise durch eine Adressenmodifizierschaltung modifiziert, so daß absolute Adressen erzeugt werden. Der Übertragungsvector besitzt ein Übertragungsvorzeichenfeld und ein Übertragungsbreitenfeld · . Das Übertragungsvorzeichenfeld gibt an, auf welche Seite einer bezeichneten Grenze die an der Datenübertragung beteiligten Zellen anzutreffen sind. Das Übertragungsbreitenfeld gibt die Zahl- der Bitzellen an, die an der Datenübertragung beteiligt sind. Die den Speicher an das Datenregister anschließende Schaltung führt eine zyklische Verschiebung und eine Maskierung aus, so daß der Inhalt der angesteuerten Zellen, die an dem Datenverkehr nicht beteiligt sind, die Datenübertragung nicht beeinflußt odor verändert als Folge der Datenübertragung,

TABELLE Adressenfeldbezeichnunqen

Ar [2 3*. 24] Ar [23:19] Ar [4: 2] Ar [4:5] Ar [4:1] Ar [3:lJ

Br [5:6] Br [5:5] Br [O:lJ

Bitgrenzenadresse (BBA)

Speicherstellen-Adressenschlüssel (KLA) Modulauswahl (MS) Modulgrenzenauswahl (MBS) Höchstwertiges Bit von M.S. (MSM) Niedrigstwertiges Bit von M.S.(MSL)

Transfervector (TV) Übertragungsbreite (TW) Übertragungsvorzeichen (TS)

TABELLE II

	MSM	Wahrheitstafel	MAC-O	der Adressenverteilunq	MAC-2	MAC-3
TS	0	MSL	KLA	MAC-I	KLA	KLA
0	0	0	KLA	KLA	KLA-I	KLA-I
1	0	0	KLA+1	KLA-I	KLA	KLA
0	0	1	KLA.	KLA	KLA-I	KLA-I
1	1	1	KLA+1	KLA	KLA	KLA
0	1	0	KLA	KLA+1	KLA	KLA-I
1	1	0	KLA+1	KLA	KLA+1	KLA
0	1	1	KLA	KLA+1	KLA	KLA
1	1	KLA

u

Claims

Pa tentansprüche

1/ Speichersystem mit einem adressierbaren Speicher , der mehrere Zeilen » enthält, wobei in jeder Zelle ein Bit eines Informationsfeldes speicherbar ist, dadurch gekennzeichnet, daß ein erstes Adressenfeld (BBA), das eine Grenze zwischen zwei benachbarten Zellen (Cl...) bezeichnet, sowie ein zweites Adressenfeld (TV) für die Bezeichnung, auf welcher Seite der angegebenen Grenze Zugriff gewünscht wird, gespeichert werden; und daß in Abhängigkeit von dem ersten und zweiten Adressenfeld Information zwischen einer Zelle auf einer angegebenen Seite einer angegebenen Grenze und einer Auswerteschaltung (l-Ο,...Ι-η) des Systems übertragen wird.
2. Datenverarbeitungsanlage mit einem Speichersystem ■ nach Anspruch 1, in dem ein Speicher mehrere Zellen zum Speichern von Datenbits enthält, dadurch gekennzeichnet, daß in einem Register (30) eine Bezeichnung einer Zellengrenzadresse (BBA) gespeichert ist; daß in einer Speichereinrichtung (35) Signale (TV) gespeichert sind, die eine von zwei Adressierrichtungen bezeichnen; und daß eine Speicherzugriff einrichtung (MACH) auf die Signale (TV) anspricht und ein Datenbit aus , einer Zelle (Cl,C2,...) auf der von den Signalen (TV) bezeichneten Seite der Zellengrenzadresse (BBA) ausliest.

S.Datenverarbeitungsanlage nach Anspruch 2, gekennzeichnet durch eine Quelle eines ersten und eines zweiten Feldes kodierter Adressensignale, wobei das erste Feld

2 U 9 b ü 2 ι 1 0 3 2

eine Feldlänge besitzt, die hinreichend lang zur eindeutigen Bezeichnung einer beliebigen Speicherstelle des Speichers (10) ist und das erste Feld eine Grenze zwischen zwei Zellen bezeichnet, und wobei das zweite Feld diejenige Seite der bezeichneten Grenze angibt, auf die Zugriff gewünscht wird; durch eine Zugriffseinrichtung, die auf das erste Feld und das zweite Feld anspricht und eine absolute Adresse für den Zugriff auf den Speicher liefert; sowie durch eine Übertragungseinrichtung zur Übertragung eines Informationsfeldes zwischen dem Register und den Zellen auf der bezeichneten Seite der bezeichneten Grenze.

4. Datenverarbeitungsanlage nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß der Speicher mehrere Speichermoduln (10-0...10-3) mit jeweils mehreren Speicherstellen aufweist, wobei jede Speicherstelle eine unterste, eine oberste und mehrere dazwischenliegende Zellen zum Speichern je eines Datenbits enthält und wobei jeder Zelle eine obere Grenze, in die sie sich mit einer Zelle·auf einer Seite teilt, und eine untere Grenze zugeordnet ist, in die sie sich mit einer Zelle auf der anderen Seite teilt und wobei ferner die oberste Zelle einer Speicherstelle in einem Speichermodul sich ihre obere Grenze mit einer untersten Zelle in einer Speicherstelle in einem anderen Speichermodul teilt; daß an jedem Modul eine Modulzugriffssteuerschaltung (MACl1-0,MACl1-1...) angeschlossen ist und gleichzeitigen Zugriff zu allen Moduln ermöglicht, wobei jede Modulzugriffssteuerschaltung auf eine absolute Adresse zum Zugreifen auf eine Speichersteile des zugehörigen Speichermoduls anspricht; und daß eine Einrichtung auf das erste und zweite Adressensignalfeld anspricht und eine absolute Adresse jeder Speichermodulzugriffssteuerschaltung für die Zugriffs-

. 2 U 9 *' . V .· I ü 3 ?

auswahl von Zellen auf der bezeichneten Seite einer bezeichneten Grenze zuführt.

5. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß in der Einrichtung zur Erzeugung einer absoluten Adresse das erste Adressensignalfeld zur Erzeugung einer modifizierten Adresse modifiziert wird und daß sie auf die kodierten Adressensignale anspricht und die modifizierte Adresse als absolute Adresse weiterleitet, wenn der Zugriff auf eine Seite einer bezeichneten Grenze einer Speicherstelle gewünscht wird und ein unmodifiziertes erstes Adressensignalfeld weiterleitet, wenn Zugriff auf die andere Seite derselben Grenze gewünscht wird.

6. Datenverarbeitungsanlage nach einem der Ansprüche bis 5, dadurch gekennzeichnet, daß die Einrichtung zur Erzeugung einer absoluten Adresse in Abhängigkeit von dem ersten Feld eine erste und zweite absolute Adresse erzeugt, wenn das erste Feld eine Grenze ZWi- sehen zwei Zellen der gleichen Speicherstelle angibt, wobei die erste absolute Adresse die gleiche Speicherstelle auswählt und die zweite absolute Adresse verschiedene Speicherstellen auswählt entsprechend der von dem zweiten Feld bezeichneten Seite der angegebenen Grenze.

7. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß eine Quelle für ein drittes Feld kodierter Adressensignale vorgesehen ist, das die Anzahl der Bitzellen bezeichnet,'zu„denen Zugriff gewünscht ist; und daß eine Einrichtung auf das dritte Feld anspric ht und zur Isolation und Übertragung eines Informationsfeldes zwischen dem Register und den Bitzellen auf einer, von dem zweiten Feld an« gegebenen 'Jeite der von dem ersten Feld bezeichneten

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Grenze, wobei das Informationsfeld eine Länge besitzt, die gleich der Anzahl der von dem dritten Feld bezeichneten Bitzellen ist.

8. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß das erste Feld ein Teilfeld zur Bezeichnung einer Speicherstelle aufweist, und daß das Teilfeld des ersten Feldes unmodifiziert der Modulzugriffssteuerschaltung für einen speziellen Modul zugeführt wird, wenn das erste Feld eine Grenze zwischen zwei Zellen in der gleichen Speicherstelle des betreffenden Moduls bezeichnet, und daß die Adressenmodifizierschaltung auf einen vorbestimmten Inhalt des zweiten Feldes anspricht und das Teilfeld des ersten Feldes modifiziert und das modifizierte Teilfeld auf die anderen Modulzugriffssteuerscnaltungen gibt.

9. Datenverarbeitungsanlage nach einem der Ansprüche

2 bis 8, dadurch gekennzeichnet, daß ein drittes Feld kodierter Adressensignale zur Bezeichnung der Anzahl der Bitzellen,auf die Zugriff gewünscht wird, vorgesehen 1st, und daß eine Einrichtung auf das dritte Feld zur Isolation eines Datenfeldes für die Übertragung aus oder in die Bitzelle auf der durch das zweite Feld bezeichneten Seite der von dem ersten Feld an*» gegebenen Grenze anspricht, wobei das Datenfeld ©in© der von dem dritten Feld angegebenen Anzahl von Bitzellen gleiche Länge hat, wodurch auf einige 2@ll©n in einer Speicherstelle eines Moduls ohn© Beeinflussung des Inhalts der anderen Zellen der gleichen Speicherstelle zugrgriffen wird,

10. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß die Einrichtung

2 U ü fc; ■*'/ i 1 0 3 ?

zur Übertragung von Daten zusätzlich die Anzahl der. Informationsbits zwischen den Zellen und der Auswertschaltung überträgt, die von dem dritten Feld angegeben wird.

11. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die Information zwischen einer vorbestimmten Anzahl von Zellen und einer Eingangs/Ausgangs-Schaltung des Speichers parallel übertragen wird.

12. Datenverarbextungsanlage nach einem der Ansprüche 2 bis 11, dadurch gekennzeichnet, daß die Anzahl der von dem dritten Feld bezeichneten, gewünschten Bits beginnend an der von dem ersten Adressenfeld bezeichneten Zellengrenze und auf der von dem zweiten Adressenfeld bezeichneten Seite übertragen werden.

2 U 9 V i ■/ j i 0 3 7

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