DE2262002A1 - Verfahren zur pruefung von logischen operationen auf der grundlage einer paritaetspruefung - Google Patents
Verfahren zur pruefung von logischen operationen auf der grundlage einer paritaetspruefungInfo
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Description
Anmelderin: IBM Deutschland GmbH
Pascalstr. 100
7000 Stuttgart 80
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: GE 972 028
Verfahren zur Prüfung von logischen Operationen auf der Grundlage einer Paritätsprüfung
Die Erfindung betrifft ein Verfahren zur Prüfung von insbesondere in einem Rechner durchzuführenden logischen und arithmetischen
Operationen, bei dem die Operanden als mehrere Bitstellen aufweisende Binärwörter mit je einer ergänzenden Paritätsbitstelle
vorliegen und die Operanden bitstellenweise der jeweiligen Operation unterworfen werden=
Bei der Entwicklung von leistungsfähigen Rechnern kommt der
Möglichkeit der Fehlerprüfung, d.h. der Fehlererkennung und/
oder der Fehlerkorrektur, seit jeher große Bedeutung zu. Die im weitaus größten Umfang verwendete Fehlerprüfungsmethode
besteht in der relativ einfachen, billigen und schnellen so-?
genannten Paritätsprüfung. Dabei wird den im Rechner zu verarbeitenden binär dargestellten Daten je ein ergänzendes sogenanntes
Paritätsbit hinzugefügt, derart, daß die modulo 2 Summe aller Ziffern des als Binärzahl dargestellten Datenwortes
0 (oder 1) ist. Mit anderen Worten werden durch das Paritätsbit z.B. die "1"-Stellen in einem Binärwort zu einer stets
geraden oder ungeraden Anzahl ergänzt« Dieses Paritätsbit wird dem zu sichernden Datenwort meist direkt beigefügt, zu~
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sairmen mit ihm gespeichert und bei jeder Datenübertragung
mitbewegt. Nach jeder Datenbewegung läßt sich somit durch eine einfache Paritätsprüfung feststellen, ob zwischenzeitlich
eine Bitstelle des Datenwortes verfälscht worden ist.
In einem Rechner werden nun Datenworte aber nicht nur gespeichert und bewegt, sondern zur Durchführung logischer und
arithmetischer Operationen auch mit anderen Datenworten verknüpft. Bis auf einige spezielle arithmetische Grundoperationen
können in diesem Fall aber keineswegs mehr die Paritätsbits der Operanden in gleicher Weise wie die Datenbitsteilen
der betreffenden insbesondere logischen Operation mit dem Ziel unterworfen werden, auf diese Weise gleich das Paritätsbit
für das das Verknüpfungsergebnis dargestellende "neue" Datenwort zu erhalten. Dazu sei das folgende Beispiel gegeben:
| = A + | A | 1 | O | 1 | O | P | (A) | + P | (B) | O | i. | Ggs. | zu | P | (C) | O | |
| = A . | B | 1 | 1 | O | 1 | P | (B) | . P | (B) | 1 | i. | Ggs. | zu | P | (D) | 1 | |
| C | B | 1 | 1 | 1 | 1 | P | (A) | 1 | |||||||||
| D | B | 1 | O | O | O | P | (A) | O | |||||||||
Dabei stellen A und B die aus vier Bitstellen bestehenden Operanden
(Datenworte) dar. Mit P(A) bzw. P(B) sind die die Operanden auf eine gerade Anzahl von "1"-Stellen ergänzenden Paritätsbits
bezeichnet. C ist das bitweise errechnete Verknüpfungsergebnis im Falle einer ODER-Verknüpfung. Es ist ersichtlich, daß die
aus den Paritätsbits der Operanden nach derselben logischen ODER-Funktion berechnete Parität für das Ergebniswort falsch
ist. Die zutreffende Parität ist zum Vergleich mit P(C) angegeben. In entsprechender Weise ist in der untersten Zeile der
Fall einer logischen UND-Verknüpfung von A und B dargestellt.
Aus dem obigen Beispiel ergibt sich demnach, daß die Parität für die (neuen) Ergebniswörter jeweils neu berechnet werden
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muß und diesem Binärwort sinnvoll nur bis zu seiner nächsten
logischen Verknüpfung beigeordnet werden kann. Damit wird aber die bei der Speicherung und der Übertragung vorhandene und
leicht prüfbare Verbindung Datenwort-Parität genau an den fehlerträchtigen Stellen einer logischen Verknüpfung unterbrochen.
Da nun im Anschluß an eine nicht triviale logische Operation die Parität des Ergebniswortes jeweils neu berechnet
wird, ergibt sich die nachteilige Situation, daß die Prüfung auf korrekte Durchführung der logischen Operation auf der Grundlage
der einfachen Paritätsprüfung nicht mehr möglich ist.
Auf der anderen Seite ist man aber durchaus bestrebt, auch solche logischen und arithmetischen Operationen im Rechner
fehlerprüfbar zu machen, vgl. z.B. den Aufsatz von Rao "Error Correction in Adders Using Systematic Subcodes" in
IEEE Trans. C-21, Nr. 3, März 1972, Seiten 254-259 mit weiteren
Hinweisen. Danach hat es den Anschein, daß man diese Aufgabe zwar zum Teil (meist auch nur für arithmetische Operationen)
durch Verwendung von speziellen Prüfcodes lösen kann; die bekanntgewordenen Lösungen sind jedoch im Vergleich
zur Paritätsprüfung unvergleichlich aufwendiger und verlangen komplizierte Prüfcodes.
Die vorliegende Erfindung geht ferner davon aus, daß in den konventionellen
Rechenwerken (meist ALU = Arithmetic and Logical Unit genannt) die Schaltkreise zur Durchführung von mehreren logischen
Verknüpfungen, z.B..für die ODER-, UND- und XOR (gleich EXKLUSIVODER)
-Funktionen mit zwei Operanden in der Regel gleichzeitig vorgesehen sind. Für die im Einzelfall jeweils geforder^rte Operation
wird dann lediglich eine zugehörige Torsteuerung zur Ausgabe des Ergebniswortes aktiviert. Andere Rechenwerke sind für
die Berechnung der NOR-, NAND- und XOR-Funktionen ausgelegt. Anzumerken ist dabei, daß die XOR-Funktion gegebenenfalls aus
den gleichzeitig verfügbaren ODER-, UND- bzw. NOR-, NAND-Funktionen abgeleitet werden kann, so daß ein Fehler in der XOR-Verknüpfung
stets zusammen mit einem Fehler in einer der anderen
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Verknüpfungen auftaucht. Mit den im jeweiligen Rechenwerk vorgesehenen
Funktionen sind dann jeweils alle übrigen im System vorkommenden Verknüpfungen durch entsprechende Kombination dieser
Grundverknüpfungen darstellbar.
Die Aufgabe der Erfindung besteht in der Angabe eines neuen
Prüfverfahrens, das die Prüfung von insbesondere logischen Operationen gestattet und ohne zusätzliche und komplizierte
Prüfcodes auskommt. Das Prüfverfahren soll auf der Grundlage
der konventionellen Paritätsprüfung aufbauen und eine damit
vergleichbare Einfachheit und Schnelligkeit aufweisen.
Ausgehend von einem Verfahren zur Prüfung von logischen und arithmetischen Operationen, bei dem die Operanden als mehrere
Bitstellen aufweisende Binärwörter mit je einer ergänzenden Paritätsbitstelle vorliegen und die Operanden bitstellenweise
der jeweiligen Operation unterworfen werden, ist die Erfindung dadurch gekennzeichnet, daß die Operanden zusätzlich zur erforderten
Verknüpfung mindestens einer weiteren Verknüpfungsoperation unterworfen werden, die dadurch bestimmt ist, daß
die mindestens zwei derart erhaltenen Verknüpfungsergebnisse bei jeweiliger XOR-Verknüpfung ihrer entsprechenden Bitstellen
eine logische Konstante ergeben, daß die den Operanden beigefügten Paritätsbits mindestens einer der Verknüpfungsoperationen
unterworfen werden und/oder für mindestens eines der Verknüpfungsergebnisse das zugehörige Paritätsbit neu berechnet wird,
und daß die XOR-Verknüpfung über mindestens ein aus den Paritätsbits der Operanden erhaltenes modifiziertes "Paritätsbit"
und/oder über mindestens ein zu den Verknüpfungsergebnissen
neu berechnetes Paritätsbit auf das Vorliegen einer vorbestimmten logischen Konstanz geprüft wird. Weitere vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Insbesondere ist hervorzuheben, daß gemäß einer
bevorzugten Weiterbildung der Erfindung mit kombinierter vertikaler und horizontaler Prüfung neben einer Prüfung der logischen
Operationen auch die Datenherkunft mit prüfbar wird.
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w C _
Die Erfindung wird im folgenden anhand von Ausführungs- und
Anwendungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
In Fig. 1 sind die zwei Operanden A und B dargestellt, deren ODER-Verknüpfung beispielsweise verlangt ist. Die Operanden
A und B liegen in Binärdarstellung vor; ihre jeweiligen Datenbitsteilen seien mit a. bzw. b. bezeichnet, wobei bei z.B. acht
Bitstellen umfassenden Operanden i = O, 1, ... 7 ist. Jeder
Operand A bzw. B ist in der neunten Bitposition durch ein Paritätsbit PA bzw. PB ergänzt. In den folgenden Beispielen wird
jeweils eine "ungerade Parität" benutzt, d.h. das Paritätsbit ergänzt die "1"-Stellen des Datenworts auf eine insgesamt ungerade
Zahl. Das Paritätsbit A ergibt sich beispielsweise zu:
PA = 1 V aQ V ax V a2 .,. V a?
Dabei bedeutet das Zeichen V eine EXKLUSIV-ODER-Verknüpfung
(im folgenden XOR genannt). In entsprechender Weise ergibt sich die ungerade Parität PB.
Die der logischen Operation zu unterziehenden Operanden A und B werden mit ihren Paritätsbits einem Rechenwerk zugeführt, in
dem die Operanden bitstellenweise der gewünschten ODER-Funktion und zusätzlich der UND- und XOR-Funktion unterzogen werden.
Die Ergebniswörter sind Ω für die ODER-Funktion, α für die ÜND-Funktion und X für die XOR-Funktion.
| Im | einzelnen gilt: | . ω_) mit | (O1 = | ai | + bi | (i = | 0, | 1/ ·. | 7) |
| Ω = | A + B = | . α-) mit | αχ.= | a. | * bi | (i = | o, | I/ .. | 7) |
| α = | A . B = | . X7) mit | Xi - | ai | V b. | (i = | o, | 1/ ·. | 7) |
| X = | AVB = | ||||||||
| ■ (ωο; Cu1; .. | |||||||||
| - (oo, O1; .. | |||||||||
| - (xo; X1; .. | |||||||||
Es ist festzustellen, daß die Durchführung dieser drei Funktionen keinen erhöhten Aufwand bedeutet, auch wenn letztlich nur
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das Ergebnis für die ODER-Funktion gewünscht ist. Die heute üblichen Rechenwerke bilden vielmehr in der Regel von den Eingangsoperanden
gleichzeitig die verschiedenen im Rechenwert vorgesehenen Operationsergebnisse, wobei allerdings bisher die
nicht benötigten Verknüpfungsergebnisse (hier α und X) durch Ausgangstorschaltungen unterdrückt werden. Schließlich wurden
auch bereits sogenannte logische Speicher (CLIM = Cellular Logic-In-Memory) vorgeschlagen, die beim Auslesen gleich verschiedene
logische Verknüpfungen der Speicherdaten mitliefern,
vgl. z.B. IEEE Transactions on Computers, Vol. C-I8, Kr. 8, August 1969, Seiten 719-727. Das in diesem Beispiel benutzte
Funktionentripel aus UND-, ODER- und XOR-Funktion stellt einen typischen Funktionenvorrat dar, aus dem alle übrigen
im Rechner verlangten Spezialfunktionen durch Kombination gebildet werden können. Im Rahmen der Erfindung ist es wesentlich,
daß die Werte ω., α. und X (i = O, 1, 2, ..) gleichzeitig
verfügbar sind und dieses Funktionentripel miteinander geXORt eine logische Konstante ergibt entsprechend der Beziehung:
ω1 V Q1 V X1 = O
Diese Eigenschaft weisen aber auch andere Funktionsgruppen auf, z.B. NOR, NAND und XOR. Eine detailliertere Zusammenstellung
der in F:
gegeben.
gegeben.
der in Frage kommenden Funktion/ist in der Tabelle nach Fig. 3
Während nun bei den bekannten Verfahren zur Durchführung von logischen Operationen am Eingang des Rechenwerkes die jeweiligen
Paritätsbits von den Operanden abgetrennt und nur die Operanden selbst bitweise verknüpft werden, werden bei der
vorliegenden Erfindung auch die Paritätsbits PA und PB der ODER-, UND- und XOR-Verknüpfung im Rechenwerk unterzogen. Am
Ausgang sind daher neben den ω.-, α.- und χ.-Werten auch Qie
modifizierten "Paritätsbits" 0.Ω, Qa und QX gleichzeitig verfügbar.
Es gilt dabei:
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_ "7 mm.
ΟΩ = PA + PB
Qa * PA . PB .
QX = PA V PB
Weiterhin werden, wie aus Fig. 1 ersichtlich ist, für die Verknüpfungsergebnisse Ω, α und X die jeweils zutreffenden
"neuen" ungeraden Paritäten ΡΩ, Pa und PX gemäß den folgenden Beziehungen berechnet:
| P Ω = | 1 | νω ο |
νω1 | . . . V(D7 |
| Pa = | 1 | Vao | Va1 | ... Va7 |
| PX = | 1 | VXo | VX1 | ... VX- |
Anhand der nunmehr gleichzeitig vorliegenden Werte entsprechend Fig. 1 läßt sich das erfindungsgemäße Prüfverfahren durchführen.
Zur Prüfung auf Fehler, die beim Auslesen der Operanden bzw. bei deren ODER-, UND- oder XOR-Verknüpfung aufgetreten sein können,
können dabei die Beziehungen ausgenützt werden:
ω. Va. VX. = O oder
Q!l V Qa V QX = O
Diese "vertikale Prüfung" auf die logische Konstanz "O" weist
bei einem abweichenden Ergebnis "1" direkt auf einen entsprechenden
Fehler der oben gezeigten Art hin. Die zuletzt angegebenen Beziehungen sind wegen der zugrundeliegenden Boole'sehen
Beziehung
(a + b) V (a . b) V (a V b) = O
stets gültig. Die dazugehörige Prüfschaltung kann in einfacher Weise mit wenigen Standard-XOR-Gliedern realisiert werden.
Mit den oben beschriebenen Prüfverfahren lassen sich demnach
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Auslesefehler sowie Fehler bei den logischen Operationen prüfen. Diese Verfahren lassen sich weiter in vorteilhafter
Weise erfindungsgemäß so ausgestalten, daß auch die gleichzeitige
Prüfung der Datenherkunft mit ermöglicht wird, so daß eine fehlerhaft gespeicherte Bitstelle (Speicherfehler)
mit entsprechendem Paritätsfehler erfaßt werden kann. Die erfindungsgemäße Erweiterung des beschriebenen Prüfverfahrens
in Form einer zusätzlichen "horizontalen Prüfung" macht solche Speicherfehler gleichzeitig mit prüfbar.
Es. sei dazu noch einmal auf die Bildungsformel für PX Bezug
genommen. Sie lautete:
PX » 1 V Xo V X1 ... X7
Für QX gilt:
Für QX gilt:
QX = PA V PB = (1 V aQ Va1 ... Va7) V (l V b V b ..' V b?)
Das aber läßt sich umformen zu
QX = (aQ V bQ) V U1 V bx) ... V (a? V b?)
ÄÄ VA, ... V λ>
Ol 7
Ol 7
Zwischen PX und QX gilt demnach aber die Beziehung:
PX = 1 V QX
oder auch PX = QX
oder auch PX = QX
Diese "horizontale" Prüfbeziehung ermöglicht die Prüfung auf Speicherfehler und ist in Fig. 1 besonders veranschaulicht.
In außerordentlich vorteilhafter Weise lassen sich nun schließlich
die "vertikale" und "horizontale" Prüfung vereinen, so daß mit geringem Aufwand eine vollständige Prüfung auf Speicher-
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und Auslese- sowie Verknüpfungsfehler gegeben ist.
Es gilt ja andererseits:
PflVPaVPX=l
Durch Einsetzen von
Durch Einsetzen von
PX = 1 ¥ QX oder PX = QX
ergibt sich die erfindungsgemäße Prüfgleichung:
PfiVPaVQX=O (1)
die ebenfalls in Fig. 1 besonders veranschaulicht ist und deren schaltungsmäßige Realisierung ebenfalls nur wenige Standard-XOR-Glieder
verlangt.
In entsprechender Weise ergibt sich die alternative Prüfgleichung
:
Q Ω V Q α V PX = 1 (2)
die in Fig. 1 in unterbrochenen Linien veranschaulicht ist.
Ein Vergleich der Gleichungen (1) und (2) läßt deutlich werden, daß die Prüfung nach Gleichung (1) in den meisten Fällen
vorteilhafter ist. Da für die weitere Datenverarbeitung im Anschluß an die logische Operation ohnehin für die Ergebniswörter
die neuen Paritäten ermittelt werden müssen, bedeutet die Errechnung von ΡΩ und Pa keinen Mehraufwand. Auf der anderen
Seite reicht die Anwendung der logischen XOR-Operation auf die Operandenparitäten PA und PB, d.h. die Berechnung von QX, völlig
aus. 0Ω und Qa brauchen nicht berechnet zu werden. Ist jedoch
in einem anderen Ausführungsbeispiel statt der in diesem Aus-
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führungsbeispiel verlangten ODER-Funktion die XOR-Verknüpfung verlangt, müßte zur Erkennung von Verknüpfungsfehlern die alternative
Gleichung (2) benutzt werden. Allgemein kann gesagt werden, daß zur Erkennung von Datenherkunfts- und Verknüpfungsfehlern die jeweils zu dem gewünschten Verknüpfunosergebnis
zugehörige neue Parität mit in die Prüfung einbezogen werden muß.
In den Fig. 2a - 2d sind einige Beispiele für das erfindungsgemäße
Prüfverfahren dargestellt, über dem Strich sind jeweils
zwei 8-stellige Operanden A, B mit den ergänzenden Paritäten
angegeben. Darunter sind die Verknüpfungsergebnisse für die Operanden-Bitstellen, die neu errechneten Paritäten sowie die
modifizierten Operandenparitäten aufgeführt. Die erfindungsgemäße Prüfbeziehung ist in durchzogenen Linien umrahmt.
Im Beispiel nach Fig. 2a ist kein Speicher-, Auslese- oder
Verknüpfungsfehler feststellbar; die Prüfgleichung ist vielmehr
erfüllt. Auch die in unterbrochenen Linien umrahmte alternative Prüfbeziehung ist erfüllt.
Im Beispiel nach Fig. 2b wird derselbe Operand A von Fig. 2a mit einem anderen Operanden B1 verknüpft. Die gegenüber B
abweichenden Bitstellen sind unterstrichen. Auch hier liegt kein Fehler vor, wie sich aus der Erfüllung der Prüfgleichung(en)
zeigt.
Im Beispiel nach Fig. 2c weist der Operand B einen Speicherfehler auf, die Parität ist für B richtig (vgl. Fig. 2a); die
zweite Bitstelle des Operanden B ist aber verfälscht, so daß der Operand B dem Operanden B" von Fig. 2b gleicht. Demzufolge
ergibt die Prüfgleichung eine "1" statt einer zu erwartenden
"0". Aus Fig. 2c ist weiterhin ersichtlich, daß nicht alle Werte von Fig. 1 erforderlich sind. Es ist nur die eine Prüfgleichung
benutzt. Schließlich ist in Fig. 2d für die Oder-Funktion von A und B in der ersten Bitstelle ein Verknüpfungs-
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fehler angenommen, der mit der Prüfgleichung ebenfalls erkannt
wird.
Das vorgeschlagene Prüfverfahren kann ebenfalls zur Prüfung von arithmetischen Operationen, z.B. der Addieroperation angewendet
werden. Für die Summenformel gilt bekanntlich:
wobei c. den Übertrag von der nächstniedrigeren Stelle bedeutet.
Es ist lediglich erforderlich, die ungerade Parität PC für die Überträge aller Bitpositionen zu bilden, d.h.
PC - IVc0Vc1...Vc7
und mit (PAVPB) gleich QX zu XORen. Die ungerade Parität für das Summenwort ergibt sich zu
PS = IVs0Vs1...Vs7
und nach entsprechender Umformung zu
und nach entsprechender Umformung zu
PS = (X0Vx1-^Vx7) V PC = QX V PC
Diese Prüfgleichung muß im fehlerfreien Fall erfüllt sein.
Die oben anhand von speziellen Ausführungsbeispielen beschriebene Erfindung läßt sich ohne weiteres auf byteweise, d.h.
mehrere Bitstellen als Einheit aufweisende Datenwörter anwenden, wenn den möglichen Überträgen Rechnung getragen wird. Weiterhin
können auch statt ungerader gerade Paritäten gewählt sowie andere Funktionengruppen zugrundgelegt werden. In der Tabelle
nach Fig. 3 sind die möglichen Funktionsgruppen zusammengestellt,
die anstelle der in den Ausführungsbeispielen verwendeten ODER-, UND- und XOR-Funktionen (Spalte 1 in Fig. 3) zugrundegelegt
werden können, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
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Claims (11)
- PATENTANSPRÜCHEVerfahren zur Prüfung von insbesondere in einem Rechner durchzuführenden logischen und arithmetischen Operationen, bei dem die Operanden als mehrere Bitstellen aufweisende Binärwörter mit je einer ergänzenden Paritätsbitstelle vorliegen und die Operanden bitstellenweise der jeweiligen Operation unterworfen werden, dadurch gekennzeichnet, daß die Operanden zusätzlich zur erforderten Verknüpfung mindestens einer weiteren Verknüpfungsoperation unterworfen werden, die dadurch bestimmt ist, daß die mindestens zwei derart erhaltenden Verknüpfungsergebnisse bei jeweiliger XOR-Verknüpfung ihrer entsprechenden Bitstellen eine logische Konstante ergeben, daß die den Operanden beigefügten Paritätsbits mindestens einer der Verknüpfungsoperationen unterworfen werden und/ oder für mindestens eines der Verknüpfungsergebnisse das zugehörige Paritätsbit neu berechnet wird, und daß die XOR-Verknüpfung über mindestens ein aus den Paritätsbits der Operanden erhaltenes modifiziertes "Paritätsbit" und/oder über mindestens ein zu den Verkntipfungsergebnissen neu berechnetes Paritätsbit auf das Vorliegen der vorbestimmten logischen Konstanz geprüft wird.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als zusammengehörende Funktionsgruppe die ODER-, UND- und XOR-Funktionen verwendet werden.
- 3. Verfahren nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß mindestens eine vertikale Prüfung über die entsprechenden Bitstellen (ω.,α,, χ.) in den jeweiligen Ergebnisworten durch XOR-Verknüpfungen dieser Bitstelleninhalte und Prüfen dieses Verkntipfungsergebnisses auf die vorbestimmte logische Konstanz vorgenommen wird (Fig. 1).ge 972 028 409826/0518
- 4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine vertikale Prüfung über die zu den Ergebnisworten neu berechneten Paritätsbits (ΡΩ, Pa, PX) durch XOR-Verknüpfungen dieser Paritätsbits und Prüfen dieses Verknüpfungsergebnisses auf die vorbestimmte logische Konstanz vorgenommen wird (Fig. 1).
- 5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine vertikale Prüfung über die aus den Paritätsbits (PA, PB) der Operanden (A, B) durch die Verknüpfungen einer- Funktionsgruppe erhaltenen modifizierten "Paritätsbits11 (Qfi, Qa, QX) durch XOR-Verknüpfungen dieser "Paritätsbits" und Prüfen dieses Verknüpfungsergebnisses auf die vorbestimmte logische Konstanz vorgenommen wird (Fig. 1).
- 6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine horizontale Prüfung für das neuberechnete Paritätsbit (PX) des aus der XOR-Verknüpfung hervorgegangenen Ergebniswortes sowie des zugehörigen aus den Paritätsbits der Operanden gebildeten modifizieren "Paritätsbits11 (QX) durch XOR-Verknüpfung dieser Paritätsbits (PX, QX) durchgeführt und das Verknüpfungsergebnis auf die vorbestimmte logische Konstanz geprüft wird (Fig. 1).
- 7. Verfahren insbesondere nach den Ansprüchen 4 bis 6, dadurch gekennzeichnet, daß eine aus der vertikalen und horizontalen Prüfung zusammengesetzte Prüfung vorgenommen wird (Fig. 1).
- 8. Verfahren mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die Operanden (A, B) bitstellenweise einer UND-, ODER- und XOR-Verknüpfungsöperation unterworfenGE 972 028 409826/0518werden, daß für die den Operanden (A, B) beigefügten Paritätsbits (PA, PB) mindestens die XOR-Verknüpfungsoperation zum Erhalt eines modifizierten "Paritätsbits" (QX) durchgeführt wird, daß mindestens für die aus den UND- und ODER-Verknüpfungen der Operanden erhaltenen Ergebniswörter (Ω#α) die jeweils zutreffende neue Parität (ΡΩ, Pa) berechnet wird, und daß die XOR-Verknüpfung über die zwei neu berechneteten Paritätsbits ΡΩ und Pa sowie das modifizierte Paritätsbit QX auf Erfüllung der BedingungΡΩ V Pa V QX =0
geprüft wird. - 9. Verfahren mindestens nach Anspruch 1, dadurch gekennzeichnet, daß die Operanden (A, B) bitstellenweise einer UND-, ODER- und XOR-Verknüpfungsoperation unterworfen werden, daß für die den Operanden (A, B) beigefügten Paritätsbits (P, A) mindestens die UND- und ODER-Verknüpfungsoperationen zum Erhalt der modifizierten "Paritätsbits" (Qfi, Qa) durchgeführt werden, daß mindestens für das aus der XOR-Verknüpfung der Operanden erhaltene Ergebniswort (X) die zutreffende neue Parität (PX) berechnet wird, und daß die XOR-Verknüpfung über das neuberechnete Paritätsbit PX sowie die modifizierten Paritätsbits QSl und Qa auf Erfüllung der BedingungQiI V Qa V PX = 1
geprüft wird. - 10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zutreffenden Paritätsbits die "1"-Bitstellen des zugehörigen Binärwortes auf eine insgesamt ungerade Zahl ergänzen.GE 972 028 409826/0518
- 11. Verfahren mindestens nach Anspruch 1, dadurch gekennzeichnet, daß zur Prüfung der algebraischen .AddierfunktionS1 = a± V b± V ci+1 mit -S1-, a±, b± und c±+1als Summenwort-, Operanden- und Übertragsbitstellen auf Erfüllung der Gleichung .PS = QX V PCgeprüft wird, wobei PS bzw. PC die ungeraden Paritäten des Summenwortes bzw. der Überträge aller Bitpositionen darstellen und sich QX aus der XOP-Verknüpfung aller x.-Positionen mit x. = a. Vb. ergibt.GE 972 028 4 0 9 8 2 6/0518
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19722262002 DE2262002A1 (de) | 1972-12-19 | 1972-12-19 | Verfahren zur pruefung von logischen operationen auf der grundlage einer paritaetspruefung |
| FR7338729A FR2211144A5 (de) | 1972-12-19 | 1973-10-23 | |
| JP12300673A JPS4991152A (de) | 1972-12-19 | 1973-11-02 | |
| GB5371573A GB1412361A (en) | 1972-12-19 | 1973-11-20 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19722262002 DE2262002A1 (de) | 1972-12-19 | 1972-12-19 | Verfahren zur pruefung von logischen operationen auf der grundlage einer paritaetspruefung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2262002A1 true DE2262002A1 (de) | 1974-06-27 |
Family
ID=5864780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19722262002 Pending DE2262002A1 (de) | 1972-12-19 | 1972-12-19 | Verfahren zur pruefung von logischen operationen auf der grundlage einer paritaetspruefung |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS4991152A (de) |
| DE (1) | DE2262002A1 (de) |
| FR (1) | FR2211144A5 (de) |
| GB (1) | GB1412361A (de) |
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| EP0193711A1 (de) | 1985-01-25 | 1986-09-10 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Funktionsüberwachung eines arithmetische Operationen ausführenden Rechenwerkes anhand von Paritätsbits |
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- 1972-12-19 DE DE19722262002 patent/DE2262002A1/de active Pending
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- 1973-10-23 FR FR7338729A patent/FR2211144A5/fr not_active Expired
- 1973-11-02 JP JP12300673A patent/JPS4991152A/ja active Pending
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| US5043990A (en) * | 1987-12-04 | 1991-08-27 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2211144A5 (de) | 1974-07-12 |
| JPS4991152A (de) | 1974-08-30 |
| GB1412361A (en) | 1975-11-05 |
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