DE2244955C3

DE2244955C3 - Circuit arrangement for classifying pulse lengths

Info

Publication number: DE2244955C3
Application number: DE19722244955
Authority: DE
Inventors: Gerhard Dipl Ing 8135 Socking Foeller
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1972-09-13
Publication date: 1977-10-13

Description

nung zur Klassierung der jeweiligen zeitlichen Länge der Impulse eines Impulszuges unter Verwendung einer Einrichtung zur Messung der Dauer der Impulse und einer nachfolgenden Einrichtung zur Zählung der jeweils gleich langen Impulse.tion to classify the respective length of time of the pulses of a pulse train using a Device for measuring the duration of the pulses and a subsequent device for counting the impulses of the same length in each case.

Bei der Analyse regelloser Vorgänge, wie sie etwa in Form von Sprachschwingungen oder Schwingungen an Fahrzeugteilen auftreten, werden im zunehmendenWhen analyzing random processes, such as those in Form of speech vibrations or vibrations occurring on vehicle parts are increasing

UND-Gattern angeschlossen ist.AND gates is connected.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Rückstellung der Gatter völlig selbsttätig durch mindestens eine durchlaufende NuII-Bewegung in der Verzögerungseinrichtung erfolgt.An advantageous development of the invention is that the resetting of the gate completely takes place automatically by at least one continuous zero movement in the delay device.

Die Gatterkombination ist vorteilhaft so aufgebaut, daß an jede Anzapfung der Verzögerungseinrichtung einer der beiden Eingänge jeweils eines UND-GattersThe gate combination is advantageously constructed so that each tap of the delay device one of the two inputs of an AND gate each

angeschlossen ist und daß der zweite Eingang jedes UND-Gatters jeweils mit dem Ausgang des der zeitlich nächstfolgenden Anzapfungen zugeordneten UND-Gatters verbunden ist, und daß die letzte Anzapfung der Verzögerungseinrichtung einen Gatterausgang für sich bildetis connected and that the second input of each AND gate is timed with the output of the AND gate associated with the next taps is connected, and that the last tap of the Delay device forms a gate output for itself

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß als Verzögerungseinrichtung ein digital und stetig arbeitendes, mehrstufiges Schieberegister vorgesehen ist, das durch einen externen, den Zeitmaßstab der kürzesten Impulsdauer bestimmenden Zeittakt gesteuert ist und dessen Stufenzahl der Anzahl der verschiedenen vorgesehenen Zeitklassen entspricht, daß die Impulse dem Eingang des Schieberegisters zugeführt sind, wobei der Impuls-Belegzustand mit dem externen Zeittakt eingeschrieben und durchgeschoben wird, und daß die Ausgänge der verschiedenen Stufen den Anzapfungen der Verzögerungseinrichtung entsprechen. Die kleinste Zeitauflösung wird dabei nur durch die Ansprechzeit der verwendeten Bauteile bestimmt. Der Zeitmeßstab läßt sich mit der Taktfrequenz beliebig einstellen.An advantageous development of the invention consists in that a digital delay device and continuously operating, multi-stage shift register is provided, which is controlled by an external, the The time scale of the shortest pulse duration is controlled determining the time cycle and its number of stages of the number corresponds to the various time classes provided that the pulses at the input of the shift register are supplied, the impulse occupancy status being written in and pushed through with the external clock pulse and that the outputs of the various stages correspond to the taps of the delay device. The smallest time resolution is only achieved by the response time of the components used definitely. The timing rod can be adjusted as required with the clock frequency.

Die Erfindung wird anhand von vier Figuren näher erläutert.The invention is explained in more detail with reference to four figures.

Fig. 1 zeigt einen aus zwei Impulsen 1 und 2 bestehenden, hinsichtlich der unterschiedlichen Dauer der Impulse zu klassierenden Impulszug. Der Impuls 2 ist doppelt so lang wie der Impuls 1 und beginnt nach einer Pause, welche etwa der Zeitdauer des Impulses 1 entspricht. Die Impulse 1 und 2 entsprechen beispielsweise durch Impulsformung umgeformten Sprachschwingungen zwischen zwei Nulldurchgängen oder bei mechanischen Schwingungen der Dauer eines Stoßes, welcher eine vorgegebene Beschleunigungsgrenze überschreitet.Fig. 1 shows one consisting of two pulses 1 and 2, with regard to the different duration the impulses to be classified. The impulse 2 is twice as long as impulse 1 and begins after a pause, which is about the duration of impulse 1 is equivalent to. The pulses 1 and 2 correspond, for example, to speech vibrations transformed by pulse shaping between two zero crossings or in the case of mechanical vibrations for the duration of an impact, which exceeds a specified acceleration limit.

In Fig.2 ist in Form eines Blockschaltbildes eine Klassierschaltung dargestellt, welche aus einem Schieberegister i und zwei UND-Gattern 8 und 10 besteht. Das Schieberegister 3 weist drei Stufen 4, 5 und 6 mit den Ausgängen 14, 15 und 16 auf. Der ersten Stufe 6 wird am Eingang 12 die in Fig. 1 dargestellte Ereignisimpulsfolge zugeführt. Die Anordnung mit dem Schieberegister 3 arbeitet stetig sowie digital und wird extern durch einen Zeittakt 13 gesteuert. Die kleinste Zeitauflösung der Anordnung wird durch die Ansprechzeit der verwendeten Bauteile bestimmt. Der Zeitmeßstab für die kleinste zu klassierende Impulslänge ist mit der Frequenz des Zeittaktes 13 beliebig einstellbar. Im Ausführungsbeispiel entspricht er der Länge des Impulses 1. Das Schieberegister 3 weist im gewählten Bereich drei Stufen 4,5 und 6 auf, wobei diese Zahl dem gewünschten Meßbereich bzw. der Anzahl der Zeitklassen entspricht. Der am Eingang 12 anliegende Belegzustand durch die Impulse 1 und 2 wird mit dem externen Takt 13 eingeschrieben und durch das Register 3 durchgeschoben. Die Ausgänge 14, 15 und 16 der Stufen 4, 5 und 6 führen zu einer Kombination von UND-Gattern 8 und 10, die derart geschaltet sind, daß jeder Gatterausgang 9 und 11 bzw. der ebenfalls einen Gatterausgang 7 bildende Ausgang 14 der Schieberegisterstufe 4 nur dann ein Signal liefert, wenn die durch Schaltungsprogrammierung vorgegebene Anzahl von Belegungen im Register erreicht ist. Die Rückstellung der Gatter 8 und 10 erfolgt völlig selbsttätig durch mindestens eine durchlaufende Null-Belegung des Schieberegisters 3.In FIG. 2, a classifying circuit is shown in the form of a block diagram, which consists of a shift register i and two AND gates 8 and 10. The shift register 3 has three stages 4, 5 and 6 with the outputs 14, 15 and 16. The event pulse sequence shown in FIG. 1 is fed to the first stage 6 at the input 12. The arrangement with the shift register 3 works continuously and digitally and is controlled externally by a clock pulse 13. The smallest time resolution of the arrangement is determined by the response time of the components used. The time measuring stick for the smallest pulse length to be classified can be set as desired with the frequency of the clock 13. In the exemplary embodiment it corresponds to the length of the pulse 1. The shift register 3 has three stages 4, 5 and 6 in the selected range, this number corresponding to the desired measuring range or the number of time classes. The receipt status present at input 12 through pulses 1 and 2 is written in with external clock 13 and pushed through register 3. The outputs 14, 15 and 16 of the stages 4, 5 and 6 lead to a combination of AND gates 8 and 10, which are connected in such a way that each gate output 9 and 11 or the output 14 of the shift register stage 4, which also forms a gate output 7 only delivers a signal when the number of assignments in the register specified by the circuit programming has been reached. The resetting of the gates 8 and 10 takes place completely automatically by at least one continuous zero assignment of the shift register 3.

In Fig.3 ist in der linken Hälfte einer Tabelle der Belegungszustand des Schieberegisters 3 im einzelnen dargestellt. Während des ersten Taktimpulses fi besteht in allen Schieberegisterstufen 4, 5 und 6 der Belegzustand Null. Während des folgenden Zeitabschnittes h des Taktes 13 folgt der erste Impuls 1 der in Fig. 1 dargestellten Impulsfolge. Dieser Impuls 1 wird der ersten Schieberegisterstufe 6 eingeschrieben. In den beiden übrigen Stufen 5 und 4 verbleibt der Belegzustand Null. Beim nächsten Takt (3 wird der Impuls 1 in die Registerstufe 5 weilergeschoben und in der Stufe 6 entstehi von neuem der Belegzustand Null. Während des Taktes u gelangt der Impuls 2 der in Fig. 1 dargestellten Impulsfolge über den Eingang 12 an die erste Registerstufe 6 und wird dort eingeschrieben. Der Belegzustand Null wird in die zweite Stufe 5 und der Belegzustand Eins des ersten Impulses 1 der Impulsfolge nach Fig. 1 wird in die Registerstufe 4 weitergeschoben. Während des Zeitabschnittes /5 des Taktes 13 verbleibt der Belegzustand Eins in der Registerstufe 6, da der Impuls 2 eine doppelte Zeitdauer aufweist wie der Impuls 1 der Impulsfolge nach F i g. 1. In die Stufe 5 wird der Belegzustand Eins und in die Stufe 4 der Belegzustand Null weitergeschoben. Da der Impuls 2 während des Zeitabschnittes I₆ zu Ende ist, gelangt über den Eingang 12 in die Stufe 6 der Belegzustand Null und der gesamte Impuls 2 der Impulsfolge nach Fig. 1 wird in die beiden Stufen 5 und 4 des Registers 3 weitergeschoben. Während der Takte I₁ und r₈ werden weiter Belegzustände Null der Stufe 6 zugeführt. Das Gatter 10 wird im Beispiel nicht gesetzt. Der Zeitpunkt der Rückstellung der Gatter ist der Zeitpunkt, in dem der Gatterausgang von Eins auf Null kippt. Erst nach der Rückstellung ist das Gatter für die Abgabe eines neuen Zählimpulses beispielsweise am Ausgang 9 bereit. Während des Zeiltaktes r₇ erfolgt die Rückstellung des Gatters 8 beim angeführten Beispiel. Das Gatter 10 muß nicht zurückgestellt werden.In Figure 3, the occupancy state of the shift register 3 is shown in detail in the left half of a table. During the first clock pulse fi, all shift register stages 4, 5 and 6 have the occupancy status zero. During the following time segment h of the clock 13, the first pulse 1 follows the pulse sequence shown in FIG. This pulse 1 is written to the first shift register stage 6. In the two remaining levels 5 and 4, the receipt status remains zero. At the next cycle (3, pulse 1 is shifted to register stage 5 and the receipt status zero occurs again in stage 6. During cycle u , pulse 2 of the pulse sequence shown in FIG The receipt status zero is shifted to the second stage 5 and the receipt status one of the first pulse 1 of the pulse train according to Fig. 1 is shifted to the register stage 4. During the time segment / 5 of the cycle 13, the receipt status one remains in the register stage 6, since the pulse 2 has a double time duration as the pulse 1 of the pulse train according to Fig. 1. The receipt status one is shifted into step 5 and the receipt status zero into step 4. Since the pulse 2 during the time segment I ₆ is over, passes through the input 12 in the level 6, the receipt status zero and the entire pulse 2 of the pulse train of Fig. 1 is in the two stages 5 and 4 of the register 3 we iterated. During the cycles I ₁ and r ₈ , zero occupancy statuses are fed to stage 6. Gate 10 is not set in the example. The point in time at which the gates are reset is the point in time at which the gate output toggles from one to zero. Only after the reset is the gate ready for the delivery of a new counting pulse, for example at output 9. During the line cycle r ₇ , the gate 8 is reset in the example given. The gate 10 does not have to be reset.

In der rechten Hälfte der F i g. 3 ist der Zustand an den Ausgängen 7, 9 und 11 im einzelnen in Form einer Tabelle dargestellt. Am Ausgang 7, der mit dem Registerausgang 14 übereinstimmt, entspricht der Schaltzustand dem Belegungszustand des Registers 3 an der Stufe 4, der in der linken Hälfte der Fig. 3 in der obersten Zeile im einzelnen dargestellt ist. Am Ausgang 9 des Gatters 8 entsteht der in der zweiten Zeile der rechten Hälfte von F i g. 3 im einzelnen dargestellte Zustand. Der Ausgangszustand des Gatters 8 ist abhängig von den Belegungszuständen der Stufen 4 und 5 des Schieberegisters 3. Nur wenn an diesen beiden Stufen 4 und 5 der Belegungszusland Eins vorliegt, entsteht am Ausgang 9 des Gatters 8 ebenfalls ein Schaltzustand Eins. Der Belegungszustand einer Eins an den Ausgängen 14 und 15 liegt lediglich während der Taktzeit k vor, so daß auch dann am Ausgang 9 des Gatters 8 der Schaltzustand Eins entsteht. Das Gatter 10 ist so geschaltet, daß an seinem Ausgang 11 nur dann ein Signal vorliegt, wenn an allen Ausgängen 14, 15 und 16 der Stufen 4, 5 und 6 des Schieberegisters 3 der Belegzustand Eins vorliegt. Dieser Belegzustand kommt aber, wie der linken Hälfte der F i g. 3 zu entnehmen ist, im Ausführungsbeispiel nicht vor. Zur Einstellung der geforderten logischen Schaltung für das Gatter 10 ist dessen einer Eingang, wie der F i g. 2 zu entnehmen ist, mit dem Ausgang 16 der Stufe 6 und der andere Eingang mit dem Ausgang 9 des Gatters 8 verbunden.In the right half of FIG. 3 the state at the outputs 7, 9 and 11 is shown in detail in the form of a table. At output 7, which corresponds to register output 14, the switching state corresponds to the occupancy state of register 3 at stage 4, which is shown in detail in the top line of the left half of FIG. 3. At the output 9 of the gate 8, the one in the second line of the right half of FIG. 3 shown in detail. The output state of the gate 8 depends on the occupancy states of the stages 4 and 5 of the shift register 3. Only when the occupancy additional country one is present at these two stages 4 and 5 does the output 9 of the gate 8 also produce a switching state one. The occupancy state of a one at the outputs 14 and 15 is only present during the cycle time k , so that the switching state one also arises at the output 9 of the gate 8. The gate 10 is connected in such a way that a signal is only present at its output 11 when the document status one is present at all outputs 14, 15 and 16 of stages 4, 5 and 6 of the shift register 3. However, like the left half of FIG. 3 can be seen, in the exemplary embodiment not before. To set the required logic circuit for gate 10, one of its inputs, like FIG. 2, it is connected to the output 16 of the stage 6 and the other input to the output 9 of the gate 8.

In den Figuren ist die nachgeschaltete Einrichtung zur Zählung der an den Ausgängen 7,9 und 11 vorliegenden SchaltzustaP.de Eins nicht dargestellt. Mit der Zähleinrichtung werden jeweils die an der. Ausgängen 7,9 undIn the figures, the downstream device is for Counting of those present at outputs 7, 9 and 11 SchaltstaP.de one not shown. With the counter are each at the. Outputs 7,9 and

11 anstehenden Schaltzustände Eins zusammengezählt, wobei lediglich die von zwei Schaltzuständen Null eingerahmten Schaltungszustände Eins berücksichtigt werden. Am Ausgang 7 wäre dies der während des Zeitabschnittes U auftretende Schaltzustand Eins und am Gatterausgang 9 der während des Zeitabschnittes k auftretende Schaltzustand Eins. Am Gatterausgang 7 werden mithin die kürzesten Impulse gezählt, z. B. der Impuls 1. Am Gatterausgang 9 dagegen werden doppelt so lange Impulse gezählt, beispielsweise der Impuls 2 der Impulsfolge nach Fig. 1. Am Gatterausgang 11 werden die längsten Impulse, nämlich etwa von der dreifachen Länge des Impulses 1 der in der F i g. 1 dargestellten Impulsfolge, gezählt. Ein derartiger Impuls ist in der Impulsfolge von F i g. 1 nicht dargestellt.11 pending switching states one added together, whereby only the switching states one framed by two switching states zero are taken into account. At output 7 this would be switching state one occurring during time segment U and switching state one occurring during time segment k at gate output 9. The shortest pulses are therefore counted at the gate output 7, e.g. B. the pulse 1. On the other hand, pulses twice as long are counted at the gate output 9, for example the pulse 2 of the pulse train according to FIG G. 1 shown pulse sequence, counted. Such a pulse is in the pulse train of F i g. 1 not shown.

Anstelle der in F i g. 2 dargestellten Gatterkonfiguration kann auch die Kombination nach F i g. 4 eingesetzt werden. Es handelt sich dabei um ein Mehrfachgatter 17 und ein UND-Gatter 18. Die Ausgänge 15 und 16 der Schieberegisterstufen 5 und 6 bilden die beiden Eingänge des UND-Gatters 18 und zugleich zwei Eingänge des Dreifach-Gatters 17. Der Ausgang 14 der Registerstufe 4 ist an den negierten dritten Eingang des Gatters 17 angeschlossen. Der Ausgang 6 ist zugleich der Ausgang 14 des Schieberegisters, der Ausgang 9 der Ausgang des Gatters 18 und der Ausgang 11 der Ausgang des Mehrfachgalters 17. Die Ausgänge 7,9 und 11 entsprechen den jeweils gleich bezeichneten Ausgängen der vorherigen Figuren.Instead of the in FIG. 2 gate configuration shown the combination according to FIG. 4 can be used. It is a multiple gate 17 and an AND gate 18. The outputs 15 and 16 of the shift register stages 5 and 6 form the two Inputs of the AND gate 18 and at the same time two inputs of the triple gate 17. The output 14 of the Register stage 4 is connected to the negated third input of gate 17. The exit 6 is at the same time the output 14 of the shift register, the output 9 the output of the gate 18 and the output 11 of the Output of the multiple gate 17. The outputs 7, 9 and 11 correspond to the identically labeled outputs of the previous figures.

ίο Die Konfiguration der Gatter zählt die Überschreitungshäufigkeit. Am Ausgang 7 werden alle Pulse gezählt, die gleich oder länger als eine Takteinheit sind. Am Ausgang 9 werden alle Pulse gezählt,die gleich oder länger sind als zwei Takteinheiten, und am Ausgang 11 alle Pulse, die gleich oder länger als drei Takteinheiten sind. Danach wird also ein Impuls, der drei Takteinheiten währt oder länger, an den Ausgängen 7, 9 und 11 angezeigt. Die Häufigkeit der einzelnen Impulslängen läßt sich dann durch Differenzbildung der Zählergebnisse an den einzelnen Ausgängen 7,9 und 11 ermitteln.ίο The configuration of the tags counts the frequency of exceedances. All pulses that are equal to or longer than one clock unit are counted at output 7. At output 9, all pulses are counted that are equal to or longer than two clock units, and at output 11 all pulses that are equal to or longer than three clock units. After that there is an impulse, the three clock units lasts or longer, displayed at outputs 7, 9 and 11. The frequency of the individual pulse lengths can then be determined by forming the difference between the counting results at the individual outputs 7, 9 and 11.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for classifying the respective temporal length of the pulses of a Pulse train using a device for measuring the duration of the pulses and a following device for counting the impulses of the same length in each case, thereby identifying

Dimensions classifying devices are used, which! Automatically determine the frequency distribution of a feature of interest deliver.

The required classification of times, as is the case with speech oscillation between two zero crossings or occur in the case of mechanical vibrations as the duration of an impact, can be based on the continuous measurement and count back a train of pulses.

Circuits are known which measure time

draws net that to measure the pulse duration an io and subsequent counting according to the analog principle

at its input (! 2) the pulses (1, 2) writing delay device (3) with taps (14, 15, 16) is provided, the spacing of which corresponds to the smallest pulse length to be measured.

make by a number of in series or parallel connected time generators, for example monostable delayed, flip-flops, triggered by the event impulse and the time genes

genes are measured and the number of which is marked and counted by the various 15 its time signals

NEN provided time classes that the taps (14, 15, 1ύ) a combination of AND gates (8, 10) is connected in such a way that each associated with a specific pulse duration

coincides with the event impulse.

These formworks have, inter alia, the disadvantages that after each count the time generators must be returned to their zero position

Gate output (7, 9, II) only emits a signal, 20 and that the Zeitmaßsiab that with the even if the choice made by superiors circuit programming of the analog time-determining elements

is fixed, is not adjustable.
The object of the invention is to provide a circuit for

given number of pulse assignments in the delay device (3) is reached, and that the Device for counting the equally long

Classification of pulse lengths without the ones described

Pulses connected to the Gaiter outputs (7, 9, 11) to create 25 disadvantages, with no integral measurement result

is tet.

2. Circuit arrangement according to claim 1, characterized in that the gate combination (8, 10) is constructed so that at each tap (15, 16) the

ms is delivered and the response time is sufficient for the classification of fast processes. According to the Invention, which relates to a circuit arrangement of the type mentioned at the outset, will achieve this object

both 30 achieved in that a delay device which writes the pulses at its input for measuring the pulse duration with taps is provided, the distances of which correspond to the smallest to be measured Pulse lengths are measured and their number denotes

Delay device (3) one of the
Inputs of one AND gate each (8, 10)
is connected and that the second input each
AND gate (8, 10) each with the output of the
the AND gate (8) assigned to the next tap (15) in terms of time is connected, and that 35 different scheduled time classes correspond to the last tap (14) of the delay device that a combination of device (3) and a gate output (7) are connected to the taps. forms for itself. AND gates is connected such that each one

3. Circuit arrangement according to claim 1 or 2, gate output associated with a specific pulse duration characterized in that it only emits a signal as a delay input when the number of impulses specified by the circuit direction is a digital and continuously operating multi-level programming 40 Shift register (3) is provided, which is reached by conditions in the delay device, and an external, the time scale of the shortest that the facility for counting each equal Pulse duration (1) determining time cycle (13), pulses are switched on to the gate outputs. controls is and the number of stages of the number of From US Patent 32 49 867 is a pulse

corresponds to different, intended time classes, 45 measuring device known with which not the duration of that the impulses (1, 2) the input (12) of the impulses is measured, but the time interval Shift register (3) are supplied, the between different successive pulse-pulse occupancy status with the external clock (13) sen. Such a facility cannot be used for classification is written and pushed through, and that the respective temporal length of the pulses of a the outputs (14, 15, 16) of the various stages 50 [pulse train are used, but takes place in particular Use in an interrogation-response system to measure the time between arrivals a response pulse and the query pulse that triggers it. With this known pulse measuring unit-55 direction are the impulses to be measured with regard to their time interval in a special circuit

initially equalized in terms of their duration. To the impulse

measurement between these equalized pulses, a delay device is then used, which

The invention relates to a circuit arrangement 60 having taps to which a combination of

(4, 5, 6) correspond to the taps of the delay device.

4. Circuit arrangement according to claim 3, characterized in that the frequency of the clock pulse is adjustable.