DE2131634A1

DE2131634A1 - Digitale Expandierschaltung

Info

Publication number: DE2131634A1
Application number: DE19712131634
Authority: DE
Inventors: Giampiero Candiani
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1970-09-24
Filing date: 1971-06-25
Publication date: 1972-03-30
Also published as: US3755808A; GB1366536A; FR2107919B1; SE362762B; FR2107919A1

Description

DB 217

SOCIETA· ITALIANA TELECOMUNICAZIONI SIEMENS s.p.a.,

Mailand / Italien

Digitale Expandierschaltung

Die Erfindung betrifft eine digitale Expandierschaltung insbesondere für einen !Compandor eines PCM-Übertragungssystems, zur Umwandlung von Digitalinformationen, die in einem symmetrischen Binärkode kodiert sind, in Digitalinformationen in einem anderen (expandierten) symmetrischen Binärkode.

In der Fernmeldetechnik und besonders bei der Übertragung von Fernsprechsignalen mit einem PCM-System tritt das Problem auf, das Signal/Rausch-Verhältnis in einem großen Dynamikbereich des Signales weitestgehend konstant zu halten, und zwar möglichst weit unter den Toleranzgrenzen. Um das sogenannte Quantisierungsrauschen möglichst günstig zu beeinflussen, hat man nichtlineare Quantisierungsanordnungen (Analog/Digital-Umsetzer) verwendet, die aus einem linearen Digitalkodierer bestehen, dem ein Kompandor nachgeschaltet ist, dessen Komprimierungsverhalten es gestattet, die Quantisierungsstufen (wie noch erläutert werden wird) mit einer Amplitude zu erhalten, die zu derjenigen des im entsprechenden

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Augenblick kodierten Signales proportional ist. Unter den verschiedenen Methoden der Komprimierung mit anschließender Expandierung hat sich die logarithmische Methode als die beste erwiesen, da sie die gewünschte Proportionalität zwischen den Amplituden der Quantisierungsstufen und denjenigen der im jeweiligen Augenblick kodierten Signale gewährleistet und im Maße der abgetasteten Signale über deren gesamten Pegelbereich eine fast konstante Genauigkeit (oder einen gleichbleibenden Abtastfehler) ermöglicht.

Eine Aufgabe der Erfindung besteht darin, eine Expandierschaltung mit diesem logarithmischen Expandierverhalten aazugebonj die besonders einfach und wirtschaftlich ist a

Genauer gesagt^ sollen Digitalinformationen, die in einem symmetrischen Binärkode mit (1 + m + q) Bits und der Form Qs, G₁...G , V₁...V kodiert sind,(wobei das erste Bit Qs das Vorzeichen eines zu übertragenden Signals angibt und die folgenden m Bits G....G im Binärkode einen Teil-

Im

bereich bezeichnen, zu welchem das jeweilige Kodemuster gehört) in Digitalinformationen in einem anderen symmetrischen Binärkode mit jeweils derselben Bitanzahl und der Form Qs, T₁...T , V₁...V für η = 2^m - 1 bzw. der Form Qs, Tj...T , 1, V₁...V für η = 2™ - 2 bzw. der Form Qs, T₁...T , 1, V₁ . . .V , 1, R₁ . . .R, für 0 £ η <*-

m . XK

<■ 2 - 2 (wobei das erste Bit Qs wieder das Vorzeichen

angibt, die η folgenden Bits T₁...T sowie die k Endbits R₁»..R_k den Wert Null haben, die Zahl η im Binärkode durch die m Bits G₁...G ausgedrückt ist und k = 2^m - 3 - ti) umgewandelt werden.

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Eine Anordnung gemäß der Erfindung enthält eine erste Schaltung, die von einem Taktsignal gesteuert wird, ein aus den Bits Qs, G₁...G , V₁...V bestehendes Signal seriell speichert und von den gespeicherten Bits das Vorzeichenbit Qs einem Dekodierer und die restlichen Bits parallel einer zweiten Schaltung zuführt. Diese zweite Schaltung registriert nach dem parallelen Empfang der Bits G₄...G , V₁...V von der ersten Schal-

1 m' 1 q

tung unter Steuerung durch ein Befehlssignal in einer dritten Schaltung durch parallele Eingabe und Verschieben des Inhalts eines Registers der dritten Schaltung von links nach rechts parallel jeweils die Folge

0, V₁...V , 1, im Fall von G₁=G₀=... =G =0, die

J-Cj. χ ä m

Folge 1, V₁...V , 1 im Fall von G₁ = G₀ = ... = G_{m 1}

χ Q Xw Hl*"" X

= 0 und G=I und schließlich die Folge 1, V₁...V ,

1, P₁...?., 1 in den anderen Fällen (bei j = k). Durch

J- j

Verschieben des Registerinhalts von rechts nach links wird dagegen jeweils die Folge 1, P₁...?., 0, V₁...V im Fall von G₁=G₀=... =G =0, die Folge 1,

P₄...P., 1, V₄...V im Fall G₄ = ·.. = G _H=0 und 1 ilQ 1 m— ι

G=I und schließlich die Folge 1, P₁ ...P., I, V₁...V , 1 in den anderen Fällen (bei j = n) parallel registriert.

Die dritte Schaltung, welche ebenfalls vom Taktsignal gesteuert wird und parallel die Bits (1), V₁...V , 1 von der zweiten Schaltung empfängt, und die durch das Verschieben ihres Registerinhalts jeweils das expandierte Kodemuster erzeugt, übermittelt dieses Kodemuster dem Dekodierer und wird anschließend durch ein Rückstellsignal zurückgestellt.

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Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nun anhand der Zeichnung beschrieben werden. Es zeigen:

Fig. 1 ein Prinzipschaltbild der digitalen Expandierschaltung;

Fig. 2 die genauere Schaltungsanordnung der Expandierschaltung;

Fig. 3 das Zeitdiagramm von Signalen, welche

einem bestimmten (dem fünften) von mehreren Teilbereichen, in welche die Informationen unterteilt sind, entsprechen;

Fig. 4 in einer Tabelle das Kodekomprimierverhalten im Falle einer Komprimierung von 12 auf 8 Bits;
und

Fig. 5 in einer Tabelle das Kodeexpandierverhalten bei einer Expansion von 8 Bits auf 12 Bits.

Das Expandierverhalten einer Schaltung gemäß der Erfindung kann am besten dadurch erläutert werden, daß zunächst die Komprimiermethode einer entsprechenden Komprimierschaltung beschrieben wird, der die hier behandelte Expandierschaltung nachgeordnet werden soll. Denn die Wirkungsweise der Expandierschaltung ist hinsichtlich des Signales entgegengesetzt zu derjenigen der Komprimierschaltung.

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Es sei angenommen, ein zu übertragendes analoges Signal sei in e Liier kartesischen Ebene (y, t) durch eine kontinuierliche Funktion y = f(t) darstellbar. Bei der Abtastung dieser Funktion wird das kontinuierliche Diagramm Ln eine Anzahl von Sugmenten unterteilt, von dunen meist jedes Segment eine andere Amplitude hat. Die Amplituden der diesen Segmenten entsprechenden abgetastet, on SignaLe y. werden der Reihe; nach von einem Linearen Kodierer in Digitalsignale umgesetzt, welche die Amplituden der abgetasteten Signale in einem Binärkode ausdrucken. Die digitalen Ausgangssignale des Linearen Kodierers werden dann von der Komprimierschaltung komprimiert. Zur Erläuterung sei der Fall der Komprimierung eines 12-Bit-Kodes in einen B-Bit-Kode untersucht, wie er in der Tabelle der Fig. 4 dargestellt ist.

Ein abgetastetes Signal beispielsweise mit der Amplitude i'i wird vom 1 .inearen Kodierer in ein Digitalsignal von L2 Bits übersetzt, beim vorliegenden Beispiel in die Zahl 100000000LOl, wobei das erste Bit das Vorzeichen des Signa Le.*} angibt. Die Komprimierschaltung führt nun eine Kodekomprimierung des 12-Bit-Musters durch, durch die dieses Muster in ein fi-Bit-Muster umgewandelt wird, und zwar nach der in den Spalten M, und M. der Tabelle der F i μ,. ¹I angegebenen Gesetzmäßigkeit. Beim vorliegenden Beispiel wird das Muster in die Zahl 10000101 umgewandelt. Die den mit X, Y₁ Z, W bezeichneten Bits folgenden Bits sind in Fig. 4 durch Striche angegeben, da sie bei der Komprimierung außer LJetracht bleiben. Die erste Zeile dor Spalte M_ enthält ein allgemeines, aus dem linearen

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Kodierer kommendes Binärmuster, welches die Amplitude der abgetasteten Signale mit einem Wert zwischen 0 und 15 ausdrückt (1. Teilbereich). Die zweite Zeile enthält ein allgemeines Muster, welches abgetastete Signale mit einer Amplitude zwischen l6 und 31 ausdrückt (2. Teilbereich), usw., wie den Spalten M₁, M₀ und M_ zu entnehmen ist. Die Spalten M_ und M,-geben die Grenzwerte der Kodemuster von 12 bzw. 8 Bits in den verschiedenen Teilbereichen wieder.

Die Wahl der Quantisierungsintervalle erfolgt nach, einem logarithmischen Gesetz, das eine Proportionalität zwischen den Amplituden der Intervallstufen und denjenigen der im jeweiligen Augenblick kodierten Signale herstellt und gewährleistet, daß im Maße der abgetasteten Signale über den gesamten Pegelbereich der Signale eine fast konstante prozentuale Genauigkeit eingehalten wird.

Diese Erläuterung der Methode, nach der das zur Expandierschaltung gelangende Signal zuvor komprimiert worden ist, macht das in Fig. 5» Spalten M¹» und M'/ angegebene Expansionsverhalten besser verständlich. Die Spalte M'_o enthält das an die Expandierschaltung angelegte komprimierte Signal, die Spalte M¹. das entsprechende Ausgangssignal, das mit Ausnahme der auf die Bits X, Y₁ Z, W folgenden Bits dem ursprünglichen Signal vor der Komprimierung entspricht.

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Nach der obigen Darlegung des von der Erfindung gelösten Problems soll nun erläutert werden, wie die Kodeexpansion vor sich geht. Die digitale Kodeexpandierschaltung speichert zunächst die empfangene Digitalinformation H in symmetrischem Binärkode mit (1 + m + q) Bits. Dann analysiert sie das Muster der m Bits G₁...G , welches im Binärkode angibt, welchem Teilbereich das Kodemuster angehört. Je nach dem festgestellten Kombinationsmuster bestimmt sie ein Kriterium für die Übertragung der q Bits V₁...V und (noch zu erläuternder) Markierungsbits, so daß sich am Ausgang der Expandierschaltung die Information in einem symmetrischen, expandierten Binärkode ergibt. Diese Information wird dann einem Digital/ Analog-Dekodierer übermittelt, welcher die Digitalinformation in die ursprüngliche Analogform umsetzen wird.

Die Betriebsweise der digitalen Expandierschaltung wird unter Bezugnahme auf Fig. 1 am Beispiel der Expansion eines 8-Bit-Kodemusters in ein 12-Bit-Kodemuster beschrieben. Im vorliegenden Fall besteht das 8-Bit-Kodemuster (Spalte M'₂ der Fig. 5) aus den Bits Qs, a, b, c, X, Y, Z, W, wobei die Bits die oben angegebene Bedeutung haben. Insbesondere entsprechen die Bits a, b, c den m Bits ^Gl**'^Gm (^d*^h* ^es ergibt sich G₁ = a, G_g = b, G_ = c), und X, Y, Z, W sind die Bits, die im allgemeinen Fall den Bits V₁...V entsprechen.

In Fig. 1 ist eine Schaltung RsI vorgesehen, die ein Register enthält, welches das aus dem binären 8-Bit-Kodemuster bestehende Signal H seriell empfängt und das

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erste Bit Qs an den Dekodierer Dec und die restlichen 7 Bits parallel an eine Schreib-Verknüpfungsschaltung Ls anlegte Letztere hat die Aufgabe, die signifikanten Bits X, Y, Z, ¥, denen, wie schon erwähnt wurde, Markierungsbits zugeordnet sind, in günstiger Form parallel in eine Expansionsregister-Schaltung Rs2 einzugeben. Diese Schaltung Rs2, die ein Schieberegister enthält, rekonstruiert durch Verschieben die symmetrischen 11-Bit-Binärkodemuster und sorgt dann für die Übertragung dieser Kodemuster zum Dekodierer Dec, welcher seinerseits das (das Bit Qs enthaltende) 12-Bit-Digitnlsignal in ein Analogsignal S'a umwandelt;

Diese Vorgänge sind auch der Tabelle der Fig. 5 zu entnehmen. Die erste Spalte M*. enthält die Anzahl bzw« Nummern der Teilbereiche oder Pegelbereiche, in die der gesamte Binärkode unterteilt worden ist« Die zweite Spalte M' enthält die 8-Bit-Koderauster. In dieser Spalte stellt Qs das Vorzeichenbit dar» Die drei unmittelbar auf das Bit Qs folgenden Bits dienen zum Erkennen des Teilbereiches, dem das jeweilige !Coderauster angehört, und die Bits X, Y, Z₉ W stellen die übertragenen signifikanten Bits dar.

Die dritte Spalte M' enthält die 12-Bit-Muster, die in der Schaltung Rs2 eingestellt werden« Das erste Bit "1", das in jedem der 8 Kodemuster der Spalte von rechts aus erscheint, ist das oben erwähnte Markierungsbit, dessen Funktion darin besteht, die Verschiebung des jeweiligen Kodemusters in der Schaltung Rs2 zu beenden,

mmo *a*8 0 9 8 U /13 9 7

wie noch bei tier Beschreibung der Fig. 2 näher erläutert wer clan wird.

Die letzte Spalte M'/ enthält die symmetrischen 11-Bit-Binärkodemuster nach der Expansion, die in Verbindung mit dem Vorzeichenbit Qs den in ein Analogsignal zu verwände luden 12-BLt-Linearkode bilden. Man sieht, daß die Kudemustor der letzten Spalte mit Ausnahme der urston drei Teilbereiche nach den signifikanten Bits X, Y, Z, W jeweils die Bitfolge 10...0 haben. Dank dieser Bltfolgen ei'Iiält man den Linearkode mit optimaler Näherim;;. Der erf'indungsgeinäß wiederhergestellte 12-Bit-Koilf ;, tollt den Zentralkode aller möglichen Kodos in der 1 Ii-B L L -Ii i.nürska 1 a (Uu-, aus denen der in der zweiten Spalte der Tabelle der Fig. 5 enthaltene komprimierte ⁵I-Ji L t -Kode hervorgeht. Z.B. kann die Bitfolge Qs 100 1011 ihrem Ursprung in einem beliebigen linearen Kodemuster von qs 000 LLOIlOOO bis Qs 000110 Hill haben. Der Mittelwert dieser Linearen Kodemuster ergibt sich als Qs 0001 LOLIlOO.

Unter Bezugnahme auf die Veikniipfungs-Schaltungsanordnung der Fig. 2 werden nun einige Beispiele für eine Kodeexpansion beluuidelt. Insbesondere sei zunächst die Hxpansion des dem 5· Teilbereich entsprechenden Kodemusters betrachtet (vgl. auch die Tabelle der Fig. 5 .sowie Fig. 3)· Das Digitalsignal H, bestehend aus dem Vorzeichenbit Qs₁ aus den Bits a = 1, b = 0 und c = 0, die den Teilbereich angeben, und aus den vier signifikanten Bits X, Y, Z, W, gelangt in das Exngangsregister der Schaltung HsI, welches es unter Steuerung des Taktsignals C Sj)Oieher t.

2098U/1397 **<> ORiGfNAL

Das Bit Qs, das von den Expansionsvorgängen unberücksichtigt bleibt, wird direkt zum Dekodierer Dec geschickt. Die den Teilbereich angebenden Bits a, b, c werden an einen Teilbereichdekodierer Dt angelegt, der einen Teil der Schaltung Ls darstellt und Signale d, e, f, g, h, 1, m erzeugt, mittels welcher im Schieberegister der Schaltung Rs2 das Kodemuster in der richtigen Weise eingestellt wird. Zu diesem Zweck enthält die Schaltung Ls eine Reihe von UND-Gliedern 13 bis 20 und ODER-Glieder 21 bis 24, deren Verbindungen mit den Schaltungen RsI und Rs2 und mit dem Dekodierer Dt im einzelnen der Fig. 2 zu entnehmen sind. Im hier beschriebenen Fall werden z.B. die Signale d, f, h erzeugt. Das Signal d ermöglicht durch Anlegen an die UND-Glieder 131 I'*» 15 und 16 und über das dem UND-Glied 16 nachgeschaltete ODER-Glied 21 die übertragung der Bits X, Y, Z, W jeweils in eine entsprechende Stufe 2, 3, ^lk bzw. 5 der Schaltung Rs 2 bzw. des Schieberegisters. Außerdem wird das Signal d auf die Stufe 1 und über das dem UND-Glied 17 nachgeschaltete ODER-Glied 22 auch auf die Stufe 6 des Schieberegisters der Schaltung Rs2 gekoppelt, so daß in diese beiden Stufen jeweils eine "1" geschrieben wird. Das Signal h schreibt in entsprechender Weise über das dem UND-Glied 20 nachgeschaltete ODER-Glied 23 ein Bit ¹¹I" in die Stufe 9 des Schieberegisters ein. Die restlichen Stufen 7» 8, 10, 11 und 12 des Schieberegisters der Schaltung Rs2 behalten die Bits "0", die vorher von einem Rückstellsignal R eingestellt worden sind. Das im Schieberegister der Schaltung Rs2 registrierte Muster ist also das der

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5. Zeile der Spalte M' der Tabelle in Fig. 5, d.h. 1 X, Y, Z, W 1001000.

Nun wird das in der Stufe 9 gespeicherte Bit "1" nach drei vom Taktsignal C (siehe Fig. 3) bewirkten Schiebezyklen der Schaltung Rs2 in die Stufe 12 geschoben. Ein Ausgangsignal χ der Schaltung Rs2, das an ein dem Taktsignaleingang des Schieberegisters vorgeschaltetes UND-Glied 25 angelegt wird, nimmt dadurch den Binärwert "O¹¹ an, unterbricht das Taktsignal C und unterbindet somit ein weiteres Verschieben des Registerinhalts der Schaltung Rs2.

Das Ausgangssignal , des UND-Gliedes 25 (siehe Fig. 3) besteht aus vier Impulsen. Die letzten drei Impulse entsprechen ebenso vielen Schiebezyklen der Schaltung Rs2, wodurch die Bitfolgen der dritten Spalte M'_ der Tabelle in Fig. 5 in die entsprechenden Bitmuster der Spalte MV dieser Tabelle übergehen, während der erste Impuls, der dann auftritt, wenn das Rückstellsignal R vorhanden ist, keinerlei Veränderungen in der Schaltung Rs2 hervorruft, da deren sämtliche Registerstufen dann eine "0" enthalten. Das in den ersten 11 Registerstufen der Schaltung Rs2 gespeicherte Bitmuster wird parallel in den Dekodierer Dec eingegeben, der nach vorherigem Empfang des Vorzeichenbits Qs das 12-Bit-Digitalkodemuster in das Analogsignal S'a umzuwandeln vermag.

Im Falle der den sechsten, 7. und 8. Teilbereichen entsprechenden Kodemuster ändert sich der Expansionsvorgang

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nur insofern, als der Teilbereichsdekodierer Dt si alt dem Ausgangssignal h die Ausgangssignnle f (6. Teilbereich), 1 (7. Teilbereich) und m (3. Teilbereich) erzeugt. Das Signal f schreibt über das ODER-Glied 24 eine "1" in die Stufe 10 der Schaltung Rs2 ein. Ähnlich schreiben die Signale! und m jeweils eine ¹¹I" in die Stufen 11 bzw. 12 dieser Schaltung, mit denen die entsprechenden Dekodiererausgänge direkt gekoppelt sind. Dementsprechend führt die Schaltung Rs2 (bis zum Erscheinen der "1" in der Stufe 12) zwei Schiebezyklen (6„ Teilbereich) , einen Schiebezyklus (7« Teilbereich) oder keinen Schiebezyklus (8. Teilbereich) aus.

Im Falle der den 2._s 3° und 4. Teilbereichen entsprechenden Kodemuster erzeugt der Teilbereichsdekodierer Dt das Signal e statt des Signales d, so daß entsprechend der dargestellten Schaltungsanordnung über die UND-Glieder 17, 18, 19, 20 und die ODER-Glieder 22 und 25 die Bits X, Y, Z, ¥ in den Stufen 6, 7, 8 , 9 der Schaltung RS2 eingeschrieben werden. Der Teilbereichsdekodierer Dt erzeugt ferner das Ausgangssignal g₉ das über das ODER-Glied 21 in die Stufe 5 der Schaltung Rs2 und über das ODER-Glied 24 in die Stufe 10 jeweils eine "1" schreibt. Außerdem erzeugt der Dekodierer Dt im Falle der dritten und vierten Teilbereiche das Signal 1 (3. Teilbereich) bzw. m (4. Teilbereich). Dementsprechend führt die Schaltung Rs2 zwei Schiebezyklen (2. Teilbereich), einen Schiebezyklus (3. Teilbereich) oder keinen Schiebezyklus (4. Teilbereich) aus.

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Im Falle des 1. Teilbereiches schließlich erzeugt der Dekodierer Dt dieselben Ausgangssignale wie beim Fall des 2. Teilbereiches mit dem Unterschied, daß das Signal g nicht erscheint. Dem expandierten 12-Bit-Kode (vierte Spalte der Tabelle der Fig. 5) fohlt also in diesem FaILc; das Bit ¹¹I" vor den Bits X, Y, Z, W.

Die UND-GLieder 13 bis 20 und die ODER-Glieder 21 bis 2^fl biLden zusammen eine Verbindungsmatrix, welche die IiLLfJ .,., Y, Z₁ W empfängt und sie zugleich mit den Hark itirimgssigiui Leu unter Steuerung durch die AusgangssLgiiiiLü d, ο, f, g, h, I₁ m des Teilbereichsdeliodierers Dt je nach den möglichen Kombinationen der Binärsignale a, 1), c in die Schaltung Rs2 einschreibt.

Knisprechend der obigen Beschreibung besteht der Teil-Lere i .chsdukodieror Dt aus einem Verknüpfurigsiie tzwerk, da.-; am Eingang die SL.^naLc; a, b, c sowie das (in Fig. 3 aiige/iubeno) Signal S empfitngt und am Ausgeing die Signale d, o, f, g, h, L, m gemäß der folgenden Funktionstabelle hl y.eitgt:

a	b	C	(1	e	f	g	h	1	m
0	0	0	0	1	0	0	0	0	0
0	0	1	0	i	0	i	0	0	0
0	1	0	0	L	0	L	0	1	0
0	1	1	0	i	0	i	0	O	1
1	0	0	1	0	0	0	1	0	0
1	0	1	L	0	1	0	0	0	0
1	L	0	1	0	0	0	0	1	0
1	1	1	i	0	0	0	0	0	1

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Die Signale xxxxxxxx d, e, f, g, h, 1, m genügen folgenden logischen Gleichungen: d = a . S e = ä . S F = a*b.c.S G=(ä.b+ä»b.c).S h = a.b.c.S 1 = b . c . S m = b . c . S

Folgende Eingangssignale r....r-₂ erscheinen an den einzelnen Stufen der Schaltung Rs2:

^ri ^r2	Il Il P. P.	. X	g
^r3	= d = d	. Y . Z	d
^r5	= (d	. W)- +	h
^r6	= (e	. X) +
7 ^r8 ^r9	= e = e = (e	. Y . Z . W) +
^r10	Il Il H (D	+ f
^r12	= m

Das in Fig. 2 dargestellte Beispiel gilt für die Expansion von 8-Bit-Digitalkodemustern in 12-Bit-Digitalkodemuster und für eine spezielle Wahl der Position der Bitfolge (1), X, Y, Z, W, i in der Schaltung Rs2 in den verschie-

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denen Teilbereichen gemäß der Spalte M¹ der Tabelle der Fig. 5. Die hierin enthaltene technische Lehre ist jedoch offensichtlich auch auf beliebige andei-e Fälle einer Expansion (z.B. eines 10-Bit-Kodes in einen l4-Bit-Kode oder von 6 Bits in 10 Bits) übertragbar. Ganz allgemein gilt sie für den Fall dei~ Expansion von Digitalinformntionen in symmetrischem Kode mit (1 + q + m) Bits und der Form Qs, G^...G₁ V^...V (wobei das erste Bit Qs das Vorzeichen des zu übertragenden Signals und die folgenden Bits G....G im Binärkode den Teilbereich angeben, zu dem das jeweilige Kodemuster gehört) in Dxgitalxnformatxonen in symmetrischem Binärkode, die alle dieselbe Anzahl von Bits und die Form Qs, T₁...T , V₁...V für η = 2 - 1 bzw. die Form Qs, T₁...T , 1, V₁...V für η = 2 - 2 bzw. die Form Qs, T₁...T , 1, V₁...V , 1, R....R, für

-¹H J. K

0 ^ τι ^ 2 -2 haben (wobei das erste Bit Qs wieder das Vorzeichen angibt, die η folgenden Bits T₁...T und die Endbits R₁...R, den Wert 0 haben, die Zahl η im Binärkode durch die Bits G_-1...G ausgedrückt ist, und k - 2

Im

- 5 - n). Den beim beschriebenen Beispiel der Expansion von 8 Bits auf 12 Bits mit X, Y, Z, ¥ bezeichneten Bits entsprechen im Falle der allgemeinen Expansion die Bits V....V (die angegebenen drei Fälle für η entsprechen dem 1., 2. bzw. 3. bis 8. Teilbereich in Fig. 5; beim beschriebenen Beispiel ist η = 7, 6 bzw. 0...5, m = 3 und q = k).

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3m allgemeineren Fall wird es genüge«, daß die Schaltung Ls die Bits G₁...6 , V. . . .V parallel von der Schaltung RsI empfängt. In der Schaltung Rs2 registriert sir parallel unter Steuerung des Signales S durch Verschieben des Registerinhalts von links nach rechts jeweils die Folge 0, V₁...V , 1 im Falle von G = G₀=... = G =0,

die Folge 1, Y ...V , 1 im Falle von G₁ = G₀ = ... = Xq χ «5

G _Λ = 0 und G=I und schließlich die Folge 1. Y..„.V , m-1 m ⁷Iq'

1, P₁...?., 1 in den anderen Fällen (bei j = k), bzw. durch Verschieben des Registerinhalts von rechts nach links jeweils die Folge 1, P ...P., 0, V₁...V im Falle von G₁₁=G₀= = ... = G =0_s die Folge I₉ P....P.,

^ XeL m XJ

ψ 1, V....V im Falle von G., = ...= = G ^ = 0 und G =1, Iq 1 m-1 m

und schließlich die Folge I₁ P„...P . , 1, Y....Y . 1

in den anderen Fällen (bei j = η).

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Claims

17 -

Ρα tentansprüche

Digitale Expandierschaltung, insbesondere für oirien !Compandor eines PCM-Lher fcragiingssy.i tems , zur TJm-Wcindlung von Digitalinformationen, die in einem synmie trischen Binärkode mit (1 + in + q) Bits und der Form Qs, G₁...G , V....V kodiert sind (wobei das erste Bit Qs das Vorzeichen eines zu übertragenden .Signal es angibt und dLe folgenden in Bits G j...G im Binärkode den jeweiligen von mehreren Teilbereichen bezeichnen, in welche die Informationen unterteilt sind), Ln Digitalinforaationen in einen iinderen symmetrischen Binärkode mit jeweils der gleichen Anzahl von Bits und der Form

Qs, T₁...T₁ V₁...V für η = 2™ - 1 bzw.

Qs, T₁ T_n, i, V₁...V für η = 2^m - 2

bzw.

Qs, T₁...'^, 1, V₁...V , 1, R₁.

für 0 ^ η <

(wobei die η Bits T....T sowie die k Bits U. ...IL den Wert "0" haben, die Zahl η im Binärkode durch die m Bits Gj...G ausgedrückt ist und Ic = 2 -3-n), dadurch gekennzeichnet, daß eine erste Schaltung (Rsi) vorgesehen ist, die von einem Taktsignal (C) gesteuert wird, ein aus den Bits Qs, G....G , V₁...V beatühendes Signal (II) seriell speichert und von den gespeicherten Bits das Vorzeichenbit

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Qs einem Dekodierer (Dec) und die restlichen Bits parallel einer zweiten Schaltung (Ls) zuführt, welche nach dem parallelen Empfang dieser Bits unter Steuerung durch ein Befehlssignal (S) in einer dritten Schaltung (Rs2) durch parallele-Eingabe und Verschieben des Inhalts eines Registers der dritten Schaltung von links nach rechts im Fall von G<=G_O=...=G =0 die

12 m

Folge 0, V₁...V , 1, im Fall von G. = G = ... = G

Aq L· cL ΠΙ"·" X

- 0 und G=I die Folge 1, V.....V . 1 und in den m Iq'

übrigen Fällen eine Folge 1, V₁...V , 1, P₁...P . , (wobei j = k) parallel registriert, bzw. durch Verschieben von rechts nach links im erstgenannten Fall die Folge 1, P....P., 0, V....V , im zweiten Fall die Folge 1, P₁...P., 1, V....V und in den übrigen Fällen schließlich die Folge 1, P₁...P., 1, V₁...V , 1 (wobei j = η), und daß die ebenfalls vom Taktsignal (C) gesteuerte, die Bits V₁...V , 1 oder 1, V₁...V , 1 parallel von der zweiten Schaltung (Ls) empfangende dritte Schaltung (Rs2), die durch das Verschieben ihres Registerinhalts den expandierten Kode erzeugt, diesen Kode dem Dekodierer übermittelt und anschließend durch ein Rückstellsignal (R) rückstellbar ist.

2. Expandierschaltung nach Anspruch 1, dadurch gekennze i ohne t, daß die dritte Schaltung (Rs2) aus einem Schieberegister und einem UND-Glied (25) besteht, daß das Schieberegister am Eingang Hüben de,m Rucks to 1. Lsignal (R) ein Ausgangs signal {ρ ) des UND-Gliedes empfängt, unter dessen Steuerung

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die zusammen mit einem oder mehreren Markierungsbits angelegten Bits V₁...V soweit verschoben -werden, bis das erste Markierungsbit in der letzten Stufe (12) des Schieberegisters erscheint und am Ausgang des Schieberegistei~s ein Sperrsignal ( \ζ ) sowie parallele Binärsignale, die mit dem Vorzeichenbit Qs den expandierten Kode bilden, erzeugt werden, und daß das Sperrsignal an das UND-Glied angelegt wird und daß an einen anderen Eingang des UND-Gliedes angelegte Taktsignal (C) unterbricht.

Expandierschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schaltung (Ls) durch eine Verknüpfungsschaltung mit einer Verbindungsmatrix und einer Dekodierschaltung (Dt) gebildet ist, und daß die Matrix am Eingang die q Bits V₁...V parallel empfängt und unter Steuerung durch die Dekodierschaltung, welcher das Befehlssignal (S) und parallel die m Bits G₁...G zugeführt sind, am Ausgang diese q Bits zusammen mit Markierungsbits an die dritte Schaltung (Rs2) parallel einlegt.

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