DE2120924A1

DE2120924A1 - Circuit arrangement for suppressing equalization processes

Info

Publication number: DE2120924A1
Application number: DE19712120924
Authority: DE
Inventors: Jon H. Diamond Bar; Taddeo Fausto V. Anaheim; Calif. Grant (V.St.A.). P
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1970-05-04
Filing date: 1971-04-28
Publication date: 1971-11-18
Also published as: DE2120924B2; DK129488C; JPS5235271B1; DK129488B; FR2091132A5

Description

Anmelderin: Stuttgart, den 26. April 1971 Applicant: Stuttgart, April 26, 1971

Hughes Aircraft Company P 2299 S/kgHughes Aircraft Company P2299 S / kg

Centinela Avenue andCentinela Avenue and

Teale StreetTeale Street

Culver City, Calif., V.St.A.Culver City, Calif., V.St.A.

Schaltungsanordnung zur Unterdrückung von AusgleichsvorgängenCircuit arrangement for suppressing equalization processes

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Unterdrückung der Wirkung von Ausgleichsvorgängen an den Vorderflanken der Stufen einer sich stufenförmig ändernden Spannung.The invention relates to a circuit arrangement for suppressing the effect of equalization processes the leading edges of the steps of a step-changing voltage.

Es ist "bekannt, Ausgangssignale digitaler Schaltungsanordnungen zur Kontrolle der Ablenkung eines Strahles eines Darstellungsgerätes, beispielsweise einer Kathoden-It is "known, output signals of digital circuit arrangements to control the deflection of a beam of a display device, for example a cathode

1 0 9847 ./16671 0 9847 ./1667

strahlröhre, zu benutzen. Solche Schaltungsanordnungen umfassen einen mehrstufigen Binärzähler, dem von einem Taktgenerator mit ausgewählter Folgefrequenz Taktimpulse zugeführt werden, von denen Jeder den Stand des Zählers um Eins erhöht. Mit dem Zähler ist ein Widerstandsnetzwerk mit Schaltern verbunden, die von dem binären Zustand der verschiedenen Zählerstufen gesteuert werden. Die Ausgangsspannung des Widerstandsnetzwerkes steht in unmittelbarer Beziehung zu dem Stand des Zählers· Wenn der Stand des Zählers von jedem Taktimpuls um Eins erhöht wird, wächst die Ausgangsspannung um einen gleichen, festen Betrag,, der im folgenden als eine Änderung des letztstelligen Bit (LSB) oder LSB-Änderung bezeichnet wird. Die Kombination des getakteten Zählers mit dem Widerstandsnetzwerk wird manchmal als Digilog bezeichnet.beam tube to use. Such circuit arrangements include a multi-stage binary counter, which is clocked by a clock generator with selected repetition frequency each of which increases the counter by one. With the counter is a resistor network connected to switches controlled by the binary state of the various counter stages. The output voltage of the resistor network is directly related to the reading of the meter of the counter is increased by one with each clock pulse, the output voltage increases by an equal, fixed one Amount, hereinafter referred to as a change to the last digit Bit (LSB) or LSB change. The combination of the clocked counter with the resistor network is sometimes referred to as a Digilog.

Das ideale Ausgangssignal eines solchen Digilog hat die Form einär Treppe, bei der die Amplituden' aufeinanderfolgender Stufen zu aufeinanderfolgenden Zählerständen in Beziehung stehen. In der Praxis zeigen sich jedoch in der stufenförmigen Ausgangsspannung solcher Digilogs unerwünschte Spannungsspitzen oder Ausgleichssignale· Diese Ausgleichssignale sind durch ungleiche Schaltgeschwindigkeiten der Schalter und/oder durch Taktfehler in den vom Zähler gelieferten Binärsignalen bedingt, welche die Schalter treiben. Wenn ein solches mit Aue~ gleichsspannungen behaftetes Signal einem Ablenkverstärker zugeführt wird, bewirken die Ausgleichsspan- ^; nungen, daß der Strahl auf andere Stellen des Sicht- ^a ^c Schirmes abgelenkt werden, als es erwünscht ist. Ein solches Verhalten ist bei Anwendungen, bei denen eineThe ideal output signal of such a Digilog has the form of a staircase in which the amplitudes of successive levels are related to successive counter readings. In practice, however, undesired voltage peaks or compensation signals appear in the stepped output voltage of such digilogs. If such a signal with external DC voltages is fed to a deflection amplifier, the equalizing voltage ^; voltages such that the beam be deflected to other parts of the visual ^c ^a screen, as desired. Such behavior is in applications where a

109847/1667109847/1667

sehr genaue Strahlablenkung erforderlich ist, höchst störend.very precise beam deflection is required, highly disturbing.

Es ist bekannt, die Wirkungen solcher Schalt- und Ausgleichsvorgänge dadurch zu vermindern, daß der Energieinhalt der Ausgleichsvorgänge durch lineare R-C-Filter geglättet wird. Eine solche Lösung ist jedoch unbefriedigend, weil sie die Energie der Ausgleichsvorgänge verteilt anstatt auszuschalten. Außerdem erfordert diese Lösung die Anwendung kostspieliger, abgleichbarer Schalter und zeitlich genau eingestellter Register, wodurch die Kosten und die Kompliziertheit der Steuereinrichtungen für die· Sichtdarsteilung zunehmen» Außerdem wird durch das Filtern in die Ablenkkanäle eine zusätzliche zeitliche Verzögerung eingeführt, die unerwünscht ist·The effects of such switching and balancing processes are known by reducing the energy content of the compensation processes through linear R-C filters is smoothed. However, such a solution is unsatisfactory because it distributes the energy of the balancing processes instead of turning off. In addition, this solution requires the use of expensive, adjustable switches and precisely timed registers, thereby reducing the cost and complexity of the controls for the · visual display increase »In addition, will the filtering in the deflection channels introduced an additional time delay, which is undesirable

Eine andere bekannte Methode zur Verminderung der Wirkungen der Ausgleichsvorgänge besteht darin, die maximal mögliche Amplitude von Ausgleichsvorgängen und infolgedessen deren Energie mittels der Technik einer modifizierten Bewertung der Ausgänge der Zahlerstufen zu reduzieren· Diese Methode erfordert jedoch eine größere Anzahl von Schaltern und eine umfangreichere Steuerlogik. Another known method of reducing the effects of the balancing processes is to use the maximum possible amplitude of compensation processes and, as a result, their energy by means of the technology of a modified To reduce the evaluation of the outputs of the payer levels However, this method requires a larger number of switches and more extensive control logic.

Es besteht demnach ein Bedarf für eine Schaltungsanordnung, die in der Lage ist, die Wirkung von Ausgleichsvorgängen im Ausgangssignal eines Digilog zu unterdrücken, mid welche die Nachteile der zu diesem Zweck bekannten Schaltungsanordnung en nicht aufweist*There is accordingly a need for a circuit arrangement which is capable of the effect of compensation processes to suppress in the output signal of a Digilog, mid which the disadvantages of the circuit arrangement known for this purpose en does not have *

Biese Aufgabe wird nach der Erfindung dadurch gelöst, daß die Schaltungsanordnung einen Verstärker, dessen EingangThis object is achieved according to the invention in that the circuit arrangement has an amplifier whose input

1SS71SS7

die sich stufenförmig ändernde Spannung zugeführt wird, einen an den Ausgang des Verstärkers angeschlossenen Integrator, dessen Ausgang auf den Eingang des Verstärkers rückgekoppelt ist, und eine an die Verbindungsstelle zwischen Verstärker und Integrator angeschlossene Klemmschaltung umfaßt, die die Integrationsgeschwindigkeit . des Integrators auf einen festen Wert begrenzt,· wenn das Ausgangssignal des Verstärkers außerhalb eines vorbestimmten Spannungsbereiches liegt.the voltage, which changes stepwise, is fed to one connected to the output of the amplifier Integrator, the output of which is fed back to the input of the amplifier, and one to the connection point between the amplifier and the integrator connected clamping circuit, which the integration speed . of the integrator is limited to a fixed value, if the output signal of the amplifier is outside a predetermined Voltage range.

^ Bei einer bevorzugten Ausführungsform der Erfindung sind die Bandbreite der Schaltungsanordnung und die Anstiegszeit der von der Schaltungsanordnung gebildeten, geschlossenen Schleife so gewählt, daß bei der Dauer der kürzesten Stufe, also bei der höchstmöglichen Taktfrequenz, eine LSB-Änderung im Eingangssignal für die Schaltungsanordnung, die gleich der Amplitude einer Stufe in der Ausgangsspannung des Digilog ist, eine LSB-Änderung im Ausgangssignal des Integrators in einem Bruchteil, beispielsweise einem Drittel, der Stufendauer zur Folge hat.^ In a preferred embodiment of the invention are the bandwidth of the circuit arrangement and the rise time of the closed loop formed by the circuit arrangement Loop chosen so that with the duration of the shortest stage, i.e. with the highest possible clock frequency, one LSB change in the input signal for the circuit arrangement which is equal to the amplitude of a stage in the Output voltage of the Digilog is, an LSB change in Output of the integrator in a fraction, for example a third, which results in the duration of the steps.

Wenn die Klemmschaltung zur Wirkung kommt und das Eingangssignal der Schaltungsanordnung einer LSB-Änderung ) gleich ist oder eine solche LSB-Änderung überschreitet, was beim Auftreten eines Ausgleichsvorganges der Fall ist, wird das Eingangssignal des Integrators auf einem Klemmpotential ±V_ßEF festgehalten, .dessen Polarität von der Polarität des Ausgleichsvorganges abhängt. Dieses Klemmpotential am Eingang des Integrators bewirkt, daß der Integrator an seinem Ausgang eine LSB-Änderung inIf the clamping circuit comes into operation and the input signal of the circuit arrangement of an LSB change) is equal to or such LSB change exceeds what is the case when an equalization process, the input signal of the integrator is held on a clamp potential ± V _ssef, .dessen Polarity depends on the polarity of the balancing process. This clamping potential at the input of the integrator causes the integrator to change the LSB at its output

109847/166 7109847/166 7

einem gewählten Bruchteil einer Stufendauer erzeugt· Unter der Voraussetzung, daß die maximale Dauer eines Ausgleichsvorganges gleich einem Drittel einer Stufendauer ist, ist der gewählte Bruchteil der Stufenda\ier ein Drittel. Solch eine Ausbildung ermöglicht es der Schaltungsanordnung, die Wirkung von Digilog-Ausgleichsvorgängen beliebiger Polarität auf ein Minimum zu reduzieren, und gewährleistet doch, daß das Ausgangssignal der Schaltungsanordnung am Ende jeder Stufendauer den gewünschten Pegel erreicht hat.a selected fraction of a stage duration · Provided that the maximum duration of a Compensation process equal to a third of a stage duration is the chosen fraction of the stage here one third. Such a design enables the circuit arrangement to have the effect of Digilog equalization operations any polarity to a minimum, and yet ensures that the output signal the circuit arrangement has reached the desired level at the end of each stage duration.

Weitere Einzelheiten und Ausgestaltungen der Erfindung werden im folgenden anhand der in der Zeichnung dargestellten Ausführungsbeispiele erläutert. Die der Beschreibung und der Zeichnung zu entnehmenden Merkmale können bei anderen Ausführungsformen der Erfindung einzeln für sich oder zu mehreren in beliebiger Kombination Anwendung finden. Es zeigenFurther details and embodiments of the invention are shown below with reference to the drawings Embodiments explained. The features to be taken from the description and the drawing can in other embodiments of the invention individually or collectively in any combination Find application. Show it

Fig. 1a und 1b Diagramme eines idealen Digilog-Aus-Fig. 1a and 1b diagrams of an ideal Digilog output

gangssignales bzw. eines tatsächlichen Digilog-Ausgangssignales,output signal or an actual Digilog output signal,

Fig. 2 ein einfaches Blockschaltbild einer Süchtgeräteanordnung, die von einer Schaltungsanordnung nach der Erfindung Gebrauch macht,FIG. 2 shows a simple block diagram of an addict device arrangement which is derived from a circuit arrangement according to FIG makes use of the invention,

Figi 5 das schematische Schaltbild einer ersten Ausführungsform der Erfindung,5 shows the schematic circuit diagram of a first embodiment the invention,

Fig. 4· Impulsdiagramme zur Erläuterung der Wirkungsweise der Schaltungsanordnung nach Fig. 5,Fig. 4 · Pulse diagrams to explain the mode of operation the circuit arrangement according to FIG. 5,

10 9847/166710 9847/1667

Fig. 5 und 6 Schaltbilder einer verwirklichten Ausführungsform der Erfindung undFIGS. 5 and 6 are circuit diagrams of an implemented embodiment of the invention and

Fig. 7 das schematische Schaltbild einer weiteren Ausführungsform der Erfindung·7 shows the schematic circuit diagram of a further embodiment of the invention.

Bei dem in Fig. 1a dargestellten, idealen Digilog-Ausgangasignal stellt die Höhe 10 einer jeden Stufe über einer vorhergehenden Stufe eine LSB-Änderung dar, die einer Änderung des Zählerstandes um Eins entspricht, während die Höhe jeder Stufe über einem Bezugspegel 11 den tatsächlichen Stand des Zählers über einem Bezugsstamd, beispielsweise dem Stand Null, angibt· Die Breite 12 jeder Stufe, also die Stufendauer, entspricht einer Taktperiode. Wenn ein solches ideales Ausgangssignal einem Ablenkverstärker zugeführt wird, so liefert dieser Verstärker wegen der ihm innewohnenden Verzögerungen eimer Kathodenstrahlröhre ein relativ geglättetes Ausgamgssignal, wie es von der Linie 13 dargestellt wird, so daß der Strahl der Kathodenstrahlröhre auf deren linear abgelenkt wird«In the case of the ideal Digilog output signal shown in FIG. 1a the height 10 of each level above a previous level represents an LSB change that corresponds to a change in the counter reading by one, while the height of each level is above a reference level 11 the actual reading of the meter over a reference hour, for example the level zero, indicates · The width 12 of each step, i.e. the step duration, corresponds to one Clock period. If such an ideal output signal is fed to a deflection amplifier, it delivers Amplifier a relatively smooth output signal because of the inherent delays in the cathode ray tube, as shown by line 13, so that the beam of the cathode ray tube is on its is deflected linearly "

Das tatsächliche Ausgangssignal eines Digilog, wie es in Fig. 1b dargestellt ist, enthält jedoch unglücklicherweise Ausgleichssignale, die auf ein unsauberes Schalten im Widerstandsnetzwerk des Digilog oder auf Taktfehler in den von dem Zähler gelieferten Steuersignalen für die Schalter zurückzuführen sind· In Fig. 1b erscheint eine Ausgleichs spannung 14 mit positiver Polarität immer dann, wenn das dem letztstelligen Bit benachbarte Bit auf EINS TUMHchaltet, bevor das letztstellige Bit auf NULL schaltet, «as immer dann stattfindet, wenn der Zählerstand von einerThe actual output of a Digilog like it shown in Fig. 1b, unfortunately contains compensation signals indicative of improper switching in the resistance network of the Digilog or for clock errors in the control signals supplied by the counter for the Switches are due · In Fig. 1b, a compensating voltage 14 with positive polarity always appears if the bit adjacent to the last digit is ONE TUMH switches before the last-digit bit switches to ZERO, “As always takes place when the meter reads from a

•A• A

109847/1667109847/1667

212092A - 7 - 212092A - 7 -

ungeradzahligen auf eine geradzahlige Zahl erhöht wird· In ähnlicher Weise wird ein negativer Schaltstoß 16 immer dann auftreten, wenn alle Bits des Zählers, die einem bestimmten Bit vorhergehen, auf FÜLL schalten, bevor das bestimmte Bit auf EINS geschaltet wird· Wenn solche Ausgleichsspannungen oder deren Wirkungen nicht unterdrückt werden, beeinflussen sie nachteilig die Strahlablenkung, was in manchen Anwendungen, wie beispielsweise bei Radar-Sichtgeräten, für eine ordentliche Funktion nicht tolerierbar ist.odd number is increased to an even number · Similarly, a negative shift shock becomes 16 always occur when all bits of the counter that precede a certain bit switch to FULL, before the particular bit is turned to ONE · If such equalizing voltages or their effects are not suppressed, they adversely affect the Beam deflection, which in some applications, such as radar vision devices, is a decent one Function is not tolerable.

Nach der Erfindung werden die Wirkungen solcher Aus— gleichsvorgänge durch eine neue Verstärkerschaltung eliminiert, die in dem Blockschaltbild nach Fig. 2 als Block 20 dargestellt ist. Bei der Anordnung nach Fi^. wird der erfindungsgemäßen Verstärkerschaltung 20 das Ausgangssignal eines Digilog 21 zugeführt, das einen Zähler 21a und ein Widerstandsnetzwerk 21b enthält. Dem Zähler 21a werden auf einer mit "Takt" bezeichneten Leitung Taktiöpulse augeführt. Der Ausgang der erfindungsgemäßen Verstärkerschaltung 20 ist mit einem Ablenkverstärker 22 verbunden, an den wiederum ein Sichtgerät 23 angeschlossen ist, das einen Bildschirm 25 aufweist, über den ein Elektronenstrahl gemäß den vom Ablenkverstärker 22 gelieferten Ablenksignalen hinweggeführt wird·According to the invention, the effects of such equal processes eliminated by a new amplifier circuit, which in the block diagram of FIG. 2 as Block 20 is shown. In the arrangement according to Fi ^. the amplifier circuit 20 according to the invention is fed the output signal of a Digilog 21, which is a Counter 21a and a resistor network 21b. The counter 21a are labeled on a "clock" Management of tactical pulses carried out. The output of the amplifier circuit 20 according to the invention is with a deflection amplifier 22 connected, to which in turn a viewing device 23 is connected, which has a screen 25 has over which an electron beam is passed in accordance with the deflection signals supplied by the deflection amplifier 22 will·

Das Digilog 21, der Ablenkverstärker 22 und das Sichtgerät 23 bilden keinen Teil der Erfindung. Dies9 Bauteile sind in Pig. 2 dargestellt, um die Anordnung derThe Digilog 21, the deflection amplifier 22 and the viewer 23 do not form part of the invention. These 9 components are in Pig. 2 shown to the arrangement of the

109847/1667109847/1667

erfindungsgemäßen Verstärkerschaltung 20 in einem im übrigen bekannten, digital gesteuerten Darstellungssystem zu veranschaulichen. Die in Fig. 2 dargestellte Anordnung dient zur Ablenkung in einer Richtung, beispielsweise längs der X-Achse, und es wird für die Strahlablenkung in einer anderen Richtung, beispielsweise längs der Y-Achse, eine zweite, gleichartige Anordnung benötigt.amplifier circuit 20 according to the invention in an im to illustrate other known, digitally controlled display system. The one shown in FIG Arrangement is used to deflect in one direction, for example along the X-axis, and it is used for the Beam deflection in another direction, for example along the Y-axis, a second, similar one Arrangement required.

Die erfindungsgemäße, hier als Verstärkerschaltung be- W zeichnete Schaltungsanordnung 20 wird nun anhand der Fig. 3 und 4- näher erläutert. Fig. 3 ist eine Kombination aus einem Blockschaltbild und einem schematischen Schaltbild, wogegen Fig. 4 ein Impulsdiagramm ist, das in mehreren Zeilen die Taktimpulse, eine Eingangsspannung, das Klemmpotential in der Schaltungsanordnung und das Ausgangssignal wiedergibt. Wie aus Fig» 3 ersichtlich, wird das Ausgangssignal des Digilog 21 auf einer Leitung 32 der positiven Klemme eines Eingangs-Differentialverstärkers 34- zugeführt, der auch mit A1 bezeichnet ist und dessen negative Klemme -über einen geeigneten Widerstand mit Masse verbunden ist. Der Ausgang des Verstärkers A1 ist über einen Widerstand mit einer Verbindungsstelle oder einer Klemme Z verbunden« The W recorded circuit arrangement 20 according to the invention, aeration here as an amplifier circuit will now be explained in more detail with reference to FIGS. 3 and 4. FIG. 3 is a combination of a block diagram and a schematic circuit diagram, whereas FIG. 4 is a pulse diagram which shows in several lines the clock pulses, an input voltage, the clamping potential in the circuit arrangement and the output signal. As can be seen from FIG. 3, the output signal of the Digilog 21 is fed on a line 32 to the positive terminal of an input differential amplifier 34, which is also designated by A1 and whose negative terminal is connected to ground via a suitable resistor. The output of amplifier A1 is connected to a connection point or terminal Z via a resistor «

Die Klemme Z ist über einen Widerstand R, mit der negativen Klemme eines Operationsverstärkers A2 verbunden, dessen positive Klemme über einen Widerstand 38 mit Masse verbunden ist. Ein Kondensator C^ verbindet denThe terminal Z is through a resistor R, with the negative one Terminal of an operational amplifier A2 connected, the positive terminal of which via a resistor 38 with Ground is connected. A capacitor C ^ connects the

1098 47/166 71098 47/166 7

Ausgang des Verstärkers A2 mit dessen negativem Eingänge Der Ausgang des Verstärkers A2 ist außerdem mit dem positiven Eingang des Verstärkers A1 über einen Eückkopplungswiderstand 40 verbunden. Der Operationsverstärker A2 mit dem Widerstand 38 und dem Kondensator C. bildet eine Integrationsschaltung oder einen Integrator, dessen Integrationsgeschwindigkeit eine Funktion des Potentials an der Klemme Z ist.Output of amplifier A2 with its negative inputs The output of amplifier A2 is also connected to the positive input of amplifier A1 via a Feedback resistor 40 connected. The operational amplifier A2 with the resistor 38 and the capacitor C. forms an integration circuit or an integrator whose integration speed is a Function of the potential at terminal Z is.

Wie aus Fig. 3 weiter ersichtlich, ist die Klemme Z mit der Anode einer Diode 42 verbunden, deren Kathode über einen Schalter 43 mit einem Bezugspotential +V-rv^p verbunden ist. In gleicher Weise ist die Klemme Z mit der Kathode einer zweiten Diode 44 verbunden, deren Anode über einen Schalter 45 mit einem Potential -Vg-gj, verbunden ist. Zur Unterdrückung der Wirkung von Ausgleichsvorgängen sind die beiden Schalter 43 und 45» bei denen es sich um elektronische Schalter handelt, durch einen auf der Leitung 46 zugeführten Impuls geschlossen, so daß die beiden Dioden 42 und 44 an das Potential +Vp^™ bzw, -V^-p angeschlossen sind. Daher ist, wenn das Potential an der Klemme Z ausreichend positiv ist, um die Diode 42 in Durchlaßrichtung vorzuspannen, die Verbindungsstelle Z auf dem Potential ⁴^REF festgeklemmt. Andererseits wird, wenn das Potential an- der Verbindungsstelle Z genügend niedrig ist, um die Diode 44 in Durchlaßrichtung zu beaufschlagen, die Klemme Z auf dem Potential -V-p—, festgehalten.As can also be seen from FIG. 3, the terminal Z is connected to the anode of a diode 42, the cathode of which is connected via a switch 43 to a reference potential + V-rv ^ p. In the same way, the terminal Z is connected to the cathode of a second diode 44, the anode of which is connected via a switch 45 to a potential -Vg-gj. To suppress the effect of equalization processes, the two switches 43 and 45 », which are electronic switches, are closed by a pulse fed to the line 46, so that the two diodes 42 and 44 are connected to the potential + Vp ^ ™ or -V ^ -p are connected. Thus, when the potential at terminal Z is sufficiently positive to forward bias diode 42, junction Z is ^{clamped at 4} ^ REF potential. On the other hand, if the potential at the connection point Z is sufficiently low to act on the diode 44 in the forward direction, the terminal Z is held at the potential -Vp-.

Zur Erläuterung der Funktion der Schaltungsanordnung anhand Fig. 4 sei angenommen, daß zur Zeit t_Q, zu derTo explain the function of the circuit arrangement with reference to FIG. 4, it is assumed that at time t _Q , at which

109847/16 67109847/16 67

- ίο -- ίο -

sich die Schaltungsanordnung in einem Ruhezustand befindet, das Aus gang s signal des Digilog, das das Eingangssignal der Schaltungsanordnung bildet, sich auf einem durch die Linie 51 > die eine Stufe der Eingangs— spannung darstellt, wiedergegebenen Spannungspegel "befindet;. Weiterhin sei angenommen, daß das Ausgangssignal der Schaltungsanordnung eine Spannung ist, die durch die Linie 52 wiedergegeben wird, die eine Stufe der Ausgangsspannung darstellt. Im Ruhezustand ist die Spannung an der Verbindungsstelle Z gleich Null, wie es die Linie anzeigt. Endlich soll zur Zeit t^ der Taktgenerator dem Zähler des Digilog einen Taktimpuls 54· zuführen, so daß der Stand des Zählers 21a um Eins erhöht wird· Als Ergebnis erscheint am Ausgang des Digilog eine LSB-Ändemng, die durch eine Stufe 55 wiedergegeben wird. Unter Vernachlässigung des Spannungsabfalles an der D^ ode 42 ist die Verstärkmig des Eingangsverstärkers Ai so gewählt, daßthe circuit arrangement is in an idle state, the output s signal of the Digilog, which forms the input signal of the circuit arrangement, on one by the line 51> the one step of the entrance- represents voltage, reproduced voltage level "is located ;. It is also assumed that the output signal of the circuit arrangement is a voltage which is determined by the Line 52 is shown which is one stage of the output voltage represents. At rest, the voltage at junction Z is zero, as is the line indicates. Finally, at time t ^, the clock generator should dem Feed counter of the Digilog a clock pulse 54 · so that the reading of counter 21a is increased by one As a result, an LSB change appears at the output of the Digilog, which is reproduced by a stage 55. Under neglect of the voltage drop across the diode 42 is the Amplification of the input amplifier Ai chosen so that

_r REF
^GA1 ^β LSB" * _r REF
^G A1 ^β LSB "*

Sobald die LSB-Änderung im Eingangssignal erscheint, bringt das Ausgangssignal des Verstärkers Al die Verbindungsstelle Z auf das Potential +V^—,, wie es durch, die Linie 57 dargestellt ist, und es wird die Verbindungsstelle dttrch die in Durchlaßrichtung beaufschlagte Diode 42 auf dem Potential +V^j-, festgehalten· Das Potential +ν™-™ am Eingang des Integrators A2 bewirkt einen Anstieg von dessen Ausgangssignal, wie es durch die Linie 59 angezeigt ist. In dem Maße, wie die Ausgangs spannung ansteigt, nimmt das summierte Eingangssignal für den Eingangsverstärker A1 ab und es sinkt demnach auch LAs soon as the LSB change appears in the input signal, the output signal of the amplifier A1 brings the junction Z to the potential + V ^ - ,, as shown by the line 57, and the junction is dttrch the forward biased diode 42 on the potential + V ^ j-, recorded · The potential + ν ™ - ™ at the input of the integrator A2 causes its output signal to rise, as indicated by line 59. As the output voltage increases, the summed input signal for the input amplifier A1 decreases and L decreases accordingly

109847/1667109847/1667

Potential an der Klemme Z, wie es durch die Linie 61 dargestellt ist· Die Schleifenverstärkung der Schaltungsanordnung 20 und die Anstiegszeit der geschlossenen Schleife sind so gewählt, daß eine LSB-Änderung im Eingangssignal eine LSB-Änderung im Ausgangssignal in einer Zeit zur Folge hat, die im wesentlichen einem Drittel der Stufendauer gleich i3t. Infolgedessen "erscheint bei einer solchen Anordnung im Ausgangssignal eine LSBsÄnderung etwa um ein Drittel einer Stufendauer nach t,., wie es durch die Stufe 63 veranschaulicht ist.Potential at terminal Z, as indicated by line 61 is shown · The loop gain of the circuit arrangement 20 and the rise time of the closed loop are chosen so that an LSB change in the input signal results in an LSB change in the output signal in a time that is essentially one Third of the stage duration is equal to i3t. As a result, "appears in the output signal with such an arrangement an LSB change by about a third of a step duration after t,., as illustrated by stage 63 is.

Beim Fehlen von Ausgleichsvorgängen hat jede einzelne LSB-Änderung im Eingangssignal eine LSB-Änderung im Ausgangssignal nach Ablauf eines Drittels der Stufendauer zur Folge. Es sei nun angenommen, daß zur Zeit t~ dem Zähler ein Taktimpuls 65 zugeführt wird und daß infolge eines unsauberen Schaltens und/oder unsauberer digitaler Schaltsignale im Digilog am Eingang der Schaltungsanordnung eine positive Ausgleichsspannung 67 erscheint. Unabhängig von der tatsächlichen Amplitude der Ausgleichsspannung ist die Änderung am Eingang der Schaltungsanordnung stets größer als eine LSB-Änderung, weil bei Fehlen eines Ausgleichsvorganges am Eingang eine LSB-Änderung erscheint. Infolgedessen ist während der Gesamtdauer des Ausgleichsvorganges die Änderung am Eingang größer als eine LSB-Änderung. Demgemäß ist das verstärkte Aus gangs signal von A1 größer als +V^^ i*nd es wird infolgedessen die Verbindungsstelle Z von der in Durchlaßrichtung beaufschlagten Diode 42 auf demIn the absence of equalization processes, each individual LSB change in the input signal has an LSB change in the Output signal after a third of the stage duration has elapsed result. It is now assumed that a clock pulse 65 is supplied to the counter at time t ~ and that as a result improper switching and / or improper digital switching signals in the Digilog at the input of the circuit arrangement a positive compensation voltage 67 appears. Regardless of the actual amplitude of the Compensation voltage is the change at the input of the circuit arrangement always greater than an LSB change, because if there is no compensation process at the input, a LSB change appears. As a result, the change is on during the entire duration of the balancing process Input greater than an LSB change. Accordingly, the amplified output signal from A1 is greater than + V ^^ i * nd as a result, the connection point Z of the applied in the forward direction diode 42 on the

109 847/1667109 847/1667

Klemmpotential +V^-gj, festgehalten. Wie durch die Linie angedeutet, ist die Klemme Z während der gesamten Dauer dea Ausgleichsvorganges 67 auf +V™^ festgeklemmt.Clamping potential + V ^ -gj, recorded. Like through the line indicated, the terminal Z is clamped to + V ™ ^ during the entire duration of the compensation process 67.

Gemäß den Lehren der Erfindung, für die angenommen ist, daß die.Maximaldauer jedes Ausgleichsvorganges nicht größer ist als ein Drittel der Stufendauer, ist die Integratxonsgeschwindigkeit des Integrators so gesteuert, daß das Ausgangssignal des Integrators mit der Geschwindigkeit von einer LSB-Änderung in einemIn accordance with the teachings of the invention, which are believed to that the maximum duration of each equalization process is not is greater than a third of the stage duration, the integration speed of the integrator is controlled in such a way that that the output signal of the integrator with the speed of one LSB change in one

Drittel der Stufendauer zunimmt, solange die Verbin Third of the stage duration increases as long as the connection

dungsstelle Z auf dem Klemmpotential +Vp-p,·™ gehalten wird, und mit der gleichen Geschwindigkeit abnimmt, wenn die Verbindungsstelle Z auf dem Klemmpotential -Vrvrvp festgeklemmt ist. Es sei nun angenommen, daß die Rückflanke des Ausgleichsvorganges 67 zur Zeit t, erfolgt, deren Abstand von der Zeit tp gleich einem Drittel der Stufendauer ist.Application point Z held at the clamping potential + Vp-p, · ™ and decreases at the same rate when the connection point Z is at the clamping potential -Vrvrvp is stuck. It is now assumed that the trailing edge of the equalization process 67 at time t, takes place, the distance from the time tp is equal to a third of the stage duration.

Dem Vorstehenden ist zu entnehmen, daß während der Zeit von tp bis t, die Ausgangsspannung mit einer Geschwindigkeit von einer LSB-Änderung pro einem Drittel der Stufendauer zunimmt, wie es durch die Linie 71 angegeben ist· Infolgedessen ist zur Zeit t-2 der Ausgangspegel um eine LSB-Änderung über dem zur Zeit to herrschenden Pegel. Da außerdem der Eingangspegel sich um eine LSB-Änderung verändert hat, wie es die Linien 55 und 73 anzeigen, ist zur Zeit t* der Pegel an der Verbindungsstelle Z gleich Null," wie es die Linie 75 angibt· Infolgedessen ändert sich derFrom the foregoing, it can be seen that during the time from tp to t, the output voltage increases at a rate of one LSB change per one third of the step duration, as indicated by line 71. As a result, at time t-2, the output level is by an LSB change above the level prevailing at the time to. In addition, since the input level has changed by an LSB change, as indicated by lines 55 and 73, at time t * the level at junction Z is zero, "as line 75 indicates. As a result, the changes

667667

Ausgangspegel nicht weiter, wie es durch die horizontale Linie 77 angezeigt wird. Wenn die Dauer des Ausgleichsvorganges 67 geringer gewesen wäre als ein Drittel der Stufendauer, wie es durch die gestrichelte Linie 80 angedeutet ist, wäre die Änderung im Ausgangssignal am Ende des Ausgleichsvorganges kleiner als eine LSB-Änderung. Infolgedessen würde der Pegel an der Klemme Z auf einen über Null liegenden Pegel abfallen, wie es durch die Linie 81 angezeigt ist, und den Integrator veranlassen, seine Ausgangsspannung exponentiell zu erhöhen, wie es die Linie 82 angibt, bis eine vollständige LSB-Änderung erzeugt worden ist, als ob ein Ausgleichsvorgang niemals stattgefunden hätte»Output level no further as it is by the horizontal Line 77 is shown. If the duration of the equalization process 67 had been less than a third of the Step duration, as indicated by dashed line 80, would be the change in the output signal less than an LSB change at the end of the equalization process. As a result, the level at the terminal Z drop to a level above zero as indicated by line 81 and the integrator cause its output voltage to increase exponentially increase as indicated by line 82 until complete LSB change has been generated as if a balancing process had never taken place »

Dem Vorstehenden ist zu entnehmen, daß die Wirkung eines positiven Ausgleichsvorganges 67 von der erfindungsgemäßen Schaltungsanordnung eliminiert wird, denn trotz des Vorliegens eines Ausgleichsvorganges überschreitet die Ausgangsspannung niemals die Grenzen der gewünschten einen LSB-Änderung. Es sei ferner betont, daß dieser Erfolg unabhängig von der tatsächlichen Amplitude des positiven Ausgleichsvorganges eintritt, weil die Integrationsgeschwindigkeit auf eine LSB-Änderung pro Drittel einer Stufendauer begrenzt ißt, unabhängig von der Ampliv tude der Ausgleichsspannung· Solange also die Dauer des Ausgleichsvorganges ein Drittel der Stufendauer nicht überschreitet, bleibt die Änderung des Ausgangssignales innerhalb der gewünschten Grenzen. Von besonderer Bedeutung ist also, daß bei der erfindungsgemäßen Schaltungsanordnung die Energie des Ausgleichsvorganges eliminiert und nicht verteilt wird, wie es in den bekannten Anordnungen der Fall ist, bei denen RC-Filter verwendet werden.From the above it can be seen that the effect of a positive compensation process 67 is eliminated by the circuit arrangement according to the invention, because despite the existence of a compensation process, the output voltage never exceeds the limits of the desired an LSB change. It should also be emphasized that this success is independent of the actual amplitude of the positive compensation process occurs, because the integration speed on one LSB change per third a stage duration limited eats, regardless of the ampliv tude of the compensation voltage · So long as the duration of the compensation process is not a third of the step duration exceeds, the change in the output signal remains within the desired limits. Really important is therefore that in the circuit arrangement according to the invention, the energy of the compensation process is eliminated and not distributed, as is the case in the known arrangements in which RC filters be used.

109847/1667 ^#/· ■109847/1667 ^{# /} · ■

In dem Diagramm nach Pig. 4 ist weiter vorausgesetzt, daß der Taktimpuls 84 zur Zeit t^, den Zählerstand um Eins erhöht und eine LSB-Änderung des Eingangssignales ohne Ausgleichsvorgang bewirkt, wie es durch die Stufe veranschaulicht ist. Die Schaltungsanordnung spricht auf diese Änderung an und erhöht ihr Ausgangssignal um eine LSB-Änderung, die durch die Stufe 86 veranschaulicht ist· Es sei weiter angenommen, daß zur Zeit tu, zu der ein Taktimpuls 88 zugeführt wird, eine LSB-" Änderung des Eingangssignales stattfindet, wie sie durch die Linie 90 angezeigt wird und der ein negativer Ausgleichsvorgang 92 vorausgeht, dessen Amplitude größer ist als eine LSB-Änderung und dessen Dauer wiederum ein Drittel einer Stufendauer betragen soll·In the diagram after Pig. 4 is further assumed that the clock pulse 84 at time t ^, the counter reading One increases and causes an LSB change in the input signal without an equalization process, as is done by the stage is illustrated. The circuit arrangement responds to this change and increases its output signal by an LSB change, which is illustrated by the step 86 · It is further assumed that at the time do, to which a clock pulse 88 is applied, an LSB "change in the input signal takes place as it does indicated by line 90 and the one negative Compensation process 92 precedes, the amplitude of which is greater than an LSB change and its duration in turn should be a third of a stage duration

Wenn die Ausgleichs spannung dem Eingang der Schaltungsanordnung zugeführt wird, bringt das verstärkte Ausgangssignal wegen der Amplitude und der negativen Polarität der Ausgleichsspannung die Verbindungsstelle Z auf einen unter -Vggp liegenden Pegel, so daß die Verbindungsstelle Z über die in Durchlaßrichtung vorgespannte Diode 44 auf dem Klemmpegel "Vjvgj, festgehalten wird, wie es die Linie 94· anzeigt. Während die Verbindungsstelle Z sich auf dem Klemmpegel "Vp^ri befindet, nimmt das Ausgangs signal des Integrators mit einer Geschwindigkeit von einer LSB-Änderung pro einem Drittel der Stufendauer ab, wie es die Linie 96 wiedergibt, so daß am Snde des Ausgleichs Vorganges 92 zur Zeit t,- das Aus gangs signal um eine LSB-Änderung vermindert wordenWhen the equalizing voltage is fed to the input of the circuit arrangement, it brings the amplified output signal because of the amplitude and the negative polarity of the equalizing voltage, the connection point Z to a level below -Vggp, so that the junction Z is held at the clamp level "Vjvgj" via the forward-biased diode 44 as indicated by line 94 ·. While the liaison Z is at the clamping level "Vp ^ ri, takes the output signal of the integrator at a rate from one LSB change per one third of the stage duration, as line 96 shows, so that at the end of the equalization process 92 at time t, - that Output signal has been reduced by one LSB change

109847/1667109847/1667

ist· Zu diesem Zeitpunkt beträgt die Differenz zwischen den Eingangs- und AusgangsSignalen zwei LSB-Änderungen· Infolgedessen bringt das verstärkte Ausgangssignal des Eingangsverstärkers A1 die Verbindungsstelle Z auf ein positives Potential, so daß die Verbindungsstelle von der Diode 4-2 auf das durch die Linie 98 angegebene positive Klemmpotential +VgT₃Ji festgeklemmt wird. Als Ergebnis nimmt das Ausgangs signal des Integrators um eine LSB-Änderung pro Drittel der Stufendauer zu, wie es durch die Linie 101 angegeben ist, bis zur Zeit t«, die um zwei Drittel der Stufendauer nach der Zeit t,-liegt, die Differenz zwischen Eingangs- und Ausgangsspannung nur noch eine LSB-Änderung beträgt· Nach diesem Zeitpunkt hält der Anstieg des Ausgangssignales des Integrators an, um die gewünschte Erhöhung der Ausgangsspannung um eine LSB-Änderung innerhalb des letzten Drittels der Stufendauer zu bewirken· Das Ausgangssignal erreicht den gewünschten Pegel am Ende der Stufendauer, als ob ein negativer Ausgleichsvor— gang 93 niemals stattgefunden hatte. Der gewünschte Pegel ist durch die gestrichelte Linie 102 angegeben·is · At this point the difference between the input and output signals is two LSB changes · As a result, the amplified output signal of the input amplifier A1 brings the connection point Z to a positive potential, so that the connection point from the diode 4-2 to that through the line 98 specified positive clamping potential + VgT ₃ Ji is clamped. As a result, the output signal of the integrator increases by one LSB change per third of the stage duration, as indicated by the line 101, up to the time t ", which is two-thirds of the stage duration after the time t, the difference There is only one LSB change between input and output voltage · After this point in time, the output signal of the integrator continues to rise in order to bring about the desired increase in output voltage by an LSB change within the last third of the step duration · The output signal reaches the desired Level at the end of the stage duration, as if a negative equalization process 93 had never taken place. The desired level is indicated by the dashed line 102

Es ist zu bemerken, daß unter den ungünstigsten Bedingungen, nämlich einer stark negativen Ausgleichsspannung von Maximaldauer, nämlich einem Drittel der Stufendauer, die maximale Abweichung des Ausgangs— signales von dem gewünschten Wert zwei LSB-Änderungen am Ende des ersten Drittels der Stufendauer beträgt, während dem der negative Ausgleichsvorgang stattfindet. Selbst unter diesen extremen Bedingungen wird jedochIt should be noted that under the most unfavorable conditions, namely a strongly negative equalizing voltage of maximum duration, namely one third of the Step duration, the maximum deviation of the output signal from the desired value, two LSB changes at the end of the first third of the stage duration, during which the negative equalization process takes place. However, even under these extreme conditions

109847/1667109847/1667

der gewünschte Ausgangspegel am Ende der Stufendauer erreicht. In der Praxis wird das Ausgangssignal der Schaltungsanordnung dem Ablenkverstärker 22 zugeführt, indem eine gewisse Filterung und Glättung stattfindet. Infolgedessen wjLrd die maximal mögliche Abweichung von zwei LSB-Änderungen während eines Teiles der Stufendauer geglättet, so daß ihre Wirkung auf den abgelenkten Strahl selbst unter den strengsten Anforderungen für eine genaue Strahlablenkung nicht bemerkbar ist.the desired output level at the end of the stage duration achieved. In practice the output signal will be the Circuit arrangement fed to the deflection amplifier 22, in which a certain filtering and smoothing takes place. As a result, the maximum possible deviation of two LSB changes during part of the stage duration is wjLrd smoothed so that their effect on the deflected beam for even the most stringent requirements an exact beam deflection is not noticeable.

Zusammenfassend kann festgestellt werden, daß die vorstehend beschriebene neue Schaltungsanordnung einen Eingangsverstärker und einen Integrator umfaßt, dessen Ausgangssignal auf den Eingang des Verstärkers rückgekoppelt wird. Eine Spannung mit einem treppenförmigen Verlauf, die an den Vorderflanken der Stufen positive oder negative Ausgleichsspannungen aufweisen mag, wird dem Eingang zugeführt. Die Bandbreite der von der Schaltungsanordnung gebildeten geschlossenen Schleife ist als Funktion der Stufendauer gewählt, während die Zeitkonstante der geschlossenen Schleife so gewählt ist, daß bei Fehlen eines Ausgleichsvorganges eine Änderung des Eingangssignales in Höhe einer LSB-Änderung im Ausgangssignal eine im wesentlichen vollständige LSB-Änderung in einem ausgewählten Bruchteil, beispielsweise einem Drittel, der Stufendauer zur Folge hat. Die Schaltungsanordnung umfaßt eine Klemmeinrichtung, die das Eir^ gangssignal für den Integrator auf einen Klemmpegel + Vggj, festhält, wenn die Differenz zwischen Eingangsund Ausgangssignal eine LSB-Äriderung oder mehr beträgt,In summary, it can be stated that the above described new circuit arrangement comprises an input amplifier and an integrator, the Output signal fed back to the input of the amplifier will. A tension with a staircase-shaped course, which is positive on the leading flanks of the steps or may have negative equalization voltages, is fed to the input. The bandwidth of the circuit arrangement The closed loop formed is chosen as a function of the stage duration, while the time constant the closed loop is chosen so that in the absence of a compensation process a change in Input signal in the amount of an LSB change in the output signal a substantially complete LSB change in a selected fraction, for example one Third, which results in the duration of the steps. The circuit arrangement comprises a clamping device which the Eir ^ output signal for the integrator to a clamp level + Vggj, if the difference between input and Output signal is an LSB match or more,

10 9847/16 6710 9847/16 67

um die Integrationsrate auf eine LSB-Änderung des Ausgangssignales pro ausgewähltem Bruchteil der Stufendauer zu begrenzen· Unter der Annahme, daß keiner der Ausgleichsvorgänge eine Dauer hat, die ein Drittel der Stufendauer überschreitet, ist der Bruchteil ein Drittel. Bei einer solchen Anordnung wird die Wirkung eines positiven Ausgleichsvorganges, unabhängig von dessen Amplitude, vollständig eliminiert· Die Wirkung eines negativen Ausgleichsvorganges wird selbst unter den ungünstigsten Bedingungen, nämlich einer großen Amplitude und einer maximalen Dauer, erheblich vermindert. Selbst unter diesen Bedingungen ist die maximale Abweichung von dem gewünschten Ausgangspegel nie größer als zwei LSB-Änderungen.to adjust the integration rate to an LSB change in the Output signal per selected fraction of the stage duration · Assuming that none of the clearing operations has a duration that exceeds a third of the stage duration, the fraction is a third. With such an arrangement the effect of a positive compensation process, regardless of its amplitude, is completely eliminated The effect of a negative equalization process is even under the most unfavorable conditions, namely a large amplitude and a maximum duration, significantly reduced. Even under these conditions the maximum deviation from the desired output level is never greater than two LSB changes.

Es ist besonders zu erwähnen, daß die von den Dioden 42 und 44 und den Schaltern 43 und 45 gebildete Klemmschaltung die maximale Integrationsgeschwindigkeit auf eine positive oder negative LSB-Änderung pro Drittel der Stufendauer begrenzt, indem das Potential an der Verzweigungsstelle Z auf einen Bereich zwischen den Klemmpotentialen +V-mro begrenzt wird. Durch Öffnen der Schalter 43 und 45 durch ein geeignetes Signal auf der Leitung 46 kann die Klemmschaltung gesperrt werden, um der Schaltungsanordnung die Möglichkeit zu geben, auf Spannungsänderungen anzusprechen, die größer als eine LSB-rÄnderung sind. Solch eine Möglichkeit ist anzustreben, weil sie die Schaltungsanordnung in den Stand setzt, sich schnell ändernde Ausgangssignale zu liefern, wenn sehr schnelle Positionsdaten für Symbole zur Strahlablenkung zu verarbeiten sind. Solche DatenIt should be mentioned in particular that the clamping circuit formed by the diodes 42 and 44 and the switches 43 and 45 the maximum integration speed to a positive or negative LSB change per third the stage duration is limited by the potential at the branch point Z to a range between the Terminal potentials + V-mro is limited. By opening the switches 43 and 45 by a suitable signal the clamping circuit can be blocked on the line 46 in order to give the circuit arrangement the possibility of respond to voltage changes that are greater than an LSB change. Such a possibility is to strive for because it enables the circuit arrangement to respond to rapidly changing output signals deliver when very fast position data for symbols for beam deflection are to be processed. Such data

10 9847/166710 9847/1667

können dem Eingang des Verstärkers A1 durch ein oder mehrere Widerstände, wie beispielsweise die Widerstände 111 und 112, von ein oder mehreren Stellungsdatenquellen 113 und 114 zugeführt werden.can be connected to the input of amplifier A1 through an or multiple resistors, such as resistors 111 and 112, from one or more position data sources 113 and 114 are fed.

In einer solchen Anordnung arbeitet die neuartige Schaltungsanordnung 20 als Ablenkspaimungs-Summierverstärker, indem sie die Ablenkspannungen der Symbole und die Spannungen vom Digilog für die Strahlstellung zu einem zusammengesetzten Ablenksignal summiert. Demnach werden ' durch die Erfindung auch die Probleme eliminiert, die "bisher bei der Verwendung getrennter Verstärker vorhanden waren. Es sei erwähnt, daß außer zu den Zeiten, zu denen die Verbindungsstelle Z zur Eliminierung der Wirkungen von Ausgleichsvorgängen auf den Klemmp^tentialen +Vtvpji gehalten wird, die Bandbreite der Schaltungsanordnung die gleiche ist, wenn ihr das Ausgangssignal des Digilog oder die'Ausgangssignale der Stellungsdatenquellen zugeführt werden·In such an arrangement, the novel circuitry 20 functions as a deflection-spinning summing amplifier by summing the deflection voltages of the symbols and the voltages from the Digilog for beam position into a composite deflection signal. Thus' by the invention, the problems are eliminated, the "previously separate when using amplifiers were available. It should be noted that in addition to the times at which the connection point Z to eliminate the effects of transients on the Klemmp ^ tentialen + Vtvpji the bandwidth of the circuit arrangement is the same when the output signal of the Digilog or the output signals of the position data sources are fed to it.

Es versteht sich, daß die jeweilige Verwirklichung der Schaltungsanordnung 20 zum Erzielen einer gegebenen Bandbreite von der zu erwartenden, maximalen Taktfrequenz des Digilog 21 oder der höchsten Geschwindigkeit abhängt, mit der die Symbolstellungsdaten zugeführt werden. Auch die Ansprechzeit der geschlossenen Schleife ist in Abhängigkeit von der tolerierbaren Ansprechzeit des Aus gangs signal es auf eine Stufenspannung gewählt. Im folgenden wird eine spezielle Ausführungsform der Schaltungsanordnung 20, die tatsächlich verwirklicht worden ist, anhand der Fig. 5 und beschrieben· Bei dieser speziellen Ausführungsform hatteIt is understood that the respective realization of the Circuit arrangement 20 for achieving a given bandwidth from the expected maximum clock frequency of the Digilog 21 or the highest speed with which the symbol position data is fed will. The response time of the closed loop also depends on the tolerable one Response time of the output signal it has been selected to a step voltage. The following is a special Embodiment of the circuit arrangement 20, which has actually been implemented, with reference to FIGS. 5 and described · In this particular embodiment had

10 9 8 4 7/166710 9 8 4 7/1667

die Schaltungsanordnung eine Bandbreite von 20 MHz und eine Ansprechzeit der geschlossenen Schleife von etwa 17 ns.the circuit arrangement has a bandwidth of 20 MHz and a closed loop response time of about 17 ns.

Fig. 5 zeigt das Schaltbild des Eingangsverstärkers Al, wogegen Fig. 6 das Schaltbild des Integrators A2 wiedergibt. In beiden Figuren sind die Werte der verschiedenen Widerstände und Kondensatoren, die Typen der Transistoren und Dioden sowie die Werte der verschiedenen Potentialquellen angegeben. Kurz gesagt, bilden die Transistoren Q1 bis Q4 einen Differentialverstärker mit hoher Mngangsimpedanz, der am Kollektor des Transistors tJ3 ein verstärktes Ausgangs signal des auf der leitung 32 der Basis des Transistors Q1 zugeführten, vom Digilog 21 empfangenen Eingangs signal es liefert· Der Transistor Q5» der in Basisschaltung betrieben ist, dient der Impedanztransformation· Der Transistor Q6 in Emitterschaltung bildet eine Gegenwirkleitwertstufe und liefert über den Transistor Q7» der wieder der Impedanztransformation dient, einen Strom an die Verbindungsstelle Z, der eine Funktion der seiner Basis zugeführten Signalamplitude ist.Fig. 5 shows the circuit diagram of the input amplifier A1, whereas FIG. 6 shows the circuit diagram of the integrator A2. In both figures the values are different Resistors and capacitors, the types of transistors and diodes and the values of the various potential sources specified. In short, the transistors Q1 to Q4 form a differential amplifier with a high input impedance, the one at the collector of transistor tJ3 amplified output signal of the on line 32 of the Base of the transistor Q1 supplied, input signal received by the Digilog 21 it supplies · The transistor Q5 » which is operated in the basic circuit is used for impedance transformation The transistor Q6 in the emitter circuit forms a counteractive conductance stage and supplies via the Transistor Q7 »which again serves the impedance transformation, a current to the connection point Z, the one Is a function of the signal amplitude fed to its base.

Gemäß Fig. 5 enthält der Schalter 43 einen npn-Ausgangstransistor Q8, dessen Kollektor-Emitter-Strecke «wischen die Diode 42 und Masse geschaltet ist. _r Die Basis dieses Transistors ist mit anderen Schaltungsteilen des elektronischen Schalters verbunden· Im Betrieb dient ein geeigneter Impuls auf der Leitung 46 dazu, den Schalter 43 zu betätigen und dadurch den Transistor Q8 in den gesättigten Zustand zu bringen, um die Verbindungsstelle Z effektiv festzuklemmen, so daß eine positive SpannungAccording to FIG. 5, the switch 43 contains an npn output transistor Q8, the collector-emitter path of which is connected between the diode 42 and ground. _r The base of this transistor is connected to other circuit parts of the electronic switch.In operation, a suitable pulse on the line 46 is used to operate the switch 43 and thereby bring the transistor Q8 into the saturated state in order to effectively clamp the connection point Z, so that a positive voltage

109847/1667109847/1667

an dieser Stelle nicht den Spannungsabfall an der Diode 42 und den Transistor Q8 überschreiten kann/ Demnach bestimmt der Spannungsabfall an der Diode 4-2 und dem Transistor Q8 das Kl equipotential +Vjvgj,, auf dem die Verbindungsstelle Z gehalten wird. Mit anderen Worten wird die Verbindungsstelle Z auf einer gegen Masse positiven Spannung gehalten, die gleich dem Spannungsabfall an der Diode 42 und dem Transistor Q8 ist. ·at this point not the voltage drop on the Diode 42 and transistor Q8 may exceed / Accordingly, the voltage drop across diode 4-2 determines and the transistor Q8 the Kl equipotential + Vjvgj ,, on which the connection point Z is held. In other words, the connection point Z is on a counter Ground positive voltage is held that is equal to the voltage drop across diode 42 and transistor Q8 is. ·

In ähnlicher Weise enthält der Schalter 45 einen pnp-Ausgangstransistor Q9» der sich im Sättigungszustand befindet, wenn der Schalter 45 eingeschaltet wird. Wenn also das Potential an der Verbindungsstelle Z negativ ist, wird es auf dem Spannungsabfall an der Diode 44 und dem Transistor Q9 festgeklemmt. Infolgedessen kann dieser Spannungsabfall als Klemmpotential ^Vpjgj, betrachtet werden. Es sei darauf hingewiesen, daß die Basen der Transistoren Q8 und Q9 selbstverständlich nicht offen, sondern mit vorhergehenden Transistoren der Schalter 43 und 45 verbunden sind. Da jedoch solche Schalteranordnungen bekannt sind, sind nur die Transistoren Q8 und Q9 dargestellt, um deren Kollektor-Emitter-Strecken zu zeigen, die für einen Teil des Spannungsabfalles verantwortlich sind, der die Klemmpotentiale +V™^ und -Vjvgj, definiert. Es versteht sich, daß jede Ausführungsform von Schaltern 43 und 45 verwendet werden kann, um die Transistoren Q8 und Q9 zur Sättigung zu bringen, wenn ein Schaltimpuls oder Schaltpegel auf der Leitung 46 vorhanden ist.Similarly, switch 45 includes one pnp output transistor Q9 »which is in the saturation state when the switch 45 is on will. So if the potential at junction Z is negative, it will be on the voltage drop clamped to diode 44 and transistor Q9. As a result, this voltage drop can be seen as a clamping potential ^ Vpjgj, to be considered. It should be noted that the bases of the transistors Q8 and Q9 are of course not open, but with preceding ones Transistors of switches 43 and 45 connected are. However, since such switch arrangements are known, only the transistors Q8 and Q9 are shown to their collector-emitter paths show that for part of the voltage drop are responsible for the terminal potentials + V ™ ^ and -Vjvgj. It is understood that each embodiment switches 43 and 45 can be used can allow transistors Q8 and Q9 to saturate bring when a switching pulse or switching level is present on line 46.

109847/166109847/166

Bei der in Fig· 6 dargestellten Ausführungsform enthält der Integrator als Verstärker A2 einen Differentialverstärker mit hoher Eingangsimpedanz, der aus den Transistoren Q10 bis Q13 "besteht· Das Ausgangssignal des Verstärkers am Kollektor des Transistors Q11 wird über einen Transistor Q/14- in Basisschaltung, der zur Impedanztransformation dient, einem als Emitterfolger geschalteten Transir stör Q15 zugeführt. Das Ausgangssignal des Verstärkers A2 wird demnach am Emitter des Transistors Q15 erhalten. Bei dem dargestellten Ausführungsbeispiel wird die Integrationsgeschwindigkeit vom Wert des Widerstandes R,, der 5»1 k-Q.beträgt, und dem Wert des Kondensators C., der 62 pF beträgt, bestimmt, Der Rückkopplungswiderstand 40 ist in Fig. 5 dargestellt und besteht aus einem Widerstand von 820-ίλ, der in Serie zu einem einstellbaren Widerstand von 200 Q geschaltet ist. Der letzte Widerstand wird dazu benutzt, die Verstärkung der geschlossenen Schleife so einzustellen, daß bei einer vorgegebenen Spannungsstufe am Eingang eine gewünschte Spannungsstufe am Ausgang erzeugt wird·In the embodiment shown in FIG If the integrator contains a differential amplifier with high input impedance as amplifier A2, which consists of transistors Q10 to Q13 "· The Output signal of the amplifier at the collector of the Transistor Q11 is connected through a transistor Q / 14- in Basic circuit, which is used for impedance transformation, a Transir connected as an emitter follower disturb Q15 supplied. The output of the amplifier A2 is therefore at the emitter of transistor Q15 obtain. In the illustrated embodiment, the integration speed is from the value of the Resistance R ,, which is 5 »1 k-Q., And the value of the capacitor C., which is 62 pF, is determined The feedback resistor 40 is shown in Fig. 5 and consists of a resistor of 820-ίλ, which is connected in series to an adjustable resistance of 200 Ω. The last resistance becomes it used to adjust the gain of the closed loop so that at a given voltage level at the input a desired voltage level on the Output is generated

Es sei betont, daß die in den Fig. 5 und 6 dargestellte, spezielle Ausführungsform als ein Beispiel für eine tatsächliche Verwirklichung der Lehren der Erfindung vorgestellt wurde und nicht den Zweck hat, die Erfindung zu beschränken. Bei Bedarf kann beispielsweise das Eingangssignal einem Differentialverstärker zugeführt werden, wie beispielsweise dem in Fig. 7 darge-It should be emphasized that the shown in Figs. 5 and 6, specific embodiment as an example of actually practicing the teachings of the invention and is not intended to limit the invention. If necessary, for example the input signal can be fed to a differential amplifier, such as the one shown in FIG.

109847/ 1667109847/1667

stellten Verstärker 110, dessen beide Ausgangssignale so festgeklemmt sind, daß ihre Differenz eine bestimmteput amplifier 110, both of its output signals are so clamped that their difference is a definite one

Spannung nicht überschreiten kann. Diese beiden Ausgangssignale können einem Differential-Integrator zugeführt werden, der von einem zwei Eingänge und zwei Ausgänge aufweisenden Differentialverstärker 112 in "Verbindung mit je einem Kondensator G^ zwischen je einem Paar zugeordneter Ausgänge und Eingänge aufweist und außerdem auch je einen Widerstand R. in den zu den Eingängen führenden Leitungen. Vorzugsweise werden die Differenz-Ausgangs Signale über zwei Emitterfolger Q16 und Q17 abgegeben.Voltage cannot exceed. These two output signals can be fed to a differential integrator which has a differential amplifier 112 having two inputs and two outputs in connection with a capacitor G ^ between each pair of associated outputs and inputs and also has a resistor R in each The differential output signals are preferably emitted via two emitter followers Q16 and Q17.

Bei der Schaltungsanordnung nach Pig. 7 sind die vorher beschriebenen Schalter 43 und 45 durch einen Feldeffekttransistor 115 ersetzte Der Widerstand v15 bildet den Rückkopplungswiderstand und es werden Widerstände 116 und 117j die gleich sind, dazu benutzt* echte Differenz-Ausgangssignale an den Emittern der Emitterfolger Q16 und Q17 bei einem einzigen Eingangssignal für den Verstärker 110 zu erzeugen, indem diese Ausgangssignale summiert und zu dem nicht umkehrenden Eingang (+) des Verstärkers 110 zurückgeführt werden. Das Ausführungsbeispiel nach S¹Xg. 7 zeigt eine andere mögliche Verwirklichung der Lehren der Erfindung auf.With the circuit arrangement according to Pig. 7, the previously described switches 43 and 45 are replaced by a field effect transistor 115 The resistor v15 forms the feedback resistor and resistors 116 and 117j, which are the same, are used for * real difference output signals at the emitters of the emitter followers Q16 and Q17 with a single input signal for amplifier 110 by summing these output signals and feeding them back to the non-inverting input (+) of amplifier 110. The embodiment according to S ¹ Xg. 7 shows another possible implementation of the teachings of the invention.

Es ist demnach zu beachten, daß durch die vorliegende Erfindung die Energie von Ausgleichsvorgängen durch eine nicht lineare Technik eliminiert und nicht wie bisher verteilt wird» Bisher wurde angenommen, daß die Maximaldauer der Ausgleichsvorgänge nicht größer istIt should therefore be noted that by the present invention, the energy of balancing processes through a non-linear technique is eliminated and not distributed as before »Up until now it was assumed that the The maximum duration of the clearing processes is not greater

109847/1667109847/1667

als ein Drittel der Stufendauer und daß die Integrationsgeschwindigkeit eine LSB-Änderung pro Drittel der Stufendauer "beträgt. In solch einem Fall ist am Ende einer jeden Stufendauer die Wirkung jedes Ausgleichsvorganges, unabhängig von seiner Amplitude oder Polarität, vollständig eliminiert. Die genannten Annahmen wurden Jedoch nur zum Zwecke der Erläuterung gemacht. Es versteht sich, daß in der Praxis die Integrationsgeschwindigkeit von der beschriebenen abweichen kann. Mit einer Ladegeschwindigkeit von einer LSB-Änderung pro einem Drittel der Stufendauer wird eine bedeutende Ver·«· minderung der Wirkung von Ausgleichsvorgängen auch dann erzielt, wenn die maximale Dauer der Ausgleichsvorgänge größer ist als ein Drittel der Stufendauer. Jedoch wird in dem letztgenannten Fall eine volle Eliminierung der Ausgleichsvorgänge nicht erreicht.than a third of the stage duration and that the speed of integration one LSB change per third of the step duration ". In such a case, is on At the end of each stage duration, the effect of each equalization process, regardless of its amplitude or polarity, completely eliminated. The mentioned However, assumptions have been made for the purpose of illustration only. It goes without saying that in practice the integration speed may differ from the one described. With a loading speed of one LSB change per a third of the stage duration will be a significant Reduction of the effect of clearing processes also achieved if the maximum duration of the clearing processes is greater than a third of the stage duration. However, in the latter case there is a full elimination of the Adjustments not achieved.

109847/1667109847/1667

Claims

Circuit arrangement for suppressing the effect of equalizing processes on the leading edges of the steps of a voltage which changes in steps, characterized in that the circuit arrangement has an amplifier (A1), the input of which is supplied with the voltage which changes in steps, a connected to the output of the amplifier (A1) connected integrator (A2, O _x.), whose output is the input of the V _era tärkers (Al) fed back and connected to the connection point (Z) between the amplifier (A1) and integrator (A2, CL) clamping circuit (42, 43, 44, 45) which limits the integration speed of the integrator to a fixed value when the output signal of the amplifier is outside a predetermined voltage range.

2. Circuit arrangement according to claim 1, characterized in that the clamping circuit (42, 43, 44, 45) holds the input signal of the integrator (A2, C.) at a clamping potential Vp-cyp when the potential at the junction (Z) im essentially equal to or w greater than Vjrpn ?, and at a clamping potential "-Vre]? if the potential at the junction is essentially equal to or less than -

3 · Circuit arrangement according to claim 1 or 2, characterized in that the maximum duration of a compensation process is not greater than a third of the duration of the shortest stage of the amplifier (A1)

109847/1667

supplied voltage and the fixed value of the Integration speed a step amplitude per third of the duration of the shortest level.

4. Circuit arrangement according to claims 1 to 3 * characterized in that the "gain factor G of the amplifier (Al)

1 step amplitude

and the rise time of the closed ones formed by the amplifier (A1) and the integrator (A2, C.) Loop in the absence of a terminal potential Vn-, or ~ * VreF at the junction (Z) essentially is equal to one third of the stage duration.

Circuit arrangement according to one of the preceding claims, characterized in that the clamping circuit (42, 43, 44, 45) two diodes (42 and 44) contains and the positive clamping potential + V ^ -g-p one Puncture at least the voltage drop across the first of the two diodes is when this first diode (42) is acted upon in the forward direction, and the negative clamping potential -V ™ hilft at least one function of the voltage drop across the second of the two diodes is »when the second diode (44) is in the forward direction is acted upon

109847/166

Lee rs e i teLee on the back