DE2117340C3

DE2117340C3 - Transponder with a single shift register for decoding and coding

Info

Publication number: DE2117340C3
Application number: DE19712117340
Authority: DE
Inventors: Michel Pierre Georges Boulogne Geesen (Frankreich)
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1970-04-17
Filing date: 1971-04-08
Publication date: 1976-07-29

Description

4545

Die Erfindung betrifft einen Transponder, insbesondere für Sekundärradarsysteme oder Freund-Feind-Erkennungssysteme (»IFF«), mit einer Empfangseinrichtung mit einem Decoder, der dann ein Signal abgibt, wenn mindestens eine von mehreren Arten von Abfrageimpulspaaren erkannt wird, und mit einer Sendeeinrichtung mit einem Coder zur Erzeugung eines Antwortinipulspaares und einer zwischen den beiden Antwortimpulsen liegenden, von der Art der Abfrageimpulspaare abhängigen binärcodierten Impulsfolge, bei dem die Decodierung und die Codierung mit einem einzigen Schieberegister erfolgt. The invention relates to a transponder, in particular for secondary radar systems or friend-foe detection systems ("IFF"), with a receiving device with a decoder that emits a signal when at least one of several Types of interrogation pulse pairs is recognized, and with a transmitting device with a coder for generating of a pair of response pulses and one between the two response pulses, of the type of interrogation pulse pairs dependent binary-coded pulse train, in which the decoding and coding takes place with a single shift register.

Ein derartiger Transponder ist in der FR-PS 82 954 beschrieben.Such a transponder is described in FR-PS 82 954.

Bei vielen Radarsystemen wird ein Transponder verwendet, d. h. eine Einrichtung, welche nach der Aufnahme von Abfrageimpulsen Antwortinipulse gemäß einem vorgegebenen Code aussendet. Mit solchen sekundären Radarsystemen erhält man weitaus bessere Ergebnisse als mit den Echos der normalen Radargeräte Bei gleichzeitiger Verwendung emes normalen Radargerätes und eines Sekundärradarsvstemes mit einem Transponder ergeben sich verschiedene Möglichkeiten zur Auswertung der beiden Echos, beispielsweise die überlagerung ihrer Bilder an einem einzigen Anzeigegerät.
Bei einem Radargerät ist die Entfernung zwischenIn many radar systems, a transponder is used, that is to say a device which, after receiving interrogation pulses, sends out response pulses in accordance with a predetermined code. With secondary radar systems of this kind one obtains far better results than with the echoes of normal radar devices.When using a normal radar device and a secondary radar system with a transponder at the same time, there are various options for evaluating the two echoes, for example superimposing their images on a single display device.
For a radar, the distance is between

Gerät und Ziel durch die Formel d = ' ₂" gegeben.Device and destination given by the formula d = ' ₂ ".

wobei 7 0 die theorexische 7eit zwischen der Anstiessflanke des Sendemodulationsimpulses und der Anstieesflanke des erkannten Video-Impulses nach der Aufnahme des Echos ist Ic- = Funkwellengeschwin-where 7 0 is the theoretical time between the abutment edge of the transmission modulation pulse and the rising edge of the detected video pulse the recording of the echo is Ic- = radio wave speed

Diese Zeit 70 ist mit einem Fehler I 70 behaftet, der hauptsachlich von Schwankungen der Anstiegv flanken des Sende- oder des Empfangsimpulses (im englischen Sprühbereich wird diese Erscheinung mit »jitter« bezeichnet) und von den Abmessungen der Form und der Art des Zieles herrührt. Der Maximalwert von 170 bestimmt die Meßgenauigkeit des Radargerätes.This time 70 is afflicted with an error I 70 , which mainly results from fluctuations in the rising edges of the transmit or receive pulse (in the English spraying area this phenomenon is called "jitter") and from the dimensions of the shape and type of target. The maximum value of 170 determines the measuring accuracy of the radar device.

Bei Sekundärradargeräten mit Transpondern. wie sie beispielsweise in der Navigation und insbesondere tür t-reund-t-einü-Erkennungssymeine vciwcuuci weiden, arbeitet man nicht mit einem einzigen Impuls, sondern mit Doppelimpulsen, die einen festen Abstand haben.For secondary radars with transponders. as they are, for example, in navigation and in particular door t-reund-t-au-recognition symeine vciwcuuci pastures, one does not work with a single impulse, but with double impulses that are a fixed distance apart to have.

Zwischen dem Empfang eines Abfrageimpulspaares und der Aussendung des ersten Impulses dei Antwortimpulsfolge vergeht eine gewisse Zeit 7 1, deren Wert von den Bauteilen des Transponders abhängt: Empfänger. Abfragedecoder. Antwortcoder. Sender und die zwischen diesen liegenden Schaltkreise.Between the receipt of an interrogation pulse pair and the transmission of the first pulse of the response pulse train a certain time elapses 7 1, the value of which depends on the components of the transponder: Receiver. Query decoder. Response encoder. Transmitter and the circuits between them.

In der Sekundärradar-Bodenstation wird die Zeit Null als die Zeit definiert, zu der Jic Anstiegsflanke eines der beiden Abfrageimpulse — im allgemeinen der zweite — auftritt. Die gemessene Verzögerung wird dann = 70 + 7 1; ist 71 genau bekannt, dann ist es immer möglich, diese Zeit zu berücksichtigen und die Nutzzeit 70 zu ermitteln. Die Zeit 7 1 ist ebenfalls mit einem Fehler 171 behaftet, so daß der Gesamtfehler, der bei der Entfernungsmessung auftritt, gleichIn the secondary radar ground station, time zero is defined as the time at the Jic rising edge one of the two interrogation pulses - generally the second - occurs. The measured delay then = 70 + 7 1; is exactly 71 known, then it is always possible to take this time into account and to determine the useful time 70. The time 7 is 1 also afflicted with an error 171, so that the Total error that occurs in the distance measurement is the same

170+ 171170+ 171

ist.is.

Es ist daher notwendig. I T 1 innerhalb bekannter Grenzwerte zu halten, die sich nach der gewünschten Genauigkeit richten.It is therefore necessary. I T 1 to be kept within known limits that depend on the desired accuracy.

I 7 1 setzt sich im wesentlichen aus drei Faktoren zusammen. Eine Fehlerquelle ist die Veränderung derI 7 1 is essentially composed of three factors. One source of error is changing the

ss Sienallaufzeiten im Transponder: eine zweite ist eine Langzeitunstabilität, die von dem Altern der Bauelemente, von Temperatureinflüssen, von den langsamen Schwankungen der Netzgeräte usw. herrührt; die letzte Fehlerquelle sind die kurzzeitigen Un-Stabilitäten (»jitter«), die vom Rauschen der Schaltelemente, von den schnellen Änderungen der Netzgeräte und hauptsächlich von den digitalen Schaltungen, die im Decoder und im Coder verwendet werden, herrühren.ss operating times in the transponder: a second is one Long-term instability caused by the aging of the components, the effects of temperature, the slow ones Fluctuations in power supplies etc; the last source of error are the short-term instabilities (»Jitter«) caused by the noise of the switching elements, by the rapid changes in the power supply units and mainly from the digital circuits used in the decoder and encoder, originate.

Für Sekundärradargeräte mit Transpondern sind die zusätzlichen Werte für Γ1, Tür I TX insgesamt und für den »jitter«-Anteil von I T 1 durch die ICAO festgelegt. Für Transponder, die in der Luftverkehrs-For secondary radars with transponders, the additional values for Γ1, door I TX in total and for the "jitter" part of I T 1 are specified by the ICAO. For transponders used in the aviation

2i 173402i 17340

überwachung eingesetzt werden, ist danach 7 I gleich 3;is ± (1.5.-is; der Toleranzwert ±0.5 sind die zulässigen Grenzen fur ITl.monitoring are used, 7 I is then the same 3; is ± (1.5.-is; the tolerance value ± 0.5 are the permissible Limits for ITl.

Für den »jitter« allein sind höchstens t. 0.1 ^s :maelassen. fcs ist die Aufgabe der Erfindung, die (ienauigkeit des bekannten Transponders zu erhöhen und den Wert von IT 1 möglidv>t kiein zu machen.For the »jitter« alone there is a maximum of t. 0.1 ^ s : leave. The object of the invention is to increase the accuracy of the known transponder and to make the value of IT 1 possible> t kiein.

Die Erfindung ist dadurch gekennzeichnet, daß zusätzlich eine quantisierte Verzögerungsleitung vorgesehen ist die mit einem wesentlich schnelleren Takt als dem Sendetakt betrieben wird, und d^ß jeder empfangene Impuls auf diese Verzögerungsleitung gelangt und diese Verzögerungsleitung so gesteuert wird, daß der Impuls nur dann die Verzögerungsleitung vollständig durchlaufen kann, wenn ein Erkanntsignal vom Decoder vorliegt und daß dieser Impuls den von dem schnellen Takt abgeleiteten Sendetakt einschaltet. The invention is characterized in that a quantized delay line is additionally provided is which is operated with a much faster clock than the send clock, and d ^ ß each received pulse reaches this delay line and this delay line is controlled is that the pulse can only fully traverse the delay line when a detected signal is present from the decoder and that this pulse switches on the transmit clock derived from the fast clock.

Auf diese Weise wird erreicht daß jeder erkannte Impuls auf zwei getrennten Wegen wjiterverarbeitet wird.In this way it is achieved that each recognized pulse is further processed in two separate ways will.

Die Erfindung hat den Vorteil, daß die Anzahl der verwendeten Schaltkreist und die Unstabilitat von I 7 I verringert ist. Weiterbilduneen der Erfindung sind den Unteransprüchen zu entnehmen. 2sThe invention has the advantage that the number of circuits used and the instability of I 7 I is reduced. Further training of the invention can be found in the subclaims. 2s

Die Erfindung wird an Hand der Figuren beispielsweise näher erläutert. Es zeigenThe invention is based on the figures, for example explained in more detail. Show it

Y i g. I und 2 symbolisch die bistabilen Stufen, die bei den F i g. 3. 4 und 6 verwendet werden. Y i g. I and 2 symbolically the bistable stages, which in the F i g. 3. 4 and 6 can be used.

Fig 3 einen Decoder Coder mit einem tangsamen Schieberegister.Fig 3 shows a decoder coder with a tangsamen Shift register.

F i g. 4 die Schaltung gemäß der Erfindung mit einem schnellen Schieberegister und einem svnchronen Frequenzteiler.F i g. 4 shows the circuit according to the invention with a fast shift register and a synchronous one Frequency divider.

F i g 5 eine Anschlußzeichnung für die F i g. 3 und 4.FIG. 5 a connection drawing for FIG. 3 and 4.

F1 g. 6 eine andere Ausführungsform der Anordnung nach den F i g. 3 und 4.
• Eine der Grundschaltungen, die bei der Beschreibung der Erfindung verwendet wird, ist ein Flip-Flop. Es gibt verschiedene Möglichkeiten zur Realisierung und zur Darstellung von Flip-Flops. Wie allgemein üblich, wird ein Flip-Flop, das als Speicher arbeitet, wie in Fig. 1 gezeigt dargestellt. Das Flip-Flop enthält zwei Eingänge: Setzeingange, und Rücksetzeingang?,,. Die immer komplementären Ausgänge sind mit Q und {5 bezeichnet. Wenn ein Impuls auf p, gegeben wird, dann tritt am Ausgang Q der logische Pegel»1« auf. und das Flip-Flop bleibt so lange in dieser Lage, bis ein Impuls auf den Eingang eO gelangt.F1 g. 6 shows another embodiment of the arrangement according to FIGS. 3 and 4.
• One of the basic circuits used in describing the invention is a flip-flop. There are various ways of realizing and displaying flip-flops. As is common practice, a flip-flop which functions as a memory as shown in FIG. 1 is shown. The flip-flop contains two inputs: set inputs and reset input? ,,. The always complementary outputs are labeled Q and {5. If a pulse is given to p, then the logic level "1" occurs at output Q. and the flip-flop remains in this position until a pulse reaches the input eO .

Die komplizierteren Schaltungen, die beschrieben werden, z. B. die Schieberegister oder der synchrone Frequenzteiler, bestehen aus hintereinandergeschaltctcr. Fiip-F'ops, die je üm.li dem Vci wendungszweck zusammengeschaltet sind. Zur Vereinfachung wird jedes derartige Flip-Flop, wie in Fig. 2 gezeigt, dargestellt. In dieser Zeichnung sind die Ausgänge Q und Q an der unteren Seite des Rechteckes; der Eingang für die Taktimpulse ist mit H (oder h) in der Mitte der oberen Seite des Rechteckes bezeichnet. Auf beiden Seiten von H (oder h) liegen die Eingänge C und P; diese Eingänge dienen zur Vorbereitung des Flip-Flops. Wenn eine logische »0« an den Eingang C gegeben wird, kann das Flip-Flop nicht umschalten, und wein Ausgang Q bleibt im »O«-Zustand so lange wie die logische »0« am Eingang C anliegt. In einem Schieberegister oder bei einem Teiler werden die Eingänge C zum Zurückstellen da Stufen oder zum Vorbereiten des Rückstellens auf »0. verwendet. Gelangt dagegen eine logische »0« ai den Eingang P. dann kann das Flip-Flop nicht um schalten, und sein Ausgang Q bleibt im »!«-Zustanc so lange wie die logische »0« am Eingang P anliegt In einem Schieberegister werden die Eingänge/ zum Versetzen der Stufen in den »!«-Zustand ver wendet. Bei einem Schieberegister ermöglichen es di< Eingänge C und P der einzelnen Stufen den Anfangs zustand des Registers vor dem Auftreten der Taki impulse einzustellen.The more complicated circuits that will be described, e.g. B. the shift register or the synchronous frequency divider, consist of cascaded. Fiip-F'ops, which are connected to each other for the purpose of the Vci. For the sake of simplicity, each such flip-flop is shown as shown in FIG. In this drawing, the outputs Q and Q are on the bottom of the rectangle; the input for the clock pulses is labeled H (or h) in the middle of the upper side of the rectangle. On either side of H (or h) are the inputs C and P; these inputs are used to prepare the flip-flop. If a logical "0" is given to input C, the flip-flop cannot switch, and output Q remains in the "O" state as long as the logical "0" is applied to input C. In a shift register or in the case of a divider, the inputs C are used to reset da stages or to prepare for resetting to »0. used. If, on the other hand, a logical “0” ai reaches input P. then the flip-flop cannot switch, and its output Q remains in the “!” State as long as the logical “0” is present at input P. In a shift register, the Inputs / used to set the stages to the »!« State. In the case of a shift register, the inputs C and P of the individual stages allow the initial state of the register to be set before the Taki pulses occur.

Um eine längere Beschreibung der einzelnen Vorgänge zu vermeiden, w ird nur gesagt daß das Anleger einer logischen »0« an den Eingang C oder an der Eingang P das Schieberegister oder den Teiler sperr und daß das Schieberegister freigegeben wird, wenr die logische »0<- abgeschaltet wird.In order to avoid a lengthy description of the individual processes, it is only said that the application of a logical "0" to input C or to input P disables the shift register or the divider and that the shift register is enabled if the logical "0" is entered - is switched off.

F 1 g. 3 zeigt das Schaltbild eines Decoders/Coders eines Transponders mit nur einem Schieberegister.F 1 g. 3 shows the circuit diagram of a decoder / encoder of a transponder with only one shift register.

Der mit f bezeichnete Schaltungsteil, der strichpunktiert umrandet ist, stellt einen Decoder dar, wie er in der deutschen Patentanmeldung P 20 28 867 9The circuit part labeled f, the dot-dashed line is outlined represents a decoder as described in German patent application P 20 28 867 9

i*.t FVi * .t FV

?■ *ΙίΓ!"*··??! M !St? ■ * ΙίΓ! "* ·· ??! M! St

Der Decoder I hat einen Eingang 1, auf den die vom Empfänger erkannten impulse gelangen. Diese Impulse sind Doppelimpulse, deren Abstände die jeweilige Betriebsart kennzeichnen. Die Abstände liegen in der Größenordnung \on einigen us. Es n,uß dabei beachte! werden, daß auch zwischen den Doppelimpulsen oder zwischen den einzelnen Impulsen der Doppclimpulse Störimpulse auftreten können. Der Eingang I ist mit einem Eingang einer UND-Schaltung 2 verbunden.The decoder I has an input 1 to which the pulses recognized by the receiver are sent. These pulses are double pulses, the intervals between which characterize the respective operating mode. The distances are in the order of a few us. Pay attention to it! that interference pulses can also occur between the double pulses or between the individual pulses of the double pulses. The input I is connected to an input of an AND circuit 2.

Ist diese UND-Schaltung für den Empfang von Impulsen vorbereitet, dann ist der zweite Eingang ebenfalls markiert, und die Impulse gelangen vom Eingang 1 an die Ausgangsleitung 3, die mit dem Setzeingangf,: eines Flip-Flops 4 verbunden ist; der Ausgang Q von 4 ist über eine Leitung 5 bei dem Impulseingang £ eines Schieberegisters 6 verbunden, das υ Stufen A enthält, von denen jede einen Ausgang Q aufweist. Die Ausgänge der drei ersten Stufen des Schieberegisters 6 sind über eine Leitung 7 mit dem einen Eingang einer UND-Schaltung8 verbunden, deren Ausgang über eine Leitung 9 mit dem Rückstelleingang e„ des Flip-Flops 4 verbunden ist.If this AND circuit is prepared for the reception of pulses, then the second input is also marked, and the pulses pass from input 1 to output line 3, which is connected to the set input f,: of a flip-flop 4; the output Q of 4 is connected via a line 5 to the pulse input £ of a shift register 6 which contains ½ stages A , each of which has a Q output. The outputs of the first three stages of the shift register 6 are connected via a line 7 to one input of an AND circuit 8, the output of which is connected via a line 9 to the reset input e "of the flip-flop 4.

Außer den drei ersten Ausgängen von 6 sind die Ausgänge Qa und Oh dargestellt, die zu zwei Abfrageimpulspaaren gehören, die der Decoder erkennen soll; beispielsweise wird angenommen, daß der Decoder nur zwei Impulsabstände erkennen kann, die im folgenden mit Betriebsart α und Betriebsart b bezeichnet sind.In addition to the first three outputs from FIG. 6, the outputs Qa and Oh are shown, which belong to two pairs of interrogation pulses that the decoder is supposed to recognize; For example, it is assumed that the decoder can only recognize two pulse intervals, which are referred to below as operating mode α and operating mode b .

Die Ausgange^α und Qb des Sichieberegisiers6 sind je über eine LeitmglOa oder 106 mit dem einen Eingang einer Abfrageerkennungs-UND-Schaltunglli) und Wb verbunden. Die zweiten Eingänge der zweiten UND-Schaltungen Πα und Mb sind über die Abzweigungen 12a und 12i> einer Leitung 12 mit dem Ausgang der UND-Schaltungen 2 verbunden. Die Ausgänge der UND-Schaltungen Πα und Wb sind über die Leitungen 13a und Oft mit einer ODER-Schaltung 14 verbunden, deren Ausgang über eine Leitung 15 mit dem Rückstelleingang e₀ eines Flip-Flops 16 verbunden ist, dessen Ausgang wiederum über eine Leitung 17 mit dem zweiten Eingang der UND-Schaltung 2 verbunden ist. Der Aus-The outputs ^ α and Qb of the Sichieberegisiers6 are each connected via a LeitmglOa or 106 to one input of a query recognition AND circuit III) and Wb . The second inputs of the second AND circuits Πα and Mb are connected to the output of the AND circuits 2 via the branches 12a and 12i> of a line 12. The outputs of the AND circuits Πα and Wb are connected via the lines 13a and Oft to an OR circuit 14, the output of which is connected via a line 15 to the reset input e _{0 of} a flip-flop 16, the output of which is in turn connected via a line 17 is connected to the second input of the AND circuit 2. The Aus

gang der UND-Schaltung 1!« über eine Abzweigung 13'« der Leitung !3« --■ und der Ausgang der UND-Schaltung 11 h —- über eine Abzweigung 13'/) der Leitung 13/) —■ sind mit den Eingängen £ I3'</ und £13'/> verbunden, die zu Schaltungsteilen führen. die weiter unten in Verbindung mit F i u. 4 hrschrieben werden.transition of the AND circuit 1 'via a branch 13!'"of the duct 3" - ■ and the output of the AND circuit 11 h - via a branch 13 '/) of the duct 13 /) - ■ are connected to the Connected to inputs £ I3 '</ and £ 13'/> which lead to circuit components. which are described below in connection with F i and 4 hr.

Der Setzeingang f, von 16 ist über eine Leitung 19 mit einem Eingang E19 verbunden, der zum Ausgang eines Mono-Flops führt, der zur F i g. 4 gehört.The set input f, of 16 is via a line 19 connected to an input E19, which leads to the output of a mono-flop that leads to F i g. 4 heard.

Ein Taktgenerator20 ist über eine Leitung21 mit dem einen der beiden Eingänge einer UND-Schaltung 22 verbunden, deren zweiter Eingang über eine Abzweigung 17' der Leitung 17 zum Ausgang Q des Flip-Flops 16 führt. Ein dem Ausgang 22 nachgeschalteter Frequenzteiler setzt den Takt auf einen passenden Wert herab: der am Ausgang von 23 auftretende Takt, <->b genannt, hat einen Impulsabstand von z. B. einer Mikrosekunde. und er dient als Decodiertakt. Diese Impulse gelangen über die Leilung 24 zu den Takteingängen H der Stufen des Schieberegisters 6.A clock generator 20 is connected via a line 21 to one of the two inputs of an AND circuit 22 , the second input of which leads via a branch 17 ′ of the line 17 to the output Q of the flip-flop 16. A frequency divider connected downstream of the output 22 reduces the clock to a suitable value: the clock occurring at the output of 23, called <-> b , has a pulse spacing of z. B. a microsecond. and it serves as a decoding clock. These pulses reach the clock inputs H of the stages of the shift register 6 via the splitting 24.

Eine Leitung 25 verbindet den Eingang 1 mit einem Eingang £25 der F i g. 4.A line 25 connects the input 1 to an input £ 25 of FIG. 4th

Es wird nun die Wirkungsweise des Decoders beschrieben. Es wird dabei angenommen, daß zu einend bestimmten Zeitpunkt die Ausgänge Q der Flip-Flops4 und 16 mit »0« bzw. »1« markiert sind: die UND-Schaltung 2 ist gesperrt, und die UND-Schaltung 22 läßt die Taktimpulse 20 durch; jeder Impuls mit genügend großer Amplitude, der bei 1 auftritt, gelangt über die UND-Schaltung 2 und über die Leitung .J zum Flip-Flop4 und schaltet dieses um (Ql = »1«|.The operation of the decoder will now be described. It is assumed that at a certain point in time the outputs Q of the flip-flops 4 and 16 are marked with "0" or "1": the AND circuit 2 is blocked, and the AND circuit 22 allows the clock pulses 20 through ; every pulse with a sufficiently large amplitude that occurs at 1 arrives via the AND circuit 2 and the line .J to the flip-flop4 and switches it over (Ql = "1" |.

über die LeitungS markiert der Zustand»1« den Impulseingang £ des Schieberegisters 6: die Taktimpulse, die vom Teiler 23 Beliefert werden hewirken. daß der »1 «-Zustand nacheinander an den Ausgängen Q der ersten Stufen des Schieberegisters 6 auftritt: wenn der dritte Ausgang erreicht ist, wird die UND-Schaltung 8 durchlässig, das Flip-Flop 4 schaltet um. und an seinem Ausgang Q ist wieder der »O«-Zustand vorhanden. Mit dem nächsten Taktimpuls gelangen die drei »!«-Markierungen insgesamt um eine Stufe nach rechts; ist der Impuls, der zuerst am Eingang il auftrat, nicht der erste Impuls eines Impulspaares (Betriebsartα oder Betriebsart/)), sondern beispielsweise ein Siorirnpuis. dann wird die Weiterschaltung dann unterbrochen, wenn die letzte Stufe des Registers 6 erreicht ist, deren Eingang C mit »0« markiert ist.The state “1” marks the pulse input £ of the shift register 6 via the line S: the clock pulses which are supplied by the divider 23 are effective. that the "1" state occurs one after the other at the outputs Q of the first stages of the shift register 6: when the third output is reached, the AND circuit 8 becomes conductive, the flip-flop 4 switches over. and the "O" state is present again at its output Q. With the next clock pulse, the three "!" Markings move one step to the right; is the impulse that occurred first at the input il, not the first impulse of a pair of impulses (mode α or mode /)), but for example a Siorirnpuis. then the advancement is interrupted when the last stage of the register 6 is reached, the input C of which is marked with "0".

Tritt andererseits nach einer Zeit, die etwa gleich Ta = a(-)d ist, entsprechend der Abfragebetriebsart a ein zweiter Impuls bei 1 auf und gelangt über die UND-Schaltung 2, die Leitungen 3, 12 and 12a zum entsprechenden Eingang der UND-Schaltung 11 β. dann wird diese durchlässig gesteuert, da der andere Eisgang bereits mit einer »1« markiert ist; danach erscheint der Erkanntimpuls der Abfragebetriebsart a auf den Leitungen 13a und 13a (and am Eingang £13'α). If, on the other hand, after a time approximately equal to Ta = a (-) d , a second pulse occurs at 1 in accordance with the query mode a and arrives at the corresponding input of the AND via the AND circuit 2, the lines 3, 12 and 12a. Circuit 11 β. then this is controlled to be permeable, as the other ice corridor is already marked with a "1"; then the detection pulse of the query mode a appears on the lines 13a and 13a (and at the input £ 13'α).

Ober 13a, die ODER-Schaltung 14 and die LeituHg IS gelangt der Erkanntimpuls zum Flip-Flop 16 OBd schaltet dessen Ausgang Q auf »0«. Die UND-Schaltungen % und 2Z werden undurchlässig, wodurch verhindert wini, daß ein beliebiger nächster Impuls das Schieberegister 6 erreicht and daS dk Taktimpulse t reqenzteiler 23 gelangea Via 13a, the OR circuit 14 and the line IS, the detection pulse reaches the flip-flop 16 OBd switches its output Q to "0". The AND circuits % and 2Z become impermeable, as a result of which wini prevents any next impulse from reaching the shift register 6 and the dk clock pulses t the frequency divider 23 from reaching

das gleiche Schieberegister 6 verwendet, das zur Abfragedecodierung verwendet wird.the same shift register 6 is used that is used for query decoding is used.

Zum Verständnis wird noch darauf hingewiesen, daß die AntwOrtimpulsfolgen bei Transpondern immer durch zwei Impulse, die Rahmenimpulse Fl und Fl begrenzt vvci'uOn. Ίλ,-ϊ Jenen die Ansiiegsnanken 2u..Ws Abstand haben. Fl ist der erste Impuls der Antwort. Zwischen Fl und F2 liegen dreizehn Zwischenstellungen. die je voneinander 1,45 as getrennt sind. Diese fünfzehn Zeitpunkte können als die fünfzehn Stellen einer reinen Binärzahl betrachtet werden. Jede Antwort entspricht daher einer besonderen Binärzahl, bestehend aus 15 Bits, wobei die Binärzahl mit »1« beginnt und endet. Die jeweils gewünschte Binärzahl ist fest programmiert, oder sie kann vom Bedienenden gewählt werden.To understand it, it is pointed out that the response pulse sequences in transponders are always limited by two pulses, the frame pulses Fl and Fl vvci'uOn. Ίλ, -ϊ Those who have slope slopes 2u..Ws distance. Fl is the first impulse of the answer. There are thirteen intermediate positions between F1 and F2. which are separated from each other 1.45 as. These fifteen times can be viewed as the fifteen digits of a pure binary number. Each answer therefore corresponds to a special binary number consisting of 15 bits, whereby the binary number begins and ends with "1". The binary number required in each case is permanently programmed, or it can be selected by the operator.

Als Beispiel für eine Antwortcodierung sind in der F i g. 3 im Schaltungsteil II zwei Schaltkreise 26« und 26/) gezeigt, die je zu einer Abfragebetriebsart gehören Innerhalb von 26a und 26b ist jedes Quadrat mit einem Bit der Zahl, die übertragen werden soll, ausgefüllt. Jedes dieser Bits gelangt auf einem der beiden Eingänge je einer UND-Schaltung 27« bzw. 27/). Die Ausgänge der UND-Schaltungen 27« und Hh sind in gleicher Reihenfolge jeweils .tut der entsprechenden NOR-Schaltung der NOR-Schaltungsgruppe28 verbunden. Der Ausgang jeder NOR-Schaltung ist über eine Leitung 29 mit dem Eingang P einer Stufe des Schieberegisters 6 verbunden. Die niederste Stelle der Binärzahl befindet sich rechts im Gegensatz zu der Decodierung, bei der sich die niederste Stelle links befindet.As an example of a response coding are in g of F i. 3 shown in the circuit part II two circuits 26 'and 26 /), each belonging to a query mode Within 26a and 26 b, each square is filled with a bit of the number to be transmitted. Each of these bits is sent to one of the two inputs of an AND circuit 27 «or 27 /). The outputs of the AND circuits 27 ″ and Hh are each connected in the same order to the corresponding NOR circuit of the NOR circuit group 28. The output of each NOR circuit is connected to the input P of a stage of the shift register 6 via a line 29. The lowest digit of the binary number is on the right, in contrast to decoding, in which the lowest digit is on the left.

Es wird jedoch darauf hingewiesen, daß die Eingänge P der ersten und der zweiten Stufe von 6 nicht mit dem Ausgang einer NOR-Schaltung 28 verbunden sind. Dies kommi daher, daß, da bei jeder Antwortimpulsfolge das erste Bit eine »1« ist (Rahmenimpuls Fl). der Eingang P der zweiten Stufe immer anders als die anderen Stufen markiert ist, und da der Eingang der ersten Stufe nie markiert ist.It should be noted, however, that the inputs P of the first and second stages of FIG. 6 are not connected to the output of a NOR circuit 28. This is because the first bit of every response pulse sequence is a "1" (frame pulse F1). the entrance P of the second stage is always marked differently than the other stages, and because the entrance of the first stage is never marked.

Die horizontalen Leitungen der UND-Schaltungen 27a und 27 ft und die vertikalen Leitungen 29 zu den Eingängen P der Stufen des Schieberegisters 6 bilden einen matrixförmigen Codierspeicher. Jeder zweite Eingang jeder UND-Schaltung 27a oder 27/) ist mit einer Leitung 32a oder 32b verbunden.The horizontal lines of the AND circuits 27a and 27 ft and the vertical lines 29 to the inputs P of the stages of the shift register 6 form a matrix-shaped coding memory. Every second input of each AND circuit 27a or 27 /) is connected to a line 32a or 32b .

Die Eingänge C des Schieberegisters 6, ausgenommen die der beiden ersten Stufen, sind übeir Leitung 30' mit einer gemeinsamen Leitung 30 verbunden. Der Eingang P der zweiten Stufe von 6 ist mit einer Leitung 31 und der Eingang C der ersten Stufe mit einer Leitung 33 verbunden. Der Ausgang Q der ersten Stufe ist mit einer Leitung 34 mit einem der beiden Eingänge einer UND-Schaltung 36 verbunden. Die gemeinsame Taktleitung 24 ist in Richtaag zu F i g. 4 mit 35 bezeichnet und föhn ear Klemme £35. The inputs C of the shift register 6, with the exception of those of the first two stages, are connected to a common line 30 via line 30 '. The input P of the second stage of FIG. 6 is connected to a line 31 and the input C of the first stage is connected to a line 33 . The output Q of the first stage is connected by a line 34 to one of the two inputs of an AND circuit 36. The common clock line 24 is in Richtaag to F i g. 4 labeled 35 and hair dryer ear clamp £ 35.

Die Leitungen 30, 31, 32a {oder 326), 33 msd 35 teilten die Impulse, die von Fig.4 kommen, zur Codiermatrix und zu den Eingängen des Sdaeberegistersi. Die Reihenfolge des Auftretens dieser Impulse entspridlit der Leäerungsnaiaeriaiaig.Lines 30, 31, 32a (or 326), 33 msd 35 shared the impulses that come from Fig Coding matrix and to the inputs of the Sdaeberegisteri. The sequence of occurrence of these impulses corresponds to the voiding naiaiaiaig.

Rechts unten in der F i g. 3 sind die entsprechend«» Eingänge dieser Leitungen mit £30, £31 ... £35 bezeichnet. Ein Ausgang £35*, dar cine unfsrgeordnete Bedeutung hat, ist mit deat zweiten EäagaagBottom right in FIG. 3 are the corresponding «» Entrances to these lines are labeled £ 30, £ 31 ... £ 35. An exit £ 35 *, which has a secondary meaning, is with the second Eäagaag

Der Coder arbeitetThe coder is working

«»** rea *a gnougDu. urcr V-OaeC HTÖeiiet We folgt * I «» ** rea * a gnougDu. urcr V-OaeC HTÖeiiet We follows * I

DerSdra!taagsteflIlderFig.3isl derCoder. der «md die Abzwugungeo 30'gelangtDerSdra! TagsteflderFig.3isl derCoder. the "md the Abzwugungeo 30" arrived

wie folgt: Cfeer die Lriteeg 38 KU den Eisgänge» Cas follows: Cfeer the Lriteeg 38 KU the ice corridors »C

des Schieberegisters 6 ausgenommen die Eingänge C — ein erster Binärwert »0« von kurzer Dauer und setzt alle Stufen zurück. Eine binäre »0« von ebenfalls kurzer Dauer gelangt über die Leitung 31 an den Eingang P der. zweiten Stufe von 6 und setzt deren AusganeO 'ⁿ ^ »!"-Zustand. Eir, dritter Dinarwert, ebenfalls eine »1« von kurzer Dauer, wird auf die Leitung 32« gegeben, wenn bei der Abfrage die Betriebsart α erkannt wurde, und markiert jeden zweiten Eingang jeder UND-Schaltung27«: diese UND-Schaltungen sind zu diesem Zeitpunlt vorbereitet bzw. nicht vorbereitet, abhängig davon, ob an der betreffenden Stelle eine binäre »I« oder eine »0« auftreten soll, über die NOR-Schaltungen 28 und die Leitungen 29 werden die Binärbits über die entsprechenden Eingänge P zu den entsprechenden Ausgängen Q des Schieberegisters 6 übertragen. Während der Ausgang Q der zweiten Stufe mit einer »1« markiert wird, werden die Ausgänge Q des Schieberegisters von rechts nach links mit steigendem Gewicht von und einschließlich der zweiten Stufe mit den aufeinanderfolgenden Bits der Binärantwort markiert. Ein vierter Binärwert, ebenfalls eine »1«. in diesem Falle von längerer Dauer, wird dann auf den Eingang C der ersten Stufe des Schieberegisters 6 gegeben, der den entsprechenden Ausgang Q zur Umschaltung vom Zustand »0« in den Zustand »I« vorbereitet.of shift register 6 with the exception of inputs C - a first binary value "0" of short duration and resets all stages. A binary "0" of also short duration arrives at input P der via line 31. second stage of 6 and sets its outputsO ' ⁿ ^ "!" - state. Eir, third dinar value, also a "1" of short duration, is put on line 32 "if the operating mode α was recognized during the query, and marks every second input of each AND circuit27 ": these AND circuits are prepared or not prepared at this point in time, depending on whether a binary" I "or a" 0 "is to appear at the relevant point via the NOR circuits 28 and lines 29, the binary bits are transmitted via the corresponding inputs P to the corresponding outputs Q of the shift register 6. While the output Q of the second stage is marked with a "1", the outputs Q of the shift register are increased from right to left with increasing The weight of and including the second stage is marked with the successive bits of the binary response. A fourth binary value, also a "1", in this case of longer duration, is then transferred to input C of the first St ufe of the shift register 6 is given, which prepares the corresponding output Q for switching from the state "0" to the state "I".

Nach einer kürzeren oder längeren Zeit, in jedem Falle kürzer als die Periode Wc des Sendetaktes, schaltet ein Impuls, der über die Leitung 35 zu den Eingängen H des Schieberegisters 6 gelangt, alle Markierungen an den Ausgängen Q nach rechts. Nach einer sehr kurzen Zeit, die dem Umschalten der ersten Stufe von 6 entspricht, ist eine »1« am Ausgang Q dieser Stufe markiert, über die Leitung 34 wird diese »1« zum ersten Eingang der UND-Schaltung 36 übertragen. Es ist hierbei angenommen, daß der zweite Eingang von 36 bereits mit einer »1« markiert ist. Diese UND-Schaltung wird daher geöffnet, und an ihrem Ausgang erscheint die Anstiegsflanke des ersten AntwortimpulsesFl: nach einer Verzögerungszeit entsprechend dem gewünschten Impulsabstand, beispielsweise nach 0.45 μ$. wird die Markierung des anderen Einganges der UND-Schaltung aufgehoben: die UND-Schaltung 36 ist dadurch gesperrt, und der erste Impuls Fl wurde gebildet.After a shorter or longer time, in any case shorter than the period Wc of the transmission clock, a pulse which reaches the inputs H of the shift register 6 via the line 35 switches all markings at the outputs Q to the right. After a very short time, which corresponds to the switching of the first stage from 6, a “1” is marked at the output Q of this stage; this “1” is transmitted to the first input of the AND circuit 36 via the line 34. It is assumed here that the second input of 36 is already marked with a "1". This AND circuit is therefore opened, and the rising edge of the first response pulse Fl appears at its output: after a delay time corresponding to the desired pulse spacing, for example after 0.45 μ $. the marking of the other input of the AND circuit is canceled: the AND circuit 36 is blocked and the first pulse Fl has been formed.

Über die Leitung35 werden die Sendetaktimpuise über Periode (-Jc angelegt; Bc ist gleich dem Abstand zwischen zwei aufeinanderfolgenden Anstiegsflanken aufeinanderfolgender Impulse der Antwortimpulswege. Am Ende der ersten Periode Oc — beispielsweise 1.45 us — die dem Auftreten der Anstiegsflanke von Flam Ausgang von 36 folgt, wird die Ausgangsmarkierung der Schieberegisterstufen nach rechts geschaltet. Wenn das zweite Bit der Antwort eine »1«ist. wild der Ausgang Sl and em Eingang der UND-Sohaltung36 markiert; der andere Eingang voa 36, der mit »1« markiert ist, öffiaeä die UND-Schaltung, und die Anstiegsflanke des zweiten Impulses tritt am Asusgang voa 36 au£ The transmit clock pulses are applied over the line 35 over period (-Jc; Bc is equal to the distance between two consecutive rising edges of consecutive pulses of the response pulse paths. At the end of the first period Oc - for example 1.45 us - which follows the occurrence of the rising edge of Flam output of 36, the output marking of the shift register stages is switched to the right. If the second bit of the response is a "1", the output Sl and the input of the AND gate 36 are marked; the other input voa 36, which is marked with "1", opens AND circuit, and the rising edge of the second pulse appears at the output voa 36

Sems! verhält sich die Anordnung wieimZusammenhang mit dem Impuls Fl beschrieben wurde.Sems! the arrangement behaves as described in connection with the pulse Fl.

Bei jeder nächsten Periode ©e irilt eta genau bemessener Impuls auf, wenn die codierte Antwort as dieser SteHeeine»l«ea&ält, und <öe Impulse werden ausgegeben bis zum zweiten Ra&jseaifflpals F 2.At every next period © e there is a precisely measured impulse when the coded answer as this SteHeeein »l« ea & eld, and <öe impulses will be issued until the second Ra & jseaifflpals F 2.

Dieser Vorgang ist aas der Datenverarbeitung als FaraHel-Serieo-Ufflsetzung bekanntThis process is aas the data processing as FaraHel-Serieo release known

Wenn die Antwortimpulsfolge 15 Impulse mit einem Abstand von 1.45 ms enthält, dann ist das Schieberegister 6 etwa 22 as nach dem Auftreten der Anstiegsflanke von Fl leer. If the response pulse train 15 pulses with a Distance of 1.45 ms, then the shift register 6 about 22 as after the occurrence of the rising edge of Fl empty.

Wie nachstehend beschrieben wird, wird danach (Jic !m|jiiibH>ij;c mil der Periode »c auf der Leitung 35 unterbrochen; gleichzeitig wird durch Umschalten des Flip-Flops 16 der Decoder wieder in den Anfangszustand versetzt.As will be described below, (Jic! M | jiiibH>ij; c with the period »c on line 35 is interrupted; at the same time, by switching flip-flop 16, the decoder is set back to the initial state.

Die Anordnung nach Fi g. 4, die nun beschrieben wird, enthält die wesentlichen Teile der Erfindung.The arrangement according to Fi g. 4, which will now be described, contains the essential parts of the invention.

Die Leitungen 13'a und 13'/). die von der Schaltung 1 der F i g. 3 kommen, sind über E13'α und E13'b mit den Setzeingängen von zwei_Flip-Flops37a bzw. 37/) verbunden. Die Ausgänge Q von 37 a und 37/) sind über die Leitungen 38a bzw. 38/) mit den ersten Eingängen von zwei NOR-Schaltungen 39a bzw. 39/> verbunden.The lines 13'a and 13 '/). from the circuit 1 of FIG. 3 are connected via E 13 ' α and E13'b to the set inputs of two_Flip-Flops37a and 37 /). The outputs Q of 37 a and 37 /) are connected via the lines 38a and 38 /) to the first inputs of two NOR circuits 39a and 39 />.

Die Abzweigungen 38Ό und 38'/) der Leitungen 38« und 38fc sind mit den Eingängen einer NAND-Schaltung40 verbunden, deren Ausgang über eine Leitung 41 mit dem Eingang eines Mono-Flops 42 verbunden ist. Das Mono-Flop42 liefert eine vorgegebene Verzögerung τ, beispielsweise 25 _:as zwischen der Anstiegsflanke eines Impulses am Eingang und der Anstiegsflanke des Impulses, der später an seinem Ausgang Q auftritt. Die Leitung 19 verbindet den Ausgang Q des Mono-Flops 42 über £19 mit dem Setzeingang e, des Flip-Flops 16. F i g. 3.The branches 38Ό and 38 '/) of the lines 38 ″ and 38fc are connected to the inputs of a NAND circuit 40, the output of which is connected to the input of a mono-flop 42 via a line 41. The mono-flop 42 delivers a predetermined delay τ, for example 25 _: as between the rising edge of a pulse at the input and the rising edge of the pulse that occurs later at its output Q. The line 19 connects the output Q of the mono-flop 42 via £ 19 to the set input e of the flip-flop 16. F i g. 3.

Die vom Schaltungsteil I. Fig. 3. kommende Leitung 25 ist über £25 mit dem Setzeingang ?, eines Flip-Flops 43 verbunden, dessen Ausgang Q mit dem Eingang D eines Schieberegisters 45 verbunden ist. Dieses schnelle Schieberegister hat nur wenig Stufen, z. B. vier, von denen zwei eine erste Gruppe und die beiden anderen eine zweite Gruppe bilden; jede Stufe hat Ausgänge Q und Q und einen Rücksetzeingang C.The circuit part I. from Fig. 3. incoming line 25 is connected by £ 25 to the set input?, A flip-flop 43, the Q output of a shift register 45 is connected to the D input. This fast shift register has only a few stages, e.g. B. four, two of which form a first group and the other two form a second group; each stage has outputs Q and Q and a reset input C.

Ein Taktgenerator 46 mit sehr kurzer Periode (-Ja. beispielsweise 80 ns, gibt die Taktsignale dauernd über eine Leitung 47 zu dem Takteingangft des schnellen Schieberegisters 45. Der Ausgang Q der ersten Stufe der ersten Gruppe des Schieberegisters 45 ibt direkt mit dem Rücksetzeingang C₀ des Flip-Flops 43 verbunden.A clock generator 46 with a very short period (-Yes. For example 80 ns) continuously outputs the clock signals via a line 47 to the clock input of the fast shift register 45. The output Q of the first stage of the first group of the shift register 45 connects directly to the reset input C ₀ of the flip-flop 43 connected.

Der Ausgang der NAND-Schaltune 40 i«t über eine Abzweigung 41' der Leitung 41 mit dem Eingang C der ersten Stufe der zweiten Gruppe_des Schieberegisters 45 verbunden: der Ausgang Q dieser Stufe ist über die Leitung 30 mit dem ersten Eingang £30 des Coders in F1 g. 3 verbunden. _The output of the NAND circuit 40 is connected via a branch 41 'of the line 41 to the input C of the first stage of the second group of the shift register 45: the output Q of this stage is via the line 30 to the first input £ 30 of the encoder in F1 g. 3 connected. _

über eine Leitung 48 ist der Ausgang Q der letzten Stufe der zweiten Gruppe des Schieberegisters 45 einerseits mit dem Setzeingange, eines Flip-Flops49 und andererseits mit den zweiten Eingängen der NOR-Schaltungen 39a und 39b verbunden, über «die Leitung 48 und die Abzweigung 31 ist der Ausgang ρ der letzten Stufe der zweiten Gruppe des Se&eöeregisters45 anco mit dem zweiten Eingang £31 des Coders^ F i g. 3, verbunden. · Via a line 48 the output Q of the last stage of the second group of the shift register 45 is connected on the one hand to the set input of a flip-flop49 and on the other hand to the second inputs of the NOR circuits 39a and 39b , via the line 48 and the branch 31 is the output ρ of the last stage of the second group of the Se & eöeregister45 anco with the second input £ 31 of the coder ^ F i g. 3, connected. ·

Eise Abzweigung 19' der Leitung 19 verbindet den Ausgang des Mene-Ftops42 BHt dem Räekstelesigangcfe des F1ip-Fk>ps49. Die Ausgänge der NOR- Schaltungen 39a trad 39&sind ober die Leitungea32tf und 32b mit dea drittes und vierten Emgäneea£32a and £326 des Schaltuogsieilesii, Fig. 3, verfjandett. Schließlich sind aoeb die Ausginge der NÖR-Seiinätuiigen 39α und 396 aber die LeStäs£en,32*tfu3id3ä'& The junction 19 'of the line 19 connects the output of the Mene-Ftops42 BHt to the Räekstelesigangcfe of the F1ip-Fk> ps49. The outputs of the NOR circuits 39a trad 39 & are provided via the lines a32tf and 32b with the third and fourth outputs a £ 32a and £ 326 of the Schaltuogsieilesii, Fig. 3, available. Finally, the outcomes of the NÖR-Seinätuiigen 39α and 396 but the lessons, 32 * tfu3id3ä '&

60963/14860963/148

mit den Rückstelleingängen e₀ der Flip-Flops 37« und_37i> verbunden.connected to the reset inputs e _{0 of} the flip-flops 37 «and_37i>.

Der Ausgang Q des Flip-Flops 49 ist über die Leitung 33 mit dem fünften Eingang £33 des Coders gemäß F i g. 3 verbunden.The output Q of the flip-flop 49 is connected via the line 33 to the fifth input £ 33 of the coder according to FIG. 3 connected.

Der Ausgang Q von 49 ist außerdem mit den C-Eingängen einer Anordnung 50 aus bistabilen Stufen verbunden, die im Beispiel aus neun Stufen besteht. 50 arbeitet als synchroner Impulszähler oder als synchroner Frequenzteiler: der Zähler wird mit Im- \r> pulsen angesteuert, die vom Taktgenerator46 über die Leitung 47 kommen und auf die /i-Eingä'nge des Zählers gegeben werden.The output Q of 49 is also connected to the C inputs of an arrangement 50 of bistable stages, which in the example consists of nine stages. 50 operates as a synchronous pulse counter or frequency divider as a synchronous: the counter is driven by import \ r> pulses coming from Taktgenerator46 via the line 47 and the counter are applied to the / i-Eingä'nge.

Es gibt verschiedene Ausführungsformen von Synchron-Zählern mit Flip-Flops. Beispielsweise wird angenommen, daß es sich beim Zähler 50 um einen Johnson-Zähler handelt. Bei einem solchen Zähler werden die Ausgänge Q. die sich vor Beginn des Zählvorganges alle in der Stellung »0« befinden, nacheinander in den »!«-Zustand geschähet werden, und zwar mit dem Takt mit der Periode θα. die der Taktgenerator46 lietert: beim neunten Impuls sind alle Ausgänge mit einer »1« markiert. Vom zehnten Impuls an werden die Ausgänge Q nacheinander wieder in den »0«-Zustand zurückgeschaltet. Beim 18. Impuls sind alle Ausgänge wieder im »((«-Zustand. There are different embodiments of synchronous counters with flip-flops. For example, assume that counter 50 is a Johnson counter. With such a counter, the outputs Q., which are all in the "0" position before the start of the counting process, are successively switched to the "!" State, with a cycle with the period θα. which the clock generator46 delivers: with the ninth pulse, all outputs are marked with a »1«. From the tenth pulse onwards, the Q outputs are switched back to the "0" state one after the other. With the 18th pulse, all outputs are in the "((" state again.

Die Zeit zwischen dem Umschalten der ersten Stufe und der p-ten Stufe vom »O«-Zusiand in den »I«-,7ustand beträgt (p~\) θα: entsprechend beträgt die Zeit zwischen zwei aufeinanderfolgenden Umschaltungen einer Stufe vom »O«-Zustand in den »I «-Zustand 2r θα, wobei r die Anzahl der Stufen des Zählers 50 ist.The time between switching the first stage and the p-th stage from the "O" state to the "I" state is (p ~ \) θα: correspondingly is the time between two successive switchovers of a stage from the "O" -State in the "I" -state 2r θα, where r is the number of stages of the counter 50.

Der Ausgang Q der /Men Stufe (in F i g. 4. ρ = 4l is ist über eine Lc.iuug 35 mi ι dem secnsten Eingang £35 des Coders, Fig. 3, verbunden. Die Taktimpulse, die auf der Leitung 35 auftreten, haben die Periode fyc = 2r θα, wobei θο der Sendetakt für das Schieberegister 6 ist. Mit r = 9 und θα = 80 ns ergibt sich β c = 1,44 us.The output Q of the / Men stage (in FIG. 4. ρ = 41 is connected to the next input 35 of the coder, FIG occur, have the period fyc = 2r θα, where θο is the send clock for the shift register 6. With r = 9 and θα = 80 ns, β c = 1.44 us.

Die Ausgänge (7 des Zählers 50, die bei Beginn des Zählens sich alle im »1 «-Zustand befinden, ändern ihren Zustand im entgegengesetzten Sinne zu dem der Ausgänge Q. Der Ausgang (J der a-ten Stufe schaltet vom »1«-Zustand in den »(V'-Zustand nach der Zeit {α-\)θα nach dem Umschalten des Ausganges 5 der ersten Stufe, d. h. zur Zeit iq-p) θα nach der Umschaltzeit des Ausganges (7 der p-ten Stufe.The outputs (7 of the counter 50, which are all in the "1" state at the start of counting, change their state in the opposite sense to that of the outputs Q. The output (J of the a-th stage switches from the "1" - State in the »(V'-state after the time {α - \) θα after switching output 5 of the first stage, ie at time iq-p) θα after the switching time of the output (7 of the p-th stage.

Um dies auszunutzen, ist der Ausgang 5 der α-ten Stufe über eine Leitung 35' mit dem Eingang £35' des Coders des Schaltungsteiles II, F i g. 3, verbunden. Durch diese Maßnahme ist die Breite der Antwortimpulse begrenzt au/ iq-p) θα. Ist beispielsweise q-p = 5 und θα — 80 ns, dann ist die ImpulsbreiteIn order to take advantage of this, the output 5 of the α-th stage is connected via a line 35 'to the input £ 35' of the coder of circuit part II, FIG. 3, connected. This measure limits the width of the response pulses au / iq-p) θα. For example, if qp = 5 and θα - 80 ns, then the pulse width is

ma» den Ausgang g der nMen Stufe des Zählers 50 aber *e Lete^35' tak dem Eingang £35*. Der Die Wirkungsweise der Anordnung nach Fig. 4 wird nun beschrieben.ma »the output g of the nMen stage of the counter 50 but * e Lete ^ 35 'to the input £ 35 *. The operation of the arrangement of FIG. 4 will now be described.

Wird keine Antwortimpulsfdge ausgesendet, dann befinden sich die Ausgänge Q der Flip-Flops 37« und 37h im »!«-Zustand; über die NAND-Schaiiung 40 und die Leitungen 41 und AY gelangt eine »0« an den Dingang C der ersten Stufe der zweiten Gruppe des schnellen Schieberegisters 45; daher sind die Ausgänge Q der beiden Stufen der zweiten Gruppe im »O«-Zustand und können sich nicht ändern. Der Ausgang Q des Flip-Flops 49 befindet sich im »Ü«-Zustand. Alle Eingänge C des Zählers 50 sind mit »ö« markiert, woraus folgt, daß alle Ausgänge Q des Zählers 50 im »O«-Zustand sind, unabhängig von den Taktimpulsen, die der Taktgenerator 46 erzeugt.If no Antwortimpulsfdge emitted, then, the outputs Q of the flip-flops 37 'and 37 h' '- state!; Via the NAND circuit 40 and the lines 41 and AY , a "0" is sent to the D input C of the first stage of the second group of the high-speed shift register 45; therefore the outputs Q of the two stages of the second group are in the "O" state and cannot change. The output Q of the flip-flop 49 is in the "Ü" state. All inputs C of counter 50 are marked with "", from which it follows that all outputs Q of counter 50 are in the "0" state, regardless of the clock pulses generated by clock generator 46.

Tritt nun ein beliebiger Impuls auf der Leitung 25 auf, dann schaltet das Flip-Flop43 um: dessen Ausgangssignal »1« gelangt über die Leitung 44 zum Eingang D von 45; der nach einer Zeit Θ' vom Taktgenerator 46 abgegebene Taktimpuls, der kürzer oder gleich θα ist. löst das Umschalten des Ausganges (J der ersten Stufe der ersten Gruppe 45 au*. Hierdurch schaltet 43 zurück und die Breite des Impulses, der in das Schieberegister 45 gelangt, ist auf θα begrenzt. Dieser Impuls, der im folgenden mit Startimpuls bezeichnet wird, könnte durch das Schieberegister45 mit der Periode θα weitergeschaltet werden; er wird jedoch gesperrt, da der Eingang C der ersten Stufe der zweiten Gruppe von 45 mit einer »0« markiert ist.If any impulse occurs on line 25, then the flip-flop 43 switches over: its output signal "1" reaches input D of 45 via line 44; the clock pulse emitted by the clock generator 46 after a time Θ ' which is shorter than or equal to θα . triggers the switching of the output (J of the first stage of the first group 45 au *. As a result, 43 switches back and the width of the pulse that reaches the shift register 45 is limited to θα . This pulse, which is referred to below as the start pulse, could be switched on by the shift register 45 with the period θα ; however, it is blocked because the input C of the first stage of the second group of 45 is marked with a "0".

Wird beispielsweise ein Abfrageimpulspaar der Betriebsart α vom Decoder in F i g. 3 erkannt, dann schaltet ein Impuls über den EingangEl3'a den Flip-Flop37a um; über die Leitungen38a, 38'fl und die NAND-Schaltung 40 wird der Pegel »0« am Eineano r H_{er crs}:_cr, Siüfc der zweiten Gruppe abgeschaltet. Somit kann der Startimpuls, der vom zweiten Impuls des erkannten Impulspaares herrührt, durch die Stufen der zweiten Gruppe des Schieberegisters 45 weitergeschaltet werden. Wenn der Ausgang (J der ersten Stufe der zweiten Gruppe vom »1 «-Zustand in den »0«-Zustand umgeschaltet wird, dann gelangt der letztgenannte logische Wert über die Leitungen 30 und den Eingang £30 zum Coder in F i g. 3 und setzt alle Stufen des Schieberegisters 6 in den »0«-Zustand, ausgenommen die beiden ersten Stufen.If, for example, a pair of interrogation pulses in the operating mode α from the decoder in FIG. 3 recognized, then a pulse switches over the flip-flop37a via the input El3'a; Via the lines 38a, 38'fl and the NAND circuit 40, the level “0” is switched off at the one ano r H _{er crs} : _cr , Siüfc of the second group. Thus, the start pulse, which originates from the second pulse of the recognized pulse pair, can be advanced through the stages of the second group of the shift register 45. If the output (J of the first stage of the second group is switched from the “1” state to the “0” state, the last-mentioned logical value is sent via the lines 30 and the input £ 30 to the coder in FIG. 3 and sets all stages of the shift register 6 to the "0" state, with the exception of the first two stages.

Mit dem nächsten Impuls vom Taktgenerator 46 wird der Ausgang ρ der letzten Stufe der zweiten Gruppe vom »1 «-Zustand in den »0«-Zustand umgeschaltet. Dieser neue Pegel »0« gelangt über die Leitung 48, um den Flip-Flop 49 umzuschalten, über die Leitungen 48, die Leitung 31 und den Eingang £31 gelangt dieser Pegel »0« zum Eingang P der zweiten Stufe des Schieberegisters 6, die in den »1 «-Zustand gebracht wird. Ober die Leitung48 wild aacfe der zweite Eingang der NOR-Schaftung39<a mit »8« meikien. Diese Schatarag wird entsperrt, und efeer die Leitung 32a. die UND-SdaaliUHgea 2?« die NÜft-Scfaattaagea 28 und die Leitungen» wenden die entsprechenden Eingänge P nut »O« mariäert.With the next pulse from the clock generator 46, the output ρ of the last stage of the second group is switched from the “1” state to the “0” state. This new level "0" reaches the input P of the second stage of the shift register 6 via the lines 48, the line 31 and the input £ 31 to switch over the flip-flop 49 is brought into the "1" state. Via the line48 wild aacfe the second entrance to the NOR network39 <a with "8" meikien. This Schatarag is unlocked, and efeer the line 32a. the AND-SdaaliUHgea 2? "the NÜft-Scfaattaagea 28 and the lines" turn the corresponding inputs P nut "O" into a Marian way.

dee mfot-ZxiäiBBd hi eiaer Zeit fr+ m— I)Ha in den «!«-Zustand gefeiten. Es wirddajaa^ingeswfe sea, daÖ die bisher erwähnten Se&afrdee mfot-ZxiäiBBd in the "!" state at a time for + m— I) Ha. It will dajaa ^ ingeswfe sea that the previously mentioned Se & afr

naefc «fet Urascbaitzert schnell verlaaien, etwa innediaife emernaefc «fet Urascbaitzert quickly abandoned, such as innediaife emer

65 Wejrn die NC^-Scfcalftmg39aeB3spent wird, seSSt era Irapiris aber die LeAg 3Te 4m A<es&m@ 1- mos. dann des F%-FIops37a te des »h?-Ästa«d. ^er ^e Leituag38« rad die "65 When the NC ^ -Scfcalftmg39aeB3spent, what Irapiris is but the LeAg 3Te 4m A <es & m @ 1- mos. then the F% -FIops37a te of the "h? -Ästa" d. ^ er ^ e Leituag38 «rad die"

1 1 / J*\J 1 1 / J * \ J

Pegel»I·< zum einen Eingang der NAND-Schaltung 40. die gesperrt wird; über die Leitung 41 und die Abzweigung 4Γ gelangt der Pegel »0« zum Eingang C der ersten Stufe der zweiten Gruppe desLevel »I · <to one input of the NAND circuit 40, which is blocked; The level "0" reaches input C of the first stage of the second group of the via line 41 and junction 4Γ

gesperrt wird.is blocked.

Nachdem der Ausgang Q des Flip-Flops 49 und die Eingänge C des Zählers50 in den »!«-Zustand geschaltet wurden, wird der Zähler entsperrt. Gleichzeitig wird über die Leitung 33 und den Eingang £33 der Eingang C der ersten Stufe des Schieberegisters 6. Fig 3. mit einer »I« markiert, und diese Stufe wird entsperrt. Es wird daraufhingewiesen, daß zu diesem Zeitpunkt alle Bits der binären Antwortimpulsfolge an den Ausgängen Q des Schieberegisters 6 vorhanden sind.After the output Q of the flip-flop 49 and the inputs C of the counter 50 have been switched to the "!" State, the counter is unlocked. At the same time, the input C of the first stage of the shift register 6. Fig. 3. is marked with an "I" via the line 33 and the input £ 33, and this stage is unlocked. It is pointed out that all bits of the binary response pulse sequence are present at the outputs Q of the shift register 6 at this point in time.

Mit dem nächsten Impuls von Taktgenerator46 wird die erste Stufe des Zählers umgeschaltet [Q = »1«). Auf diese Weise ist der Startimpuls während einer Taktzeit des Taktgenerators46 von der letzten Stufe der zweiten Gruppe des Schieberegisters45 in die erste Stufe des Zählers 50 gelangt. Dies gilt natürlich nur. wenn die Summe der Schaltzeit tb der letzten Stufe der zweiten Gruppe von 45, der Schaltzeit t'b des Flip-Flops 49 und die Verweilzeit t c des Zählers 50 im »O«-Zustand kleiner als θα ist: da tb und t'b höchstens 25 ns und te etwa 5 ns sind, kann (-Ja etwa 6Ons> sein. Bei jedem nächsten Taktimpuls vom Taktgenerator^ wird der Startimpuls im Zähler 50 weitergeschaltet, und wenn der Ausgang Q der p-ten Stufe (in Fig. 4) vom »0«- in den »!«-Zustand gelangt, wird ein Impuls über die Leitung35 und den Eingang £35 zu den Eingängen H des Schieberegisters 6 gegeben, wodurch jedes Bit um eine Stufe r.nch rechts "erscheben wird. Nach der Schuhzeit der ersten Stufe des Schiebergisters 6 wird ihr Ausgang in den »1 «-Zustand umgeschaltet; über die Leitung 34 gelangt dieser Pegel »I« zum ersten Eingang der UND-Schaltung 36, die entsperrt wird. Die Anstiegsflanke des ersten Impulses Fl der Antwortimpulsfofge tritt am Ausgang der UND-Schaltung 36 nach einer kurzen Verzögerungszeit auf, die der Laufzeit innerhalb der UND-Schaltung 36 entspricht.With the next pulse from clock generator46 the first level of the counter is switched over [Q = »1«). In this way, the start pulse has passed from the last stage of the second group of the shift register 45 to the first stage of the counter 50 during a cycle time of the clock generator 46. Of course, this only applies. if the sum of the switching time tb of the last stage of the second group of 45, the switching time t'b of the flip-flop 49 and the dwell time tc of the counter 50 in the "O" state is less than θα : da tb and t'b at most 25 ns and te are about 5 ns, can be (-Yes about 6Ons>. With each next clock pulse from the clock generator ^ the start pulse in the counter 50 is advanced, and when the output Q of the p-th stage (in Fig. 4) from "0" - when it reaches the "!" State, a pulse is sent via the line 35 and the input £ 35 to the inputs H of the shift register 6, whereby each bit appears one step right after the shoe time of the first stage of the shift register 6, its output is switched to the "1"state; this level "I" reaches the first input of the AND circuit 36, which is unlocked, via the line 34. The rising edge of the first pulse Fl of the response pulse sequence occurs at the output of the AND circuit 36 after a short delay time that corresponds to the running time corresponds within the AND circuit 36.

Der Sendetakt jeder Periode Wc = 2r(-)a ist synchron mit dem Takt des Taktgenerators 46 und damit mit dem Taktimpuls.The transmission clock of each period Wc = 2r (-) a is synchronous with the clock of the clock generator 46 and thus with the clock pulse.

Die Anstiegsflanken der Antwortimpulsfolge werden danach über die UND-Schaltung 36 mit der Periode Hc ausgegeben.The rising edges of the response pulse train are then output via the AND circuit 36 with the period Hc .

Eine genügende Zeit, die durch das Mono-Flop 42 bestimmt ist, nach dem Bilden des letzten Impulses der Antwortimpulsfolge wird der Flip-Flop 42 umgeschaltet; ein Impuls auf der Leitung 19' schaltet das Flip-Flop 49 um; alle C-Eingänge des Zählers 50 werden in den »©«-Zustand umgeschaltet, und der Teiler 50 wird gesperrt. tHjer die Leitung 19 und den Eingang £19 gibt das Mono-Flop42 einen impuls warn, Setzeingange, des Füp-Flopsl6 in Fig. 3. das umschauet ober die Leitung W gelangt dieser Impuls zum Rüdcstefleingang^, des Ffip-Flops 49. dessen Ausgang § in des «©w-Zastaad gelangt Daher wird der Zähler 50 und die erste Stafe des Schiebereg^ers6gesperrt.DamrtsmddieSchaitkreiseI,Fig.3. einsagcg des Scirieberegisters6, wieder bereit als Decoder zn arbeiten. Es ist to« Interesse, die Verzögegszaa zo betrachten, die von den Schaltkreisen 43L 45, 50 (der Fig. 4> und 6 und 36 (der Fig. 31 herrSiren. Diese Zeh ist nämlich die in der Einleitung erwähnte Zeit 7 I des Transponders im Videofrequenzteil, d. h. die Zeit, die zwischen dem Auftreten der Anstiegsflanke des ersten Antwortimpulses am Ausgang 36 und dem Auftreten der ^ Ansticsfh'.nke de? Z^wi*it?r> AhfraoeimniiUe«! dt^%.<: Ahfrageimpiilspaares am Eingang 1 vergeht. Mit den bereits verwendeten Bezeichnungen ergibt sich diese Verzögerung zuA sufficient time, which is determined by the mono-flop 42 , after the formation of the last pulse of the response pulse sequence, the flip-flop 42 is switched over; a pulse on the line 19 'switches the flip-flop 49 over; all C inputs of the counter 50 are switched to the "©" state, and the divider 50 is blocked. With the line 19 and the input £ 19, the mono-flop 42 gives a warning , set inputs, of the fip-flop 16 in Fig. 3 The counter 50 and the first state of the shift register are blocked. DamrtsmddieSchaitkreiseI, Fig. 3. input of the scanning register 6, ready to work again as a decoder. It is of interest to consider the delay generated by the circuits 43L 45, 50 (of Figs. 4> and 6 and 36 (of Fig. 31). This toe is the time 7 I of the transponder mentioned in the introduction in the video frequency part, ie the time between the occurrence of the rising edge of the first response pulse at output 36 and the occurrence of the ^ Ansticsfh'.nke de? Z ^w i * it? r> AhfraoeimniiUe «! dt ^% . <: Ahfrageimpiilspaares at input 1 With the terms already used, this delay arises too

7Ί = (A - 1 + ρ) θα + tb" + tb'" + 1 ρ + χ (-Ja . 7Ί = (A - 1 + ρ) θα + tb "+ tb '" + 1 ρ + χ (-Yes.

worin tb" die Schaltzeit des Flip-Flops43 ist: tb'" die Schaltzeit der ersten Stufe von 6; tp die Laufzeil in der UND-Schaltung 36: χ ein Faktor zwischen 0 und 1 ist.where tb "is the switching time of the flip-flop 43: tb '" is the switching time of the first stage of FIG. 6; tp is the running line in AND circuit 36: χ is a factor between 0 and 1.

Die Zeit T' 1 = (A - 1 + ρ) θα ist der quantisierte Teil der internen Verzögerung T 1.The time T '1 = (A - 1 + ρ) θα is the quantized part of the internal delay T 1.

Die Zeit T" 1 = tb" + tb'" + tp + x(-Ja ist der instabile Teil der internen Verzögerung T 1. Verwendet man sogenannte »TTL«-Schalilungen (Transistorjogik) dann, sind Hie Maximalwerte von T"1:The time T " 1 = tb" + tb '"+ tp + x (-Yes is the unstable part of the internal delay T 1. If you use so-called" TTL "circuits (transistor logic), the maximum values of T" 1 are:

tp = tb" = i5ns,
tp" = 25 ns. tp = tb "= i5ns,
tp " = 25 ns.

Mit (-ta = 80 ns ergibt sich der Maximalwert von 7"1 zu 135 ns (±70 ns).With (-ta = 80 ns the maximum value of 7 "1 results in 135 ns (± 70 ns).

Dies sind die tatsächlichen Grenzwerte, und bei ausgeführten Geräten ist die Instabilität der digitalen Schaltkreise wesentlich geringer. Auf Grund von Erfahrungswerten für die Instabilität IT1 bezüglich T" 1 ist es zulässig, den maximalen Laufzeiten tb". tb" und tp einen Faktor von etwa 0,2 zuzuordnen. Unter diesen Umständen wird die Langzeitinstabilität ITl gleich 90 ns (±45 ns). Eine solche Insiabiüiät ist vergleichsweise gleich der UnefMhilität eines einzelnen Mono-Flops, das als Verzögerungsglied in bekannten Transpondern verwendet wird.These are the actual limits, and with implemented equipment, the instability of the digital circuitry is much less. Based on empirical values for the instability I T 1 with respect to T " 1, it is permissible to use the maximum transit times tb". A factor of about 0.2 should be assigned to tb ” and tp . Under these circumstances, the long-term instability IT1 is 90 ns (± 45 ns) will.

Da χ ein beliebiger Wert zwischen 0 und I ist, ist der »jitter«, der sich durch die Quantisierung ergibt, gleich ," . im Beispiel 40 ns.Since χ is any value between 0 and I, this is the "jitter" that results from the quantization results in the same ". in the example 40 ns.

Die quantisierte VerzögerungT'l = (A- 1 f p)(-Ja kann eingestellt werden, indem man die Werte von A und ρ verändert. Es ist schwierig, k auf einen Wert kleiner als vier zu verkleinern, da einerseits die aufeinanderfolgenden Decodiervorgänge und die übertragung des Antwortcodes in das Schieberegister 6 zwischen dem Auftreten des zweiten Abfrageinipulses am Eingang e_x des Flip-Flops 43 und dem Umschalten des Flip-Flops 49 in den Zustand »1« erfolgen müssen. Ist eine kurze Verzögerung T1 erforderlich, dann w ird der Ausgang Q des Zählers 50, der zuerst vom »0«- in den »1 «-Zustand umgeschaltet wird, zum Anschluß an die Eingänge H des Schieberegisters 6 aus-The quantized delay T'l = (A- 1 f p) (- Yes can be adjusted by changing the values of A and ρ . It is difficult to reduce k to a value less than four because, on the one hand, the successive decoding processes and the transmission of the response code into the shift register 6 must take place between the occurrence of the second interrogation pulse at the input e _{x of} the flip-flop 43 and the switching of the flip-flop 49 to the state "1." If a short delay T 1 is required, then w The output Q of the counter 50, which is first switched from the "0" to the "1" state, is switched off for connection to the inputs H of the shift register 6.

gewählt. 1st eine längere Verzögerung erforderfich, dann kann der Ausgang ρ gewählt werden, der als zweiter, dritter ... r-ter Ausgang umschaltet Bean letztgenannten FaH beträgt der Wert der internen Verzögerung ik — I + ή θα. chosen. If a longer delay is required, the output ρ can be selected, which switches over as the second, third ... r-th output. Bean last-mentioned FaH is the value of the internal delay ik - I + ή θα.

Für nochjängere Vaszeiten wählt man die Ausgänge O Der erste wird von -»0« nach »1« in der Zeit rfia nach dem zugeoreten Ausgang (? umgeschaltet und ergibt eine Verzögerung von ik - I + r) Ha and der p4e Ausgang^ ergibt eineFor even longer vassing times, select the outputs O. The first is switched from - "0" to "1" in the time rfia after the assigned output (? And results in a delay of ik - I + r) Ha and the p4e output ^ results in a

Verzögerung von (* — i + r -f- p}&a. Delay of (* - i + r -f- p} & a.

Es ist möghch, den Wert der internen Verzögerung um geradzahlige Faktoren der Periode Oc = 2r&a zu erhöhen, indem man eine, zwei, drei stzBfeeIt is possible to increase the value of the internal delay by even-numbered factors of the period Oc = 2r & a by adding one, two, three stzBfee

36123612

Stufen ^wischen der ersten und der zweiten Stufe des Schieberegisters 6 vorsieht: die Eingänge C der zusätzlichen Stufen müssen dabei mit dem Eingang Γ der ersten Stufe verbunden werden, und die Anschaltung der anderen Stufen bleibt unverändert.Levels ^ between the first and the second level of the shift register 6 provides: the inputs C of the additional stages must be connected to the input Γ the first stage, and the connection of the other stages remains unchanged.

Wie gezeigt wurde.' lsi es mit den angegebenen Mitteln möglich, für den quantisierten Teil 7 1 der internen Verzögerung jeden beliebigen Wert, dei ein Vielfaches von n-.i i*t. beginnend mit k Ha /u wählen.As has been shown. ' lsi it is possible, with the means indicated, for the quantized part 7 1 of the internal delay to be any value that is a multiple of n-.i i * t. choose starting with k Ha / u.

Wenn der Abstand zwischen den Anstiegsflanken von zwei aufeinanderfolgenden Antwortimpulsen ein ganzzahliges Vielfaches der Breite dieser Impulse ist. ist es möglich, die Instabilität der internen Verzögerung zu reduzieren, indem man die UND-Schalt ung 36. ιs Fig. I. wegläßt und die Antwortimpulsc. die vom Ausgang Q der ersten Stufe des Schieberegisters 6 kommen, direkt ausgibt. Ein solcher Fall ist gegeben bei Transponder^ die in der Luft verkehrsüberwachung vsrwendet werden, bei denen es genügt, wenn zo man die zusätzlichen Toleranzen fur die Impulsbreite (0.45 ± 0.1 us) berücksichtigt und diese Breite sow ahlt. daß sie ein Drittel des Abstandes ist. der gleich 1,45 ± 0.1 ys ist.
Die F i g. 6, in der nur die notwendigen SchaltkreiseIf the distance between the leading edges of two successive response pulses is an integral multiple of the width of these pulses. it is possible to reduce the instability of the internal delay by omitting the AND circuit 36. ιs Fig. I. and the response pulse. which come from the output Q of the first stage of the shift register 6, outputs directly. Such a case is given in the transponder ^ vsrwendet in air traffic control, where it is sufficient if one zo for the additional tolerances, the pulse width of (0.45 ± 0.1 us) taken into account and chosen this width sow. that it is a third of the distance. which is equal to 1.45 ± 0.1 ys.
The F i g. 6 in which only the necessary circuits

(7*~?Λ:α1 cirii-i im.-l kai ,1..·· ...ί.,^·..- ^C_n „t_n:«U_An D«-»....o zeichen, die in den F i g. 3 und 4 verwendet sind, zeigt eine Anordnung, bei der der Abstand der Antwort- (7 * ~? Λ: α1 cirii-i im.-l kai, 1 .. ·· ... ί., ^ · ..- ^ C _n "t _n :" U _An D "-" ... The characters used in Figs. 3 and 4 show an arrangement in which the spacing of the answer

1414th

al größer als dieal bigger than that

Dei synchrone Teiler 50. dei immer als Block
gestellt .st. teilt in diesem Falle die Frequenz
Taktgenerator*46 durch sechs: die Periode«,
Sendeiaktes des Schieberegisters 6 ist dann glei
Im Schiebereg_1Ster6 sind die Stufen. b
mit der zweiten, in Dreiergruppen zusamm
und am der Eingang P der ernten Stufe jeder Gru
•st über die Leitung 29 mit der NOR-SchaltungS der Codiermatrix verbunden. Aus diesem Grund? ist jeweils nur eine von drei Stufen mit einer >»l„ markiert, wenn in der Antwnriimpu'sfoiüe eine »i« vorgesehen ist.The synchronous divider 50th always as a block
posed .st. divides the frequency in this case
Clock generator * 46 through six: the period «,
The transmission file of the shift register 6 is then the same
The stages are in the shift register _{1S ter6.} b
with the second, in groups of three together
and at the entrance P of the harvest stage each Gru
• st connected via line 29 to the NOR circuit S of the coding matrix. For this reason? only one of three levels is marked with a> »l« if an »i« is provided in the response.

Wie oben im Zusammenhang mit den F1 g 1 »_n · ·As above in connection with the F1 g 1 » _n · ·

beschrieben wurde, wird das sich beim übergan}>^M\Onhas been described, it will be changed when}> ^M \ On

»0« nach »1« am Ausgang Q des Zählers 50 ergebende"0" to "1" at output Q of counter 50 resulting

Signal auf die Leitung 35 gegeben und schaltet di»Signal given on line 35 and switches the »

im Schieberegister 6 enthaltende Information nachin the shift register 6 contained information after

rechts. Die Anstiegsfianke des Impulses Fl der Amright. The slope of the impulse Fl of Am

wort»mpulsfolge tritt auf der Leitung 34 auf Beimword »pulse sequence occurs on line 34 at

zweiten Impuls mit der Periode Hc = 6 θα werdensecond pulse with the period Hc = 6 θα

alle Zustände weiter nach rechts geschaltet und derall states switched to the right and the

Ausgangß der ersten Stufe des Schieberegisters6Output of the first stage of the shift register 6

wird in den »Ga-Zustand zurückgeschaltet. Der ersteis switched back to the »Ga state. The first

!^.püh Fl v.u-de da:s:t gebildet und in seinci Lange! ^. püh Fl vu-de da: s: t formed and in seinci long

genau bemessen. Die folgenden Impulse treten aufprecisely measured. The following impulses occur

der Leitung 34 nacheinander auf.the line 34 one after the other.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Transponder, especially for secondary radar systems or friend-foe Erkennungssy- ^s "stars, mi with a receiver? _A% decoder, then a Signa delivers! Wean one of several types" on interrogation pulse pairs is detected at least, and with a transmitting device with a coder for generating a response pulse pair and a binary-coded pulse train, which lies between the two response pulses and is dependent on the type of interrogation pulse pairs, in which the decoding and the coding takes place with a single shift register, characterized in that, in addition, a quantized delay line (45) is provided. which is operated with eine.n significantly faster clock \ Ha) as the transmit clock (6 "c). and in that each received pulse reaches the comparison zögerungsJeitune and the delay line is controlled so that the pulse only completely through can, if there is a detection signal from the decoder (I), and that this inipuh öen of the fast iaKt-derived send clock switches on.

2. Transponder according to claim I. characterized in that the quantized delay line is a fast shift register.

3. Transponder according to claim 2, characterized in that that the input of the shift register is preceded by a flip-flop (43). that from the video pulses pulses with a maximum corresponding to the fast clock (Wa) Width forms.

4. Transponder according to claim 3, characterized in that that the fast shift register (45) has four stages and that the detection signal acts on the third stage.

4040